JP2022546109A

JP2022546109A - 表示パネルの駆動装置、駆動方法および表示装置

Info

Publication number: JP2022546109A
Application number: JP2022513696A
Authority: JP
Inventors: 張東豪
Original assignee: Chengdu Vistar Optoelectronics Co Ltd
Current assignee: Chengdu Vistar Optoelectronics Co Ltd
Priority date: 2019-09-11
Filing date: 2020-07-01
Publication date: 2022-11-02
Anticipated expiration: 2040-07-01
Also published as: CN110570810A; US20220270543A1; KR102623092B1; JP7353470B2; EP4030414A1; WO2021047253A1; KR20220039794A; US11908385B2; EP4030414A4; CN110570810B

Abstract

表示パネル（１１０）の駆動装置（１２０）、駆動方法および表示装置であって、表示パネル（１１０）の駆動方法は、１フレーム内で、表示パネル（１１０）におけるサブ画素（１１１）へ走査信号を複数回出力し、毎回、複数のサブフレームに分けて表示パネル（１１０）におけるサブ画素（１１１）へ走査信号を出力するように構成される行走査回路（１２１）と、複数のサブフレーム内でサブ画素（１１１）に対応する表示データを含む表示データストリームを受信し、表示データに含まれたアナログビット表示データおよびデジタルビット表示データに基づいて表示データストリームを分岐し、分岐された表示データストリームを列走査回路（１２２）に出力するように構成されるデータプロセッサ（１２３）と、アナログビット表示データに基づいて明状態アナログデータ電圧に対応するデータ信号を生成し、デジタルビット表示データに基づき、暗状態デジタルデータ電圧に対応するデータ信号または明状態アナログデータ電圧に対応するデータ信号を表示パネル（１１０）の対応するサブ画素（１１１）に出力するように構成される列走査回路（１２２）と、を含む。【選択図】図１

Description

本願は、２０１９年０９月１１日に中国特許庁へ提出された出願番号２０１９１０８５７８６５．２の中国特許出願に基づき優先権を主張し、該出願のすべての内容が引用により本願に援用される。

本願の実施例は、表示の技術分野に関し、たとえば、表示パネルの駆動装置、駆動方法および表示装置に関する。

表示技術の発展に伴い、階調の制御の精度に対する要求がますます高くなっている。

関連技術における表示装置は、通常、デジタル駆動またはアナログ駆動の駆動形態で階調の制御を実現するものである。しかしながら、デジタル駆動には、「擬似輪郭」という問題が発生しやすく、アナログ駆動には、高階調の画像が展開しにくいという問題が存在するので、表示効果に影響を及ぼしている。

本願は、デジタル・アナログハイブリッド駆動表示パネルを実現して表示効果を向上させるための表示パネルの駆動装置、駆動方法および表示装置を提供する。

第１の態様として、本願の実施例は、行走査回路、列走査回路、および列走査回路に電気的に接続されたデータプロセッサを含む表示パネルの駆動装置を提供する。

行走査回路は、１フレーム内で、表示パネルにおけるサブ画素へ走査信号を複数回出力し、毎回、複数のサブフレームに分けて前記表示パネルにおけるサブ画素へ走査信号を出力するように構成される。

データプロセッサは、複数のサブフレーム内でサブ画素に対応する表示データを含む表示データストリームを受信し、表示データに含まれたアナログビット表示データおよびデジタルビット表示データに基づいて表示データストリームを分岐し、分岐された表示データストリームを列走査回路に出力するように構成される。列走査回路は、アナログビット表示データに基づき、明状態アナログデータ電圧に対応するデータ信号を生成し、およびデジタルビット表示データに基づき、生成した暗状態デジタルデータ電圧に対応するデータ信号または明状態アナログデータ電圧に対応するデータ信号を表示パネルの対応するサブ画素に出力するように構成される。

第２の態様として、本願の実施例は、本願の実施例の第１の態様に記載された表示パネルの駆動装置、および前記駆動装置に接続された表示パネルを含む表示装置をさらに提供する。

第３の態様として、本願の実施例は、行走査回路が、１フレーム内で、表示パネルにおけるサブ画素へ走査信号を複数回出力し、毎回、複数のサブフレームに分けて表示パネルにおけるサブ画素へ走査信号を出力することと、データプロセッサが、複数のサブフレーム内でサブ画素に対応する表示データを含む表示データストリームを受信し、表示データに含まれたアナログビット表示データおよびデジタルビット表示データに基づいて表示データストリームを分岐し、分岐された表示データストリームを列走査回路に出力することと、列走査回路が、アナログビット表示データに基づいて明状態アナログデータ電圧に対応するデータ信号を生成し、およびデジタルビット表示データに基づいて暗状態デジタルデータ電圧に対応するデータ信号または明状態アナログデータ電圧に対応するデータ信号を表示パネルの対応するサブ画素に出力することと、を含む表示パネルの駆動方法をさらに提供する。

本実施例に係る表示パネルの駆動装置および駆動方法は、行走査回路が１フレーム内で表示パネルにおけるサブ画素へ走査信号を複数回出力し、毎回複数のサブフレームに分けて前記表示パネルにおけるサブ画素へ走査信号を出力することと、データプロセッサが表示データに含まれたアナログビット表示データおよびデジタルビット表示データに基づいて表示データストリームを分岐し、分岐された表示データストリームを列走査回路に出力することと、列走査回路がアナログビット表示データに基づいて明状態アナログデータ電圧に対応するデータ信号を生成し、およびデジタルビット表示データに基づき、生成した暗状態デジタルデータ電圧に対応するデータ信号または明状態アナログデータ電圧に対応するデータ信号を表示パネルの対応するサブ画素に出力することと、を含む。これにより従来の単純なデジタル駆動の駆動形態と比べて、本実施例に係る表示パネルの駆動方法は分割されたサブフレームの数が少なくなり、これに対応し、発光期間の短いサブフレームと発光期間の長いサブフレームとの発光期間の差が小さいので、表示の「擬似輪郭」に対して一定の抑制作用を果たすことができ、表示効果の向上に有利であり、また本実施例に係る表示パネルの駆動方法は明状態アナログデータ電圧の総数が少ない。したがって、明状態アナログデータ電圧を十分に展開することができ、各表示諧調が明状態アナログデータ電圧に正確に対応できるため、従来技術における単純なアナログ駆動に存在した高諧調の画像が展開できないという問題を回避し、表示効果を向上させることができる。

本願の実施例に係る表示パネルの駆動装置の構造模式図である。本願の実施例に係る画素回路の構造模式図である。本願の実施例に係る他の表示パネルの駆動装置の構造模式図である。本願の実施例に係る他の表示パネルの駆動装置の構造模式図である。本願の実施例に係る表示パネルの駆動方法のフローチャートである。本願の実施例に係るアナログデータ電圧と表示パネルにおけるサブ画素の輝度との関係図である。本願の実施例に係る他の表示パネルの駆動方法のフローチャートである。

以下、図面および実施例を結び付けて本願について詳細に説明する。ここで説明される実施例は、本願を解釈するためのものに過ぎず、本願を限定するものではない。説明の便宜上、図面において、すべての構造ではなく、本願に関する部分のみが示される。

関連技術における表示パネルは、通常、デジタル駆動またはアナログ駆動の駆動形態で階調の制御を実現するものである。しかしながら、デジタル駆動には、「擬似輪郭」という問題が発生しやすく、アナログ駆動には、高階調の画像が展開しにくいという問題が存在するので、表示効果に影響を及ぼしている。出願人の研究によると、上述した問題が発生する理由は、以下の通りである。単純なデジタル駆動形態で表示パネルを駆動する際に、１フレームの表示画面を多くのサブフレームに分割する必要があり、異なるサブフレーム内の発光期間が異なり、１フレーム内の総発光期間を制御することにより表示階調を制御し、発光期間が大きいサブフレームから発光期間が小さいサブフレームに切り替える場合、２つのサブフレームの発光期間が大きく異なるので、切替時に「擬似輪郭」という問題が発生しやすく、表示効果に影響を及ぼす。単純なアナログ駆動形態で表示パネルを駆動する際に、データ電圧の大きさを制御することにより表示パネルにおけるサブ画素の発光輝度を制御し、表示階調を制御するため、異なる表示階調に対応するデータ電圧の大きさが異なり、豊かな色彩の表示を実現しようとする場合、多くの大きさが異なるデータ電圧を提供する必要がある。しかしながら、駆動チップから提供されるデータ電圧の範囲は一般的に有限であるので、駆動チップから提供されるデータ電圧が、低い階調範囲内の階調に完全に対応付けられた後、高い階調に対応するデータ電圧は、小さい電圧範囲しか残らず、高い階調の画像を展開しにくい。つまり、階調が高い場合、データ電圧を表示階調に完全に対応付けることができず、表示効果に影響を及ぼす。

上述した問題に基づき、本願の実施例は、表示パネルの駆動装置を提供する。該表示パネルの駆動装置１２０は、表示パネル１１０をさらに含む表示装置に含まれる。図１に示すように、該表示パネルの駆動装置１２０には、行走査回路１２１、列走査回路１２２およびデータプロセッサ１２３が含まれる。列走査回路１２２は、データプロセッサ１２３に電気的に接続されている。行走査回路１２１は、１フレーム内で表示パネル１１０におけるサブ画素１１１へ走査信号を複数回出力し、毎回、複数のサブフレームに分けて表示パネル１１０におけるサブ画素１１１へ走査信号を出力するように構成される。データプロセッサ１２３は、各サブフレームにおけるサブ画素１１１に対応する表示データを含む表示データストリームを受信し、表示データに含まれたアナログビット表示データおよびデジタルビット表示データに基づいて表示データストリームを分岐し、分岐された表示データストリームを列走査回路１２２に出力するように構成される。列走査回路１２２は、アナログビット表示データに基づき、生成した明状態アナログデータ電圧に対応するデータ信号を表示パネル１１０の対応するサブ画素１１１へ出力し、およびデジタルビット表示データに基づき、暗状態デジタルデータ電圧に対応するデータ信号または明状態アナログデータ電圧に対応するデータ信号を表示パネル１１０の対応するサブ画素１１１を出力するように構成される。

一実施例において、行走査回路１２１は、複数の出力端を含んでもよい。各々の出力端は、１本の走査線に接続されている。各走査線は、１行のサブ画素１１１に接続されてもよい。行走査回路１２１は、走査線によって表示パネル１１０におけるサブ画素１１１へ走査信号を提供してもよい。そのうち、サブ画素１１１には、画素回路が含まれてもよい。図２は、本願の実施例に係る画素回路の構造模式図である。サブ画素１１１に含まれた画素回路は、図２に示す画素回路であってもよい。該画素回路には、データ書き込みトランジスターＴ０および駆動トランジスターＤＴが含まれる。そのうち、データ書き込みトランジスターＴ０は、データ電圧書き込み駆動トランジスターＤＴのゲートを制御するように構成され、駆動トランジスターＤＴは、駆動トランジスターＤＴのゲート電圧に基づいて発光素子が発光するよう駆動するように構成されている。画素回路には、走査信号入力端Ｓｃａｎ、データ信号入力端Ｖｄａｔａ、蓄積コンデンサＣｓｔ、第１の電圧入力端ＶＤＤ、第２の電圧入力端ＶＳＳおよび発光素子ＬＥＤがさらに含まれる。そのうち、行走査回路１２１が走査線によって画素回路における走査信号入力端Ｓｃａｎに電気的に接続され、走査信号入力端Ｓｃａｎがデータ書き込みトランジスターＴ０のゲートに電気的に接続されてもよい。これにより、行走査回路１２１が走査線によって画素回路の走査信号入力端Ｓｃａｎへ走査信号を入力する際に、データ書き込みトランジスターＴ０がオンになり、これによりデータ電圧を駆動トランジスターＤＴのゲートに書き込むことができる。本実施例において、行走査回路１２１は、１フレーム内で複数回の走査を行い、且つ、毎回走査する際に複数のサブフレームに分けて表示パネル１１０におけるサブ画素１１１へ走査信号を出力することができる。また、一実施例において、各フレームにおけるサブフレームの数は等しく、分割された複数のサブフレーム内のサブ画素１１１の発光時間は異なってもよい。さらに、各サブ画素１１１を複数回走査する際に、各サブフレームで１回のデータ書き込みが行われる。サブ画素１１１の各サブフレームにおける明暗状態を制御することにより、サブ画素１１１の１フレーム内で総発光時間を制御することができる。

本実施例において、サブ画素１１１に含まれた画素回路は、図２に示す画素回路構造に限定されず、他の構造であってもよく、本願は、ここで限定を行わない。

例示的には、表示装置には、表示データストリームを生成する画像データ信号処理チップが含まれてもよい。データプロセッサ１２３は、該画像データ信号処理チップから表示データストリームを受信することができる。一実施例において、表示データストリームには、各サブフレーム内でサブ画素１１１に対応する表示データが含まれ、表示データにはアナログビット表示データおよびデジタルビット表示データが含まれる。一実施例において、該アナログビット表示データおよびデジタルビット表示データは、いずれも２進数のデジタル信号である。例示的には、０１０１０１０１は、ある走査時にサブ画素１１１に対応する表示データであり、たとえば、前の３ビットがアナログビット表示データであり、後の５ビットがデジタルビット表示データである。データプロセッサ１２３は、表示データに含まれたアナログビット表示データおよびデジタルビット表示データに基づいて表示データストリームを分岐することができる。たとえば、表示データにおけるアナログビット表示データおよびデジタルビット表示データを分離した後、それぞれ列走査回路１２２に出力する。

本実施例において、列走査回路１２２は、行走査回路１２１がサブ画素１１１に対して走査信号を提供する場合、対応するデータ電圧をサブ画素１１１に出力することができる。引き続き図２を参照し、列走査回路１２２は、データ線によってデータ信号入力端Ｖｄａｔａに電気的に接続され、さらにデータ線によってデータ信号入力端Ｖｄａｔａへデータ電圧を出力することができる。

一実施例において、各々のアナログビット表示データは、１つの明状態アナログデータ電圧に対応してもよい。たとえば、上述した０１０１０１０１の表示データに対して、前の３ビットがアナログビット表示データで、表示データが２進数のデータである場合、列走査回路１２２が提供可能なアナログビット表示データの総数は８である。それに対応し、明状態アナログデータ電圧の数は８であってもよく、アナログビット表示データが列走査回路１２２により生成した明状態アナログデータ電圧の大きさを決定する。

デジタルビット表示データは、列走査回路１２２が暗状態デジタルデータ電圧に対応するデータ信号または明状態アナログデータ電圧に対応するデータ信号を出力するように制御することができる。そのうち、デジタルビット表示データのビット数は、走査ごとに分割されたサブフレームの数に対応してもよい。たとえば、上述した０１０１０１０１の表示データに対して、後の５ビットがデジタルビット表示データであれば、走査ごとに５つのサブフレームに分割される。一実施例において、０がサブ画素１１１における発光素子の暗状態を表し、１がサブ画素１１１における発光素子の明状態を表す。１サブフレーム内で、あるサブ画素１１１に対応する表示データを確定した後、列走査回路１２２は、まず、アナログビット表示データに基づいて対応する明状態アナログデータ電圧を生成し、さらにデジタルビット表示データに基づいて該サブ画素１１１へ暗状態デジタルデータ電圧に対応するデータ信号または明状態アナログデータ電圧に対応するデータ信号を出力する。

たとえば、上述した０１０１０１０１の表示データに対して、例示的には、そのアナログビット表示データ（前の３ビット０１０）に対応する明状態アナログデータ電圧が２．５７Ｖであり、デジタルビット表示データ（後の５ビット１０１０１）がそれぞれ５つのサブフレームにおけるサブ画素１１１の明暗状態に対応し、最低ビットから最高ビットまで、それぞれ第１のサブフレーム、第２のサブフレーム、第３のサブフレーム、第４のサブフレームおよび第５のサブフレームに対応する。これにより第１のサブフレーム内で、列走査回路１２２は、明状態アナログデータ電圧２．５７Ｖに対応するデータ信号を該サブ画素１１１に出力する。第２のサブフレーム内で、列走査回路１２２は暗状態デジタルデータ電圧に対応するデータ信号を該サブ画素１１１に出力する。第３のサブフレーム内で、列走査回路１２２は、明状態アナログデータ電圧２．５７Ｖに対応するデータ信号を該サブ画素１１１に出力する。第４のサブフレーム内で、列走査回路１２２は、暗状態デジタルデータ電圧に対応するデータ信号を該サブ画素１１１に出力する。第５のサブフレーム内で、列走査回路１２２は、明状態アナログデータ電圧２．５７Ｖに対応するデータ信号該サブ画素１１１に出力する。アナログビット表示データによって明状態アナログデータ電圧の大きさを制御してサブ画素１１１の発光輝度を制御し、デジタルビット表示データによって行走査回路１２１が毎回走査する時におけるサブ画素１１１の発光期間を制御してサブ画素１１１の１フレーム内での総発光期間を制御する。さらに、サブ画素１１１の発光輝度および発光期間を制御することにより、共同でサブ画素１１１の表示階調を制御することで、表示パネル１１０に対するデジタル・アナログハイブリッド駆動を実現する。デジタル・アナログハイブリッド駆動形態で表示パネル１１０を駆動することにより、サブ画素１１１の１フレーム内での発光期間および発光輝度を制御して、共同で表示諧調を制御することができる。これに対応し、分割されたサブフレームの数が少なくなり、発光期間が短いサブフレームと発光期間が長いサブフレームとの発光期間の差が小さくなり、表示の「擬似輪郭」に対して一定の抑制作用を果たすことができる。さらに、列走査回路１２２から提供された明状態アナログデータ電圧の総数を低減させ、明状態アナログデータ電圧の展開に有利である。これにより高階調の画像が展開できないことに起因して表示効果が悪くなるという問題を改善することができる。デジタル・アナログハイブリッド駆動形態で表示パネル１１０を駆動することにより、デジタル駆動およびアナログ駆動の欠陥を互いに補って、画像の表示品質を向上させることができる。

本実施例に係る表示パネルの駆動装置は、行走査回路が１フレーム内で表示パネルにおけるサブ画素へ走査信号を複数回出力し、毎回複数のサブフレームに分けて表示パネルにおけるサブ画素へ走査信号を出力する。データプロセッサが表示データに含まれたアナログビット表示データおよびデジタルビット表示データに基づいて表示データストリームを分岐し、分岐された表示データストリームを列走査回路に出力する。列走査回路がアナログビット表示データに基づいて明状態アナログデータ電圧に対応するデータ信号を生成し、およびデジタルビット表示データに基づき、生成した暗状態デジタルデータ電圧に対応するデータ信号または明状態アナログデータ電圧に対応するデータ信号を表示パネルの対応するサブ画素に出力する。これにより、従来の単純なデジタル駆動の駆動形態と比べて、本実施例に係る表示パネルの駆動装置は分割されたサブフレームの数が少なくなる。これに対応し、発光期間の短いサブフレームと発光期間の長いサブフレームとの発光期間の差が小さいので、表示の「擬似輪郭」に対して一定の抑制作用を果たすことができ、表示効果の向上に有利であり、また本実施例に係る表示パネルの駆動装置は明状態アナログデータ電圧の総数が少ない。したがって、明状態アナログデータ電圧を十分に展開することができ、各表示諧調が明状態アナログデータ電圧に正確に対応できるため、関連技術における単純なアナログ駆動に存在した高諧調の画像が展開できないという問題を回避し、表示効果を向上させることができる。

図３は、本願の実施例に係る他の表示パネルの駆動装置の構造模式図である。該表示パネルの駆動装置１２０は、表示パネル１１０をさらに含む表示装置に含まれる。図３に示すように、上述した技術案に加え、一実施例において、列走査回路１２２には、列走査タイミング回路１２２１および明状態アナログデータ電圧生成回路１２２２が含まれる。列走査タイミング回路１２２１には、複数の第１の入力端Ａ１、複数の第２の入力端Ａ２および複数の出力端Ｂ１が含まれる。列走査タイミング回路１２２１の第１の入力端Ａ１が明状態アナログデータ電圧生成回路１２２２に電気的に接続され、列走査タイミング回路１２２１の第２の入力端Ａ２に暗状態デジタルデータ電圧が入力されている。

データプロセッサ１２３は、以下のように、分岐された表示データストリームを列走査回路１２２に出力するように構成される。明状態アナログデータ電圧生成回路１２２２が、アナログビット表示データに基づいて明状態アナログデータ電圧に対応するデータ信号を生成するように、アナログビット表示データを明状態アナログデータ電圧生成回路１２２２に出力し、および、列走査タイミング回路１２２１がデジタルビット表示データに基づき、出力端Ｂ１が暗状態デジタルデータ電圧に対応するデータ信号または明状態アナログデータ電圧に対応するデータ信号を出力するよう制御するように、デジタルビット表示データを列走査タイミング回路１２２１に出力する。

好ましくは、明状態アナログデータ電圧生成回路１２２２は、デジタル／アナログ変換回路であってもよい。データプロセッサ１２３が受信した表示データストリームにおける複数の表示データ（アナログビット表示データおよびデジタルビット表示データを含む）は、いずれもデジタル信号（たとえば、２進数のデジタル信号）により記憶・出力されるものである。そのため、アナログビット表示データは、明状態アナログデータ電圧生成回路１２２２に出力された後、デジタル／アナログ変換により、対応する明状態アナログデータ電圧に変換することができる。図３に示すように、１つの第１の入力端Ａ１および１つの第２の入力端Ａ２が１つの出力端Ｂ１に対応する。そのうち、第１の入力端Ａ１はいずれも明状態アナログデータ電圧生成回路１２２２に電気的に接続され、第２の入力端Ａ２に暗状態デジタルデータ電圧が入力されている。好ましくは、表示パネル１１０の駆動装置１２０には、第１の電源１２４がさらに含まれる。該第１の電源１２４は、暗状態デジタルデータ電圧を提供するように構成されてもよく、第２の入力端Ａ２は、第１の電源１２４に電気的に接続されてもよい。デジタルビット表示データが列走査タイミング回路１２２１に出力された後、例示的には、データプロセッサ１２３は、毎回、列走査回路１２２へ、１サブフレームにおける１行のサブ画素１１１に対応するデジタルビットデータ電圧を提供し、列走査タイミング回路１２２１が各々のサブ画素１１１に対応するデジタルビットデータ電圧に基づき、第１の入力端Ａ１と出力端Ｂ１との連通または第２の入力端Ａ２と出力端Ｂ１との連通を選択し、これにより列走査タイミング回路１２２１を制御して明状態アナログデータ電圧または者暗状態デジタルデータ電圧を出力させる。

データプロセッサ１２３がアナログビット表示データを明状態アナログデータ電圧生成回路１２２２に出力し、およびデジタルビット表示データを列走査タイミング回路１２２１に出力することにより、アナログ駆動およびデジタル駆動がハードウェアにおいて独立して行うことができ、これにより行走査アルゴリズムタイミングおよび列走査アルゴリズムタイミングを比較的簡素化することができる。

図４は、本願の実施例に係る他の表示パネルの駆動装置の構造模式図である。該表示パネルの駆動装置１２０は、表示パネル１１０をさらに含む表示装置に含まれる。図４に示すように、上述した技術案に加え、好ましくは、列走査タイミング回路１２２１には、第１のトランジスターＴ１および第２のトランジスターＴ２を含むゲーティングモジュール１２２１１が複数含まれる。第１のトランジスターＴ１および第２のトランジスターＴ２のチャネルタイプは異なる。第１のトランジスターＴ１のゲートおよび第２のトランジスターＴ２のゲートは、デジタルビット表示データを受信し、デジタルビット表示データに基づいてオンまたはオフにするように構成される。第１のトランジスターＴ１の第１の電極は、列走査タイミング回路１２２１の第１の入力端Ａ１にそれぞれ対応して電気的に接続されている。第１のトランジスターＴ１の第２の電極は、列走査タイミング回路１２２１の出力端Ｂ１にそれぞれ対応して電気的に接続されている。第２のトランジスターＴ２の第１の電極は、列走査タイミング回路１２２１の第２の入力端Ａ２にそれぞれ対応して電気的に接続されている。第２のトランジスターＴ２の第２の電極は、列走査タイミング回路１２２１の出力端Ｂ１にそれぞれ対応して電気的に接続されている。

図４に示すように、第１のトランジスターＴ１がＰ型トランジスター、第２のトランジスターＴ２がＮ型トランジスターであることを例として説明する。例示的には、ある走査時に、データプロセッサ１２３が列走査回路１２２へ出力した表示データのうち、あるサブ画素に対応するデジタルビット表示データが０である場合、該ゲーティングモジュール１２２１１の第１のトランジスターＴ１がオンとなり、第１の電源１２４から提供された暗状態デジタルデータ電圧がオンとなった第１のトランジスターＴ１によって対応するサブ画素１１１に出力される。あるサブ画素に対応するデジタルビット表示データが１である場合、該ゲーティングモジュール１２２１１の第２のトランジスターＴ２がオンとなり、明状態アナログデータ電圧生成回路１２２２がアナログビット表示データに基づいて生成した明状態アナログデータ電圧がオンとなった第２のトランジスターＴ２によって対応するサブ画素１１１に出力される。列走査タイミング回路１２２１は、チャネルタイプが異なる第１のトランジスターＴ１および第２のトランジスターＴ２を含むゲーティングモジュール１２２１１を複数含んで構成されることにより、列走査タイミング回路１２２１は、デジタルビット表示データに基づき、暗状態デジタルデータ電圧または明状態アナログデータ電圧を選択して出力することができ、ひいては行走査回路１２１の走査に協力し、デジタル・アナログハイブリッド駆動の表示パネル１１０を実現し、階調の正確な表示を確保するとともに、良好な表示効果を確保することができる。

引き続き図１を参照し、上述した技術案に加え、好ましくは、表示パネル１１０の駆動装置１２０は、行走査回路１２１および列走査回路１２２に電気的に接続されたタイミングコントローラ１２５を含み、行走査回路１２１および列走査回路１２２が同時に走査動作を行うよう制御するように構成される。

たとえば、表示パネル１１０の駆動装置１２０にタイミングコントローラ１２５が配置されることにより、行走査回路１２１および列走査回路１２２へタイミング制御信号を同時に提供することができ、さらに、行走査回路１２１および列走査回路１２２が同時に走査動作を行うように制御することにより、行走査回路１２１および列走査回路１２２が同期にして、遅延がないようにし、これにより行走査回路１２１がサブ画素１１１へ走査信号を提供する際に、列走査回路１２２がサブ画素１１１へデータの書き込みを行うことができ、データをサブ画素１１１に書き込む時間が十分であることを確保し、良好な表示効果を確保することができる。

本願の実施例は、表示パネルの駆動方法をさらに提供する。該表示パネルの駆動方法は、本願におけるいずれか１つの実施例に係る表示パネルの駆動装置に用いることができる。図５は、本願の実施例に係る表示パネルの駆動方法のフローチャートである。図１に示すように、該表示パネルの駆動装置１２０は、表示パネル１１０をさらに含む表示装置に含まれる。そのうち、駆動装置１２０には、行走査回路１２１、列走査回路１２２およびデータプロセッサ１２３が含まれる。そのうち、列走査回路１２２は、データプロセッサ１２３に電気的に接続されている。表示パネル１１０には、複数本のデータ線（Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７……）、複数本の走査線（Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、Ｓ８……）、ならびに複数本のデータ線および複数本の走査線により交差して限定された複数のサブ画素１１１が含まれる。図１および図５に示すように、該表示パネルの駆動方法は、以下を含む。

ステップ２１０：行走査回路１２１は、１フレーム内で、表示パネル１１０におけるサブ画素１１１へ走査信号を複数回出力し、毎回、複数のサブフレームに分けて表示パネル１１０におけるサブ画素１１１へ走査信号を出力する。

ステップ２２０：データプロセッサ１２３は、複数のサブフレームにおけるサブ画素１１１に対する表示データを含む表示データストリームを受信し、表示データに含まれたアナログビット表示データおよびデジタルビット表示データに基づいて表示データストリームを分岐し、分岐された表示データを列走査回路１２２に出力する。

ステップ２３０：列走査回路１２２は、アナログビット表示データに基づいて明状態アナログデータ電圧に対応するデータ信号を生成し、およびデジタルビット表示データに基づき、暗状態デジタルデータ電圧に対応するデータ信号または明状態アナログデータ電圧に対応するデータ信号を表示パネル１１０の対応するサブ画素１１１に出力する。

本実施例に係る表示パネルの駆動方法は、行走査回路が１フレーム内で表示パネルにおけるサブ画素へ走査信号を複数回出力し、毎回複数のサブフレームに分けて表示パネル１１０におけるサブ画素へ走査信号を出力することと、データプロセッサが表示データに含まれたアナログビット表示データおよびデジタルビット表示データに基づいて表示データストリームを分岐し、分岐された表示データを列走査回路に出力することと、列走査回路がアナログビット表示データに基づいて明状態アナログデータ電圧に対応するデータ信号を生成し、およびデジタルビット表示データに基づき、生成した暗状態デジタルデータ電圧に対応するデータ信号または明状態アナログデータ電圧に対応するデータ信号を表示パネルの対応するサブ画素に出力することと、を含む。これにより、関連技術における単純なデジタル駆動の駆動形態と比べて、本実施例に係る表示パネルの駆動方法は分割されたサブフレームの数が少ない。これに対応し、発光期間の短いサブフレームと発光期間の長いサブフレームとの発光期間の差が小さいので、表示の「擬似輪郭」に対して一定の抑制作用を果たすことができ、表示効果の向上に有利であり、また本実施例に係る表示パネルの駆動方法は明状態アナログデータ電圧の総数が少ない。したがって、明状態アナログデータ電圧を十分に展開することができ、各表示諧調が明状態アナログデータ電圧に正確に対応できるので、従来技術における単純なアナログ駆動に存在した高諧調の画像が展開できないという問題を回避し、表示効果を向上させることができる。

上述した技術案に加え、一実施例において、アナログビット表示データのビット数は１よりも大きく、アナログビット表示データに対応する明状態アナログデータ電圧には、第１のゾーンおよび第２のゾーンが含まれ、第１のゾーンにおける最大明状態アナログデータ電圧は第２のゾーンにおける最小明状態アナログデータ電圧よりも小さく、第１のゾーンにおける複数の明状態アナログ電圧はが非線形分布となり、第２のゾーンにおける複数の明状態アナログデータ電圧が線形分布となる。

図６は、本願の実施例に係るアナログデータ電圧と表示パネルにおけるサブ画素の輝度との関係図である。図６に示すように、図６において輝度が階調に対応し、たとえば、サブ画素１１１の表示諧調に０～２５５階調が含まれる場合、対応する輝度は０～１２００ｎｉｔである。低い輝度、すなわち低い階調の段階では（図６において、鎖線の左の部分を参照してもよい）、サブ画素１１１の輝度とアナログデータ電圧との関係は非線形関係であり、高い輝度、すなわち高い階調の段階で（図６において、鎖線の右の部分を参照してもよい）、サブ画素１１１の輝度とアナログデータ電圧との間の関係は線形関係である。本実施例に係る表示パネル１１０の駆動方法では、アナログビット表示データのビット数を１よりも大きくすることで、表示データが２進数、８進数または１６進数などのデジタル信号で記憶・出力されることに拘わらず、アナログビット表示データの対応する明状態アナログデータ電圧の総数がいずれも２よりも大きくなる。より具体的には、アナログビット表示データの対応する明状態アナログデータ電圧の総数がいずれも４以上である場合（４に等しい場合に対応するのは、アナログビット表示データに対応するビット数が２ビットであり、かつ２進数のデジタル信号で記憶・出力される場合）、これにより明状態アナログデータ電圧を第１のゾーンおよび第２のゾーンに分割することができる。そのうち、第１のゾーンにおける明状態アナログデータ電圧は低い階調の段階（図６において、鎖線の左の部分を参照してもよい）に対応し、第２のゾーンにおける明状態アナログデータ電圧は高い階調の段階（図６において、鎖線の右の部分を参照してもよい）に対応することができる。第１のゾーンにおける明状態アナログデータ電圧が非線形分布となり、第２のゾーンにおける明状態アナログデータ電圧が線形分布となることで、明状態アナログデータ電圧の分布規律が図６に示すアナログデータ電圧と輝度との関係の曲線と合致し、低い諧調の段階および高い諧調の段階で、明状態アナログデータ電圧がいずれも諧調と正確に対応することを確保し、ひいては良好な表示効果を確保することができる。

引き続き図１を参照し、上述した技術案に加え、好ましくは、行走査回路１２１が１フレーム内で、表示パネル１１０におけるサブ画素１１１へ走査信号を複数回出力し、毎回、複数のサブフレームに分けて表示パネル１１０におけるサブ画素１１１へ走査信号を出力することは、行走査回路１２１が１フレーム内で、サブ画素１１１へ走査信号をｎ回出力し、毎回、ｋ個のサブフレームに分けてサブ画素１１１へ走査信号を出力することを含む。そのうち、ｎは、列走査回路１２２の提供可能な明状態アナログデータ電圧値の数であり、列走査回路１２２の提供可能な明状態アナログデータ電圧値の数とアナログビット表示データのビット数とは、正の相関を有し、ｋは、デジタルビット表示データのビット数である。

例示的には、０１０１０１０１の表示データに対して、前の３ビットがアナログビット表示データであり、後の５ビットがデジタルビット表示データであることを例として説明する。表示データが２進数のデジタル信号であることを例とすると、アナログビット表示データが前の３ビットである場合、列走査回路１２２の提供可能な明状態アナログデータ電圧の数は８である。したがって、行走査回路１２１が１フレーム内で８回に分けてサブ画素１１１へ走査信号を出力し、毎回、走査信号を出力する際にｋ個のサブフレームに分けて走査信号を出力する。さらに、表示データが何進数のデジタル信号を用いるかに拘わらず、アナログビット表示データをいずれも満たすビット数が多いほど、対応する明状態アナログデータ電圧の数が多い。つまり、列走査回路１２２の提供可能な明状態アナログデータ電圧値の数とアナログビット表示データのビット数とは、正の相関を有する。デジタルビット表示データが５ビットであれば、走査ごとに５つのサブフレームに分けてサブ画素１１１へ走査信号を出力する。すなわち、０１０１０１０１の表示データに対して、前の３ビットがアナログビット表示データであり、後の５ビットがデジタルビット表示データである場合、８回に分けてサブ画素１１１へ走査信号を走査し、毎回５つのサブフレームに分けて走査信号を出力する必要がある。５ビットのデジタルビット表示データのうち、各々のデジタルビットは、対応する１つのサブフレームにおけるサブ画素１１１の明暗状態を決定することができる。たとえば、デジタルビット表示データが１０１０１である場合、低ビットから高ビットまで、各々のデジタルビットの対応するサブフレームの明暗状態は、それぞれ、明状態、暗状態、明状態、暗状態および明状態である。

好ましくは、表示データのうち、アナログビット表示データのビット数が１であり、これによりデジタル・アナログハイブリッド駆動を実現することに加え、明状態アナログデータ電圧の数ができるだけ少なくすることで、１フレーム内で分割された走査回数が減少する。たとえば、２進数のデジタル信号で表示データを用い、アナログビット表示データの表示ビット数が１である場合、対応する明状態アナログデータ電圧の数は単に２である。したがって、１フレーム内で、ｋ個のサブフレームに分けてサブ画素１１１へ走査信号を２回出力して、行走査回路１２１の走査周波数を減少させることで、行走査回路１２１の駆動の消費電力を低減させる。

たとえば、引き続き、表示データが８ビットであり、前の３ビットがアナログビット表示データ（ｎ＝８）であり、後の５ビットがデジタルビット表示データ（ｋ＝５）であることを例として説明する。アナログビットが３ビットである場合、８回の走査に対応し、デジタルビットが５ビットである場合、５つのサブフレームを毎回走査することに対応する。つまり、１フレーム内で、合計８回、毎回、５つのサブフレームに分けて表示パネル１１０におけるサブ画素１１１へ走査信号を出力する必要がある。そのうち、前の３ビットアナログビット表示データに対応する明状態アナログデータ電圧は表１に示す通りであってもよい。

アナログビット０００が第１の明状態アナログデータ電圧に対応し、アナログビット００１が第２の明状態アナログデータ電圧に対応し、アナログビット０１０が第３の明状態アナログデータ電圧に対応し、アナログビット０１１が第４の明状態アナログデータ電圧に対応し、アナログビット１００が第５の明状態アナログデータ電圧に対応し、アナログビット１０１が第６の明状態アナログデータ電圧に対応し、アナログビット１１０が第７の明状態アナログデータ電圧に対応し、アナログビット１１１が第８の明状態アナログデータ電圧に対応する。表示パネル１１０におけるサブ画素の表示諧調が０～２５５階調であることを例として説明する。各々のアナログビット表示データは、それぞれ２５６／８＝３２個の表示諧調に対応することができ、これによりアナログビット表示データ０００は、０～３１階調に対応することができ、つまり、サブ画素の表示諧調が０～３１階調である場合、対応する明状態アナログデータ電圧は２．５Ｖであり、アナログビット表示データ００１は３２～６３階調に対応することができる。これから類推し、アナログビット表示データ０１０は６４～９５階調に対応し、アナログビット表示データ０１１は９６～１２７階調に対応し、アナログビット表示データ１００は１２８～１５９階調に対応し、アナログビット表示データ１０１は１６０～１９１階調に対応し、アナログビット表示データ１１０は１９２～２２３階調に対応し、アナログビット表示データ１１１は２２４～２５６階調に対応することができる。

一実施例において、ｉ＝４の場合、１回目～３回目（ｉ＝１、２、３の場合）でサブ画素を走査する場合、列走査回路１２２がそれぞれ第１の明状態アナログデータ電圧２．５Ｖ、第２の明状態アナログデータ電圧２．５５Ｖおよび第３の明状態アナログデータ電圧２．５７Ｖを生成し、１回目で走査する時に、列走査回路１２２がデジタルビット表示データに基づき、２５６＊１／８～２５６－１階調、即ち３２～２５５階調に対応するサブ画素へ、第１の明状態データ電圧２．５Ｖを出力する。つまり、１回目で走査する時に、３２～２５５階調のサブ画素に対応する表示データは０００１１１１１である。２回目で走査する時に、列走査回路１２２がデジタルビット表示データに基づき、２５６＊２／８～２５６－１階調、即ち６４～２５５階調に対応するサブ画素へ第２の明状態データ電圧２．５５Ｖを出力する。つまり、２回目で走査する時に、６４～２５５階調のサブ画素に対応する表示データは００１１１１１１である。３回目で走査する時、列走査回路１２２がデジタルビット表示データに基づき、２５６＊３／８～２５６－１階調、即ち９６～２５５階調に対応するサブ画素へ第３の明状態データ電圧２．５７Ｖを出力する。つまり、３回目で走査する時に、９６～２５５階調のサブ画素に対応する表示データは０１０１１１１１である。

なお、いずれか１つの階調（第ｊの明状態アナログデータ電圧に対応し、１≦ｊ≦ｎ－１）に対応するサブ画素にとって、ｊ回目で、サブ画素へ走査信号を出力する際に、明状態アナログデータ電圧の書き込みが完了されているため、ｊ＋１回目～ｎ回目で、サブ画素へ走査信号を出力する際、列走査回路１２２が該階調に対応するサブ画素へ暗状態デジタルデータ電圧を出力して、諧調の正確な表示を確保することができる。

引き続き図１に示すように、上述した技術案に加え、好ましくは、行走査回路１２１が１フレーム内で、隣り合う２回を複数のサブフレームに分けて表示パネル１１０におけるサブ画素１１１へ走査信号を出力する場合、２回目の最小期間のサブフレームを走査する期間は、１回目の最小期間のサブフレームを走査する期間よりも小さい。

具体的には、行走査回路１２１が１フレーム内で表示パネル１１０におけるサブ画素１１１へ走査信号を複数回出力し、毎回、複数のサブフレームに分けて表示パネル１１０におけるサブ画素１１１へ走査信号を出力する際に、１フレーム内で、隣り合う２回を複数のサブフレームに分けて表示パネル１１０におけるサブ画素１１１へ走査信号を出力する時に対応する明状態アナログデータ電圧のうち、２回目の走査時に列走査回路１２２が生成した明状態アナログデータ電圧が１回目の走査時に列走査回路１２２が生成した明状態アナログデータ電圧よりも高い。そのため、同様な諧調の向上を実現するために、増加する発光時間を相対的に減少させる必要があるが、発光期間は、サブフレーム期間を制御することにより制御することができる。これにより１フレーム内で、隣り合う２回を複数のサブフレームに分けて表示パネル１１０におけるサブ画素１１１へ走査信号を出力する場合、２回目の最小期間のサブフレームを走査する期間は、１回目の最小期間のサブフレームを走査する期間よりも短い。これに対応し、２回目の走査時の各々のサブフレームの期間はいずれも１回目の走査時に対応するサブフレーム期間よりも小さい。これにより階調に対する精確な制御を実現することができる。

図３に示すように、本願は、表示装置を提供する。該表示装置は、上述したいずれか１つの実施例に係る表示パネルの駆動装置１２０および表示パネルの駆動装置１２０に接続された表示パネル１１０を含む。

表示パネル１１０には、サブ画素１１１が含まれる。

図２に示すように、一実施例において、サブ画素１１１には、画素回路が含まれる。前記画素回路には、データ書き込みトランジスターＴ０、駆動トランジスターＤＴ、走査信号入力端Ｓｃａｎ、データ信号入力端Ｖｄａｔａおよび発光素子ＬＥＤが含まれる。走査信号入力端Ｓｃａｎは、駆動装置１２０の行走査回路１２１に電気的に接続され、行走査回路１２１から出力される走査信号を受信するように構成される。データ信号入力端Ｖｄａｔａは、駆動装置１２０の列走査回路１２２に電気的に接続され、列走査回路１２２から出力されるデータ信号を受信するように構成される。データ書き込みトランジスターＴ０は、駆動トランジスターＤＴ、走査信号入力端Ｓｃａｎおよびデータ信号入力端Ｖｄａｔａに電気的に接続され、データ信号入力端Ｖｄａｔａが受信したデータ信号を駆動トランジスターＤＴのゲートに書き込むように構成される。駆動トランジスターＤＴは、発光素子ＬＥＤに電気的に接続され、駆動トランジスターＤＴのゲート電圧に基づいて発光素子ＬＥＤが発光するよう駆動するように構成される。

画素回路には、蓄積コンデンサＣｓｔ、第１の電圧入力端ＶＤＤおよび第２の電圧入力端ＶＳＳがさらに含まれる。蓄積コンデンサＣｓｔの第１の端が駆動トランジスターＤＴのゲートに電気的に接続され、蓄積コンデンサＣｓｔの第２の端が駆動トランジスターＤＴの第１の電極に電気的に接続され、第１の電圧入力端ＶＤＤが駆動トランジスターＤＴ的第１の電極に電気的に接続され、駆動トランジスターＤＴの第２の電極が発光素子ＬＥＤの第１の電極に電気的に接続され、発光素子ＬＥＤの第２の電極が第２の電圧入力端ＶＳＳに電気的に接続されている。

該表示装置には、走査線がさらに含まれる。駆動装置１２０の行走査回路１２１が、走査線によって走査信号入力端Ｓｃａｎに電気的に接続されている。

該表示装置には、データ線がさらに含まれる。駆動装置１２０の列走査回路１２２が、データ線によってデータ信号入力端Ｖｄａｔａに電気的に接続されている。

該表示装には、表示データストリームを生成するように構成される画像データ信号処理チップがさらに含まれる。例示的には、表示装置には、表示データストリームを生成する画像データ信号処理チップが含まれてもよい。データプロセッサ１２３は、該画像データ信号処理チップから表示データストリームを受信してもよい。

本実施例に係る表示装置には、本願のいずれか１つの実施例に記載される表示パネルの駆動装置が含まれ、本願のいずれか１つの実施例に記載される表示パネルの駆動方法を実現することができる。

図７は、本願の実施例に係る他の表示パネルの駆動方法のフローチャートである。図２を結び付けて図７を参照し、上述した技術案に加え、好ましくは、該表示パネルの駆動方法は、以下を含む。

ステップ３１０：行走査回路１２１が１フレーム内で、表示パネル１１０におけるサブ画素１１１へ走査信号を複数回出力し、毎回、複数のサブフレームに分けて表示パネル１１０におけるサブ画素１１１へ走査信号を出力する。

ステップ３２０：データプロセッサ１２３は、複数のサブフレームにおけるサブ画素１１１に対応する表示データを含む表示データストリームを受信し、表示データストリームのうちの各々の表示データをアナログビット表示データおよびデジタルビット表示データに分岐する。

ステップ３３０：データプロセッサ１２３は、複数のサブフレームにおけるサブ画素１１１に対応するデジタルビット表示データに対してデータ結合を行い、同じ行におけるサブ画素１１１に対応するデジタルビット表示データのうち、デジタルビットが同じデジタルビット表示データを１つの大きいデータに結合し、各々のサブフレーム内で、列走査回路１２２へ、対応するデジタルビット表示データからなる大きいデータを出力する。

好ましくは、データプロセッサ１２３が表示データストリームを受信した後、まず、表示データストリームに含まれた各々の表示データを分割し、各々の表示データをアナログビット表示データおよびデジタルビット表示データに分岐する。そのうち、サブ画素に対応する表示データのうちのアナログビット表示データは、１回走査時における明状態アナログデータ電圧に対応してもよく、サブ画素に対応する表示データのうちのデジタルビット表示データは、１回走査時における複数のサブフレームにおけるサブ画素のデジタル電圧に対応してもよい（明暗状態を制御する）。表示データには、１回走査時における複数のサブフレームにおけるサブ画素のデジタル電圧が含まれるが、走査時に１フレームずつ走査するため、表示データのうちの同じサブフレームに対応するデジタルビット表示データを結合する必要がある。さらに、各フレームを走査する際に、一般的に、行ごとにサブ画素に走査信号を提供するため、一実施例において、同じ行におけるサブ画素に対応するデジタルビット表示データのうち、デジタルビットが同じデジタルビット表示データを１つのデータに結合し、各々のサブフレーム内で、行ごとに走査する時に、１つの行を走査する場合、データプロセッサ１２３が列走査回路１２２へ該行のサブ画素に対応するデータを出力する。例示的には、１つの行に３つのサブ画素が含まれることを例として、３つのサブ画素に対応するデジタルビット表示データがそれぞれ１０１０、１１０１および０１０１であれば、走査ごとに４つのサブフレームに分割し、最低ビットに対応するサブフレームから最高ビットに対応するサブフレームまで、対応するデータはそれぞれ０１１、１００、０１１および１１０であり、最低ビットに対応するサブフレームから最高ビットに対応するサブフレームで、データプロセッサ１２３がそれぞれ列走査回路１２２へ提供する該行に対応するデータはそれぞれ０１１、１００、０１１および１１０である。

ステップ３４０：列走査回路１２２は、アナログビット表示データに基づいて明状態アナログデータ電圧に対応するデータ信号を生成し、およびデジタルビット表示データに基づいて暗状態デジタルデータ電圧に対応するデータ信号または明状態アナログデータ電圧に対応するデータ信号を表示パネル１１０の対応するサブ画素に出力する。

データプロセッサ１２３が複数のサブフレーム内でサブ画素に対応するデジタルビット表示データに対してデータ結合を行うことにより、表示データが多すぎることに起因してデータが混乱することを回避することができ、順次データをデータプロセッサ１２３から列走査回路１２２に出力することを確保し、これにより各々の階調の正確な表示を確保し、良好な表示効果を確保することができる。

Claims

１フレーム内で、表示パネルにおけるサブ画素へ走査信号を複数回出力し、毎回、複数のサブフレームに分けて前記表示パネルにおけるサブ画素へ走査信号を出力するように構成される行走査回路と、
複数の前記サブフレーム内で前記サブ画素に対応する表示データを含む表示データストリームを受信し、前記表示データに含まれたアナログビット表示データおよびデジタルビット表示データに基づいて前記表示データストリームを分岐し、分岐された表示データストリームを列走査回路に出力するように構成されるデータプロセッサと、
前記データプロセッサに電気的に接続された列走査回路であって、前記アナログビット表示データに基づき、明状態アナログデータ電圧に対応するデータ信号を生成し、前記デジタルビット表示データに基づき、生成した暗状態デジタルデータ電圧に対応するデータ信号または前記明状態アナログデータ電圧に対応するデータ信号を前記表示パネルの対応するサブ画素に出力するように構成される列走査回路と、を含む表示パネルの駆動装置。
前記列走査回路には、列走査タイミング回路、および明状態アナログデータ電圧生成回路が含まれ、
前記列走査タイミング回路は、複数の第１の入力端、複数の第２の入力端および複数の出力端を含み、前記列走査タイミング回路の第１の入力端が前記明状態アナログデータ電圧生成回路に電気的に接続され、前記列走査タイミング回路の第２の入力端が暗状態デジタルデータ電圧を入力するように構成され、
前記データプロセッサは、前記明状態アナログデータ電圧生成回路が前記アナログビット表示データに基づいて明状態アナログデータ電圧に対応するデータ信号を生成するように、前記アナログビット表示データを前記明状態アナログデータ電圧生成回路に出力し、および、前記列走査タイミング回路が前記デジタルビット表示データに基づき、前記出力端が暗状態デジタルデータ電圧に対応するデータ信号または前記明状態アナログデータ電圧に対応するデータ信号を出力するよう制御するように、前記デジタルビット表示データを前記列走査タイミング回路に出力することによって、分岐された表示データストリームを前記列走査回路に出力するように構成される、請求項１に記載の表示パネルの駆動装置。
前記列走査タイミング回路には、複数のゲーティングモジュールが含まれ、
各々の前記ゲーティングモジュールは、チャネルタイプが異なる第１のトランジスターおよび第２のトランジスターを含み、
前記第１のトランジスターのゲートおよび前記第２のトランジスターのゲートは、前記デジタルビット表示データを受信し、前記デジタルビット表示データに基づいてオンまたはオフにするように構成され、前記第１のトランジスターの第１の電極が前記列走査タイミング回路の第１の入力端にそれぞれ対応して電気的に接続され、前記第１のトランジスターの第２の電極が前記列走査タイミング回路の出力端にそれぞれ対応して電気的に接続され、前記第２のトランジスターの第１の電極が前記列走査タイミング回路の第２の入力端にそれぞれ対応して電気的に接続され、前記第２のトランジスターの第２の電極が前記列走査タイミング回路の出力端にそれぞれ対応して電気的に接続されている、請求項２に記載の表示パネルの駆動装置。
前記行走査回路および前記列走査回路に電気的に接続される、前記行走査回路および前記列走査回路が同時に走査動作を行うよう制御するように構成されるタイミングコントローラをさらに含む、請求項１に記載の表示パネルの駆動装置。
前記複数の第２の入力端に接続される、前記暗状態デジタルデータ電圧を提供するように構成される第１の電源をさらに含む請求項２に記載の表示パネルの駆動装置。
前記第１のトランジスターがＰ型トランジスターであり、前記第２のトランジスターがＮ型トランジスターである、請求項３に記載の表示パネルの駆動装置。
請求項１～６のいずれか１項に記載の表示パネルの駆動装置、および前記駆動装置に接続された表示パネルを含む、表示装置。
前記表示パネルには、画素回路を含むサブ画素が含まれ、
前記画素回路は、データ書き込みトランジスター、駆動トランジスター、走査信号入力端、データ信号入力端および発光素子を含み、
前記走査信号入力端は、前記駆動装置の行走査回路に電気的に接続され、前記行走査回路から出力された走査信号を受信するように構成され、
前記データ信号入力端は、前記駆動装置の列走査回路に電気的に接続され、前記列走査回路から出力されたデータ信号を受信するように構成され、
前記データ書き込みトランジスターは、前記駆動トランジスター、走査信号入力端およびデータ信号入力端に電気的に接続され、前記データ信号入力端により受信されたデータ信号を前記駆動トランジスターのゲートに書き込むように構成され、
前記駆動トランジスターは、前記発光素子に電気的に接続され、前記駆動トランジスターのゲート電圧に基づいて前記発光素子が発光するように駆動するように構成される、請求項７に記載の表示装置。
前記画素回路には、蓄積コンデンサ、第１の電圧入力端および第２の電圧入力端がさらに含まれ、
前記蓄積コンデンサの第１の端が前記駆動トランジスターのゲートに電気的に接続され、前記蓄積コンデンサの第２の端が前記駆動トランジスターの第１の電極に電気的に接続され、前記第１の電圧入力端が前記駆動トランジスターの第１の電極に電気的に接続され、前記駆動トランジスターの第２の電極が前記発光素子の第１の電極に電気的に接続され、前記発光素子の第２の電極が前記第２の電圧入力端に電気的に接続されている、請求項８に記載の表示装置。
走査線をさらに含み、
前記駆動装置の行走査回路は、前記走査線を介して前記走査信号入力端に電気的に接続されている、請求項７に記載の表示装置。
データ線をさらに含み、
前記駆動装置の列走査回路は、前記データ線を介して前記データ信号入力端に電気的に接続されている、請求項７に記載の表示装置。
前記表示データストリームを生成するように構成される画像データ信号処理チップをさらに含む、請求項７に記載の表示装置。
行走査回路が、１フレーム内で、表示パネルにおけるサブ画素へ走査信号を複数回出力し、毎回、複数のサブフレームに分けて前記表示パネルにおけるサブ画素へ走査信号を出力することと、
データプロセッサが、複数の前記サブフレーム内で前記サブ画素に対応する表示データを含む表示データストリームを受信し、前記表示データに含まれたアナログビット表示データおよびデジタルビット表示データに基づいて前記表示データストリームを分岐し、分岐された表示データストリームを列走査回路に出力することと、
前記列走査回路が、前記アナログビット表示データに基づき、明状態アナログデータ電圧に対応するデータ信号を生成し、前記デジタルビット表示データに基づき、暗状態デジタルデータ電圧に対応するデータ信号または前記明状態アナログデータ電圧に対応するデータ信号を前記表示パネルの対応するサブ画素に出力することと、を含む表示パネルの駆動方法。
前記アナログビット表示データのビット数が１よりも大きく、
前記アナログビット表示データに対応する前記明状態アナログデータ電圧には、第１のゾーンおよび第２のゾーンが含まれ、
前記第１のゾーンにおける最大明状態アナログデータ電圧が前記第２のゾーンにおける最小明状態アナログデータ電圧よりも小さく、
前記第１のゾーンにおける複数の前記明状態アナログ電圧が非線形分布となり、前記第２のゾーンにおける複数の前記明状態アナログデータ電圧が線形分布となる、請求項１３に記載の表示パネルの駆動方法。
前記行走査回路が、１フレーム内で、前記表示パネルにおけるサブ画素へ走査信号を複数回出力し、毎回、複数のサブフレームに分けて前記表示パネルにおけるサブ画素へ走査信号を出力することは、
前記行走査回路が、１フレーム内で、前記サブ画素へ走査信号をｎ回出力するとともに、毎回、ｋ個のサブフレームに分けて前記サブ画素へ走査信号を出力することを含み、
そのうち、ｎは、前記列走査回路から提供可能な前記明状態アナログデータ電圧値の数であり、
前記列走査回路から提供可能な明状態アナログデータ電圧値の数と前記アナログビット表示データのビット数とは、正の相関を有し、
ｋは、前記デジタルビット表示データのビット数である、請求項１３に記載の表示パネルの駆動方法。
前記行走査回路が、１フレーム内で、隣り合う２回を複数のサブフレームに分けて前記表示パネルにおけるサブ画素へ走査信号を出力する場合、２回目の最小期間のサブフレームを走査する期間が１回目の最小期間のサブフレームを走査する期間よりも小さい、請求項１６または１７に記載の表示パネルの駆動方法。
データプロセッサが、複数の前記サブフレーム内で前記サブ画素に対応する表示データを含む表示データストリームを受信し、前記表示データに含まれたアナログビット表示データおよびデジタルビット表示データに基づいて前記表示データストリームを分岐し、分岐された表示データストリームを列走査回路に出力することは、
前記データプロセッサが、前記サブフレーム内で前記サブ画素に対応する表示データを含む表示データストリームを受信し、前記表示データストリームにおける各々の表示データを前記アナログビット表示データおよび前記デジタルビット表示データに分岐することと、
前記データプロセッサが、複数のサブフレーム内で前記サブ画素に対応するデジタルビット表示データに対してデータ結合を行い、同じ行における前記サブ画素に対応するデジタルビット表示データのうち同じデジタルビットのデジタルビット表示データを１つのデータに結合し、各々のサブフレーム内で、前記列走査回路へ、対応するデジタルビット表示データからなる前記データを出力することとを含む、請求項１３に記載の表示パネルの駆動方法。