JP2022512312A - コンパクトな受動素子構成を有する回路基板 - Google Patents

コンパクトな受動素子構成を有する回路基板 Download PDF

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Abstract

実装された受動素子を有する様々な回路基板及びその製造方法が開示される。一態様では、第１の複数の受動素子（２３５）を成形材料（２４０）に少なくとも部分的に封入して、第１の成形受動素子グループ（２３３ａ）を生成することを含む、製造方法が提供される。第１の成形受動素子グループは、回路基板（２１０）の表面に実装される。第１の複数の受動素子は、回路基板に電気的に接続される。【選択図】図５

Description

全ての集積回路は、動作するのに電力を必要とし、パッケージ化された集積回路も例外ではない。電力は、通常、電源及び何らかの形の電力供給ネットワークを介して集積回路に供給される。現在利用可能な電源は、安定した電圧を供給するように設計されているが、集積回路に供給される実際の電力は、かなりの量のノイズを含むことがある。電源に結合された他のデバイスによって生じる電圧変動、電磁干渉等のノイズ発生源が多く存在する。
従来のパッケージ化された集積回路は、典型的には、キャリア基板上に実装された半導体チップを含む。キャリア基板は、マザーボード又はカード等のプリント回路基板に実装されるように構成されている。典型的な従来のキャリア基板は、複数のビアによって垂直に結合された複数の層の導体平面又はトレースから構成された相互接続システムを含む。キャリア基板のダイ側の入力／出力パッドは、ダイに接続し、キャリア基板の下側の入力／出力パッドは、プリント回路基板に接続する。下側の入力／出力をプリント回路基板に電気的に接続するために、ボールグリッドアレイ、ランドグリッドアレイ又はピングリッドアレイが使用される。
電源ノイズに関連する問題に対処するために、従来の半導体チップパッケージは、デカップリングキャパシタを使用する。これらのデカップリングキャパシタの多くは、キャリア基板に実装される。１つの従来の変形例では、デカップリングキャパシタは、ダイの周辺でキャリア基板のダイ側に実装される。別の従来の変形例では、デカップリングキャパシタは、キャリア基板の下側に実装される。
本発明の上記の利点及び他の利点は、以下の詳細な説明を読み、図面を参照することによって明らかになるであろう。
例示的な従来の半導体チップパッケージの部分分解図である。 例示的な半導体チップパッケージ基板の平面図である。 図２の一部の拡大図である。 図２の一部の拡大図である。 例示的な成形受動素子グループを有する例示的な半導体パッケージ構成の平面図である。 図５の一部の拡大図である。 図６の断面７－７で得られる断面図である。 成形品の一部が切断されたに図６の一部を示す図である。 例示的な成形受動素子グループを有する代替的な例示的な半導体パッケージ構成の平面図である。 例示的な成形受動素子グループを有する代替的な例示的な半導体パッケージ構成の平面図である。 キャリア基板上の受動素子グループの例示的な構成を示す断面図である。 図１１と同様の断面図であるが、受動素子を少なくとも部分的に封入するための例示的な成形を示す図である。 図１２と同様の断面図であるが、キャリア基板の除去を表す示す図である。 図１３と同様の断面図であるが、成形受動素子グループの例示的なシンギュレーションを示す図である。 成形受動素子グループの回路基板への例示的な実装を示す断面図である。 代替的な例示的な成形受動素子グループの平面図である。
従来、半導体チップパッケージ基板の表面には、デカップリングキャパシタが１つずつ実装されている。各キャパシタは、パッケージ基板の下にある半田構造と垂直に位置合わせされた電極と共に配置される。半田構造を一時的に液化するために、リフローが実行される。冷却によって半田構造が固化し、キャパシタとパッケージ基板との間に電気的及び機械的接続が形成される。実装プロセスは、ピックアンドプレース（pick and place）動作を含む。ピックアンドプレース動作における不完全性、及び／又は、半田構造のサイズ、高さ、位置の変動により、リフロー中にキャパシタが揺動、回転又は移動する可能性がある。動きが非常に大きい場合、キャパシタが別のキャパシタにショートすることがある。この危険を回避するために、従来のキャパシタ実装技術は、ピックアンドプレースされたキャパシタの最小間隔に関する設計ルールに従う。これは、パッケージ基板設計及びサイズに著しい制約を課す。多くのパッケージ基板は、メモリインタフェース領域を利用しており、この領域では、多くの近接して配置された導体トレースがチップ実装領域からファンアウト（fan out）する。従来の配置されたキャパシタのパッキング制約に起因して、このようなメモリインタフェース領域は、典型的には、重なり合うキャパシタを有し、これは、導体トレースをルーティングするタスクを困難にする。
開示される構成は、成形受動素子グループ（molded passive component groups）を利用する。成形受動素子グループを、はるかに狭い最小間隔で一緒に成形することができる。結果として、同一のサイズのパッケージ基板に対してより多くの受動素子を実装することができ、及び／若しくは、メモリインタフェース領域の外側により多くの受動素子を実装することができ、又は、従来よりも多くのチップを実装することができるような方法でより多くの受動素子を実装することができる。
本発明の一態様によれば、成形材料に第１の複数のキャパシタを少なくとも部分的に封入して、第１の成形受動素子グループを生成することを含む製造方法が提供される。第１の成形受動素子グループは、回路基板の表面に実装される。第１の複数のキャパシタは、回路基板に電気的に接続される。
本発明の別の態様によれば、成形材料に複数のキャパシタのグループを少なくとも部分的に封入し、成形受動素子グループを個片化することによって、複数の成形受動素子グループを製造することを含む製造方法が提供される。成形受動素子グループは、半導体チップパッケージ基板の表面に実装される。キャパシタは、半導体チップパッケージ基板に電気的に接続される。
本発明の別の態様によれば、表面を有する回路基板と、回路基板の表面に実装され、回路基板に電気的に接続された少なくとも１つの成形受動素子グループと、を含む装置が提供される。少なくとも１つの成形受動素子グループは、上面及び成形材料をそれぞれ有する第１の複数のキャパシタを含み、成形材料は、互いに接合され、第１の複数のキャパシタの上面を覆う。
以下に説明する図面では、同一の要素が複数の図面に現れる場合には、符号が全体的に繰り返される。ここで、図面、特に図１を参照すると、例示的な従来の半導体チップパッケージ１００の部分分解図が示されており、例示的な従来の半導体チップパッケージ１００は、パッケージ基板１１０上に実装された半導体チップ１０５を含む。蓋１１５は、ヒートスプレッダとして機能するようにパッケージ基板１１０に実装され、熱インタフェース材料１２０を介して半導体チップ１０５と熱接触している。この例示的な従来の構成では、パッケージ基板１１０は、ピングリッドアレイソケット（図示省略）に挿入するように設計された複数の導体ピン１２５を含むピングリッドアレイパッケージである。パッケージ基板１２０の上面１３０には複数の表面素子１３５が配置されており、複数の表面素子１３５は、典型的には、この従来の構成ではキャパシタである。図２を参照することによって、従来の半導体チップパッケージ１００のさらなる詳細を理解することができ、図２は、パッケージ基板１１０平面図であるが、図１に示す蓋１１５を有していない。熱インタフェース材料の一部を切断して、その下にある半導体チップ１０５を露出させる。従来のキャパシタ１３５は、ピックアンドプレース動作における個々のアイテムとして、パッケージ基板１１０の上面１３０に実装される。この例示的な構成では、半導体チップ１０５の周辺に６つのキャパシタグループ１４０ａ，１４０ｂ，１４０ｃ，１４０ｄ，１４０ｅ，１４０ｆが配置されている。パッケージ基板１１０は、図２には示されていないが、パッケージ基板１１０全体に亘ってファンアウトする多数の導体トレースを含む。これらの不可視の導体トレースの多くは、パッケージ基板１１０のメモリインタフェース領域１４５ａ，１４５ｂ（破線の間の領域）内に配置されている。半導体チップ１０５と外部メモリデバイス（図示省略）との間の多数の信号経路を扱うために、典型的には、より多くの数及びより高密度の導体トレースがメモリインタフェース領域１４５ａ，１４５ｂ内に存在する。従来のキャパシタ１３５の実装に関連するサイズ及びプロセスの制限のために、例えば、キャパシタグループ１４０ｂ，１４０ｃ，１４０ｅ，１４０ｆ内のいくつかのキャパシタ１３５は、メモリインタフェース領域１４５ａ，１４５ｂに配置される。これにより、下にある導体トレースをルーティング及び配置する機能が制限される。
図３を参照することによって、従来のパッケージ基板１１０及びその上のキャパシタ１３５の構成のさらなる詳細を理解することができる。図３は、キャパシタグループ１４０ｆが配置されたパッケージ基板１１０の一部を示す図である。上述したように、キャパシタ１３５は、パッケージ基板１１０の上面１３０上に個別に配置される。典型的な従来のキャパシタ１３５は、ある程度の長さａ及び幅ｂを有する。１つの従来の構成では、ａは１．６ミリメートルであり、ｂは０．８ミリメートルである。キャパシタ１３５を配置するための従来のプロセスにおける制約のために、設計ルールは、ｘ軸に沿った個々のキャパシタ１３５間の最小間隔ｘ１と、ｙ軸に沿ったキャパシタ間の同じ最小間隔ｘ１と、を必要とすることがある。１つの従来の構成は、０．８ミリメートルの最小間隔ｘ１を規定する。ｒが、キャパシタグループ１４０ｆ内のキャパシタ１３５の行の数に等しく、ｃが、キャパシタグループ１４０ｆ内のキャパシタ１３５の列の数に等しく、ｎが、キャパシタグループ１４０ｆ内のキャパシタ１３５の数に等しいとする。キャパシタグループ１４０ｆの場合、ｒ＝６、ｃ＝２、ｎ＝１２である。配置の制約のために、キャパシタグループ１４０ｆは、破線ボックス１５０で表され、式（１）によって与えられる総表面積Ａを消費する。
Figure 2022512312000002
値ａ＝１．６ミリメートル、ｂ＝０．８ミリメートル、ｘ１＝０．８ミリメートル、ｒ＝６、ｃ＝２、ｎ＝１２を式（１）に代入すると、３５．２平方ミリメートルの破線ボックス１５０の領域Ａが得られる。
図４は、２つのキャパシタ１３５の平面図である。各キャパシタ１３５は、従来のパッケージ基板１１０の４つの半田パッド１５５上に実装されており、半田パッド１５５は、各キャパシタ１３５の角部に近接して配置されている。ピックアンドプレース動作の間、各キャパシタ１３５は、半田パッド１５５上に実装され、半田パッド１５５を一時的に液化してキャパシタ１３５との冶金的接合を確立するためにリフロー処理が行われる。このリフローフェーズ中にキャパシタ１３５が回転して位置合わせが外れる可能性と、下にある半田パッド１５５に対するキャパシタ１３５の垂直方向の配置の精度が不完全であることとに起因して、従来の設計ルールは、キャパシタの位置がずれて互いにショートしたり、他の問題を生じさせる傾向を補償するために、上述した最小間隔ｘ１＝０．８ミリメートルを必要とする。
半導体チップデバイス２００の例示的な新たな構成が図５に示されており、図５は、回路基板２１０に実装された半導体チップ２０５を示す平面図であり、半導体チップ２０５は、半導体チップパッケージ基板、回路カード、システムボード、又は、その他であってもよい。回路基板２１０は、有機ビルドアップ設計、多層プリプレグ設計、セラミック設計、又は、他の設計であってもよい。前の図に示されたタイプの熱インタフェース材料２２０は、半導体チップ２０５上に配置されてもよく、実際に、下にある半導体チップ２０５を露出させるように部分的に切断して示されている。半導体チップ２０５から熱を取り除くために、図１に示すタイプ又は他のタイプの蓋（図示省略）が使用されてもよい。図１、図２、図３及び図４に示すキャパシタ１３５の従来の構成に関連する技術的問題を軽減するために、回路基板２１０の上面２３０には、複数の成形受動素子グループ２３３ａ，２３３ｂ，２３３ｃ，２３３ｄ，２３３ｅ，２３３ｆ，２３３ｇ，２３３ｈが配置されている。成形受動素子グループ２３３ａ，２３３ｂ，２３３ｃ，２３３ｄ，２３３ｅ，２３３ｆ，２３３ｇ，２３３ｈの各々は、成形材料２４０の内部で成形された複数の受動素子２３５（破線ボックスで示す）から構成される。この例示的な構成及び開示される代替的な構成の受動素子２３５は、キャパシタ、インダクタ又はレジスタであってもよい。以下により詳細に説明するように、受動素子２３５は、所定の受動素子グループ２３３ａ，２３３ｂ等における受動素子２３５間の非常に狭い間隔を設けるプロセスにおいて、成形材料２４０の内部に成形される。実際に、従来の構成は、０．８ミリメートルの最小間隔ｘを必要とするのに対し、開示された新たな構成は、受動素子２３５間の最小間隔を０．１ミリメートル程度にまで小さく、場合によっては更に小さく減少させる。これにより、グループ２３３ａ，２３３ｂ，２３３ｃ，２３３ｄ，２３３ｅ，２３３ｆ，２３３ｇ，２３３ｈの各々における受動素子２３５のパッキング密度を大幅に高めることができ、よって、回路基板２１０の所定のサイズに対して従来よりも多くの受動素子２３５を設けることができ、また、受動素子グループ２３３ａ，２３３ｂ，２３３ｃ，２３３ｄ，２３３ｅ，２３３ｆ，２３３ｇ，２３３ｈを回路基板２１０のメモリインタフェース領域２４５ａ，２４５ｂの外側に配置することを可能にし、回路基板２１０内の下にある導体トレース２４６（破線で示される）の数及び配置をより柔軟にすることができる。
図６及び図７を参照することによって、受動素子グループ２３３ａのさらなる詳細を理解することができる。図６は、受動素子グループ２３３ａ及び回路基板２１０の上面２３０を図５よりも拡大した平面図である。図７は、断面７－７において得られた図６の断面図である。受動素子グループ２３３ａの以下の説明は、他の受動素子グループ２３３ｂ，２３３ｃ，２３３ｄ，２３３ｅ，２３３ｆ，２３３ｇ，２３３ｈを例示するものである。先ず、図６を参照すると、上述したように、受動素子グループ２３３ａは、成形材料２４０内に少なくとも部分的に埋め込まれ又は封入された複数の受動素子２３５から構成されており、一対の受動素子２３５が露出するように部分的に切断して示されている。受動素子２３５の各々は、中央絶縁被覆２４７と、電極２４９ａ，２４９ｂと、を含む。ここで、受動素子グループ２３３ａは、１２個の受動素子２３５を含む。しかしながら、当業者であれば、実質的に任意の数、例えば２つ以上を成形材料２４０内に集約させ得ることを認識するであろう。
図７を参照すると、図７は、上述したように、断面７－７において得られた図６の断面図である。断面７－７の位置により、一対の受動素子２３５及び成形材料２４０の一部が断面において示されることに留意されたい。左側の受動素子２３５は、上述した絶縁被覆２４７及び電極２４９ａ，２４９ｂを含み、電極２４９ａ，２４９ｂは、下にある半田パッド２５７ａ，２５７ｂとオーミック接触している。右側の受動素子２３５も同様に、中央絶縁領域２４７及び電極２４９ａ，２４９ｂを有し、電極２４９ａ，２４９ｂは、下にある半田パッド２５７ａ，２５７ｂに接続されている。受動素子２３５は、マルチプレート、シングルプレート等の実質的に任意のキャパシタ設計、又は、実質的にレジスタ設計若しくはインダクタ設計の受動素子であってもよい。半田パッド２５７ａ，２５７ｂは、下にある回路基板２１０上に形成された半田マスク２５２の開口を介して下方に突出する。半田パッド２５７ａ，２５７ｂは、それぞれの下にある金属膜化パッド２５８ａ，２５８ｂに接続されている。受動素子２３５の各々の下にある半田パッド２５７ａ，２５７ｂの数は、２つより多くてもよく、実際には、図４に示す半田パッド１５５と同様であってもよいことを理解されたい。オプションとして、２又は４以外の何らか等の他の数が使用されてもよい。上述したように、成形材料２４０は、受動素子２３５を少なくとも部分的に封入し、受動素子２３５と共に、上述した成形受動素子グループ２３３ａを生成する。半田熱インタフェース材料等のように、受動素子２３５を損傷させ、そうでなければ受動素子２３５を電気的にショートさせる材料から受動素子２３５を保護するために、成形材料２４０は、受動素子２３５の上面２６０を覆うことが望ましい。しかしながら、成形材料２４０は、受動素子２３５の各々の電極２４９ａ，２４９ｂを露出するように成形又は処理され、その結果、半田パッド２５７ａ，２５７ｂと冶金学的結合を形成することができる。成形受動素子グループ２３３ａ，２３３ｂ，２３３ｃ，２３３ｄ，２３３ｅ，２３３ｆ，２３３ｇ，２３３ｈの何れか又は全て（或いは、任意の開示された代替物）を、回路基板２１０の表面２３０若しくは回路基板２１０の反対側の表面２５９、又は、任意の開示された代替物に実装することができることも理解されたい。ここで、回路基板２１０は、複数のランド２６１を有するランドグリッドアレイ設計である。代替的な構成は、ピングリッドアレイ、ボールグリッドアレイ、他のＩ／Ｏ、又は、Ｉ／Ｏを用いない構成が可能である。
図８に関連して、成形受動素子グループ２３３ａの形状に関するさらなる詳細を説明する。図８は、従来のキャパシタグループ１４０ｆの図３と同様の平面図であるが、ここで説明する重要な相違点のいくつかを明確に示している。受動素子２３５は、前の図に示され、上述したキャパシタ１３５と同じ長さａ1及び幅ｂ１、又は、他の長さ及び幅を有してもよい。しかしながら、以下でより詳細に説明する異なる処理技術のために、受動素子２３５は、最小間隔ｘで成形材料２４０内に成形されてもよく、この最小間隔ｘは、上述したように、上述した従来の最小間隔ｘの一部（fraction）であってもよい。図３に示す従来のキャパシタグルーピング１４０ｆの従来の領域１５０は、図８において、新たな成形受動素子グループ２３３ａの周囲に重なっていることに留意されたい。最小間隔ｘ２（ｘ２＜ｘ１）であるため、受動素子グループ２３３ａは、従来の設計の領域１５０のほんの一部を占めるに過ぎない。領域Ａ２は、式（２）によって与えられる。
Figure 2022512312000003
式（２）は、ｘ１をｘ２に置き換えることで式（１）を修正することによって得られる。比較のために、受動素子グループ２３３ａについて、ｒ＝６、ｃ＝２、ｎ＝１２、ａ＝１．６ミリメートル、ｂ＝０．８ミリメートル、ｘ２＝０．１ミリメートルであると想定する。これらの値を式（２）に代入すると、受動素子グループ２３３ａの領域Ａ２は１７．４９平方ミリメートルとなり、従来のＡ１の３５．２平方ミリメートルよりも著しい減少である。
成形材料２４０の外部境界領域２７０によって占有された領域は、成形受動素子グループ２３３ａによって占有された総領域に含まれてもよい。境界領域２７０の領域Ａｂｏｒｄｅｒは、式（３）によって与えられる。
Figure 2022512312000004
ｄは、成形受動グループを個片化するために使用される切断ブレードのダイシングカーフ幅である。ｄの典型的な値は、０．０４０～０．０５０ミリメートルである。境界２７０の幅ｔ（及び、ｔ＝２（ｘ２－ｄ）によって与えられる）は、０．１１ミリメートルのオーダーで非常に小さくてもよく（ｄについて０．０４５ミリメートルの中間値の場合）、又は、所望であれば更に小さくすることができると予想される。幅ｔは、以下に説明するシンギュレーション（個片化）に使用される精度及び技術に依存することを理解されたい。値ｄ＝０．０４５ミリメートル、ａ＝１．６ミリメートル、ｂ＝０．８ミリメートル、ｘ２＝０．１ミリメートル、ｃ＝２、ｒ＝６を式（３）に代入すると、４．７８９平方ミリメートルの領域Ａｂｏｒｄｅｒが得られる。よって、受動素子グループ２３３ａが占める総領域は、Ａ２＋Ａｂｏｒｄｅｒすなわち２２．２８平方ミリメートルである。ここで、受動素子グループ２３３ａ，２３３ｂ，２３３ｃ，２３３ｄ，２３３ｅ，２３３ｆ，２３３ｇ，２３３ｈは、８以外の数であってもよく、異なる数の受動素子２３５を有してもよいことを理解されたい。或るグループが２つの受動素子を有してもよく、別のグループが６つの受動素子を有してもよい等である。式（２）及び式（３）は、受動素子２３５の対称配置に対して有効であり、すなわち、各列における同一の数の受動素子、及び、素子２３５と対称境界領域２７０との間の等しい間隔に対して有効である。もちろん、非対称配置について領域Ａ２及びＡｂｏｒｄｅｒを容易に計算することができる。
成形受動素子グループを、その付随するフットプリントが小さい状態で利用することによって、様々な利点を実現することができる。図９は、例えば、回路基板３１０上、特にその上面３３０に実装された複数の半導体チップ３０５ａ，３０５ｂ，３０５ｃを含む、半導体チップデバイス３００の代替的な例示的な構成の平面図である。回路基板３１０は、本明細書の他の箇所で開示された回路基板２１０と同様に構成されてもよい。ここで、回路基板３１０の上面３３０には、８つの成形受動素子グループ３３３ａ，３３３ｂ，３３３ｃ，３３３ｄ，３３３ｅ，３３３ｆ，３３３ｇ，３３３ｈが実装されている。しかしながら、受動素子グループ３３３ａは、従来の設計、例えば、上述したキャパシタグループ１４０ｆによって許容された受動素子グループよりも比例して非常に小さいので、回路基板３１０の追加の表面領域は、メモリインタフェース領域３４５ａ，３４５ｂの範囲内に受動素子グループ３３３ａ，３３３ｂ，３３３ｃ，３３３ｄ，３３３ｅ，３３３ｆ，３３３ｇ，３３３ｈの何れも配置する必要なく、同様のサイズの１つではなく３つの半導体チップ３０５ａ，３０５ｂ，３０５ｃを配置するために利用することができる。言い換えると、パッケージ基板１１０の従来の設計とほぼ同じ回路基板３１０のフットプリントにより、メモリインタフェース領域３４５ａ，３４５ｂ内でのトレースのルーティングを必ずしも制約することなく、グループ３３３ａ，３３３ｂ，３３３ｃ，３３３ｄ，３３３ｅ，３３３ｆ，３３３ｇ，３３３ｈのより多くの受動素子を回路基板３１０上に配置することができ、より多くの及び／又はより大きな半導体チップを収容することができる。
さらに別の例示的な構成では、図１０の平面部に示す半導体チップパッケージ４００は、回路基板４１０上、特に、その上面４３０に実装された半導体チップ４０５ａ，４０５ｂ，４０５ｃ，４０５ｄ，４０５ｅを含む。回路基板４１０は、本明細書の他の箇所で開示された回路基板２１０，３１０と同様に構成されてもよい。ここで、チップ４０５ａ，４０５ｂ，４０５ｃ，４０５ｄ，４０５ｅの両側の上面４３０には、複数の成形受動素子グループ４３３ａ，４３３ｂ，４３３ｃ，４３３ｄが実装されている。しかしながら、受動素子グループ４３３ａ，４３３ｂ，４３３ｃ，４３３ｄは、以下に説明する技術を使用して製造されるので、回路基板４１０の上面４３０のうちチップ４０５ｄ，４０５ｅの各々が実装されるところに近接した部分は、表面素子の配置とは対照的に、チップの配置のために解放される。ここで、受動素子グループ４３３ａ，４３３ｂ，４３３ｃ，４３３ｄの一部は、メモリインタフェース領域３４５ａ，３４５ｂ上に配置されてもよいが、この空間的配置は、回路基板４１０上にチップ４０５ｄ，４０５ｅの形態で半導体を追加する能力によって補償される。
ここで、図１１、図１２、図１３、図１４、図１５を参照し、最初に図１１を参照することによって、開示された構成の何れかの成形受動素子グループを製造する例示的な方法を理解することができる。最初に、受動素子２３５の１つのグループ５０７及び受動素子２３５の１つ以上の他のグループ５０９は、キャリア基板５１１上に取り外し可能に実装される。これは、キャリア基板５１１上に配置された図示されたキャリアテープ５１３を使用して、又は、光若しくは熱活性化接着剤等の他の着脱可能技術によって行われてもよい。この処理は、ウェーハ規模に基づいて実行することができるので、数十又はより多くの受動素子グループ５０７，５０９等が存在することができる。キャリア基板５１１は、ガラス、シリコン若しくは他の材料から構成されたキャリアウェハ又は他の加工物であってもよい。グループ５０７の受動素子２３５は、例えば、図５に示す最終的な成形受動素子グループ２３３ａの受動素子２３５であってもよく、受動素子グループ５０９の受動素子２３５は、例えば、図５に示す最終的な成形受動素子グループ２３３ｈの受動素子２３５であってもよい。グループ５０７の受動素子２３５は、最小間隔ｘ２でキャリアテープ５１３上に配置され、グループ５０９の受動素子２３５も同様に最小間隔ｘ２でキャリアテープ５１３上に実装される。この狭い間隔は、ウェハレベルプロセスによって許容される。次に、図１２に示すように、グループ５０７，５０９の受動素子２３５は、成形材料５２２を生成する成形プロセスに供される。成形材料５２２は、キャリアテープ５１３の覆われていない部分を覆い、グループ５０７，５０９の各々の受動素子２３５間の隙間５１７と、グループ５０７，５０９の各々のページ内外に間隔を空けた受動素子間の隙間を埋める。また、成形５２２は、受動素子２３５の各々の上面２６０を覆うように実行される。成形材料５２２は、後続のシンギュレーションプロセスを経て、図５に示す個々の成形材料２４０及び受動素子グループ２３３ａ，２３３ｈ等に分解される。成形材料５２２は、Ｓｕｍｉｔｏｍｏ ＥＭＥ－Ｇ７５０若しくはＧ７６０等の周知の成形化合物から構成されてもよく、約１６５℃で約６０～１２０分間圧縮成形されてもよい。キャリアウェハ５１１は、これらのプロセスのための支持構造として残存する。
次に、図１３に示すように、キャリア基板５１１及びキャリアテープ５１３を、成形受動素子グループ２３３ａ，２３３ｈの再構成された組み合わせ５３２を残すように除去し、成形受動素子グループ２３３ａ，２３３ｈの再構成された組み合わせ５３２は、成形５２２によって少なくとも部分的に覆われた受動素子グループ５０７，５０９の受動素子２３５から構成されている。何れかの成形５２２が受動素子２３５の電極２４９ａ，２４９ｂの下側を覆っている場合、この段階において適切な研削又は他の材料除去プロセスを実行して、基板実装中に半田が電極に対して容易にウェットであることを確実にするべきである。このとき、成形５２２を切断する適切なダイシングソー５４２又は他の技術によって、図１４に示す成形受動素子グループ２３３ｈから成形受動素子グループ２３３ａを個片化することが望ましい。ダイシングソー５４２は、図８に示され、上述された成形境界２７０の厚みｔを少なくとも部分的に決定するいくつかのカーフ（kerf）ｄを有する。シンギュレーション（個片化）に続いて、成形受動素子グループ、例えば、図１５に示す受動素子２３５及び成形２４０を含む受動素子グループ２３３ａを、成形受動素子グループ２３３ａ等の受動素子２３５と、他の受動素子グループ２３３ｂ，２３３ｃ，２３３ｄ，２３３ｅ，２３３ｆ，２３３ｇ，２３３ｈ（図５を参照）とのために必要な冶金的接続を確立するために、回路基板２１０の下にある半田パッド２５７ａ，２５７ｂに実装してもよい。次に、半田相互接続パッド２５７ａ，２５７ｂを一時的に液化し、続けて、回路基板２１０との冶金的接続を生成するように冷却するために、適切なリフローが実行されてもよい。
上述したように、成形受動素子グループは、対称又は非対称であってもよい。図１６は、図８と同様の平面図であるが、成形材料５４０内に受動素子５３５を含む成形受動素子グループ５３３ａの代替的な例示的な構成を示す。様々な非対称性が示される。例えば、左側の列が６つの受動素子５３５を含み、右側の列が２つの受動素子５３５のみを含む。左上の受動素子は、いくつかの寸法ａ及びｂを有し、次の下側の受動素子５３５は、より小さいフットプリントを有する。左側の一番下の受動素子５３５は、他の受動素子５３５に対して回転されている。これらは、いくつかの可能な変形例を表している。
本発明は、様々な変形及び代替形態を受け入れることができ、特定の実施形態が図面において例として示されており、本明細書で詳細に説明している。しかしながら、本発明は、開示された特定の形態に限定されるのを意図していないことを理解されたい。むしろ、本発明は、添付の特許請求の範囲によって定義される本発明の趣旨及び範囲内にある全ての変更、均等物及び代替物を包含するものである。

Claims (20)

  1. 製造する方法であって、
    第１の複数の受動素子（２３５）を成形材料（２４０）に少なくとも部分的に封入して、第１の成形受動素子グループ（２３３ａ）を生成することと、
    前記第１の成形受動素子グループを回路基板（２１０）の表面に実装し、前記第１の複数の受動素子を前記回路基板に電気的に接続することと、を含む、
    製造方法。
  2. 少なくとも１つの半導体チップ（２０５）を前記回路基板の前記表面に実装することを含む、
    請求項１の製造方法。
  3. 前記回路基板に実装する前に、前記第１の複数の受動素子の電極（２４９ａ，２４９ｂ）を露出させることを含む、
    請求項１の製造方法。
  4. 第２の複数の受動素子を前記成形材料に少なくとも部分的に封入して、第２の成形受動素子グループ（２３３ｂ）を生成することを含む、
    請求項１の製造方法。
  5. 前記第２の成形受動素子グループから前記第１の成形受動素子グループを個片化することを含む、
    請求項４の製造方法。
  6. 前記少なくとも部分的に封入することは、前記第１の複数の受動素子（２３５）をキャリア基板（５１１）に取り外し可能に実装することと、前記第１の複数の受動素子を成形することと、前記キャリア基板を除去することと、を含む、
    請求項１の製造方法。
  7. 前記取り外し可能に実装することは、前記第１の複数の受動素子を、前記キャリア基板に配置されたキャリアテープ（５１３）に実装することを含む、
    請求項６の製造方法。
  8. 前記少なくとも部分的に封入することは、圧縮成形することを含む、
    請求項１の製造方法。
  9. 受動素子（２３５）の複数のグループを成形材料（２４０）に少なくとも部分的に封入し、成形受動素子グループを個片化することによって、複数の成形受動素子グループ（２３３ａ，２３３ｂ）を製造することと、
    前記成形受動素子グループを半導体チップパッケージ基板（２１０）の表面に実装し、前記受動素子を前記半導体チップパッケージ基板に電気的に接続することと、を含む、
    製造方法。
  10. 少なくとも１つの半導体チップ（２０５）を前記半導体チップパッケージ基板の前記表面に実装することを含む、
    請求項９の製造方法。
  11. 前記半導体チップパッケージ基板に実装する前に、前記受動素子の電極（２４９ａ，２４９ｂ）を露出させることを含む、
    請求項９の製造方法。
  12. 前記少なくとも部分的に封入することは、前記受動素子のグループをキャリア基板に取り外し可能に実装することと、前記受動素子のグループを成形することと、前記キャリア基板を除去することと、を含む、
    請求項９の製造方法。
  13. 前記取り外し可能に実装することは、前記第１の複数の受動素子を、前記キャリア基板に配置されたキャリアテープ（５１３）に実装することを含む、
    請求項１２の製造方法。
  14. 前記半導体パッケージ基板は、メモリインタフェース領域内に複数の導体トレースを含み、前記製造方法は、前記成形受動素子グループを前記メモリインタフェース領域の外側に実装することを含む、
    請求項９の製造方法。
  15. 表面を有する回路基板（２１０）と、
    前記回路基板の前記表面に実装され、前記回路基板に電気的に接続された少なくとも１つの成形受動素子グループ（２３３ａ）と、を備え、
    前記少なくとも１つの成形受動素子グループは、それぞれ上面及び成形材料（２４０）を有する第１の複数の受動素子（２３５）を備え、前記成形材料は、互いに接合され、前記第１の複数の受動素子の前記上面を覆う、
    装置。
  16. 前記回路基板に実装された少なくとも１つの半導体チップ（２０５）を備える、
    請求項１５の装置。
  17. 前記受動素子は、前記成形材料によって封入されていない表面を有する電極を備える、
    請求項１５の装置。
  18. 前記回路基板は、メモリインタフェース領域内に複数の導体トレース（２４６）を備え、前記少なくとも１つの成形受動素子グループは、前記メモリインタフェース領域の外側に配置されている、
    請求項１５の装置。
  19. 前記回路基板に実装された複数の半導体チップを備える、
    請求項１５の装置。
  20. 前記回路基板は、半導体チップパッケージ基板を備える、
    請求項１５の装置。
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