JP2022507738A - 結晶共振器と制御回路の集積構造及びその集積方法 - Google Patents

結晶共振器と制御回路の集積構造及びその集積方法 Download PDF

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Abstract

本発明は、水晶共振器と制御回路の集積構造及びその集積方法を提供した。圧電共振片と半導体チップの両方をデバイスウェハの背面に形成させ、半導体チップ、制御回路、及び結晶共振器を、すべて同じデバイスウェハ上に配置させる。このようにして、結晶共振器の集積度を向上させるだけでなく、結晶共振器のパラメータのオンチップ変調を実現することも有利である。同時に、従来の結晶共振器と比較して、本発明の結晶共振器はより小さなサイズを有し、結晶共振器の電力消費を低減することに有利である。【選択図】図２ｎ

Description

本発明は半導体技術分野に関し、特に結晶共振器と制御回路の集積構造及びその集積方法に関する。
結晶共振器は、圧電結晶の逆圧電効果を利用して製造された共振デバイスであり、水晶発振器及びフィルタの重要な素子であり、高周波電子信号に幅広く適用され、正確なタイミング、周波数標準及びフィルタリングなどの測定及び信号処理システムに不可欠な周波数制御機能を実現する。
半導体技術の絶えない発展、及び集積回路の普及に伴い、様々な素子のサイズが小型化する傾向がある。しかし、従来の結晶共振器は他の半導体素子と集積することが困難であるだけでなく、結晶共振器のサイズも大きい。
たとえば、従来の一般的な結晶共振器は、表面実装型の結晶共振器を含み、具体的には、ベースと頂部カバーを金属溶接（又は、接着剤）により接着することにより、密閉キャビティを形成し、結晶共振器の圧電共振片が前記密閉チャンバに位置し、圧電共振片の電極をパッド又はリード線を介して対応する回路に電気的に接続するようにする。以上に記載の結晶共振器によれば、そのデバイスサイズをさらに低減させにくく、形成される結晶共振器をさらに溶接又は接着により対応する集積回路に電気的に接続する必要があり、それにより、前記結晶共振器のサイズをさらに制限する。
本発明は、従来の結晶共振器のサイズが大きく、集積されないという問題を解決するために、結晶共振器と制御回路の集積方法を提供することを目的とする。
上記技術課題を解決するために、本発明によれば、
制御回路が形成されるデバイスウェハを提供するステップと、
前記デバイスウェハの背面に位置する開口を有する下キャビティを前記デバイスウェハに形成するステップと、
上電極、圧電ウェハ及び下電極を含む圧電共振片を、前記デバイスウェハの背面に形成し、前記圧電共振片を前記下キャビティに対応することにより、第１接続構造を形成し、第１接続構造を介して、前記圧電共振片の前記上電極及び前記下電極を前記制御回路に電気的に接続するステップと、
前記圧電共振片を覆い、前記圧電共振片及び前記デバイスウェハと共に前記結晶共振器の上キャビティを囲んでなるキャッピング層を、前記デバイスウェハの背面に形成するステップと、
前記デバイスウェハの背面に半導体チップを結合することにより、第２接続構造を形成するステップであって、前記半導体チップが前記第２接続構造を介して前記制御回路に電気的に接続されるステップとを含む結晶共振器と制御回路の集積方法が提供される。
本発明は、結晶共振器と制御回路の集積構造を提供することを他の目的とし、結晶共振器と制御回路の集積構造であって、
制御回路及び背面に位置する開口を有する下キャビティが形成されるデバイスウェハと、
上電極、圧電ウェハ及び下電極を含み、前記デバイスウェハの背面に形成され、かつ前記下キャビティに対応する圧電共振片と、
前記デバイスウェハ上に形成され、前記圧電共振片の前記上電極及び前記下電極の両方も前記制御回路に電気的に接続するための第１接続構造と、
前記デバイスウェハの背面に形成され、前記圧電共振片を覆い、前記圧電共振片及び前記デバイスウェハと共に上キャビティに囲んでなるキャッピング層と、
前記デバイスウェハの背面に結合される半導体チップと、
前記半導体チップを前記制御回路に電気的に接続するための第２接続構造とを含む。
本発明により提供される結晶共振器と制御回路の集積方法では、制御回路が形成されるデバイスウェハにおいて、半導体プレーナー技術により下キャビティを製造し、下キャビティをデバイスウェハの背面から露出させることができ、それにより、圧電共振片をデバイスウェハの背面に形成することができ、それを前記下キャビティに対応して結晶共振器を形成する。また、半導体チップを該デバイスウェハの背面にさらに結合し、結晶共振器、制御回路及び半導体チップの集積配置を実現した。
それで分かるように、本発明により提供される結晶共振器は、半導体チップ、制御回路、及び結晶共振器を同じ半導体基板上に集積でき、結晶共振器の集積度を大幅に向上させることを実現するだけでなく、結晶共振器のパラメータ（例えば、結晶共振器の温度ドリフト及び周波数補正などの元の偏差）のオンチップ変調を実現可能で、結晶共振器の性能を向上させるのに有利である。従来の結晶共振器（例えば、表面実装型結晶共振器）と比較して、本発明の形成方法により形成される結晶共振器のサイズがより小さくなり、結晶共振器の小型化を実現することができ、製造コスト及び結晶共振器の消費電力を低減することに利く。
本発明の一実施例での結晶共振器と制御回路の集積方法の概略フローチャートである。 本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。 本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。 本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。 本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。 本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。 本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。 本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。 本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。 本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。 本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。 本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。 本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。 本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。 本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。 本発明の一実施例での結晶共振器と制御回路の集積構造の概略図である。
本発明の核心思想は、結晶共振器と制御回路の集積構造及びその集積方法を提供することであり、半導体プレーナー技術により圧電共振片を、制御回路が形成された基板に集積する。一方、形成される結晶共振器のデバイスサイズをさらに減少させることができ、他方、さらに前記結晶共振器を他の半導体素子に集積することができ、デバイスの集積度を向上させることができる。
以下、図面及び具体的な実施例を参照して、本発明に係る結晶共振器と制御回路の集積構造及びその集積方法をさらに詳細に説明する。以下の説明にて、本発明の利点及び特徴はより明瞭になる。説明すべきものとして、図面はいずれも非常に簡略化された形式を採用しかついずれも非正確な比例を使用し、本発明の実施例の目的を容易で、明瞭かつ補助的に説明するためのものに過ぎない。
図１は、本発明の一実施例での結晶共振器と制御回路の集積方法の概略フローチャートであり、図２ａ～図２ｎは本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。以下、図面を参照しながら、本実施例で結晶共振器を形成する各ステップについて詳細に説明する。
ステップＳ１００では、具体的には、図２ａに示すように、制御回路１１０が形成されるデバイスウェハ１００を提供する。
本実施例では、前記デバイスウェハ１００は、対向する正面１００Ｕ及び背面１００Ｄを有し、前記制御回路１１０の相互接続構造の少なくとも一部は、前記デバイスウェハの正面１００Ｕまで延在して、前記デバイスウェハ１００の正面１００Ｕから露出している。このようにして、前記制御回路１１０は、後で形成される圧電共振片及び半導体チップと容易に電気的に接続することができる。
さらに、同じデバイスウェハ１００に複数の結晶共振器を同時に製造してもよいため、前記デバイスウェハ１００には、それぞれ結晶共振器が形成される複数のデバイス領域ＡＡが対応して定義される。
具体的には、前記制御回路１１０は、第１回路１１１と第２回路１１２とを含み、前記第１回路１１１及び第２回路１１２は、この後に形成される圧電共振片の下電極及び上電極に電気的に接続されるために用いられる。
続いて図２ａを参照し、前記第１回路１１１は、第１トランジスタと、第１相互接続構造１１１ａと、第３相互接続構造１１１ｂとを含み、前記第１トランジスタが前記デバイスウェハに埋め込まれ、前記第１相互接続構造１１１ａ及び第３相互接続構造１１１ｂがいずれも前記第１トランジスタに接続されるとともに、前記デバイスウェハの正面まで延在している。たとえば、前記第１相互接続構造１１１ａが前記第１トランジスタのドレインに接続され、前記第３相互接続構造１１１ｂが前記第１トランジスタのソースに接続される。
同様に、前記第２回路１１２は、第２トランジスタと、第２相互接続構造１１２ａと、第４相互接続構造１１２ｂとを含み、前記第２トランジスタが前記デバイスウェハ１００に埋め込まれ、前記第２相互接続構造１１２ａ及び第４相互接続構造１１２ｂがいずれも前記第２トランジスタに接続されるとともに、前記デバイスウェハ１００の正面１００Ｕまで延在している。たとえば、前記第２相互接続構造１１２ａが前記第２トランジスタのドレインに接続され、前記第４相互接続構造１１２ｂが前記第２トランジスタのソースに接続される。
本実施例では、前記デバイスウェハ１００は、ベースウェハ１００Ａと、前記ベースウェハ１００Ａ上に形成される誘電体層１００Ｂとを含み、ベースウェハ１００Ａから離れた前記誘電体層１００Ｂの表面は、正面１００Ｕを構成する。前記第１トランジスタ及び前記第２トランジスタがいずれも前記ベースウェハ１００Ａ上に形成され、前記誘電体層１００Ｂが前記第１トランジスタ及び第２トランジスタに被覆され、前記第３相互接続構造１１１ｂ、前記第１相互接続構造１１１ａ、前記第４相互接続構造１１２ｂ及び前記第２相互接続構造１１２ａがいずれも前記誘電体層１００Ｂに形成されるとともに、前記誘電体層１００Ｂの前記ベースウェハから離れる面まで延在している。
また、前記ベースウェハ１００Ａは、シリコンウェハであってもよく、シリコンオンインシュレータ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ、ＳＯＩ）であってもよい。本実施例では、前記ベースウェハ１００Ａがシリコンオンインシュレータであり、具体的には、前記背面１００Ｄから前記正面１００Ｕへ順に積層して設けられるベース層１０１と、埋込酸化層１０２と、トップシリコン層１０３とを含む。本実施例では、前記第１トランジスタ及び前記第２トランジスタは両方とも、トップシリコン層１０３に形成され、前記埋込酸化層１０２の上方に配置されている。
なお、本実施例では、前記制御回路１１０の相互接続構造がデバイスウェハの正面１００Ｕまで延在しているが、この後に形成される圧電共振片が前記デバイスウェハの背面１００Ｄに設けられ、後で形成される半導体チップが、前記デバイスウェハの背面１００Ｄに結合される。これに基づいて、後続のプロセスでは、第１接続構造を形成することで、圧電共振片を接続するための、制御回路１１０の信号ポートをデバイスウェハの正面からデバイスウェハの背面まで導出して、さらにこの後に形成される圧電共振片に電気的に接続する。第２接続構造を形成することにより、半導体チップを接続するための、制御回路１１０の信号ポートを、デバイスウェハの正面からデバイスウェハの背面に導出することを実現する。
具体的には、前記第１接続構造は、第１接続部材と第２接続部材とを含み、前記第１接続部材は、前記第１相互接続構造１１１ａに接続され、この後に形成される圧電共振片の下電極に電気的に接続するために用いられ、前記第２接続部材は、前記第２相互接続構造１１２ａに接続され、この後に形成される圧電共振片の上電極に電気的に接続するために用いられる。
第１接続構造において、前記第１接続部材は、両端がそれぞれ前記第１相互接続構造１１１ａ及びこの後に形成される下電極に電気的に接続される第１導電プラグ２１１ａを含む。すなわち、前記第１導電プラグ２１１ａを用いて、前記制御回路における第１相互接続構造１１１ａの信号ポートを制御回路の正面から制御回路の背面に導出し、それにより、この後にデバイスウェハの背面に形成される下電極を制御回路の背面において前記制御回路に電気的に接続することができる。
任意選択で、本実施例では、前記第１接続部材は、さらに、第１接続線２２１ａを含んでもよく、前記第１接続線２２１ａは、たとえば、前記デバイスウェハの正面に形成され、前記第１接続線２２１ａの前記第１導電プラグ２１１ａに接続される一端、前記第１相互接続構造、及び前記第１導電プラグ２１１ａの他端が前記下電極に電気的に接続される。
又は、他の実施例では、前記第１接続部材における第１接続線がデバイスウェハの背面に形成され、前記第１接続線の前記第１導電プラグ２１１ａに接続される一端、前記下電極、及び前記第１導電プラグ２１１ａの他端が、前記制御回路の前記第１相互接続構造に電気的に接続される。
同様に、前記第２接続部材は、両端がそれぞれ前記第２相互接続構造１１２ａ及びこの後に形成される上電極に電気的に接続される第２導電プラグ２１２ａを含んでもよい。すなわち、前記第２導電プラグ２１２ａを用いて、前記制御回路における第２相互接続構造１１２ａの信号ポートを制御回路の正面から制御回路の背面に導出し、この後にデバイスウェハの背面に形成される上電極を、制御回路の背面において前記制御回路に電気的に接続することができる。
本実施例では、前記第２接続部材は、さらに、第２接続線２２２ａを含んでもよく、前記第２接続線２２２ａは、たとえば前記デバイスウェハの正面に形成され、前記第２接続線２１２の前記第２導電プラグ２１２ａに接続される一端、前記第２相互接続構造、及び前記第２導電プラグ２１２ａの他端が、前記上電極に電気的に接続される。
又は、他の実施例では、前記第２接続部材における第２接続線がデバイスウェハの背面に形成され、前記第２接続線の前記第２導電プラグ２１２ａに接続される一端、前記上電極、及び前記第２導電プラグ２１２ａの他端が、前記制御回路の前記第２相互接続構造に電気的に接続される。
前記第１接続部材における第１導電プラグ２１１ａ及び第２接続部材における第２導電プラグ２１２ａが同じプロセスステップで形成されてもよく、第１接続部材における第１接続線２２１ａ及び第２接続部材における第２接続部材２２２ａが同じプロセスステップで同時に形成されてもよい。
また、第２接続構造は、導電プラグと接続線とを含んでもよい。同様に、前記第２接続構造における導電プラグがデバイスウェハを貫通し、第２接続構造における接続線がたとえばデバイスウェハの正面に形成されて、前記制御回路及び前記導電プラグに接続される。すなわち、前記制御回路における、半導体チップに接続されるための信号ポートを第２接続構造における導電プラグ及び接続線を介して、半導体チップに接続される前記制御回路の信号ポートを、前記デバイスウェハの正面からデバイスウェハの背面に導出する。本実施例では、前記第２接続構造の導電プラグは、第３導電プラグ２１１ｂと第４導電プラグ２１２ｂとを含み、第２接続構造の接続線は、第３接続線２２１ｂと第４接続線２２２ｂとを含む。
さらに、前記第１接続部材における第１導電プラグ２１１ａ及び第１接続線２２１ａ、前記第２接続部材における第２導電プラグ２１２ａ及び第２接続線２２２ａ、前記第２接続構造における第３導電プラグ２１１ｂ、第３接続線２２１ｂ、第４導電プラグ２１２ｂ及び第４接続線２２２ｂは、同じプロセスステップで形成されてもよく、これらの形成方法は、たとえば、以下のステップを含む。
第１ステップでは、具体的には、図２ｂを参照すると、前記デバイスウェハ１００を、前記デバイスウェハ１００の正面１００Ｕからエッチングすることにより、第１接続穴、第２接続穴、第３接続穴及び第４接続穴を形成する。具体的には、前記第１接続穴、第２接続穴、第３接続穴及び第４接続穴の底部は、前記制御回路の底部よりも前記デバイスウェハの背面１００Ｄに近い。
第２ステップでは、引き続き図２ｂに示すように、導電性材料を、前記第１接続穴、前記第２接続穴、第３接続穴及び第４接続穴に充填することにより、それぞれ第１導電プラグ２１１ａ、第２導電プラグ２１２ａ、第３導電プラグ２１１ｂ及び第４導電プラグ２１２ｂを形成する。
即ち、前記第１導電プラグ２１１ａ、前記第２導電プラグ２１２ａ、第３導電プラグ２１１ｂ及び第４導電プラグ２１２ｂの底部は、前記制御回路よりも前記デバイスウェハの背面１００Ｄに近い。それにより、第１導電プラグ２１１ａ、第２導電プラグ２１２ａ、第３導電プラグ２１１ｂ、及び第４導電プラグ２１２ｂは、制御回路１１０の正面から制御回路１１０の背面まで延びる。
具体的には、前記第１トランジスタ１１１Ｔ及び前記第２トランジスタ１１２Ｔは、前記トップシリコン層１０３に形成されるとともに、前記埋込酸化層１０２の上方に位置し、前記第１導電プラグ２１１ａ、前記第２導電プラグ２１２ａ、第３導電プラグ２１１ｂ及び第４導電プラグ２１２ｂは、順に誘電体層１００Ｂ及びトップシリコン層１０３を貫通し、前記埋込酸化層１０２に停止される。エッチングプロセスを実行して前記第１接続穴、前記第２接続穴、第３接続穴及び第４接続穴を形成するとき、エッチングプロセスのエッチング精度を正確に制御するために、前記埋込酸化層１０２をエッチング停止層として用いてもよいと考えることができる。
後続のプロセスでは、前記デバイスウェハの背面を薄くさせた後、前記第１導電プラグ２１１ａ、前記第２導電プラグ２１２ａ、第３導電プラグ２１１ｂ、及び第４導電プラグ２１２ｂを、薄くされたデバイスウェハの背面から露出させ、背面に形成された圧電共振片及び半導体チップに電気的に接続させる。
第３ステップでは、図２ｃに示すように、前記デバイスウェハ１００の正面に第１接続線２２１ａ、第２接続線２２２ａ、第３接続線２２１ｂ及び第４接続線２２２ｂを形成し、前記第１接続線２２１ａが前記第１導電プラグ２１１ａ及び前記第１相互接続構造１１１ａに接続され、前記第２接続線２２２ａが前記第２導電プラグ２１２ａ及び前記第２相互接続構造１１２ａに接続され、前記第３接続線２２１ｂが第３導電プラグ２１１ｂ及び前記第３相互接続構造１１１ｂに接続され、前記第４接続線２２２ｂが第４導電プラグ２１２ｂ及び前記第４相互接続構造１１２ｂに接続される。
また、他の実施例では、前記第１接続部材における第１接続線及び第２接続部材における第２接続線がいずれもデバイスウェハの背面に形成され、前記第２接続構造における接続線もデバイスウェハの背面に形成されてもよく、この場合、第１導電プラグと第１接続線とを有する第１接続部材、第２導電プラグと第２接続線とを有する第２接続部材、及び第２接続構造の形成方法は、たとえば、
まず、前記デバイスウェハの正面から前記デバイスウェハをエッチングすることにより、第１接続穴、第２接続穴、第３接続穴及び第４接続穴を形成するステップと、
続いて、前記第１接続穴、第２接続穴、第３接続穴及び第４接続穴に導電性材料を充填することにより、それぞれ第１導電プラグ、第２導電プラグ、第３導電プラグ及び第４導電プラグを形成するステップにおいて、前記第１導電プラグが前記第１相互接続構造に電気的に接続され、前記第２導電プラグが第２相互接続構造に電気的に接続され、前記第３導電プラグが前記第３相互接続構造に電気的に接続され、前記第４導電プラグが第４相互接続構造に電気的に接続されるステップと、
続いて、前記デバイスウェハの背面から前記デバイスウェハを薄型化し、前記第１導電プラグ、第２導電プラグ、第３導電プラグ及び第４導電プラグを露出させるステップと、
続いて、前記デバイスウェハの背面に第１接続線、第２接続線、第３接続線及び第４接続線を形成するステップにおいて、前記第１接続線の一端が前記第１導電プラグに接続され、前記第１接続線の他端が前記下電極に電気的に接続され、前記第２接続線の一端が前記第２導電プラグに接続され、前記第２接続線の他端が前記上電極に電気的に接続され、前記第３接続線の一端が第３導電プラグに接続され、前記第４接続線の一端が第４導電プラグに接続され、前記第３接続線及び前記第４接続線の他端がいずれも前記半導体チップに電気的に接続されるために用いられるステップとを含む。
なお、以上に記載の第１導電プラグ２１１ａ、第２導電プラグ２１２ａ、第３導電プラグ２１１ｂ及び第４導電プラグ２１２ｂは、第１接続線２２１ａ、第２接続線２２２ａ、第３接続線２２１ｂ及び第４接続線２２２ｂを形成する前に、前記デバイスウェハの正面から製造された。上記のような導電プラグは、後で前記デバイスウェハを薄型化した後に、前記デバイスウェハの背面から製造されてもよいことを意識すべきである。デバイスウェハの背面から第１導電プラグ及び第２導電プラグを製造する方法については、続いて前記デバイスウェハを薄型化した後に、詳細に説明する。
また、後続のプロセスでは、前記デバイスウェハ１００の正面１００Ｕに支持ウェハを結合してもよい。従って、選択可能な解決手段では、前記第１接続線２２１ａ、第２接続線２２２ａ、第３接続線２２１ｂ及び第４接続線２２２ｂを形成した後に、前記デバイスウェハ１００の正面１００Ｕに平坦化層３００を形成することで、前記デバイスウェハ１００の結合面をより平坦にするステップをさらに含む。
具体的には、図２ｃに示すように、前記平坦化層３００がデバイスウェハ１００の正面１００Ｕ上に形成され、前記デバイスウェハ１００から離れた前記平坦化層３００の面が再配線層（たとえば、第１接続線２２１ａ、第２接続線２２２ａ、第３接続線２２１ｂ及び第４接続線２２２ｂを含む）の表面より低くない。たとえば、前記平坦化層３００を前記デバイスウェハ１００及び前記再配線層に被覆し、デバイスウェハ１００から離れた前記平坦化層３００の面を平坦にし、デバイスウェハ１００の結合面をより平坦にするか、又は、前記平坦化層３００を前記再配線層の面と面一にし、このようにして、デバイスウェハ１００が平坦な結合面を有することができる。
本実施例では、研磨プロセスを利用して前記平坦化層３００を形成し、このとき、たとえば再配線層を研磨停止層とし、それにより、形成された平坦化層３００、第１接続線２２１ａ、第２接続線２２２ａ、第３接続線２２１ｂ及び第４接続線２２２ｂの面を面一にして、デバイスウェハ１００の結合面を構成する。
ステップＳ２００では、具体的には、図２ｃ～図２ｆに示すように、前記デバイスウェハの背面にある開口を有する下キャビティ１２０を、前記デバイスウェハ１００に形成する。
本実施例では、前記下キャビティ１２０の形成方法は、たとえば、ステップＳ２１０及びステップＳ２２０を含む。
ステップＳ２１０では、具体的には、図２ｃに示すように、前記デバイスウェハ１００の正面から前記デバイスウェハ１００をエッチングすることにより、前記結晶共振器の下キャビティ１２０を形成する。
具体的には、前記下キャビティ１２０が前記デバイスウェハ１００の正面１００Ｕから前記デバイスウェハ１００の内部へ延在しており、前記下キャビティ１２０の底部が前記制御回路１１０の底部よりも前記デバイスウェハの背面１００Ｄに近い。
本実施例では、前記下キャビティ１２０を形成するとき、前記平坦化層３００、誘電体層１００Ｂ及びトップシリコン層１０３を順にエッチングし、前記埋込酸化層１０２までエッチングを停止することにより、前記下キャビティ１２０を形成する。
すなわち、エッチングプロセスを実行することにより、第１接続穴、第２接続穴、第３接続穴及び第４接続穴を形成し、さらに第１導電プラグ２１１ａ、第２導電プラグ２１２ａ、第３導電プラグ２１１ｂ及び第４導電プラグ２１２ｂを製造し、エッチングプロセスを実行して下キャビティ１２０を形成するとき、埋込酸化層１０２をエッチング停止層として用いることができ、形成された複数の導電プラグの底部を前記下キャビティ１２０の底部と同じ又は近い深さの位置に位置させることができる。このようにして、後続のプロセスでは、デバイスウェハ１００の背面１００Ｄからデバイスウェハに対して薄型化プロセスを行うとき、第１導電プラグ２１１ａ、第２導電プラグ２１２ａ、第３導電プラグ２１１ｂ及び第４導電プラグ２１２ｂ及び下キャビティ１２０をすべて露出できることを確保することができる。
なお、図面は、下キャビティ１２０、第１回路及び第２回路の間の位置関係を概略的に示すものに過ぎない。なお、具体的な技術手段では、実際な回路のレイアウトに基づいて、第１回路及び第２回路の配列形態を対応調整してもよいことを意識すべきである。ここで、限定しない。
ステップＳ２２０では、具体的には、図２ｅ及び図２ｆに示すように、前記下キャビティ１２０を露出させるまで、前記デバイスウェハ１００の背面１００Ｄから前記デバイスウェハ１００を薄型化する。
前述したように、前記下キャビティ１２０の底部が埋込酸化層１０２まで延在しているため、前記デバイスウェハを薄型化するとき、前記ベース層１０１及び前記埋込酸化層１０２を前記トップシリコン層１０３まで順に薄型化して、前記下キャビティ１２０を露出させる。本実施例では、前記第１導電プラグ２１１ａ、第２導電プラグ２１２ａ、第３導電プラグ２１１ｂ及び第４導電プラグ２１２ｂの底部がいずれも埋込酸化層１０２まで延在しているため、前記デバイスウェハを薄型化した後に、さらに第１導電プラグ２１１ａ、第２導電プラグ２１２ａ、第３導電プラグ２１１ｂ及び第４導電プラグ２１２ｂを露出させることで、露出された複数の導電プラグをこの後に形成される圧電共振片及び半導体チップに電気的に接続できるようにする。
選択可能な解決手段では、具体的には、図２ｄに示すように、前記デバイスウェハ１００を薄型化する前に、前記デバイスウェハ１００の正面に支持ウェハ４００を結合してもよく、それにより、前記支持ウェハ４００の支持作用下で前記デバイスウェハ１００を薄型化することができる。このとき、前記支持ウェハ４００を用いて、デバイスウェハの正面に露出された前記下キャビティの開口を密閉してもよく、したがって、本実施例での支持ウェハ４００がキャッピング基板を構成できることにより、デバイスウェハの正面にある下キャビティの開口を密閉すると考えることができる。
なお、本実施例では、前記下キャビティ１２０の形成方法は、正面からデバイスウェハ１００をエッチングし、背面から前記デバイスウェハ１００を薄型化することで、下キャビティ１２０の開口をデバイスウェハ１００の背面から露出させることである。
又は図３に示すように、他の実施例では、前記下キャビティ１２０の形成方法は、さらに、前記デバイスウェハの背面から前記デバイスウェハをエッチングすることにより、前記結晶共振器の下キャビティ１２０を形成することであってもよい。他の実施例では、デバイスウェハの背面から前記デバイスウェハをエッチングする前に、まず前記デバイスウェハを薄型化してもよい。
図３を重点的に参照して、１つの具体的な実施例では、デバイスウェハの背面から前記デバイスウェハをエッチングすることにより、下キャビティを形成する方法は、たとえば以下のステップを含む。
まず、デバイスウェハの背面から前記デバイスウェハを薄型化し、前記ベースウェハがシリコンオンインシュレータである場合、前記デバイスウェハを薄型化するとき、前記ベースウェハのベース層及び埋込酸化層を順に除去してもよく、当然ながら、選択可能で、前記デバイスウェハを薄型化するとき、前記ベース層の一部を除去するか、又は、前記埋込酸化層を露出させるまで、前記ベース層の全部を除去してもよく、
続いて、デバイスウェハの背面から前記デバイスウェハの埋込酸化層をエッチングすることにより、前記下キャビティを形成する。なお、前記デバイスウェハをエッチングすることにより、下キャビティを形成する深さは、実際ニーズに応じて調整されてもよく、ここで限定されない。たとえば、前記デバイスウェハを薄型化してトップシリコン層１０３を露出させるとき、前記トップシリコン層１０３をエッチングしてトップシリコン層に下キャビティを形成してもよいし、又は、形成される下キャビティ１２０が前記トップシリコン層１０３から前記誘電体層１００Ｂまで延在するように、前記トップシリコン層をエッチングしてさらに前記誘電体層１００Ｂをエッチングしてもよい。
なお、図３に示す下キャビティの形成方法では、前記下キャビティを形成する前に、選択可能で、デバイスウェハの正面に支持ウェハを結合することにより、前記デバイスウェハを支持することを補助してもよく、当然ながら、選択可能で、支持ウェハを結合せずに、デバイスウェハの正面に樹脂封止層を形成することにより、デバイスウェハの正面に露出されるユニットを被覆してもよい。
また、前述したように、他の実施例では、第１接続部材における第１導電プラグ２１１ａ、第２接続部材における第２導電プラグ２１２ａ、第２接続構造における第３導電プラグ２１１ｂ及び第４導電プラグ２１２ｂは、前記デバイスウェハを薄型化してデバイスウェハを形成した後に、デバイスウェハ１００の背面から製造されてもよい。
具体的には、デバイスウェハ１００の正面に以上に記載の接続線を形成し、デバイスウェハ１００の背面から以上に記載の導電プラグを製造し、導電プラグを対応する接続線に接続する方法は、以下のステップを含む。
まず、前記支持ウェハ４００を結合する前に、前記デバイスウェハ１００の正面に第１接続線２２１ａ、第２接続線２２２ａ、第３接続線２２１ｂ及び第４接続線２２２ｂを形成し、
前記第１接続線２２１ａが前記第１相互接続構造１１１ａに電気的に接続され、前記第２接続線２１２ａが前記第２相互接続構造１１２ａに電気的に接続され、前記第３接続線２２１ｂが前記第３相互接続構造１１１ｂに電気的に接続され、前記第４接続線２１２ｂが前記第４相互接続構造１１２ｂに電気的に接続され、
続いて、前記デバイスウェハを薄型化して前記デバイスウェハ１００を形成した後に、前記デバイスウェハ１００の背面からデバイスウェハをエッチングすることにより、第１接続穴、第２接続穴、第３接続穴及び第４接続穴を形成し、前記第１接続穴、第２接続穴、第３接続穴及び第４接続穴がいずれも前記デバイスウェハ１００を貫通することにより、それぞれ第１接続線２２１ａ、第２接続線２２２ａ、第３接続線２２１ｂ及び第４接続線２２２ｂを露出させ、
続いて、前記第１接続穴、第２接続穴、第３接続穴及び第４接続穴に導電性材料を充填することにより、それぞれ第１導電プラグ２１１ａ、第２導電プラグ２１２ａ、第３導電プラグ２１１ｂ及び第４導電プラグ２１２ｂを形成する。
前記第１導電プラグ２１１ａの一端が第１接続線２２１ａに接続され、前記第１導電プラグ２１１ａの他端が前記圧電共振片の下電極に電気的に接続されるために用いられ、前記第２導電プラグ２１２ａの一端が第２接続線２２２ａに接続され、前記第２導電プラグ２１２ａの他端が前記圧電共振片の上電極に電気的に接続されるために用いられ、前記第３導電プラグ２１１ｂの一端が第３接続線２２１ｂに接続され、前記第４導電プラグ２１２ｂの一端が第４接続線２２２ｂに接続され、前記第３導電プラグ２１２ｂ及び第４導電プラグ２１２ｂの他端がいずれも前記半導体チップに電気的に接続されるために用いられる。
また、他の実施例では、デバイスウェハ１００の背面に以上に記載の接続線を形成し、デバイスウェハ１００の背面から以上に記載の導電プラグを製造し、導電プラグを対応する接続線に接続する方法は、以下のステップを含む。
まず、前記デバイスウェハ１００の背面から前記デバイスウェハ１００を薄型化し、前記デバイスウェハ１００の背面から前記デバイスウェハをエッチングすることにより、第１接続穴、第２接続穴、第３接続穴及び第４接続穴を形成し、
続いて、前記第１接続穴、第２接続穴、第３接続穴及び第４接続穴に導電性材料を充填することにより、それぞれ第１導電プラグ、第２導電プラグ、第３導電プラグ及び第４導電プラグを形成し、前記第１導電プラグの一端が前記第１相互接続構造に電気的に接続され、前記第２導電プラグの一端が前記第２相互接続構造に電気的に接続され、前記第３導電プラグの一端が前記第３相互接続構造に電気的に接続され、前記第４導電プラグの一端が前記第４相互接続構造に電気的に接続され、
続いて、前記デバイスウェハ１００の背面に第１接続線、第２接続線、第３接続線及び第４接続線を形成し、前記第１接続線の一端が前記第１導電プラグの他端に接続され、前記第１接続線の他端が前記下電極に電気的に接続されるために用いられ、前記第２接続線の一端が前記第２導電プラグの他端に接続され、前記第２接続線の他端が前記上電極に電気的に接続されるために用いられ、前記第３接続線の一端が第３相互接続構造に接続され、前記第４接続線の一端が第４相互接続構造に接続され、前記第３接続線及び前記第４接続線の他端がいずれも前記半導体チップに電気的に接続されるために用いられる。
ステップＳ３００では、具体的には、図２ｇ～２ｉに示すように、上電極５３０、圧電ウェハ５２０及び下電極５３０を含む圧電共振片５００を、前記デバイスウェハ１００の背面（即ち、前記支持ウェハ４００から離れたデバイスウェハ１００の表面）に形成し、かつ前記圧電共振片５００のエッジを、前記下キャビティ１２０の側壁にラッピングし、それにより、前記圧電共振片５００が前記下キャビティ１２０に対応する。
具体的には、前記圧電共振片５００の形成方法は、例えば、以下のステップを含む。
ステップ１では、具体的には、図２ｇを参照すると、下電極５１０を、前記デバイスウェハ１００の背面（即ち、支持ウェハ４００から離れた表面）の設定位置に形成させ、本実施例では、前記下電極５１０は、前記下キャビティ１２０の周囲に配置され、かつ前記第１導電プラグ２１１ａに被覆され、それにより、前記下電極５１０は、前記第１導電プラグ２１１ａを介して前記第１回路１１１に電気的に接続され、対応して、前記下電極５１０は、前記第１相互接続構造１１１ａを介して前記第１トランジスタに電気的に接続される。
ここで、前記下電極５１０の材料は、例えば、銀である。そして、薄膜堆積プロセス、フォトリソグラフィープロセス、及びエッチングプロセスを順次使用して、前記下電極５１０を形成することができ、又は、蒸着プロセスを使用して前記下電極５１０を形成することができる。
ステップ２では、引き続き図２ｇを参照すると、圧電ウェハ２２０を前記下電極２１０に結合し、前記圧電ウェハ５２０のエッジが、前記下キャビティ１２０の側壁にラッピングされ、かつ前記下電極５１０に設けられ、それにより、前記圧電ウェハ５２０が前記下キャビティ１２０に対応する。ここで、前記圧電ウェハ５２０は、例えば、石英ウェハであってもよい。
ステップ３では、図２ｈを参照し続けると、前記圧電ウェハ５２０上に上電極５３０を形成する。下電極５１０と同様に、前記上電極５３０もまた、蒸着プロセス又は薄膜堆積プロセスによって形成することができ、その材料は、例えば、銀である。後のプロセスでは、前記上電極５３０を、前記制御回路に電気的に接続させる。
なお、本実施例では、前記下電極５１０、圧電ウェハ５２０、及び上電極５３０を、半導体プロセスを介して前記デバイスウェハ１００上に順次形成させる。しかしながら、他の実施例では、上電極及び下電極を、それぞれ圧電ウェハの両側に形成して、そして３つを、全体として前記デバイスウェハ１００に結合してもよい。
また、上記のように、形成された圧電共振片５００において、その下電極５１０が、第１接続部材を介して第１回路に電気的に接続され、上電極５３０が、第２接続部材を介して第２回路に電気的に接続される。
即ち、前記圧電共振片５００は、前記制御回路１１０の背面において前記制御回路１１０に電気的に接続され、それにより、前記制御回路１１０を用いて、前記圧電共振片５００の下電極５１０及び上電極５３０に電気信号を印加可能で、下電極５１０と前記上電極５３０との間に電界を発生可能になり、それにより、前記圧電共振片５００の圧電ウェハ５２０が前記電界の作用により機械的に変形する。圧電共振片５００内の電界の方向が反対の場合、圧電ウェハ５２０の変形方向もそれに応じて変化する。したがって、前記制御回路１１０を用いて圧電共振片５００に交流電流を印加すると、圧電共振片５００の変形方向は、電界の正負に従って交互に収縮又は膨張し、機械的振動を発生させる。
ここで、前記第１接続部材は、第１導電プラグ２１１ａ及び第１接続線２２１ａを含み、前記下電極５１０は、前記圧電ウェハ５２０の下方に設けられて、前記圧電ウェハ５２０から延在し、それにより、前記下電極５１０が前記第１導電プラグ２１１ａを覆う。その結果、下電極５１０は、第１接続部材を介して制御回路に電気的に接続される。
引き続き図２ｈを参照すると、第２接続部材は、第２導電プラグ２１２ａ及び第２接続線２２２ａを含み、さらに第５導電プラグ６１０を含み、前記第５導電プラグ６１０の底部が、前記第２導電プラグ２１２ａに接続され、前記第５導電プラグ６１０の頂部が、前記上電極５３０に接続され、かつ前記上電極５３０を支持する。
具体的には、前記第２接続部材の第５導電プラグ６１０及び前記上電極５３０の形成方法は、
まず、図２ｈを具体的に参照すると、前記上電極を形成する前に、樹脂封止層６００を前記デバイスウェハ１００の背面に形成するステップにおいて、前記樹脂封止層６００が前記デバイスウェハ１００に被覆され、前記圧電ウェハ５２０を露出させ、ここで、前記樹脂封止層６００の材料は、例えば、ポリイミドを含む、ステップと、
次に、引き続き図２ｈを参照すると、貫通穴を樹脂封止層６００に形成するステップにおいて、本実施例では、前記貫通穴が、前記樹脂封止層６００を貫通して、前記第２導電プラグ２１２ａを露出させるステップと、
そして、導電性材料を前記貫通穴に充填して第５導電プラグ６１０を形成し、前記第５導電プラグ６１０の底部を第２導電プラグ２１２ａに接続させ、第５導電プラグ６１０の頂部を前記樹脂封止層６００に露出させるステップと、
その後、具体的には、図２ｈを参照すると、上電極５３０を、前記圧電ウェハ５２０上に形成し、前記上電極５３０が、前記圧電ウェハ５２０から前記樹脂封止層６００まで延在して、前記第５導電プラグ６１０を覆い、それにより、前記第５導電プラグ６１０を介して、前記上電極５３０を、前記第２導電プラグ２１２ａに電気的に接続させるステップと、
そして、具体的には、図２ｉを参照すると、前記樹脂封止層６００を除去するステップとを含む。
なお、他の実施例では、第２接続部材における第２接続線がデバイスウェハの背面に形成される場合、前記第２接続部材における第３導電プラグの頂部は、第２接続線に電気的に接続されてもよい。
当然ながら、代替の解決策では、前記第２接続部材は、第２接続線２２２ａ、第２導電プラグ２１２ａ、第５導電プラグ、及び相互接続線を含んでもよい。ここで、前記第５導電プラグの底部は、前記第２導電プラグ２１２ａに接続され、前記第５導電プラグの頂部は、前記相互接続線の一端に接続され、前記相互接続線の他端は、前記上電極５３０に接続するように、少なくとも部分的に上電極５３０を覆う。
具体的には、代替の解決策において、第５導電プラグ及び相互接続線を形成する方法は、例えば、
まず、樹脂封止層を、前記支持ウェハ４００から離れた前記デバイスウェハ１００の表面上に形成し、この場合、前記上電極５３０を形成した後、前記樹脂封止層を形成してもよく、前記樹脂封止層を、前記上電極から露出させるステップと、
次に、貫通穴を前記樹脂封止層に形成し、前記貫通穴が樹脂封止層を貫通して、前記第２導電プラグ２１２ａを露出し、導電性材料を前記貫通穴に充填して第５導電プラグを形成し、前記第５導電プラグの底部を前記第２導電プラグ２１２ａに接続させるステップと、
そして、相互接続線を前記樹脂封止層に形成するステップにおいて、前記相互接続線は、前記上電極５３０を少なくとも部分的に覆い、前記上電極５３０から延びて前記第５導電プラグを覆い、前記樹脂封止層を除去するステップとを含む。即ち、上電極５３０は、前記相互接続線及び前記第５導電プラグを介して、前記第２導電プラグ２１２ａに電気的に接続されている。
ステップＳ４００では、具体的に図２ｊ～図２ｋを参照すると、前記圧電共振片５００を覆い、前記圧電共振片５００及び前記デバイスウェハ１００と、前記結晶共振器の上キャビティ７００に囲んでなるキャッピング層７２０を、前記デバイスウェハ１００の背面に形成する。
具体的には、前記上キャビティ４００を囲むように、前記キャッピング層４２０を形成する方法は、例えば、以下のステップを含む。
第１ステップでは、具体的に図２ｊを参照して、犠牲層７１０を前記デバイスウェハ１００の表面上に形成し、前記犠牲層７１０が前記圧電共振片５００を覆う。
第２ステップでは、引き続き図２ｊを参照して、キャッピング材料層を前記デバイスウェハ１００の表面上に形成し、前記キャッピング材料層が、前記犠牲層７１０を覆うように、前記犠牲層７１０の表面及び側壁を覆っている。
犠牲層７１０が占める空間は、後で形成される上キャビティに対応する。したがって、前記犠牲層の高さを調整することにより、最終的に形成される上キャビティの高さをそれに応じて調整することができる。前記上キャビティの高さは実際の要件に応じて調整できることを認識しておく必要があり、ここでは、制限されない。
さらに、前記キャッピング材料層は、前記犠牲層７１０の側壁の底部からさらに延在して、前記デバイスウェハ１００の背面を覆い、前記第３導電プラグ２１１ｂ及び第４導電プラグ２１２ｂを覆う。
第３ステップでは、具体的に図２ｊ及び図２ｋを参照して、少なくとも１つの開口７２０ａを前記キャッピング材料層内に形成して、前記キャッピング層７２０を形成し、前記開口７２０ａから前記犠牲層７１０が露出し、前記犠牲層を前記開口７２０ａから除去し、前記上キャビティ７００を形成する。
このとき、前記圧電共振片５００は、前記下キャビティ１２０及び前記上キャビティ７００内で振動できるように、前記上キャビティ７００内に封入されている。
選択可能な解決策では、具体的に図２ｌを参照すると、前記キャッピング層７２０の前記開口をブロックして前記上キャビティ７００を閉じ、前記圧電共振片５００を前記上キャビティ７００内にキャッピングするステップをさらに含む。具体的には、封止プラグ７３０を前記開口に形成することにより、前記上キャビティ７００をキャッピングする。
ステップＳ５００では、具体的に図２ｍを参照すると、半導体チップ９００を前記デバイスウェハ１００の背面に結合し、前記半導体チップ９００が、第２接続構造を介して、前記制御回路に電気的に接続されている。
ここで、前記半導体チップ内に例えば、駆動回路が形成されており、前記駆動回路が電気信号を提供し、前記制御回路を介して電気信号を前記圧電共振片５００に伝送して前記圧電共振片５００の機械変形を制御する。
上記のように、前記第２接続構造では、導電プラグ及び接続線を用いて、半導体チップと接続するための制御回路内の信号ポートを、デバイスウェハの背面に導出することができる。前記半導体チップを結合する前に、前記第２接続構造を形成する方法は、接触パッドを前記デバイスウェハの背面に形成し、前記接触パッドの底部を第２接続構造の導電プラグに電気的に接続させ、前記接触パッドの頂部を、前記半導体チップに電気的に接続させるステップをさらに含む。
本実施例では、前記キャッピング層７２０はまた、前記デバイスウェハの背面を覆うようにさらに延在し、その結果、キャッピング層７２０はまた、前記第３導電プラグ及び第４導電プラグを覆う。したがって、本実施例の接触パッドは、前記キャッピング層に形成され、前記キャッピング層を貫通したと考えることができる。具体的には、本実施例に係る接触パッドの形成方法は、例えば、
まず、前記キャッピング層７２０が前記デバイスウェハの背面を覆う部分に接触穴を形成するステップにおいて、本実施例では、接触穴の形成は、第１接触穴の形成と第２接触穴の形成とを含み、前記第１接触穴と第２接触穴から、それぞれ、前記制御回路の第３相互接続構造１１１ｂ及び第４相互接続構造１１２ｂが露出している、ステップと、
次に、導電性材料を前記接触穴に充填して接触パッドを形成し、前記接触パッドの底部を前記制御回路に電気的に接続させ、前記接触パッドの頂部を前記半導体チップを電気的に接続させるステップとを含む。本実施例では、導電性材料を前記第１接触穴及び前記第２接触穴に充填して、それぞれ、第１接触パッド９１０及び第２接触パッド９２０を形成し、前記第１接触パッド９１０の底部を、前記第３相互接続構造１１１ｂに電気的に接続させ、前記第１接触パッド９２０の頂部を、前記半導体チップ９００に電気的に接続させ、前記第２接触パッド９２０の底部を、前記第４相互接続構造１１２ｂに電気的に接続させ、前記第２接触パッド９２０の頂部を、前記半導体チップ９００に電気的に接続させる。
さらに、前記半導体チップは、前記デバイスウェハ１００に対して異種チップを構成する。すなわち、前記半導体チップ７００のベース材料は、前記デバイスウェハ１００のベース材料とは異なる。例えば、本実施例では、デバイスウェハ１００のベース材料はシリコンであり、前記異種チップのベース材料は、ＩＩＩ－Ｖ半導体材料又はＩＩ－ＶＩ半導体材料（具体的には、例えば、ゲルマニウム、シリコンゲルマニウム又はガリウムヒ素など）であってもよい。
選択可能な解決策では、具体的に図２ｎを参照すると、前記デバイスウェハ１００上に樹脂封止層８００をさらに形成し、前記樹脂封止層８００が前記半導体チップを覆い、かつ前記上キャビティの外側にある前記キャッピング層７２０の外面を覆う。
前記樹脂封止層８００を使用して、デバイスウェハ１００の背面全体を覆い、樹脂封止層８００の下方の構造を覆い、樹脂封止層８００の下方の構造を保護することは理解できる。前記樹脂封止層８００の材料は、例えば、フォトレジストを含む。
上記の形成方法に基づいて、本実施例では、形成された結晶共振器と制御回路の集積構造を説明し、具体的には、図２ａ～図２ｎを参照してもよく、前記結晶共振器と制御回路の集積構造は、
その中には、制御回路と、その背面にある開口を有する下キャビティ１２０とが形成されているデバイスウェハ１００において、本実施例では、前記制御回路内の相互接続構造の少なくとも一部は、前記デバイスウェハ１００の正面まで延在する、デバイスウェハ１００と、
上電極５３０、圧電ウェハ５２０、及び下電極５１０を含み、前記デバイスウェハ１００の背面、かつ前記下キャビティ１２０の上方に形成される圧電共振片５００において、本実施例では、前記圧電共振片５００のエッジが、前記下キャビティ１２０の側壁にラッピングされている、圧電共振片５００と、
前記デバイスウェハ１００上に形成され、前記圧電共振片５００の上電極５３０及び下電極５１０の両方も前記制御回路と電気的に接続するための第１接続構造と、
前記デバイスウェハ１００の背面に形成され、前記圧電共振片５００を覆い、前記圧電共振片５００及び前記デバイスウェハと、上キャビティに囲んでなるキャッピング層７２０と、
前記デバイスウェハ１００の背面に結合される半導体チップ９００と、
前記半導体チップ９００を前記制御回路に電気的に接続するための第２接続構造とを含む。
さらに、前記半導体チップ９００のベース材料は、前記デバイスウェハ１００のベース材料とは異なる。例えば、本実施例では、デバイスウェハ１００のベース材料はシリコンであり、前記異種チップのベース材料は、ＩＩＩ－Ｖ半導体材料又はＩＩ－ＶＩ半導体材料（具体的には、例えば、ゲルマニウム、シリコンゲルマニウム又はガリウムヒ素など）であってもよい。
下キャビティ１２０をデバイスウェハ１００に形成し、半導体プロセス技術を使用してキャッピング層７２０を形成することにより、前記圧電共振片５００を上キャビティ７００内にキャッピングし、それによって前記圧電共振片５００が前記上キャビティ７００及び前記下キャビティ１２０内に振動できるように確実にする。その結果、結晶共振器と制御回路を同じデバイスウェハに集積することができる。また、さらに半導体チップをデバイスウェハ１００上に結合することができ、さらに半導体チップを用いて前記制御回路１１０によって、結晶共振器そのものの温度ドリフト及び周波数補正などの偏差に対するオンチップ変調を実現し、結晶共振器の性能を向上させることに有利である。それで分かるように、本実施例の結晶共振器は、デバイスの集積度を向上させることができ、半導体プロセスに基づいて形成される結晶共振器のサイズがより小さく、それにより、デバイス電力消費をさらに減少させることができる。
続いて図２ａに示すように、前記制御回路は、第１回路１１１と第２回路１１２とを含み、第１回路１１１と第２回路１１２とがそれぞれ前記圧電共振片５００の上電極及び下電極に電気的に接続される。
具体的には、前記第１回路１１１は、第１トランジスタと、第１相互接続構造１１１ａと、第３相互接続構造１１１ｂとを含み、前記第１トランジスタが前記デバイスウェハ１００に埋め込まれ、前記第１相互接続構造１１１ａ及び第３相互接続構造１１１ｂがいずれも前記第１トランジスタに電気的に接続され、いずれも前記デバイスウェハ１００の正面まで延在している。前記第１相互接続構造１１１ａが前記下電極２１０に電気的に接続され、前記第３相互接続構造１１１ｂが前記半導体チップに電気的に接続される。
前記第２回路１１２は、第２トランジスタと、第２相互接続構造１１２ａと、第４相互接続構造１１２ｂとを含み、前記第２トランジスタが前記デバイスウェハ１００に埋め込まれ、前記第２相互接続構造１１２ａ及び第４相互接続構造１１２ｂがいずれも前記第２トランジスタに電気的に接続され、いずれも前記デバイスウェハ１００の正面まで延在している。前記第２相互接続構造１１２ａが前記上電極２３０に電気的に接続され、前記第４相互接続構造１１２ｂが前記半導体チップに電気的に接続される。
さらに、前記第１接続構造は、第１接続部材と第２接続部材とを含み、前記第１接続部材が前記第１相互接続構造１１１ａ及び前記圧電共振片の下電極５１０に接続され、前記第２接続部材が前記第２相互接続構造１１２ａ及び前記圧電共振片の上電極５３０に接続される。
前記第１接続部材は、第１導電プラグ２１１ａを含み、前記第１導電プラグ２１１ａが前記デバイスウェハ１００を貫通することにより、前記第１導電プラグ２１１ａの一端が前記デバイスウェハ１００の正面まで延在して前記第１相互接続構造に電気的に接続されるようにし、前記第１導電プラグ２１１ａの他端が前記デバイスウェハ１００の背面まで延在して前記圧電共振片５００の下電極５１０に電気的に接続されるようにする。
さらに、前記第１接続部材は、第１接続線２１１をさらに含む。本実施例では、前記第１接続線２２１ａが前記デバイスウェハ１００の正面に形成され、前記第１接続線２２１ａが前記第１導電プラグ２１１ａ及び前記第１相互接続構造１１１ａに接続される。又は、他の実施例では、前記第１接続線２２１ａがデバイスウェハ１００の背面に形成され、前記第１接続線が前記第１導電プラグ及び前記下電極に接続されるようにする。
本実施例では、前記下電極５１０は、前記デバイスウェハ１００の背面に形成され、前記下キャビティ１２０の外周に位置し、前記下電極５１０は、さらに前記圧電ウェハ５２０から横方向に延在して下電極延伸部を構成し、前記下電極延伸部が前記第１導電プラグ２１１ａに被覆され、前記下電極５１０が前記第１回路１１１の第１相互接続構造１１１ａに電気的に接続されるようにする。
前記第２接続部材は、第２導電プラグ２１２ａを含み、前記第２導電プラグ２１２ａが前記デバイスウェハ１００を貫通することにより、前記第２導電プラグ２１２ａの一端が前記デバイスウェハ１００の正面まで延在して前記第２相互接続構造に電気的に接続されるようにし、前記第２導電プラグ２１２ａの他端が前記デバイスウェハ１００の背面まで延在して前記圧電共振片５００の上電極５３０に電気的に接続されるようにする。
さらに、前記第２接続部材は、第２接続線２１２をさらに含む。本実施例では、前記第２接続線２２２ａが前記デバイスウェハ１００の正面に形成され、前記第２接続線２２２ａが前記第２導電プラグ２１２ａ及び前記第２相互接続構造１１２ａに接続される。又は、他の実施例では、前記第２接続線２２２ａがデバイスウェハ１００の背面に形成され、前記第２接続線が前記第２導電プラグ及び前記上電極に接続されるようにする。
さらに、前記第２接続部材は、第５導電プラグ６１０及び相互接続線をさらに含む。前記第５導電プラグは、前記デバイスウェハの背面に形成され、その底部が、前記第２導電プラグ２１２ａに接続されている。そして、前記相互接続線の一端は、前記上電極５３０を覆い、前記相互接続線の他端は、前記第５導電プラグの頂部を少なくとも部分的に覆って、前記相互接続線と前記第５導電プラグを接続させる。このとき、前記第５導電プラグを使用して、前記相互接続線を支持することもできることを理解されたい。
又は、前記第２接続部材は、第５導電プラグのみを含んでもよく、第５導電プラグの一端を前記上電極５３０に電気的に接続させ、他端を前記第２導電プラグ２１２ａに電気的に接続させる。たとえば、前記上電極が圧電ウェハから前記第５導電プラグの端部まで延在するようにする。
さらに、前記第２接続構造は、導電プラグと接続線とを含む。第２接続構造における導電プラグが前記デバイスウェハ１００を貫通することにより、前記導電プラグの一端が前記デバイスウェハ１００の正面まで延在するようにし、前記導電プラグの他端が前記デバイスウェハ１００の背面まで延在して前記半導体チップ９００に電気的に接続されるようにし、前記接続線が前記デバイスウェハ１００の正面に形成され、前記接続線が導電プラグ及び前記制御回路に接続されるようにする。
本実施例では、前記第２接続構造の導電プラグは、第３導電プラグ２１１ｂと第４導電プラグ２１２ｂとを含み、第２接続構造の接続線は、第１接続線２２１ｂと第２接続線２２２ｂとを含む。前記第３接続線２２１ｂが第３導電プラグ２１１ｂ及び前記第３相互接続構造１１１ｂに接続され、前記第４接続線２２２ｂが第４導電プラグ２１２ｂ及び前記第４相互接続構造１１２ｂに接続される。
選択可能に、前記第２接続構造は、接触パッドを含んでもよく、前記接触パッドがデバイスウェハの背面に形成され、前記接触パッドの底部が第２接続構造の導電プラグに電気的に接続され、前記接触パッドの頂部が、前記半導体チップに電気的に接続される。
図２ｎを引き続き参照すると、本実施例では、前記キャッピング層７２０はまた、前記上キャビティ１２０の側壁の底部から延在して、前記デバイスウェハ１００の表面を覆い、前記半導体チップは、前記キャッピング層７２０に結合され、すなわち、半導体チップ９００は、キャッピング層７２０上に結合されている。
これに基づいて、本実施例の接触パッドは、前記キャッピング層７２０を貫通することができ、その結果、前記接触パッドの底部が前記導電プラグに電気的に接続され、前記接触パッドの頂部が前記半導体チップ９００に電気的に接続される。
本実施例では、前記第２接続構造の接触パッドは、第１接触パッド９１０及び第２接触パッド９２０を含む。前記第１接触パッド９１０の底部が、前記第３導電プラグ２１１ｂに電気的に接続され、前記第１接触パッド９１０の頂部が、前記半導体チップ９００に電気的に接続され、第２接触パッド９２０の底部が、前記第４相互接続構造２１２ｂに電気的に接続され、前記第２接触パッド９２０の頂部が、前記半導体チップ９００に電気的に接続される。
続いて図２ｎに示すように、本実施例では、前記デバイスウェハ１００は、ベースウェハと誘電体層１００Ｂとを含む。前記第１トランジスタ及び前記第２トランジスタがいずれも前記ベースウェハ上に形成され、前記誘電体層１００Ｂが前記ベースウェハ上に形成されて前記第１トランジスタ及び前記第２トランジスタに被覆され、前記第３相互接続構造、前記第１相互接続構造、前記第４相互接続構造及び前記第２相互接続構造がいずれも前記誘電体層１００Ｂに形成されて前記誘電体層１００Ｂの前記ベースウェハから離れる面まで延在している。
さらに、前記結晶共振器は、前記デバイスウェハ１００の背面に形成され、前記半導体チップ９００、及び前記上キャビティ１２０の外側にある前記キャッピング層７２０の外面を覆っている樹脂封止層８００をさらに含む。即ち、前記樹脂封止層８００を使用して、デバイスウェハ１００の背面にある構造の全体を覆い、樹脂封止層８００の下方の構造を保護する。
本実施例では、前記下キャビティ１２０が前記デバイスウェハ１００を貫通し、それにより、前記下キャビティ１２０が前記デバイスウェハの正面に位置する開口をさらに有するようにする。これに基づいて、選択可能な解決手段では、前記デバイスウェハの正面上にキャッピング基板がさらに結合され、前記下キャビティのデバイスの正面に露出される開口を前記キャッピング基板で密閉し、前記キャッピング基板は、たとえば、シリコン基板などで構成されてもよい。
よって、本発明により提供される水晶発振器と制御回路の集積方法において、結晶共振器、制御回路及び半導体チップを同一基板上に集積することができ、結晶共振器のパラメータ（例えば、温度ドリフトや周波数補正などの元の偏差など）のオンチップ変調を実現するのに利き、これにより、結晶共振器の性能を向上させることができる。
また、本発明で半導体プレーナー技術に基づいて形成される結晶共振器は、従来の結晶共振器（たとえば、表面実装型の結晶共振器）に比べて、より小さいサイズを有し、それにより、結晶共振器の電力消費を対応して低減させることができる。また、本発明の結晶共振器は、他の半導体素子と集積しやすく、デバイスの集積度を向上させることに有利である。
上記に説明されるのは、本発明の好適な実施例についての説明にすぎず、本発明の範囲を限定するものではなく、当業者が上記開示される内容に基づいて行う任意の変更や修飾は、いずれも特許請求の範囲の保護範囲に属する。
１００ デバイスウェハ
ＡＡ デバイス領域
１００Ｕ 正面
１００Ｄ 背面
１００Ａ ベースウェハ
１００Ｂ 誘電体層
１０１ ボトムレイヤー層
１０２ 埋込酸化層
１０３ トップシリコン層、
１１０ 制御回路
１１１ 第１回路
１１１ａ 第１相互接続構造
１１１ｂ 第３相互接続構造
１１２ 第２回路
１１２ａ 第２相互接続構造
１１２ｂ 第４相互接続構造
１２０ 下キャビティ
２１１ｂ 第３導電プラグ
２１２ｂ 第４導電プラグ
２１１ａ 第１導電プラグ
２１２ａ 第２導電プラグ
２２１ｂ 第３接続線
２２２ｂ 第４接続線
２２１ａ 第１接続線
２２２ａ 第２接続線
３００ 平坦化層
２３０ 第５導電プラグ
４１０ 第１樹脂封止層
４２０ 第２樹脂封止層
４００ 支持ウェハ
５００ 圧電共振片
５１０ 下電極
５２０ 圧電ウェハ
５３０ 上電極
６００ 樹脂封止層
６１０ 第５導電プラグ
７００ 上キャビティ
７１０ 犠牲層
７２０ キャッピング層
７２０ａ 開口
７２１ 封止プラグ
８００樹脂封止層
９００ 半導体チップ
９１０ 第１接触パッド
９２０ 第２接触パッド

Claims (35)

  1. 結晶共振器と制御回路の集積方法であって、
    制御回路が形成されるデバイスウェハを提供するステップと、
    前記デバイスウェハの背面に位置する開口を有する下キャビティを前記デバイスウェハに形成するステップと、
    上電極、圧電ウェハ及び下電極を含む圧電共振片を、前記デバイスウェハの背面に形成し、前記圧電共振片を前記下キャビティに対応することにより、第１接続構造を形成し、第１接続構造を介して、前記圧電共振片の前記上電極及び前記下電極を前記制御回路に電気的に接続するステップと、
    前記圧電共振片を覆い、前記圧電共振片及び前記デバイスウェハと共に前記結晶共振器の上キャビティを囲んでなるキャッピング層を、前記デバイスウェハの背面に形成するステップと、
    前記デバイスウェハの背面に半導体チップを結合することにより、第２接続構造を形成するステップであって、前記半導体チップが前記第２接続構造を介して前記制御回路に電気的に接続されるステップとを含む、ことを特徴とする結晶共振器と制御回路の集積方法。
  2. 前記デバイスウェハは、ベースウェハと、前記ベースウェハ上に形成される誘電体層とを含む、ことを特徴とする請求項１に記載の結晶共振器と制御回路の集積方法。
  3. 前記ベースウェハは、シリコンオンインシュレータベースウェハであり、背面から正面への方向に沿って順に積層して設けられるベース層と、埋込酸化層と、トップシリコン層とを含む、ことを特徴とする請求項２に記載の結晶共振器と制御回路の集積方法。
  4. 前記下キャビティを形成するステップは、前記デバイスウェハの正面から前記デバイスウェハをエッチングすることにより、前記結晶共振器の下キャビティを形成し、前記デバイスウェハの背面から前記デバイスウェハを薄型化することにより、前記下キャビティを露出させ、前記デバイスウェハの正面にキャッピング基板を結合することにより、前記デバイスウェハの正面における前記下キャビティの開口を封止するステップを含み、
    又は、前記下キャビティを形成するステップは、前記デバイスウェハの背面から前記デバイスウェハをエッチングすることにより、前記結晶共振器の前記下キャビティを形成するステップを含む、ことを特徴とする請求項１に記載の結晶共振器と制御回路の集積方法。
  5. 前記デバイスウェハは、シリコンオンインシュレータ基板を含み、背面から正面への方向に沿って順に積層して設けられるベース層と、埋込酸化層と、トップシリコン層とを含み、
    背面から前記デバイスウェハをエッチングすることにより、前記下キャビティを形成する前に、前記ベース層及び前記埋込酸化層を除去するステップと、前記デバイスウェハの背面から前記デバイスウェハ及び前記トップシリコン層をエッチングすることにより、前記下キャビティを形成するステップとをさらに含む、ことを特徴とする請求項４に記載の結晶共振器と制御回路の集積方法。
  6. 前記圧電共振片を形成するステップは、
    前記デバイスウェハの背面の設定位置に前記下電極を形成するステップと、
    前記圧電ウェハを前記下電極に結合するステップと、
    前記圧電ウェハ上に前記上電極を形成するステップとを含むか、又は、
    前記圧電共振片の前記上電極及び前記下電極を前記圧電ウェハ上に形成し、これらの三者を一体として前記デバイスウェハの背面に結合するステップを含む、ことを特徴とする請求項６に記載の結晶共振器と制御回路の集積方法。
  7. 前記下電極を形成するステップは、蒸着プロセス又は薄膜堆積プロセスを含み、
    前記上電極を形成するステップは、蒸着プロセス又は薄膜堆積プロセスを含む、ことを特徴とする請求項６に記載の結晶共振器と制御回路の集積方法。
  8. 前記制御回路は、第１相互接続構造と第２相互接続構造とを含み、前記第１接続構造は、第１接続部材と第２接続部材とを含み、
    前記第１接続部材が前記第１相互接続構造及び前記圧電共振片の前記下電極に接続され、前記第２接続部材が前記第２相互接続構造及び前記圧電共振片の前記上電極に接続される、ことを特徴とする請求項１に記載の結晶共振器と制御回路の集積方法。
  9. 前記下電極を形成する前に、前記第１接続部材を形成し、
    前記第１接続部材は、前記デバイスウェハに位置し、両端がそれぞれ前記第１相互接続構造及び前記下電極に電気的に接続されるための第１導電プラグを含み、
    又は、前記第１接続部材は、前記デバイスウェハに位置する第１導電プラグと、前記デバイスウェハの背面に位置するとともに前記第１導電プラグの一端に電気的に接続される第１接続線とを含み、前記第１導電プラグの他端が前記第１相互接続構造に電気的に接続され、前記第１接続線が前記下電極に電気的に接続され、
    又は、前記第１接続部材は、前記デバイスウェハに位置する第１導電プラグと、前記デバイスウェハの正面に位置するとともに前記第１導電プラグの一端に電気的に接続される第１接続線とを含み、前記第１導電プラグの他端が下電極に電気的に接続され、前記第１接続線が前記第１相互接続構造に電気的に接続される、ことを特徴とする請求項８に記載の結晶共振器と制御回路の集積方法。
  10. 前記第１導電プラグと、前記デバイスウェハの正面に位置する前記第１接続線とを有する前記第１接続部材を形成するステップは、
    前記デバイスウェハの正面から前記デバイスウェハをエッチングすることにより、第１接続穴を形成するステップと、
    前記第１接続穴に導電性材料を充填することにより、前記第１導電プラグを形成するステップと、
    前記第１導電プラグ及び前記第１相互接続構造に接続させる前記第１接続線を前記デバイスウェハの正面に形成するステップと、
    前記デバイスウェハの背面から前記デバイスウェハを薄型化し、前記第１導電プラグを露出させて、前記圧電共振片の前記下電極に電気的に接続させるステップとを含み、
    又は、前記第１導電プラグと、前記デバイスウェハの正面に位置する前記第１接続線とを有する前記第１接続部材を形成するステップは、
    前記第１相互接続構造に電気的に接続される第１接続線を前記デバイスウェハの正面に形成するステップと、
    前記デバイスウェハの背面から前記デバイスウェハを薄型化し、前記デバイスウェハの背面から前記デバイスウェハをエッチングすることにより、前記デバイスウェハを貫通して、前記第１接続線を露出させる第１接続穴を形成するステップと、
    前記第１接続穴に導電性材料を充填することにより、一端が第１接続線に接続され、他端が前記圧電共振片の前記下電極に電気的に接続されるための前記第１導電プラグを形成するステップとを含む、ことを特徴とする請求項９に記載の結晶共振器と制御回路の集積方法。
  11. 前記第１導電プラグと、前記デバイスウェハの背面に位置する前記第１接続線とを有する前記第１接続部材を形成するステップは、
    前記デバイスウェハの正面から前記デバイスウェハをエッチングすることにより、第１接続穴を形成するステップと、
    前記第１接続穴に導電性材料を充填することにより、前記第１相互接続構造に電気的に接続される前記第１導電プラグを形成するステップと、
    前記デバイスウェハの背面から前記デバイスウェハを薄型化し、前記第１導電プラグを露出させるステップと、
    一端が前記第１導電プラグに接続され、他端が前記下電極に電気的に接続されるための前記第１接続線を前記デバイスウェハの背面に形成するステップとを含み、
    又は、前記第１導電プラグと、前記デバイスウェハの背面に位置する前記第１接続線とを有する前記第１接続部材を形成するステップは、
    前記デバイスウェハの背面から前記デバイスウェハを薄型化し、前記デバイスウェハの背面から前記デバイスウェハをエッチングすることにより、第１接続穴を形成するステップと、
    前記第１接続穴に導電性材料を充填することにより、前記第１相互接続構造に電気的に接続される前記第１導電プラグを形成するステップと、
    一端が前記第１導電プラグの他端に接続され、他端が前記下電極に電気的に接続されるための前記第１接続線を前記デバイスウェハの背面に形成するステップとを含む、ことを特徴とする請求項９に記載の結晶共振器と制御回路の集積方法。
  12. 前記下電極は、前記デバイスウェハの背面に位置し、前記圧電ウェハの下方から延在して前記第１接続部材に電気的に接続される、ことを特徴とする請求項９に記載の結晶共振器と制御回路の集積方法。
  13. 前記上電極を形成する前に、前記第２接続部材を形成し、
    前記第２接続部材は、両端がそれぞれ前記第２相互接続構造及び前記上電極に電気的に接続されるように前記デバイスウェハに位置する第２導電プラグを含み、
    又は、前記第２接続部材は、前記デバイスウェハに位置する第２導電プラグと、前記デバイスウェハの背面に位置するとともに前記第２導電プラグの一端に電気的に接続される第２接続線とを含み、前記第２導電プラグの他端が前記第２相互接続構造に電気的に接続され、前記第２接続線が前記上電極に電気的に接続され、
    又は、前記第２接続部材は、前記デバイスウェハに位置する第２導電プラグと、前記デバイスウェハの正面に位置するとともに前記第２導電プラグの一端に電気的に接続される第２接続線とを含み、前記第２導電プラグの他端が上電極に電気的に接続され、前記第２接続線が前記第２相互接続構造に電気的に接続される、ことを特徴とする請求項８に記載の結晶共振器と制御回路の集積方法。
  14. 前記第２導電プラグと、前記デバイスウェハの正面に位置する前記第２接続線とを有する前記第２接続部材を形成するステップは、
    前記デバイスウェハの正面から前記デバイスウェハをエッチングすることにより、第２接続穴を形成するステップと、
    前記第２接続穴に導電性材料を充填することにより、前記第２導電プラグを形成するステップと、
    前記第２導電プラグ及び前記第２相互接続構造に接続される前記第２接続線を前記デバイスウェハの正面に形成するステップと、
    前記圧電共振片の前記上電極に電気的に接続するように、前記デバイスウェハの背面から前記デバイスウェハを薄型化し、前記第２導電プラグを露出させるステップとを含み、
    又は、前記第２導電プラグと、前記デバイスウェハの正面に位置する前記第２接続線とを有する前記第２接続部材を形成するステップは、
    前記第２相互接続構造に電気的に接続される前記第２接続線を前記デバイスウェハの正面に形成するステップと、
    前記デバイスウェハの背面から前記デバイスウェハを薄型化し、前記デバイスウェハの背面から前記デバイスウェハをエッチングすることにより、前記デバイスウェハを貫通して、前記第２接続線を露出させる第２接続穴を形成するステップと、
    前記第２接続穴に導電性材料を充填することにより、一端が第２接続線に接続され、他端が前記圧電共振片の前記上電極に電気的に接続されるための第２導電プラグを形成するステップとを含む、ことを特徴とする請求項１３に記載の結晶共振器と制御回路の集積方法。
  15. 前記第２導電プラグと、前記デバイスウェハの背面に位置する前記第２接続線とを有する前記第２接続部材を形成するステップは、
    前記デバイスウェハの正面から前記デバイスウェハをエッチングすることにより、第２接続穴を形成するステップと、
    前記第２接続穴に導電性材料を充填することにより、前記第２相互接続構造に電気的に接続される前記第２導電プラグを形成するステップと、
    前記デバイスウェハの背面から前記デバイスウェハを薄型化し、前記第２導電プラグを露出させるステップと、
    一端が前記第２導電プラグに接続され、他端が前記上電極に電気的に接続されるための前記第２接続線を前記デバイスウェハの背面に形成するステップとを含み、
    又は、前記第２導電プラグと、前記デバイスウェハの背面に位置する前記第２接続線とを有する前記第２接続部材を形成するステップは、
    前記デバイスウェハの背面から前記デバイスウェハを薄型化し、前記デバイスウェハの背面から前記デバイスウェハをエッチングすることにより、第２接続穴を形成するステップと、
    前記第２接続穴に導電性材料を充填することにより、一端が前記第２相互接続構造に電気的に接続されるための前記第２導電プラグを形成するステップと、
    一端が前記第２導電プラグの他端に接続され、他端が前記上電極に電気的に接続されるための前記第２接続線を前記デバイスウェハの背面に形成するステップとを含む、ことを特徴とする請求項１３に記載の結晶共振器と制御回路の集積方法。
  16. 前記第２接続部材を形成するステップは、
    前記デバイスウェハの背面に樹脂封止層を形成するステップと、
    前記樹脂封止層に貫通穴を形成し、前記貫通穴に導電性材料を充填することにより、底部が前記第２導電プラグに電気的に接続され、頂部が前記樹脂封止層において露出される第５導電プラグを形成するステップと、
    前記上電極を形成した後に、前記上電極が第５導電プラグに電気的に接続されるように前記上電極を前記圧電ウェハから前記第５導電プラグの頂部まで伸出するステップと、又は、前記上電極を形成した後に、一端が前記上電極を被覆し、他端が前記第５導電プラグを被覆する相互接続線を前記樹脂封止層上に形成し、前記樹脂封止層を除去するステップとをさらに含む、ことを特徴とする請求項１３に記載の結晶共振器と制御回路の集積方法。
  17. 前記上キャビティを囲むように前記キャッピング層を形成するステップは、
    犠牲層で前記圧電共振片を覆うように、前記犠牲層を前記デバイスウェハの背面上に形成するステップと、
    前記犠牲層が覆われるように前記犠牲層の表面及び側壁を覆うキャッピング材料層を前記デバイスウェハの背面上に形成するステップと、
    少なくとも１つの開口を前記キャッピング材料層に形成してキャッピング層を構成し、前記開口において前記犠牲層を露出し、前記犠牲層を開口を通じて除去して前記上キャビティを形成するステップと、を含むことを特徴とする請求項１に記載の結晶共振器と制御回路の集積方法。
  18. 前記上キャビティを形成した後に、
    前記キャッピング層の前記開口を封止して前記上キャビティを封止し、前記圧電共振片を前記上キャビティ内にキャッピングするステップをさらに含む、ことを特徴とする請求項１７に記載の結晶共振器と制御回路の集積方法。
  19. 前記第２接続構造を形成するステップは、
    前記デバイスウェハの正面から前記デバイスウェハをエッチングすることにより、接続穴を形成するステップと、
    前記接続穴に導電性材料を充填することにより、導電プラグを形成するステップと、
    前記導電プラグ及び前記制御回路に接続される接続線を前記デバイスウェハの正面に形成するステップと、
    前記半導体チップに電気的に接続するように、前記導電プラグを露出させるまで、前記デバイスウェハの背面から前記デバイスウェハを薄型化するステップとを含む、ことを特徴とする請求項１に記載の結晶共振器と制御回路の集積方法。
  20. 前記第２接続構造を形成するステップは、
    前記制御回路に電気的に接続される接続線を前記デバイスウェハの正面に形成するステップと、
    前記デバイスウェハの背面から前記デバイスウェハをエッチングすることにより、前記デバイスウェハを貫通して、前記接続線を露出させる接続穴を形成するステップと、
    前記接続穴に導電性材料を充填することにより、一端が前記接続線に接続され、他端が前記半導体チップに電気的に接続されるための導電プラグを形成するステップとを含む、ことを特徴とする請求項１に記載の結晶共振器と制御回路の集積方法。
  21. 前記第２接続構造を形成するステップは、
    底部が前記導電プラグに電気的に接続され、頂部が前記半導体チップに電気的に接続するための接触パッドを、前記デバイスウェハの背面に形成するステップをさらに含む、ことを特徴とする請求項１９又は２０に記載の結晶共振器と制御回路の集積方法。
  22. 前記半導体チップを結合した後に、
    前記半導体チップを覆い、かつ前記上キャビティの外側に位置する前記キャッピング層の外面を覆う樹脂封止層を、前記デバイスウェハの背面に形成するステップをさらに含む、ことを特徴とする請求項１に記載の結晶共振器と制御回路の集積方法。
  23. 結晶共振器と制御回路の集積構造であって、
    制御回路及び背面に位置する開口を有する下キャビティが形成されるデバイスウェハと、
    上電極、圧電ウェハ及び下電極を含み、前記デバイスウェハの背面に形成され、かつ前記下キャビティに対応する圧電共振片と、
    前記デバイスウェハ上に形成され、前記圧電共振片の前記上電極及び前記下電極の両方も前記制御回路に電気的に接続するための第１接続構造と、
    前記デバイスウェハの背面に形成され、前記圧電共振片を覆い、前記圧電共振片及び前記デバイスウェハと共に上キャビティに囲んでなるキャッピング層と、
    前記デバイスウェハの背面に結合される半導体チップと、
    前記半導体チップを前記制御回路に電気的に接続するための第２接続構造とを含む、ことを特徴とする結晶共振器と制御回路の集積構造。
  24. 前記制御回路は、第１相互接続構造と第２相互接続構造とを含み、前記第１接続構造は、第１接続部材と第２接続部材とを含み、
    前記第１接続部材が前記第１相互接続構造及び前記圧電共振片の前記下電極に接続され、前記第２接続部材が前記第２相互接続構造及び前記圧電共振片の前記上電極に接続される、ことを特徴とする請求項２３に記載の結晶共振器と制御回路の集積構造。
  25. 前記第１接続部材は、
    前記デバイスウェハを貫通することにより、一端が前記デバイスウェハの正面まで延在して前記第１相互接続構造に電気的に接続され、他端が前記デバイスウェハの背面まで延在して前記圧電共振片の前記下電極に電気的に接続されるようにする第１導電プラグを含む、ことを特徴とする請求項２４に記載の結晶共振器と制御回路の集積構造。
  26. 前記第１接続部材は、第１接続線をさらに含み、
    前記第１接続線は、前記デバイスウェハの正面に形成され、前記第１導電プラグ及び前記第１相互接続構造に接続され、
    又は、前記第１接続線は、前記デバイスウェハの背面に形成され、前記第１導電プラグ及び前記下電極に接続される、ことを特徴とする請求項２５に記載の結晶共振器と制御回路の集積構造。
  27. 前記下電極が前記デバイスウェハの背面に位置し、かつ前記圧電ウェハから延在して前記第１導電プラグに電気的に接続される、ことを特徴とする請求項２５に記載の結晶共振器と制御回路の集積構造。
  28. 前記第２接続部材は、
    前記デバイスウェハを貫通することにより、一端が前記デバイスウェハの正面まで延在して前記第２相互接続構造に電気的に接続され、他端が前記デバイスウェハの背面まで延在して前記圧電共振片の前記上電極に電気的に接続される第２導電プラグを含む、ことを特徴とする請求項２７に記載の結晶共振器と制御回路の集積構造。
  29. 前記第２接続部材は、第２接続線をさらに含み、
    前記第２接続線は、前記デバイスウェハの正面に形成され、前記第２導電プラグ及び前記第２相互接続構造に接続され、
    又は、前記第２接続線は、前記デバイスウェハの背面に形成され、前記第２導電プラグ及び前記上電極に接続される、ことを特徴とする請求項２８に記載の結晶共振器と制御回路の集積構造。
  30. 前記第２接続部材は、
    前記デバイスウェハの背面に形成され、一端が前記上電極に電気的に接続され、他端が前記第２導電プラグに電気的に接続される第５導電プラグをさらに含む、ことを特徴とする請求項２８に記載の結晶共振器と制御回路の集積構造。
  31. 前記第２接続部材は、
    前記デバイスウェハの背面に形成され、底部が前記第２導電プラグに電気的に接続される第５導電プラグと、
    一端が前記上電極を被覆し、他端が前記第５導電プラグの頂部を被覆する相互接続線とをさらに含む、ことを特徴とする請求項２８に記載の結晶共振器と制御回路の集積構造。
  32. 前記第２接続構造は、
    前記デバイスウェハを貫通することにより、一端が前記デバイスウェハの正面まで延在し、他端が前記デバイスウェハの背面まで延在して前記半導体チップに電気的に接続される導電プラグと、
    前記デバイスウェハの正面に形成され、前記導電プラグ及び前記制御回路に接続される接続線とを含む、ことを特徴とする請求項２３に記載の結晶共振器と制御回路の集積構造。
  33. 前記第２接続構造は、底部が前記導電プラグに電気的に接続され、頂部が前記半導体チップに電気的に接続される接触パッドをさらに含むことを特徴とする請求項３２に記載の結晶共振器と制御回路の集積構造。
  34. 前記キャッピング層には少なくとも１つの開口が形成されており、前記開口には封止プラグが充填されて、前記上キャビティを封止する、請求項２３に記載の結晶共振器と制御回路の集積構造。
  35. 前記デバイスウェハの背面に形成され、前記半導体チップ、及び前記上キャビティの外側に位置する前記キャッピング層の外面を覆う樹脂封止層をさらに含む、ことを特徴とする請求項２３に記載の結晶共振器と制御回路の集積構造。
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