JP2022188572A - 半導体装置、メモリシステム、及びチップ - Google Patents

半導体装置、メモリシステム、及びチップ Download PDF

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Abstract

Figure 2022188572000001
【課題】複数のチップへのアクセスを高速に行う。
【解決手段】一つの実施形態によれば、中継チップと第１のチップと第２のチップとを有する半導体装置が提供される。中継チップは、ホストに接続可能である。第１のチップは、第１のチャネルを介して中継チップに接続される。第２のチップは、第２のチャネルを介して中継チップに接続される。中継チップは、第１のイネーブル信号と第２のイネーブル信号とを前記ホストから受信する。第１のイネーブル信号は、第１のチャネルを選択するための信号である。第２のイネーブル信号は、第２のチャネルを選択するための信号である。中継チップは、第１のイネーブル信号がノンアクティブレベルに維持され第２のイネーブル信号がアクティブレベルに維持された状態で、第１のチャネルを介したデータ転送動作と第２のチャネルを介したデータ転送のためのコマンド発行動作とを並行して行うことが可能である。
【選択図】図５

Description

本実施形態は、半導体装置、メモリシステム、及びチップに関する。
ホストに接続される外部端子と複数のチップとの間に中継チップを配した半導体装置がある。この半導体装置では、ホストから複数のチップへのアクセスが中継チップを介して行われる。このとき、複数のチップへのアクセスを高速に行うことが望まれる。
特開２０２０－１４９５８号公報 米国特許出願公開第２０１８／０３１４６２９号明細書 米国特許第５４５３６６１号明細書
一つの実施形態は、複数のチップへのアクセスを高速に行うことができる半導体装置を提供することを目的とする。
一つの実施形態によれば、中継チップと第１のチップと第２のチップとを有する半導体装置が提供される。中継チップは、ホストに接続可能である。第１のチップは、第１のチャネルを介して中継チップに接続される。第２のチップは、第２のチャネルを介して中継チップに接続される。中継チップは、第１のイネーブル信号と第２のイネーブル信号とをホストから受信する。第１のイネーブル信号は、第１のチャネルを選択するための信号である。第２のイネーブル信号は、第２のチャネルを選択するための信号である。中継チップは、第１のイネーブル信号がノンアクティブレベルに維持され第２のイネーブル信号がアクティブレベルに維持された状態で、第１のチャネルを介したデータ転送動作と第２のチャネルを介したデータ転送のためのコマンド発行動作とを並行して行うことが可能である。
第１の実施形態にかかる半導体装置が適用されるメモリシステムの構成を示す図。 第１の実施形態におけるメモリチップの構成を示す図。 第１の実施形態におけるリード処理のシーケンスを示す図。 第１の実施形態にかかる半導体装置の動作を示す波形図。 第１の実施形態にかかる半導体装置の動作を示す波形図。 第１の実施形態における中継チップの構成を示す図。 第１の実施形態における中継チップの動作を示す図。 第１の実施形態の変形例における中継チップの構成を示す図。 第１の実施形態の変形例における中継チップの動作を示す図。 第２の実施形態にかかる半導体装置の動作を示す波形図。 第３の実施形態におけるライト処理のシーケンスを示す図。 第３の実施形態にかかる半導体装置の動作を示す波形図。 第３の実施形態における中継チップの構成を示す図。 第３の実施形態における中継チップの動作を示す図。 第４の実施形態にかかる半導体装置の概略動作を示す図。 第４の実施形態にかかる半導体装置の動作を示す波形図。 第４の実施形態における中継チップの構成を示す図。 第４の実施形態にかかる半導体装置の動作を示す波形図。 第４の実施形態における中継チップの動作を示す図。 第４の実施形態の変形例における中継チップの構成を示す図。 第４の実施形態の変形例にかかる半導体装置の動作を示す波形図。 第４の実施形態の変形例における中継チップの動作を示す図。 第５の実施形態にかかる半導体装置の動作を示す波形図。 第５の実施形態における中継チップの構成を示す図。 第５の実施形態にかかる半導体装置の動作を示す波形図。 第５の実施形態における中継チップの動作を示す図。 第５の実施形態の変形例における中継チップの構成を示す図。 第５の実施形態の変形例にかかる半導体装置の動作を示す波形図。 第５の実施形態の変形例における中継チップの動作を示す図。 第６の実施形態における中継チップの構成を示す図。 第７の実施形態における中継チップの構成を示す図。 第７の実施形態にかかる半導体装置の動作を示す波形図。
以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
（第１の実施形態）
第１の実施形態にかかる半導体装置は、複数のチップが搭載されるとともに、ホストに通信路を介して接続可能である。例えば、半導体装置は、ＮＡＮＤ型フラッシュメモリ等を含む不揮発性メモリ装置であり、各チップは、例えばNAND型フラッシュメモリチップである。通信路は年々高速化されており、同時に半導体装置の大容量化のため通信路に対するチップ接続数も増加要求がある。各チップがメモリチップである場合、半導体装置では、実装密度を向上させるために、搭載されるチップ数は多くなりつつあり、チップを積層することで実装密度を向上させる。このとき、通信路と複数のチップとの間にＦＢＩ（Ｆｒｅｑｕｅｎｃｙ Ｂｏｏｓｔｉｎｇ Ｉｎｔｅｒｆａｃｅ）チップと呼ばれる中継チップを追加する。半導体装置では、通信路に接続可能に中継チップが構成され、中継チップと複数のチップとの間を複数のチャネルで接続する構成が取られる。これにより、中継チップを利用して伝送線路の負荷分散を行うことができ、チップの多数接続時にも高速動作が可能となるようにも考えられる。
しかし、この構成では、ホスト及び複数のチップ間のデータが中継チップを経由して転送される。このとき、半導体装置において、複数のチャネルのうち１つのチャネルを選択している期間に他のチャネルを介したデータ転送ができないと、データ転送における処理待ち時間が増大しやすく、ホスト及び複数のチップ間のデータ転送性能が低下する可能性がある。
そこで、本実施形態では、半導体装置において、中継チップが複数のチャネルを介して複数のチップに並行にアクセスする動作（チャネル間インタリーブ動作）を可能にすることで、中継チップを介したホスト及び複数のチップ間のデータ転送性能の向上を図る。
具体的には、ホストに接続可能である中継チップを、第１のチャネルを介して第１のチップに接続し、第２のチャネルを介して第２のチップに接続して、半導体装置を構成する。中継チップは、第１のイネーブル信号と第２のイネーブル信号とをホストから受信する。第１のイネーブル信号は、第１のチャネルを選択するための信号である。第２のイネーブル信号は、第２のチャネルを選択するための信号である。中継チップは、第１のイネーブル信号がノンアクティブレベルに維持され第２のイネーブル信号がアクティブレベルに維持された状態で、第１のチャネルを介したデータ転送動作とデータ転送のための第２のチャネルを介したコマンド発行動作とを並行して行うことが可能である。また、中継チップは、第１のイネーブル信号がアクティブレベルに維持され第２のイネーブル信号がノンアクティブレベルに維持された状態で、データ転送のための第１のチャネルを介したコマンド発行動作と第２のチャネルを介したデータ転送動作とを並行して行うことが可能である。これにより、中継チップを介したホスト及び複数のチップ間のデータ転送を効率化できる。すなわち、ホスト及び複数のチップ間のデータ転送性能を向上できる。
より具体的には、半導体装置１が適用されるメモリシステム１００は、図１に示すように構成される。図１は、半導体装置１が適用されるメモリシステム１００の構成を示す図である。
メモリシステム１００は、ホストＨＡ及び半導体装置１を含む。半導体装置１は、中継チップＩＦ及び複数のチップＭＣ０－１～ＭＣ０－４，ＭＣ１－１～ＭＣ１－４を備える。半導体装置１は、チップＭＣ０－１～ＭＣ０－４及びチップＭＣ１－１～ＭＣ１－４それぞれが積層されて実装され得る。半導体装置１では、中継チップＩＦ及び複数のチップＭＣ０－１～ＭＣ０－４，ＭＣ２－１～ＭＣ２－４の周囲が、モールド樹脂で封止されていてもよい。図１では、チャネルＣｈ０を介して中継チップＩＦに４つのチップＭＣ０－１～ＭＣ０－４が接続され、チャネルＣｈ１を介して中継チップＩＦに４つのチップＭＣ１－１～ＭＣ１－４が接続される構成が例示されている。すなわち、半導体装置１は、複数の（ここでは８）チップＭＣ０－１～ＭＣ０－４，ＭＣ１－１～ＭＣ１－４を含むマルチチップモジュールとして構成され得る。例えば、半導体装置１は、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリであり、各チップＭＣ０－１～ＭＣ０－４，ＭＣ１－１～ＭＣ１－４は、メモリチップである。
ホストＨＡは、コントローラなどのデバイスであってもよいし、コンピュータ又は携帯端末などの電子機器に備えられ半導体装置１を制御するプロセッサであってもよい。半導体装置１は、通信路を介してホストＨＡに接続可能である。通信路は、例えば、シリアルバスなどであり、ホストＨＡと半導体装置１との通信線の集まりであるチャネルとして機能するが、半導体装置１内のチャネルと区別するためにホストチャネルＨＣｈと呼ぶことにする。半導体装置１とホストＨＡとは、所定の規格に基づき構成されたホストチャネルＨＣｈを介して接続される。ホストがコンピュータ又は携帯端末等であり、各チップＭＣ０－１～ＭＣ０－４，ＭＣ１－１～ＭＣ１－４がＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、ｅＭＭＣ規格、ＰＣＩｅ規格、Ｍ－ＰＨＹ規格などである。例えば、ホストチャネルＨＣｈはｅＭＭＣインタフェースとして機能する。ホストがメモリコントローラであり、各チップＭＣ１－１～ＭＣ１－４，ＭＣ２－１～ＭＣ２－４がＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、トグルＤＤＲ規格、ＯＮＦｉ規格などである。例えば、ホストチャネルＨＣｈはトグルＤＤＲインタフェースとして機能する。
中継チップＩＦは、ホストチャネルＨＣｈと複数の（ここでは２）チャネルＣｈ０，Ｃｈ１との間に電気的に接続されている。中継チップＩＦは、ホストチャネルＨＣｈを介してホストＨＡに電気的に接続可能である。複数のチップＭＣ０－１～ＭＣ０－４，ＭＣ１－１～ＭＣ１－４は、複数のチャネルＣｈ０，Ｃｈ１を介して中継チップＩＦに接続されている。中継チップＩＦと各チップＭＣ０－１～ＭＣ０－４，ＭＣ１－１～ＭＣ１－４とは、所定の規格に基づき構成されたチャネルＣｈ０，Ｃｈ１を介して接続される。
各チップＭＣは、例えば図２に示すように構成され得る。図２は、チップＭＣの構成を示す図である。
チップＭＣは、例えばメモリチップであり、メモリセルアレイ２、周辺回路３、レジスタ４、入出力回路５及び端子群６を有する。
メモリセルアレイ２は、複数のメモリセルが２次元的に又は３次元的に配列されている。周辺回路３及びレジスタ４は、それぞれ、メモリセルアレイ２の周辺に配され、メモリセルアレイ２に接続されている。周辺回路３は、レジスタ４、入出力回路５及び端子群６の間に配され、レジスタ４、入出力回路５及び端子群６に接続されている。入出力回路５は、レジスタ４及び端子群６の間に配され、レジスタ４及び端子群６に接続されている。
周辺回路３は、中継チップＩＦからチャネルＣｈ及び端子群６を介して受けたコマンドに応じて、レジスタ４及び入出力回路５を利用して、メモリセルアレイ２の各メモリセルへのアクセス処理を制御する。周辺回路３は、中継チップＩＦからチャネルＣｈ及び端子群６を介してリードコマンドを受けた場合、メモリセルアレイ２の各メモリセルへのリード処理を行う。
例えば、メモリセルアレイ２に対するリード処理は、図３に示すようなシーケンスで行われる。図３は、リード処理のシーケンスを示す図であり、リード処理においてホストＨＡ及び半導体装置１間でやり取りされる各信号の波形を示す。
チップイネーブル信号ＣＥ￣は、アクティブレベル（Ｌレベル）でチップをイネーブルするための信号である。コマンドラッチイネーブル信号ＣＬＥは、アクティブレベル（Ｈレベル）でデータ信号ＤＱがコマンドであることを通知する信号である。アドレスラッチイネーブル信号ＡＬＥは、アクティブレベル（Ｈレベル）でデータ信号ＤＱがアドレスであることを通知する信号である。ライトイネーブル信号ＷＥ￣は、アクティブレベル（Ｌレベル）でライトアクセスをイネーブルする信号である。リードイネーブル信号ＲＥ￣／ＲＥは、アクティブレベル（Ｌレベル／Ｈレベル）でリード処理をイネーブルする信号であるとともに、リード処理における転送データの取り込みのためのタイミング用の信号である。リードイネーブル信号ＲＥ￣とリードイネーブル信号ＲＥとは、一対の差動信号を構成する。データストローブ信号ＤＱＳ／ＤＱＳ￣は、リード処理におけるホストに通知するためのタイミング用の信号である。データストローブ信号ＤＱＳとデータストローブ信号ＤＱＳ￣とは、一対の差動信号を構成する。データ信号ＤＱｘは、ホストＨＡ及び半導体装置１の間でやり取りされるデータ信号である。レディービジー信号Ｒ／Ｂ￣は、半導体装置１がアクセス可能か否かを示す信号であり、Ｈレベルでレディー状態（アクセス可能）であることを示し、Ｌレベルでビジー状態（アクセス不可能）であることを示す。
リード処理のシーケンスでは、図３（ａ）に示すように各信号が遷移する。タイミングｔ１において、チップイネーブル信号ＣＥ￣がアサートされ、コマンドラッチイネーブル信号ＣＬＥがアサートされると、ホストＨＡから半導体装置１へ、データ信号ＤＱｘとして、ページ（下位ページ／中位ページ／上位ページ）指定コマンド「０１ｈ／０２ｈ／０３ｈ」、センス動作コマンド「００ｈ」が順に伝送される。
タイミングｔ２において、コマンドラッチイネーブル信号ＣＬＥがデアサートされ、アドレスラッチイネーブル信号ＡＬＥがアサートされると、ホストＨＡから半導体装置１へ、データ信号ＤＱｘとして、カラムアドレス及びロウアドレスなどのアドレス「ＡＤＤ」が伝送される。
タイミングｔ３において、アドレスラッチイネーブル信号ＡＬＥがデアサートされ、コマンドラッチイネーブル信号ＣＬＥがアサートされると、ホストＨＡから半導体装置１へ、データ信号ＤＱｘとして、センス開始コマンド「３０ｈ」が伝送される。
これに応じて、タイミングｔ４～ｔ５の期間ｔＲにおいて、チップＭＣの周辺回路３は、選択ワード線の電位を読み出し電位に設定し、非選択ワード線の電位を非選択電位に設定する。チップＭＣの周辺回路３は、メモリセルアレイ２におけるロウアドレスで指定されたメモリセル群の指定されたページに対してセンス動作を行う。チップＭＣの周辺回路３は、センス動作で検知された１ページ分のデータをレジスタ４へ転送して格納する。期間ｔＲでは、レディービジー信号Ｒ／Ｂ￣がビジー（ローレベル）に維持される。なお、期間ｔＲの前後では、レディービジー信号Ｒ／Ｂ￣がレディー（ハイレベル）に維持される。
タイミングｔ６において、コマンドラッチイネーブル信号ＣＬＥがアサートされると、ホストＨＡから半導体装置１へ、データ信号ＤＱｘとして、転送コマンド「０５ｈ」が伝送される。
タイミングｔ７において、コマンドラッチイネーブル信号ＣＬＥがデアサートされ、アドレスラッチイネーブル信号ＡＬＥがアサートされると、ホストＨＡから半導体装置１へ、データ信号ＤＱｘとして、カラムアドレス及びロウアドレスなどのアドレス「ＡＤＤ」が伝送される。
タイミングｔ８において、アドレスラッチイネーブル信号ＡＬＥがデアサートされ、コマンドラッチイネーブル信号ＣＬＥがアサートされると、ホストＨＡから半導体装置１へ、データ信号ＤＱｘとして、出力開始コマンド「Ｅ０ｈ」が伝送される。
これに応じて、タイミングｔ９～ｔ１０の期間ｔＷＨＲ２において、中継チップＩＦは、プリフェッチ動作を行う。すなわち、チップＭＣの周辺回路３は、レジスタ４におけるカラムアドレスで指定されたデータを入出力回路５へ転送し、入出力回路５へ転送されたデータの少なくとも一部を端子群６、チャネルＣｈ、端子群２２経由で中継チップＩＦへ転送する。中継チップＩＦは、転送されたデータを所定の回路で保持（プリフェッチ）する。
タイミングｔ１１において、ホストＨＡから半導体装置１へのリードイネーブル信号ＲＥ￣／ＲＥがトグルし始める。
これに応じて、タイミングｔ１２～ｔ１３の期間において、中継チップＩＦは、リードイネーブル信号ＲＥ￣／ＲＥに応じてデータストローブ信号ＤＱＳ／ＤＱＳ￣を生成してホストＨＡへ出力するとともに、チップＭＣから転送されたデータ信号ＤＱｘをホストＨＡへ出力する。
以下では、図３（ａ）に示すリード処理のコマンドシーケンスを図３（ｂ）のように簡略化して示すことにする。すなわち、タイミングｔ１～ｔ４のコマンドを「００ｈ～３０ｈ」で表し、タイミングｔ６～ｔ９のコマンドを「０５ｈ～Ｅ０ｈ」で表し、タイミングｔ１２～ｔ１３の動作を「ＤＯＵＴ」で表すことにする。なお、コマンドに応じた動作として、タイミングｔ４～ｔ５の期間ｔＲでは、「００ｈ～３０ｈ」に応じたセンス（Ｓｅｎｓｅ）動作が行われ、タイミングｔ９～ｔ１０の期間ｔＷＨＲ２では、「０５ｈ～Ｅ０ｈ」に応じたプリフェッチ（Ｐｒｅｆｅｔｃｈ）動作が行われる。また、「０５ｈ～Ｅ０ｈ」の期間、期間ｔＷＨＲ２、「ＤＯＵＴ」の期間を含む期間をｔＴＲとする。「０５ｈ～Ｅ０ｈ」の期間では、データ転送のためのコマンドが発行される。期間ｔＷＨＲ２では、チップＭＣからチャネルＣｈ経由で中継チップＩＦへのデータ転送（プリフェッチ）動作が行われる。「ＤＯＵＴ」の期間では、チップＭＣからチャネルＣｈ、中継チップＩＦ経由でホストＨＡへのデータ転送動作が行われる。データ転送のためのコマンド発行動作とデータ転送動作とを含む処理をデータ転送処理と呼ぶことにすると、期間ｔＴＲは、データ転送処理が行われる期間である。
半導体装置１は、図４に示すように、チャネル間インタリーブ動作を行い得る。図４は、半導体装置１の動作を示す図であり、リード処理についてチャネルＣｈ０，Ｃｈ１を交互に選択しながら行われるチャネル間インタリーブ動作を例示する。図４では、簡略化のためセンス動作の図示が省略されている。
チップイネーブル信号ＣＥ￣（図４参照）は、チップをイネーブルするための信号であるが、ホストＨＡは、チャネルＣｈ０，Ｃｈ１ごとに異なるチップイネーブル信号ＣＥ０￣，ＣＥ１￣を生成してホストチャネルＨＣｈ経由で半導体装置１へ送信する。チップイネーブル信号ＣＥ０￣は、チャネルＣｈ０を選択するための信号としてホストＨＡから送信される。チップイネーブル信号ＣＥ０￣は、アクティブレベル（例えばローレベル）でチャネルＣｈ０を選択すべきことを示し、ノンアクティブレベル（例えばハイレベル）でチャネルＣｈ０を非選択にすべきことを示す。チップイネーブル信号ＣＥ１￣は、チャネルＣｈ１を選択するための信号としてホストＨＡから送信される。チップイネーブル信号ＣＥ１￣は、アクティブレベル（例えばローレベル）でチャネルＣｈ０を選択すべきことを示し、ノンアクティブレベル（例えばハイレベル）でチャネルＣｈ０を非選択にすべきことを示す。
半導体装置１は、チップイネーブル信号ＣＥ０￣，ＣＥ１￣をホストチャネルＨＣｈ経由でホストＨＡから受信すると、チップイネーブル信号ＣＥ０￣，ＣＥ１￣のレベルに応じた動作を行う。
例えば、期間ＴＰ１が開始すると、中継チップＩＦは、チップイネーブル信号ＣＥ０￣がアクティブレベルに遷移することに応じてチャネルＣｈ０を選択し、チップイネーブル信号ＣＥ１￣がノンアクティブに維持されることに応じてチャネルＣｈ１を非選択に維持する。この状態で、中継チップＩＦは、ホストチャネルＨＣｈを介して受けるコマンド「００ｈ～３０ｈ」をチャネルＣｈ０経由でデータ信号ＤＱ［Ｃｈ０］としてチップＭＣ０へ伝送する。
期間ＴＰ１が終了し期間ＴＰ２が開始すると、中継チップＩＦは、チップイネーブル信号ＣＥ０￣がノンアクティブレベルに遷移することに応じてチャネルＣｈ０を非選択にし、チップイネーブル信号ＣＥ１￣がアクティブレベルに遷移することに応じてチャネルＣｈ１を選択する。この状態で、中継チップＩＦは、ホストチャネルＨＣｈを介して受けるコマンド「００ｈ～３０ｈ」をチャネルＣｈ１経由でデータ信号ＤＱ［Ｃｈ１］としてチップＭＣ１へ伝送する。
期間ＴＰ３～ＴＰ８において、期間ＴＰ１と同様の動作及び期間ＴＰ２と同様の動作を交互に行う。
期間ＴＰ８が終了し期間ＴＰ９が開始すると、中継チップＩＦは、チップイネーブル信号ＣＥ０￣がアクティブレベルに遷移することに応じてチャネルＣｈ０を選択し、チップイネーブル信号ＣＥ１￣がノンアクティブレベルに遷移することに応じてチャネルＣｈ１を非選択にする。この状態で、中継チップＩＦは、ホストチャネルＨＣｈを介して受けるコマンド「０５ｈ～Ｅ０ｈ」をチャネルＣｈ０経由でデータ信号ＤＱ［Ｃｈ０］としてチップＭＣ０へ伝送する。
期間ＴＰ９が終了し期間ＴＰ１０が開始すると、中継チップＩＦは、チップイネーブル信号ＣＥ０￣をノンアクティブレベルに遷移することに応じてチャネルＣｈ０を非選択にし、チップイネーブル信号ＣＥ１￣をアクティブレベルに遷移することに応じてチャネルＣｈ１を選択する。この状態で、中継チップＩＦは、ホストチャネルＨＣｈを介して受けるコマンド「０５ｈ～Ｅ０ｈ」をチャネルＣｈ１経由でデータ信号ＤＱ［Ｃｈ１］としてチップＭＣ１へ伝送する。
このとき、中継チップＩＦは、非選択のチャネルＣｈ０を介してプリフェッチ動作を行う。すなわち、チップＭＣ０の周辺回路３は、レジスタ４におけるカラムアドレスで指定されたリードデータを入出力回路５へ転送し、入出力回路５へ転送されたリードデータの少なくとも一部をデータ信号ＤＱ［Ｃｈ０］として端子群６、チャネルＣｈ０経由で中継チップＩＦへ転送する。中継チップＩＦは、転送されたデータ信号ＤＱ［Ｃｈ０］を所定の回路で保持（プリフェッチ）する。
期間ＴＰ１０が終了し期間ＴＰ１１が開始すると、中継チップＩＦは、チップイネーブル信号ＣＥ０￣がアクティブレベルに遷移することに応じてチャネルＣｈ０を選択し、チップイネーブル信号ＣＥ１￣がノンアクティブレベルに遷移することに応じてチャネルＣｈ１を非選択にする。この状態で、中継チップＩＦは、中継チップＩＦを経由したホストＨＡ及びチップＭＣ０間のデータ転送動作を行う。中継チップＩＦは、期間ＴＰ１１にプリフェッチされたデータ信号ＤＱ［Ｃｈ０］をホストチャネルＨＣｈ経由でデータ信号ＤＱ［ＨＣｈ］としてホストＨＡへ伝送する。それと並行して、中継チップＩＦは、動作「ＤＯＵＴ」に応じて、チャネルＣｈ０経由でチップＭＣ０から転送されたデータ信号ＤＱ［Ｃｈ０］を保持しながら、保持されたデータ信号ＤＱをホストチャネルＨＣｈ経由でデータ信号ＤＱ［ＨＣｈ］としてホストＨＡへ伝送する。
このとき、中継チップＩＦは、非選択のチャネルＣｈ１を介してプリフェッチ動作を行う。すなわち、チップＭＣ１の周辺回路３は、レジスタ４におけるカラムアドレスで指定されたリードデータを入出力回路５へ転送し、入出力回路５へ転送されたリードデータの少なくとも一部をデータ信号ＤＱ［Ｃｈ１］として端子群６、チャネルＣｈ１経由で中継チップＩＦへ転送する。中継チップＩＦは、転送されたデータ信号ＤＱ［Ｃｈ１］を所定の回路で保持（プリフェッチ）する。
ホストＨＡへのデータ伝送が完了すると、中継チップＩＦは、ホストチャネルＨＣｈを介して受けるコマンド「００ｈ～３０ｈ」をチャネルＣｈ０経由でデータ信号ＤＱ［Ｃｈ０］としてチップＭＣ０へ伝送する。また、中継チップＩＦは、ホストチャネルＨＣｈを介して受けるコマンド「０５ｈ～Ｅ０ｈ」をチャネルＣｈ０経由でデータ信号ＤＱ［Ｃｈ０］としてチップＭＣ０へ伝送する。
期間ＴＰ１１が終了し期間ＴＰ１２が開始すると、中継チップＩＦは、チップイネーブル信号ＣＥ０￣がノンアクティブレベルに遷移することに応じてチャネルＣｈ０を非選択にし、チップイネーブル信号ＣＥ１￣がアクティブレベルに遷移することに応じてチャネルＣｈ１を選択する。この状態で、中継チップＩＦは、中継チップＩＦを経由したホストＨＡ及びチップＭＣ１間のデータ転送動作を行う。中継チップＩＦは、期間ＴＰ１１にプリフェッチされたデータ信号ＤＱ［Ｃｈ１］をホストチャネルＨＣｈ経由でデータ信号ＤＱ［ＨＣｈ］としてホストＨＡへ伝送する。それと並行して、中継チップＩＦは、動作「ＤＯＵＴ」に応じて、チャネルＣｈ１経由でチップＭＣ１から転送されたデータ信号ＤＱ［Ｃｈ１］を保持しながら、保持されたデータ信号ＤＱをホストチャネルＨＣｈ経由でデータ信号ＤＱ［ＨＣｈ］としてホストＨＡへ伝送する。
このとき、中継チップＩＦは、非選択のチャネルＣｈ０を介してプリフェッチ動作を行う。すなわち、チップＭＣ０の周辺回路３は、レジスタ４におけるカラムアドレスで指定されたリードデータを入出力回路５へ転送し、入出力回路５へ転送されたリードデータの少なくとも一部をデータ信号ＤＱ［Ｃｈ０］として端子群６、チャネルＣｈ０経由で中継チップＩＦへ転送する。中継チップＩＦは、転送されたデータ信号ＤＱ［Ｃｈ０］を所定の回路で保持（プリフェッチ）する。
ホストＨＡへのデータ伝送が完了すると、中継チップＩＦは、ホストチャネルＨＣｈを介して受けるコマンド「００ｈ～３０ｈ」をチャネルＣｈ１経由でデータ信号ＤＱ［Ｃｈ１］としてチップＭＣ１へ伝送する。また、中継チップＩＦは、ホストチャネルＨＣｈを介して受けるコマンド「０５ｈ～Ｅ０ｈ」をチャネルＣｈ１経由でデータ信号ＤＱ［Ｃｈ１］としてチップＭＣ１へ伝送する。
期間ＴＰ１３～ＴＰ１５において、期間ＴＰ１１と同様の動作及び期間ＴＰ１２と同様の動作を交互に行う。
図４に示す動作をチップごとに示すと図５のようになる。図５は、半導体装置１の動作をチップごとに示す波形図である。簡略化のため、チャネルＣｈ０に接続されたチップＭＣ０－１，ＭＣ０－２，ＭＣ０－３，ＭＣ０－４をチップ（１），（３），（５），（７）とも呼び、チャネルＣｈ１に接続されたチップＭＣ１－１，ＭＣ１－２，ＭＣ１－３，ＭＣ１－４をチップ（２），（４），（６），（８）とも呼ぶことにする。
期間ＴＰ９のコマンド「０５ｈ～Ｅ０ｈ」でチャネルＣｈ０のチップ（１）がアドレス指定される。期間ＴＰ１０のコマンド「０５ｈ～Ｅ０ｈ」でチャネルＣｈ１のチップ（２）がアドレス指定される。期間ＴＰ１１後半のコマンド「０５ｈ～Ｅ０ｈ」でチャネルＣｈ０のチップ（３）がアドレス指定される。期間ＴＰ１２後半のコマンド「０５ｈ～Ｅ０ｈ」でチャネルＣｈ１のチップ（４）がアドレス指定される。期間ＴＰ１３後半のコマンド「０５ｈ～Ｅ０ｈ」でチャネルＣｈ０のチップ（５）がアドレス指定される。期間ＴＰ１４後半のコマンド「０５ｈ～Ｅ０ｈ」でチャネルＣｈ１のチップ（６）がアドレス指定される。期間ＴＰ１５後半のコマンド「０５ｈ～Ｅ０ｈ」でチャネルＣｈ０のチップ（７）がアドレス指定される。期間ＴＰ１６後半のコマンド「０５ｈ～Ｅ０ｈ」でチャネルＣｈ１のチップ（８）がアドレス指定される。
プリフェッチ動作を行うための期間ｔＷＨＲ２について、チップの番号（Ｎ）（Ｎ＝１～８）を付してｔＷＨＲ２（Ｎ）と表すことにする。期間ｔＷＨＲ２（１）＝ＴＰ１０であり、期間ｔＷＨＲ２（２）＝ＴＰ１１であり、期間ｔＷＨＲ２（３）＝ＴＰ１２であり、期間ｔＷＨＲ２（４）＝ＴＰ１３であり、期間ｔＷＨＲ２（５）＝ＴＰ１４であり、期間ｔＷＨＲ２（６）＝ＴＰ１５であり、期間ｔＷＨＲ２（７）＝ＴＰ１６であり、期間ｔＷＨＲ２（８）＝ＴＰ１７である。
図５に示すように、期間ｔＷＨＲ２（１）～ｔＷＨＲ２（８）は、排他的に、順次に開始・終了される。期間ｔＷＨＲ２（１）～ｔＷＨＲ２（８）は、チャネルＣｈ０とチャネルＣｈ１とについて、交互に開始・終了される。期間ｔＷＨＲ２（１）～ｔＷＨＲ２（８）では、非選択チャネルＣｈを介してプリフェッチ動作が行われるとともに、選択チャネルＣｈを介してコマンド発行等が行われる。これにより、期間ｔＷＨＲ２（１）～ｔＷＨＲ２（８）を隠蔽できる。
データ転送処理が行われる期間ｔＴＲについて、チップの番号（Ｎ）（Ｎ＝１～８）を付してｔＴＲ（Ｎ）と表すことにする。期間ｔＴＲ（１）＝ＴＰ９～ＴＰ１１前半であり、期間ｔＴＲ（２）＝ＴＰ１０～ＴＰ１２前半であり、期間ｔＴＲ（３）＝ＴＰ１１後半～ＴＰ１３前半であり、期間ｔＴＲ（４）＝ＴＰ１２後半～ＴＰ１４前半であり、期間ｔＴＲ（５）＝ＴＰ１３後半～ＴＰ１５前半であり、期間ｔＴＲ（６）＝ＴＰ１４後半～ＴＰ１６前半であり、期間ｔＴＲ（７）＝ＴＰ１５後半～ＴＰ１７前半であり、期間ｔＴＲ（８）＝ＴＰ１６後半～ＴＰ１８前半である。
図５に示すように、期間ｔＴＲ（１）～ｔＴＲ（８）は、パイプライン的に、順次に開始され、部分的に並行して進行し、順次に終了する。期間ｔＴＲ（１）～ｔＴＲ（８）は、チャネルＣｈ０とチャネルＣｈ１とについて、交互に開始され、交互に終了する。これにより、期間ｔＷＨＲ２（１）～ｔＷＨＲ２（８）を隠蔽しながら複数のチップ（１）～（８）のデータ転送処理を効率的に行うことができる。
なお、期間ＴＰ１のコマンド「００ｈ～３０ｈ」でチャネルＣｈ０のチップ（１）がアドレス指定される。期間ＴＰ２のコマンド「００ｈ～３０ｈ」でチャネルＣｈ１のチップ（２）がアドレス指定される。期間ＴＰ３のコマンド「００ｈ～３０ｈ」でチャネルＣｈ０のチップ（３）がアドレス指定される。期間ＴＰ４のコマンド「００ｈ～３０ｈ」でチャネルＣｈ１のチップ（４）がアドレス指定される。期間ＴＰ５のコマンド「００ｈ～３０ｈ」でチャネルＣｈ０のチップ（５）がアドレス指定される。期間ＴＰ６のコマンド「００ｈ～３０ｈ」でチャネルＣｈ１のチップ（６）がアドレス指定される。期間ＴＰ７のコマンド「００ｈ～３０ｈ」でチャネルＣｈ０のチップ（７）がアドレス指定される。期間ＴＰ８のコマンド「００ｈ～３０ｈ」でチャネルＣｈ１のチップ（８）がアドレス指定される。
センス動作を行うための期間ｔＲについて、チップの番号（Ｎ）（Ｎ＝１～８）を付してｔＲ（Ｎ）と表すことにすると、期間ｔＲ（１）～ｔＲ（８）は、パイプライン的に、順次に開始され、互いに並行して進行し、順次に終了する。期間ｔＲ（１）～ｔＲ（８）は、チャネルＣｈ０とチャネルＣｈ１とについて、交互に開始され、交互に終了する。これにより、複数のチップ（１）～（８）のセンス動作を、チャネルＣｈ０及びチャネルＣｈ１間で互いに並行して行うことができる。
次に、リード処理におけるチャネル間インタリーブ動作を行うための中継チップＩＦの構成について図６を用いて説明する。図６は、中継チップＩＦの構成を示す図である。
中継チップＩＦは、切り替え回路１１、切り替え回路１２、ＦＩＦＯ回路（第１の転送回路）１３、ＦＩＦＯ回路（第２の転送回路）１４、発振器１５、制御回路１６、セレクタ１７、セレクタ１８、端子群２１、及び端子群２２を有する。
端子群２１は、ホストチャネルＨＣｈを介してホストＨＡに接続可能である。ホストチャネルＨＣｈは、データ信号線ＤＱ＜７：０＞、ストローブ信号線ＤＱＳ，ＤＱＳ￣、リードイーブル信号線ＲＥ，ＲＥ￣、チップイネーブル信号線ＣＥ０￣，ＣＥ１￣を含む。これに対応して、端子群２１は、データ信号ＤＱ＜７：０＞用の端子群２１ａ、ストローブ信号ＤＱＳ，ＤＱＳ￣用の端子群２１ｂ、リードイーブル信号ＲＥ，ＲＥ￣用の端子群２１ｃ、チップイネーブル信号ＣＥ０￣用の端子２１ｄ、チップイネーブル信号ＣＥ１￣用の端子２１ｅを含む。
端子群２２は、チャネルＣｈ０を介してチップＭＣ０に接続可能であり、チャネルＣｈ１を介してチップＭＣ１に接続可能である。チャネルＣｈ０は、データ信号線ＤＱ０＜７：０＞、ストローブ信号線ＤＱＳ０，ＤＱＳ０￣、リードイーブル信号線ＲＥ０，ＲＥ０￣、チップイネーブル信号線ＣＥ０￣を含む。これに対応して、端子群２２は、データ信号ＤＱ０＜７：０＞用の端子群２２ａ、ストローブ信号ＤＱＳ０，ＤＱＳ０￣用の端子群２２ｂ、リードイーブル信号ＲＥ０，ＲＥ０￣用の端子群２２ｃ、チップイネーブル信号ＣＥ０￣用の端子２２ｄを含む。チャネルＣｈ１は、データ信号線ＤＱ１＜７：０＞、ストローブ信号線ＤＱＳ１，ＤＱＳ１￣、リードイーブル信号線ＲＥ１，ＲＥ１￣、チップイネーブル信号線ＣＥ１￣を含む。これに対応して、端子群２２は、データ信号ＤＱ１＜７：０＞用の端子群２２ｅ、ストローブ信号ＤＱＳ１，ＤＱＳ１￣用の端子群２２ｆ、リードイーブル信号ＲＥ１，ＲＥ１￣用の端子群２２ｇ、チップイネーブル信号ＣＥ１￣用の端子２２ｈを含む。
ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）回路１３は、端子群２１ａ，２１ｂ，２１ｃと端子群２２ａ，２２ｂとの間に配され、切り替え回路１１及び切り替え回路１２と端子群２２ａ，２２ｂとの間に電気的に接続される。ＦＩＦＯ回路１３は、データノード１３ａが切り替え回路１１を介して端子群２１ａに接続可能であり、クロックノード１３ｂが切り替え回路１２を介して端子群２１ｃに接続可能であり、データノード１３ｃが端子群２２ａに接続され、クロックノード１３ｄが端子群２２ｂに接続されている。
ＦＩＦＯ回路１３は、双方向回路であり、複数段のキューを有する。ＦＩＦＯ回路１３は、クロックノード１３ｄで受けるリードイーブル信号ＲＥ，ＲＥ￣がノンアクティブレベルに維持されることに応じて、複数段のキューに対して、データノード１３ａ，１３ｃ間をバイパス接続させる。ＦＩＦＯ回路１３は、データノード１３ａでデータ信号ＤＱを受けると、データ信号ＤＱをバイパス接続経由でデータノード１３ｃから端子群２２ａへ転送する。あるいは、ＦＩＦＯ回路１３は、データノード１３ｃでデータ信号ＤＱを受けると、データ信号ＤＱをバイパス接続経由でデータノード１３ａから端子群２１ａ側へ転送する。リード処理において、ＦＩＦＯ回路１３は、クロックノード１３ｂで受けるリードイーブル信号ＲＥ，ＲＥ￣がトグルされることに応じて、バイパス接続を解除し、各キューのデータ信号ＤＱを１段シフトさせるとともにデータノード１３ｃで受けたデータ信号ＤＱを先頭のキューにエンキューし、最後段のキューからデキューされたデータ信号ＤＱをデータノード１３ａから端子群２１ａ側へ転送する。
ＦＩＦＯ回路１４は、端子群２１ａ，２１ｂ，２１ｃと端子群２２ｅ，２２ｆとの間に配され、切り替え回路１１及び切り替え回路１２と端子群２２ｅ，２２ｆとの間に電気的に接続される。ＦＩＦＯ回路１４は、データノード１４ａが切り替え回路１１を介して端子群２１ａに接続可能であり、クロックノード１４ｂが切り替え回路１２を介して端子群２１ｃに接続可能であり、データノード１４ｃが端子群２２ｅに接続され、クロックノード１４ｄが端子群２２ｆに接続されている。
ＦＩＦＯ回路１４は、双方向回路であり、複数段のキューを有する。ＦＩＦＯ回路１４は、クロックノード１４ｄで受けるリードイーブル信号ＲＥ，ＲＥ￣がノンアクティブレベルに維持されることに応じて、複数段のキューに対して、データノード１４ａ，１４ｃ間をバイパス接続させる。ＦＩＦＯ回路１４は、データノード１４ａでデータ信号ＤＱを受けると、データ信号ＤＱをバイパス接続経由でデータノード１４ｃから端子群２２ｅへ転送する。あるいは、ＦＩＦＯ回路１４は、データノード１４ｃでデータ信号ＤＱを受けると、データ信号ＤＱをバイパス接続経由でデータノード１４ａから端子群２１ａ側へ転送する。リード処理において、ＦＩＦＯ回路１４は、クロックノード１４ｂで受けるリードイーブル信号ＲＥ，ＲＥ￣がトグルされることに応じて、バイパス接続を解除し、各キューのデータ信号ＤＱを１段シフトさせるとともにデータノード１４ｃで受けたデータ信号ＤＱを先頭のキューにエンキューし、最後段のキューからデキューされたデータ信号ＤＱをデータノード１４ａから端子群２１ａ側へ転送する。
切り替え回路１１は、チップイネーブル信号ＣＥ０￣及びチップイネーブル信号ＣＥ１￣に応じて、第１の接続状態と第２の接続状態とを切り替える。第１の接続状態は、端子群２１ａとＦＩＦＯ回路１３のデータノード１３ａとが接続された状態である。第２の接続状態は、端子群２１ａとＦＩＦＯ回路１４のデータノード１４ａとが接続された状態である。切り替え回路１１は、チップイネーブル信号ＣＥ０￣がアクティブレベルでありチップイネーブル信号ＣＥ１￣がノンアクティブレベルであることに応じて第１の接続状態に切り替え、チップイネーブル信号ＣＥ０￣がノンアクティブレベルでありチップイネーブル信号ＣＥ１￣がアクティブレベルであることに応じて第２の接続状態に切り替える。
切り替え回路１２は、チップイネーブル信号ＣＥ０￣及びチップイネーブル信号ＣＥ１￣に応じて、第３の接続状態と第４の接続状態とを切り替える。第３の接続状態は、端子群２１ｃとＦＩＦＯ回路１３のクロックノード１３ｂとが接続された状態である。第４の接続状態は、端子群２１ｃとＦＩＦＯ回路１４のクロックノード１４ｂとが接続された状態である。切り替え回路１２は、チップイネーブル信号ＣＥ０￣がアクティブレベルでありチップイネーブル信号ＣＥ１￣がノンアクティブレベルであることに応じて第３の接続状態に切り替え、チップイネーブル信号ＣＥ０￣がノンアクティブレベルでありチップイネーブル信号ＣＥ１￣がアクティブレベルであることに応じて第４の接続状態に切り替える。
発振器１５は、出力ノード１５ａが制御回路１６に電気的に接続されている。制御回路１６は、入力ノード１６ａが発振器１５に接続され、出力ノード群１６ｂが端子群２２ｃに接続され、出力ノード１６ｃがセレクタ１７に接続され、出力ノード群１６ｄが端子群２２ｇに接続され、出力ノード１６ｅがセレクタ１８に接続される。セレクタ１７は、入力ノード１７ａが端子２１ｄに接続され、入力ノード１７ｂが制御回路１６に接続され、出力ノード１７ｃが端子２２ｄに接続される。セレクタ１８は、入力ノード１８ａが端子２１ｅに接続され、入力ノード１８ｂが制御回路１６に接続され、出力ノード１８ｃが端子２２ｈに接続される。
制御回路１６は、チップイネーブル信号ＣＥ０￣がアクティブレベルでありチップイネーブル信号ＣＥ１￣がノンアクティブレベルであることに応じて、トグルするリードイネーブル信号ＲＥ０，ＲＥ０￣を生成してチップＭＣ０へ供給し、トグルするリードイネーブル信号ＲＥ１，ＲＥ１￣及びアクティブレベルのチップイネーブル信号ＣＥ１￣を生成してチップＭＣ１へ供給する。制御回路１６は、チップイネーブル信号ＣＥ０￣がノンアクティブレベルでありチップイネーブル信号ＣＥ１￣がアクティブレベルであることに応じて、トグルするリードイネーブル信号ＲＥ０，ＲＥ０￣及びアクティブレベルのチップイネーブル信号ＣＥ０￣を生成してチップＭＣ０へ供給し、トグルするリードイネーブル信号ＲＥ１，ＲＥ１￣を生成してチップＭＣ１へ供給する。
これにより、中継チップＩＦは、非選択のチャネルＣｈに接続されたチップＭＣにアクティブレベルのチップイネーブル信号を供給することができる。また、中継チップＩＦは、ホストＨＡから受けるチップイネーブル信号ＲＥ，ＲＥ￣に代えて、制御回路１６で生成したリードイネーブル信号ＲＥ０，ＲＥ０￣，ＲＥ１，ＲＥ１￣をチップＭＣ０，ＭＣ１へ供給することができる。すなわち、中継チップＩＦは、チャネルＣｈ経由でチップＭＣへ供給するリードイネーブル信号をホストＨＡのリードイネーブル信号ＲＥ，ＲＥ￣から制御回路１６のリードイネーブル信号ＲＥ０，ＲＥ０￣，ＲＥ１，ＲＥ１￣に載せ替えることができる。
例えば、中継チップＩＦは、図７に示すように動作し得る。図７は、中継チップＩＦの動作を示す図である。図７（ａ）～図７（ｄ）では、図４に示す期間ＴＰ１１～ＴＰ１２における中継チップＩＦの動作について例示する。
期間ＴＰ１１になると、チップイネーブル信号ＣＥ０￣がアクティブレベルに遷移しチップイネーブル信号ＣＥ１￣がノンアクティブレベルに遷移することに応じて、図７（ｃ）に示すように、切り替え回路１１が第１の接続状態に切り替え、切り替え回路１２が第３の接続状態に切り替える。
リードイネーブル信号ＲＥ，ＲＥ￣は、トグルされる。中継チップＩＦは、リードイネーブル信号ＲＥ，ＲＥ￣をデータストローブ信号ＤＱＳ／ＤＱＳ￣としてホストＨＡへ送信する。セレクタ１７は、入力ノード１７ａを選択し、端子群２１で受けたチップイネーブル信号ＣＥ０￣をチャネルＣｈ０経由でチップＭＣ０へ転送する。ＦＩＦＯ回路１３は、トグルされたリードイネーブル信号ＲＥ，ＲＥ￣に応じて、プリフェッチされたリードデータの一部をホストＨＡへ送信する。また、制御回路１６は、発振器１５からの発振信号を用いて、トグルさせたリードイーブル信号ＲＥ０，ＲＥ０￣を生成しチャネルＣｈ０経由でチップＭＣ０へ供給する。チップＭＣ０は、リードデータの残りの部分及びデータストローブ信号ＤＱＳ０，ＤＱＳ０￣をチャネルＣｈ０経由でＦＩＦＯ回路１３へ転送する。ＦＩＦＯ回路１３は、データストローブ信号ＤＱＳ０，ＤＱＳ０￣に応じて、転送されたリードデータを保持し、トグルされたリードイネーブル信号ＲＥ，ＲＥ￣に応じて、保持されたリードデータをホストＨＡへ送信する。
それと並行して、制御回路１６は、発振信号を用いてトグルさせたリードイーブル信号ＲＥ１，ＲＥ１￣を生成するとともに、アクティブレベルのチップイネーブル信号ＣＥ１￣を生成する。制御回路１６は、リードイーブル信号ＲＥ１，ＲＥ１￣をチャネルＣｈ１経由でチップＭＣ１へ転送する。セレクタ１８は、入力ノード１８ｂを選択し、制御回路１６で生成されたチップイネーブル信号ＣＥ１￣をチャネルＣｈ１経由でチップＭＣ１へ転送する。これに応じて、チップＭＣ１は、リードデータの少なくとも一部及びデータストローブ信号ＤＱＳ１，ＤＱＳ１￣をチャネルＣｈ１経由でＦＩＦＯ回路１４へ転送する。ＦＩＦＯ回路１４は、データストローブ信号ＤＱＳ１，ＤＱＳ１￣に応じて、チャネルＣｈ１経由で転送されたリードデータを保持（プリフェッチ）する。
期間ＴＰ１１の後半では、図７（ｂ）に示すように、リードイネーブル信号ＲＥ，ＲＥ￣は、トグルを終了し、ノンアクティブレベルに維持される。セレクタ１７は、入力ノード１７ａを選択し、端子群２１で受けたチップイネーブル信号ＣＥ０￣をチャネルＣｈ０経由でチップＭＣ０へ転送する。これに応じて、ＦＩＦＯ回路１３は、「００ｈ～３０ｈ」、「０５ｈ～Ｅ０ｈ」を、順次に、データ信号ＤＱとしてチャネルＣｈ０経由でチップＭＣ０へ転送する。
このとき、ＦＩＦＯ回路１４は、チャネルＣｈ１経由で転送されたリードデータのプリフェッチを完了している。
期間ＴＰ１２になると、図７（ｃ）に示すように、チップイネーブル信号ＣＥ０￣がノンアクティブレベルに遷移しチップイネーブル信号ＣＥ１￣がアクティブレベルに遷移することに応じて、切り替え回路１１が第２の接続状態に切り替え、切り替え回路１２が第４の接続状態に切り替える。
リードイネーブル信号ＲＥ，ＲＥ￣は、トグルされる。中継チップＩＦは、リードイネーブル信号ＲＥ，ＲＥ￣をデータストローブ信号ＤＱＳ／ＤＱＳ￣としてホストＨＡへ送信する。セレクタ１８は、入力ノード１８ａを選択し、端子群２１で受けたチップイネーブル信号ＣＥ１￣をチャネルＣｈ１経由でチップＭＣ１へ転送する。ＦＩＦＯ回路１４は、トグルされたリードイネーブル信号ＲＥ，ＲＥ￣に応じて、プリフェッチされたリードデータの一部をホストＨＡへ送信する。また、制御回路１６は、発振器１５からの発振信号を用いて、トグルさせたリードイーブル信号ＲＥ１，ＲＥ１￣を生成しチャネルＣｈ１経由でチップＭＣ１へ供給する。チップＭＣ１は、リードデータの残りの部分及びデータストローブ信号ＤＱＳ１，ＤＱＳ１￣をチャネルＣｈ１経由でＦＩＦＯ回路１４へ転送する。ＦＩＦＯ回路１４は、データストローブ信号ＤＱＳ１，ＤＱＳ１￣に応じて、転送されたリードデータを保持し、トグルされたリードイネーブル信号ＲＥ，ＲＥ￣に応じて、保持されたリードデータをホストＨＡへ送信する。
それと並行して、制御回路１６は、発振信号を用いてトグルさせたリードイーブル信号ＲＥ０，ＲＥ０￣を生成するとともに、アクティブレベルのチップイネーブル信号ＣＥ０￣を生成する。制御回路１６は、リードイーブル信号ＲＥ０，ＲＥ０￣をチャネルＣｈ０経由でチップＭＣ０へ転送する。セレクタ１７は、入力ノード１７ｂを選択し、制御回路１６で生成されたチップイネーブル信号ＣＥ０￣をチャネルＣｈ０経由でチップＭＣ０へ転送する。これに応じて、チップＭＣ０は、リードデータの少なくとも一部及びデータストローブ信号ＤＱＳ０，ＤＱＳ０￣をチャネルＣｈ０経由でＦＩＦＯ回路１３へ転送する。ＦＩＦＯ回路１３は、データストローブ信号ＤＱＳ０，ＤＱＳ０￣に応じて、転送されたリードデータを保持（プリフェッチ）する。
期間ＴＰ１２の後半では、図７（ｄ）に示すように、リードイネーブル信号ＲＥ，ＲＥ￣は、トグルを終了し、ノンアクティブレベルに維持される。セレクタ１８は、入力ノード１８ａを選択し、端子群２１で受けたチップイネーブル信号ＣＥ１￣をチャネルＣｈ１経由でチップＭＣ１へ転送する。これに応じて、ＦＩＦＯ回路１４は、「００ｈ～３０ｈ」、「０５ｈ～Ｅ０ｈ」を、順次に、データ信号ＤＱとしてチャネルＣｈ１経由でチップＭＣ１へ転送する。
以上のように、第１の実施形態では、半導体装置１において、中継チップＩＦが複数のチャネルＣｈ０，Ｃｈ１を介して複数のチップＭＣ０，ＭＣ１に並行にアクセスする動作（すなわち、チャネル間インタリーブ動作）を可能にする。これにより、例えば、リード処理において、プリフェッチ動作するための期間ｔＷＨＲ２を隠蔽しながら中継チップＩＦを介したホストＨＡ及び複数のチップＭＣ０，ＭＣ１間のデータ転送を実現できる。この結果、中継チップＩＦを介したホストＨＡ及び複数のチップＭＣ０，ＭＣ１間のデータ転送性能を容易に向上できる。
なお、リード処理におけるチャネル間インタリーブ動作を行うための中継チップＩＦの構成は、図８に示すように、ホストＨＡのリードイネーブル信号ＲＥ，ＲＥ￣を通過させる構成であってもよい。図８は、第１の実施形態に変形例における中継チップＩＦの構成を示す図である。図８に示す中継チップＩＦは、セレクタ１９、セレクタ２０が追加され、切り替え回路１２からＦＩＦＯ回路１３，１４へ延びたラインが分岐してセレクタ１９、セレクタ２０に延びている点で図６に示す中継チップＩＦと異なる。セレクタ１９は、入力ノード１９ａが切り替え回路１２に接続され、入力ノード１９ｂが制御回路１６に接続され、出力ノード１９ｃが端子２２ｃに接続される。セレクタ２０は、入力ノード２０ａが切り替え回路１２に接続され、入力ノード２０ｂが制御回路１６に接続され、出力ノード２０ｃが端子２２ｇに接続される。
中継チップＩＦは、切り替え回路１２が第３の接続状態に切り替えセレクタ１９が入力ノード１９ａを選択している場合、ホストＨＡからのリードイネーブル信号ＲＥ，ＲＥ￣を通過させ、リードイネーブル信号ＲＥ０，ＲＥ０￣としてチャネルＣｈ０経由でチップＭＣ０へ供給する。中継チップＩＦは、切り替え回路１２が第４の接続状態に切り替えセレクタ２０が入力ノード２０ａを選択している場合、ホストＨＡからのリードイネーブル信号ＲＥ，ＲＥ￣を通過させ、リードイネーブル信号ＲＥ１，ＲＥ１￣としてチャネルＣｈ１経由でチップＭＣ１へ供給する。
また、図８に示す中継チップＩＦの動作は、図９に示すように、次の点で図６に示す中継チップＩＦと異なる。図９（ａ）～図９（ｄ）では、図４に示す期間ＴＰ１１～ＴＰ１２における中継チップＩＦの動作について例示するが、図７（ａ）～図７（ｄ）と同様の部分については説明を省略する。
図９（ａ）に示すように、リードイネーブル信号ＲＥ，ＲＥ￣がトグルされると、中継チップＩＦがトグルされたリードイネーブル信号ＲＥ，ＲＥ￣をデータストローブ信号ＤＱＳ／ＤＱＳ￣としてホストＨＡへ送信するとともに切り替え回路１２経由でＦＩＦＯ回路１３へ転送する点は、図６に示す中継チップＩＦと同様である。中継チップＩＦは、トグルされたリードイネーブル信号ＲＥ，ＲＥ￣を切り替え回路１２経由でセレクタ１９へ供給する。セレクタ１９は、入力ノード１９ａを選択し、トグルされたリードイネーブル信号ＲＥ，ＲＥ￣をリードイネーブル信号ＲＥ０，ＲＥ０￣としてチャネルＣｈ０経由でチップＭＣ０へ転送する。
このとき、セレクタ２０は、入力ノード２０ｂを選択し、トグルされたリードイネーブル信号ＲＥ１，ＲＥ１￣を制御回路１６から受けてチャネルＣｈ１経由でチップＭＣ１へ転送する。これに応じて、チップＭＣ１がリードデータの少なくとも一部をチャネルＣｈ１経由でＦＩＦＯ回路１４へ転送し、ＦＩＦＯ回路１４がチャネルＣｈ１経由で転送されたリードデータを保持（プリフェッチ）する点は、図６に示す中継チップＩＦと同様である。
その後、図９（ｂ）に示すように、リードイネーブル信号ＲＥ，ＲＥ￣は、トグルを終了し、ノンアクティブレベルに維持される。このとき、セレクタ２０は、入力ノード２０ｂを選択しており、トグルされたリードイネーブル信号ＲＥ１，ＲＥ１￣を制御回路１６から受けてチャネルＣｈ１経由でチップＭＣ１へ転送している。
図９（ｃ）に示すように、リードイネーブル信号ＲＥ，ＲＥ￣がトグルされると、中継チップＩＦがトグルされたリードイネーブル信号ＲＥ，ＲＥ￣をデータストローブ信号ＤＱＳ／ＤＱＳ￣としてホストＨＡへ送信するとともに切り替え回路１２経由でＦＩＦＯ回路１４へ転送する点は、図６に示す中継チップＩＦと同様である。中継チップＩＦは、トグルされたリードイネーブル信号ＲＥ，ＲＥ￣を切り替え回路１２経由でセレクタ２０へ供給する。セレクタ２０は、入力ノード２０ａを選択し、トグルされたリードイネーブル信号ＲＥ，ＲＥ￣をリードイネーブル信号ＲＥ１，ＲＥ１￣としてチャネルＣｈ１経由でチップＭＣ１へ転送する。
このとき、セレクタ１９は、入力ノード１９ｂを選択し、トグルされたリードイネーブル信号ＲＥ０，ＲＥ０￣を制御回路１６から受けてチャネルＣｈ０経由でチップＭＣ０へ転送する。これに応じて、チップＭＣ０がリードデータの少なくとも一部をチャネルＣｈ０経由でＦＩＦＯ回路１３へ転送し、ＦＩＦＯ回路１３がチャネルＣｈ０経由で転送されたリードデータを保持（プリフェッチ）する点は、図６に示す中継チップＩＦと同様である。
その後、図９（ｄ）に示すように、リードイネーブル信号ＲＥ，ＲＥ￣は、トグルを終了し、ノンアクティブレベルに維持される。このとき、セレクタ１９は、入力ノード１９ｂを選択しており、トグルされたリードイネーブル信号ＲＥ０，ＲＥ０￣を制御回路１６から受けてチャネルＣｈ０経由でチップＭＣ０へ転送している。
このように、図８に示す中継チップＩＦによっても、リード処理におけるチャネル間インタリーブ動作を行うことができる。
（第２の実施形態）
次に、第２の実施形態にかかる半導体装置１について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
第１の実施形態では、チャネル間インタリーブ動作の機能によるリード処理の期間ｔＷＨＲ２を隠蔽する動作を例示しているが、第２の実施形態では、チャネル間インタリーブ動作の機能によるリード処理のデータ転送を高速化する動作を例示する。
例えば、ホストチャネルＨＣｈの限界速度が各チャネルＣｈ０，Ｃｈ１の限界速度の２倍である場合、半導体装置１は、図１０に示す動作により、半導体装置１内のデータ転送を倍速化することが可能である。図１０は、第２の実施形態にかかる半導体装置１の動作を示す波形図であり、図４、図５に示す期間ＴＰ９～ＴＰ１４に対応する期間の動作を例示する。
図１０では、動作「ＤＯＵＴ」の終了タイミングがチャネルＣｈとホストチャネルＨＣｈとでほぼ揃うような工夫を行う。ホストチャネルＨＣｈの限界速度がチャネルＣｈの限界速度の２倍であることを考慮し、中継チップＩＦでプリフェッチされるデータ量がホストＨＡへ転送すべきデータ量の半分となっている。図１０では、ホストＨＡへ転送すべきデータ量が１６ｋＢであり、中継チップＩＦでプリフェッチされるデータ量が８ｋＢである場合が例示されている。
図１０に示す期間ＴＰ２８～ＴＰ３４の動作は、図５に示す期間ＴＰ８～ＴＰ１４の動作に対応する。ただし、期間ＴＰ３１の動作は、チップイネーブル信号ＣＥ０￣がノンアクティブレベルからアクティブレベルへ遷移するタイミングが期間ＴＰ３１の開始より遅れたタイミングｔ２１となっている点で、図５に示す期間ＴＰ１１の動作と異なる。なお、図１０では、簡略化のため、コマンド「００ｈ～３０ｈ」の図示が省略されている。
期間ＴＰ２８が終了し期間ＴＰ２９が開始すると、中継チップＩＦは、チップイネーブル信号ＣＥ０￣がアクティブレベルに遷移することに応じてチャネルＣｈ０を選択し、チップイネーブル信号ＣＥ１￣がノンアクティブレベルに遷移することに応じてチャネルＣｈ１を非選択にする。この状態で、中継チップＩＦは、ホストチャネルＨＣｈを介して受けるコマンド「０５ｈ～Ｅ０ｈ」をチャネルＣｈ０経由でデータ信号ＤＱ［Ｃｈ０］としてチップ（１）へ伝送する。
タイミングｔ２０になると、期間ＴＰ２９が終了し期間ＴＰ３０が開始する。中継チップＩＦは、チップイネーブル信号ＣＥ０￣がノンアクティブレベルに遷移することに応じてチャネルＣｈ０を非選択にし、チップイネーブル信号ＣＥ１￣がアクティブレベルに遷移することに応じてチャネルＣｈ１を選択する。この状態で、中継チップＩＦは、ホストチャネルＨＣｈを介して受けるコマンド「０５ｈ～Ｅ０ｈ」をチャネルＣｈ１経由でデータ信号ＤＱ［Ｃｈ１］としてチップ（２）へ伝送する。
このとき、中継チップＩＦは、チップ（１）について、非選択のチャネルＣｈ０を介してプリフェッチ動作を開始する。すなわち、チップ（１）は、リードデータの少なくとも一部をデータ信号ＤＱ［Ｃｈ０］としてチャネルＣｈ０経由で中継チップＩＦへ転送する。中継チップＩＦは、転送されたデータ信号ＤＱ［Ｃｈ０］をＦＩＦＯ回路１３で保持（プリフェッチ）し始める。
期間ＴＰ３０が終了し期間ＴＰ３１が開始すると、チップ（１）についてプリフェッチ動作が継続中であることに応じて、チップイネーブル信号ＣＥ０￣がノンアクティブレベルに維持される。これに応じて、中継チップＩＦは、チャネルＣｈ０を非選択に維持する。それとともに、中継チップＩＦは、チップイネーブル信号ＣＥ１￣がノンアクティブレベルに遷移することに応じて、チャネルＣｈ１を非選択にする。
このとき、中継チップＩＦは、チップ（２）について、非選択のチャネルＣｈ１を介してプリフェッチ動作を開始する。すなわち、チップ（２）は、リードデータの少なくとも一部をデータ信号ＤＱ［Ｃｈ１］としてチャネルＣｈ１経由で中継チップＩＦへ転送する。中継チップＩＦは、転送されたデータ信号ＤＱ［Ｃｈ１］をＦＩＦＯ回路１４で保持（プリフェッチ）し始める。
タイミングｔ２１になると、チップ（１）についてのプリフェッチ動作が完了する。中継チップＩＦは、チップイネーブル信号ＣＥ１￣がノンアクティブレベルに維持されることに応じてチャネルＣｈ１を非選択に維持し、チップイネーブル信号ＣＥ０￣がアクティブレベルに遷移することに応じてチャネルＣｈ０を選択する。中継チップＩＦは、プリフェッチされたチップ（１）のデータ信号ＤＱをホストチャネルＨＣｈ経由でデータ信号ＤＱ［ＨＣｈ］としてホストＨＡへ伝送する。それと並行して、中継チップＩＦは、動作「ＤＯＵＴ」に応じて、チャネルＣｈ０経由でチップ（１）から転送されたデータ信号ＤＱをＦＩＦＯ回路１３で保持しながら複数段のキューの間で内部的にシフトさせる。このとき、中継チップＩＦは、チップ（２）についてのプリフェッチ動作を継続している。
タイミングｔ２２になると、プリフェッチされたチップ（１）のデータ信号ＤＱのホストＨＡへの転送が完了する。中継チップＩＦは、タイミングｔ２１から転送され始めたチップ（１）のデータ信号ＤＱを、ホストチャネルＨＣｈ経由でデータ信号ＤＱ［ＨＣｈ］としてホストＨＡへ伝送し始める。このとき、中継チップＩＦは、チップ（２）についてのプリフェッチ動作を完了している。
タイミングｔ２３になると、チップ（１）からチャネルＣｈ０を介した中継チップＩＦへのデータ信号ＤＱの転送が完了する。中継チップＩＦは、チャネルＣｈ０経由でチップ（１）から転送されたデータ信号ＤＱをＦＩＦＯ回路１３で保持しながら複数段のキューの間で内部的にシフトさせ、その後、チップ（１）のデータ信号ＤＱのホストＨＡへの伝送を完了する。データ信号ＤＱのＦＩＦＯ回路１３における内部的なシフト動作の期間が無視できる場合、チップ（１）のデータ信号ＤＱの中継チップＩＦへの転送完了のタイミングとホストＨＡへの伝送完了のタイミングとをほぼ同時にすることができる。
ここで、チップ（１）のデータ信号ＤＱについて、中継チップＩＦは、転送すべきデータ量の半分をチャネルＣｈ０の非選択期間（例えば、タイミングｔ２０～ｔ２１の期間）にプリフェッチしておき、チャネルＣｈ０の選択期間（例えば、タイミングｔ２１～ｔ２３の期間）のホストＨＡへのデータ転送に用いる。これにより、チャネルＣｈ０を介したデータ転送量が８ｋＢであるタイミングｔ２１～ｔ２３の期間におけるホストＨＡへのデータ転送量をその２倍の１６ｋＢにすることができる。すなわち、リード処理において、実質的に、半導体装置１内のチャネルＣｈ０を介したデータ転送を、チャネルＣｈ０の速度限界を超越して倍速化することができる。
チップ（２）のデータ信号ＤＱについて、中継チップＩＦは、転送すべきデータ量の半分をチャネルＣｈ１の非選択期間（例えば、期間ＴＰ３１の前半）にプリフェッチしておき、チャネルＣｈ１の選択期間（例えば、タイミングｔ２４～ｔ２５の期間）のホストＨＡへのデータ転送に用いる。これにより、チャネルＣｈ１を介したデータ転送量が８ｋＢであるタイミングｔ２４～ｔ２５の期間におけるホストＨＡへのデータ転送量をその２倍の１６ｋＢにすることができる。すなわち、リード処理において、実質的に、半導体装置１内のチャネルＣｈ１を介したデータ転送を、チャネルＣｈ１の速度限界を超越して倍速化することができる。
チップ（３）以降のデータ信号ＤＱについても、チップ（１）又は（２）のデータ信号ＤＱについてと同様である。
以上のように、第２の実施形態では、半導体装置１において、チャネル間インタリーブ動作の機能により、リード処理における半導体装置１内のチャネルＣｈを介したデータ転送を、チャネルＣｈの速度限界を超越して高速化することができる。
（第３の実施形態）
次に、第３の実施形態にかかる半導体装置１について説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
第１の実施形態では、チャネル間インタリーブ動作の機能によるリード処理を例示しているが、第３の実施形態では、チャネル間インタリーブ動作の機能によるライト処理を例示する。
例えば、各チップＭＣのメモリセルアレイ２に対するライト処理は、図１１に示すようなシーケンスで行われる。図１１は、ライト処理のシーケンスを示す図であり、ライト処理においてホストＨＡ及び半導体装置１間でやり取りされる各信号の波形を示す。
ライト処理のシーケンスでは、図１１（ａ）に示すように各信号が遷移する。タイミングｔ３１において、チップイネーブル信号ＣＥ￣がアサートされ、コマンドラッチイネーブル信号ＣＬＥがアサートされると、ホストＨＡから半導体装置１へ、データ信号ＤＱｘとして、プログラム開始コマンド「８０ｈ」が伝送される。
タイミングｔ３２において、コマンドラッチイネーブル信号ＣＬＥがデアサートされ、アドレスラッチイネーブル信号ＡＬＥがアサートされると、ホストＨＡから半導体装置１へ、データ信号ＤＱｘとして、カラムアドレス及びロウアドレスなどのアドレス「ＡＤＤ」が伝送される。
タイミングｔ３３において、アドレスラッチイネーブル信号ＡＬＥがデアサートされ、タイミングｔ３４において、ホストＨＡから半導体装置１へのデータストローブ信号ＤＱＳ／ＤＱＳ￣がトグルし始める。
これに応じて、ｔ３５～ｔ３６の期間において、ホストＨＡから半導体装置１へ、データ信号ＤＱｘとして、ライトデータが伝送される。すなわち、チップＭＣの周辺回路３は、入出力回路５で受けたライトデータをレジスタ４へ転送して保持する。
タイミングｔ３７において、コマンドラッチイネーブル信号ＣＬＥがアサートされると、ホストＨＡから半導体装置１へ、データ信号ＤＱｘとして、プログラム実行コマンド「１０ｈ」が伝送される。
これに応じて、タイミングｔ３８～ｔ３９の期間ｔＰＲＯＧにおいて、半導体装置１は、プログラム（Ｐｒｏｇｒａｍ）動作を行う。すなわち、チップＭＣの周辺回路３は、ライトデータをレジスタ４からメモリセルアレイ２側へ転送し、プログラム動作を行う。チップＭＣの周辺回路３は、メモリセルアレイ２におけるロウアドレスで指定されたメモリセル群の指定されたページに対してライトデータをライトする。
以下では、図１１（ａ）に示すライト処理のコマンドシーケンスを図１１（ｂ）のように簡略化して示すことにする。すなわち、タイミングｔ３１～ｔ３３のコマンドを「８０ｈ～」で表し、タイミングｔ３５～ｔ３６の動作を「ＤＩＮ」で表し、タイミングｔ３７～ｔ３８のコマンドを「１０ｈ」で表すことにする。なお、コマンドに応じた動作として、タイミングｔ３８～ｔ３９の期間ｔＰＲＯＧでは、「１０ｈ」に応じたプログラム（Ｐｒｏｇｒａｍ）動作が行われる。また、「８０ｈ～」の期間、「ＤＩＮ」の期間を含む期間をｔＴＲ’とする。「８０ｈ～」の期間では、データ転送のためのコマンドが発行される。「ＤＩＮ」の期間では、ホストＨＡから中継チップＩＦ及びチャネルＣｈ経由でチップＭＣへのデータ転送動作が行われる。データ転送のためのコマンド発行動作とデータ転送動作とを含む処理をデータ転送処理と呼ぶことにすると、期間ｔＴＲ’は、データ転送処理が行われる期間である。
半導体装置１は、図１２に示すように、ライト処理についてチャネル間インタリーブ動作を行い得る。図１２は、半導体装置１の動作を示す図であり、ライト処理についてチャネルＣｈ０，Ｃｈ１を交互に選択しながら行われるチャネル間インタリーブ動作を例示する。図１２では、簡略化のためプログラム動作の図示が省略されている。
チップイネーブル信号ＣＥ￣（図１１（ａ）参照）は、チップをイネーブルするための信号であるが、ホストＨＡは、チャネルＣｈ０，Ｃｈ１ごとに異なるチップイネーブル信号ＣＥ０￣，ＣＥ１￣を生成してホストチャネルＨＣｈ経由で半導体装置１へ送信する。チップイネーブル信号ＣＥ０￣は、チャネルＣｈ０を選択するための信号としてホストＨＡから送信される。チップイネーブル信号ＣＥ１￣は、チャネルＣｈ１を選択するための信号としてホストＨＡから送信される。半導体装置１は、チップイネーブル信号ＣＥ０￣，ＣＥ１￣をホストチャネルＨＣｈ経由でホストＨＡから受信すると、チップイネーブル信号ＣＥ０￣，ＣＥ１￣のレベルに応じた動作を行う。
図１２では、動作「ＤＩＮ」の開始タイミングがホストチャネルＨＣｈとチャネルＣｈとでほぼ揃う。ホストチャネルＨＣｈの限界速度がチャネルＣｈの限界速度の２倍であることを考慮し、中継チップＩＦで保持可能なデータ量がホストＨＡから転送されるデータ量の半分以上となっている。図１２では、ホストＨＡから転送されるデータ量が１６ｋＢであり、中継チップＩＦで保持可能なデータ量が８ｋＢ以上である場合が例示されている。
図１２では、半導体装置１の動作をチップごとに示す。簡略化のため、チャネルＣｈ０に接続されたチップＭＣ０－１，ＭＣ０－２，ＭＣ０－３，ＭＣ０－４をチップ（１），（３），（５），（７）とも呼び、チャネルＣｈ１に接続されたチップＭＣ１－１，ＭＣ１－２，ＭＣ１－３，ＭＣ１－４をチップ（２），（４），（６），（８）とも呼ぶことにする。
期間ＴＰ４１のコマンド「８０ｈ～」でチャネルＣｈ０のチップ（１）がアドレス指定される。期間ＴＰ４２のコマンド「８０ｈ～」でチャネルＣｈ１のチップ（２）がアドレス指定される。期間ＴＰ４３のコマンド「８０ｈ～」でチャネルＣｈ０のチップ（３）がアドレス指定される。期間ＴＰ４４のコマンド「８０ｈ～」でチャネルＣｈ１のチップ（４）がアドレス指定される。期間ＴＰ４５のコマンド「８０ｈ～」でチャネルＣｈ０のチップ（５）がアドレス指定される。
データ転送処理が行われる期間ｔＴＲ’について、チップの番号（Ｎ）（Ｎ＝１～８）を付してｔＴＲ’（Ｎ）と表すことにすると、期間ｔＴＲ’（１）～ｔＴＲ’（８）は、パイプライン的に、順次に開始され、部分的に並行して進行し、順次に終了する。期間ｔＴＲ’（１）～ｔＴＲ’（８）は、チャネルＣｈ０とチャネルＣｈ１とについて、交互に開始され、交互に終了する。これにより、複数のチップ（１）～（８）のデータ転送動作を効率的に行うことができる。
例えば、期間ＴＰ４１が開始すると、中継チップＩＦは、チップイネーブル信号ＣＥ１￣がノンアクティブレベルに維持されることに応じてチャネルＣｈ１を非選択に維持し、チップイネーブル信号ＣＥ０￣がアクティブレベルに遷移することに応じてチャネルＣｈ０を選択する。この状態で、中継チップＩＦは、ホストチャネルＨＣｈを介して受けるコマンド「８０ｈ～」をチャネルＣｈ０経由でデータ信号ＤＱ［Ｃｈ０］としてチップ（１）へ伝送する。
タイミングｔ４１になると、データストローブ信号ＤＱＳ／ＤＱＳ￣がトグルし始め、ホストチャネルＨＣｈ経由でホストＨＡから中継チップＩＦへチップ（１）のライトデータが伝送され始める。中継チップＩＦは、動作「ＤＩＮ」に応じて、ホストチャネルＨＣｈ経由でホストＨＡから受けたライトデータを、チャネルＣｈ０経由でデータ信号ＤＱ［Ｃｈ０］としてチップ（１）へ伝送し始める。すなわち、中継チップＩＦは、チャネルＣｈ０を介したライトデータのデータ転送動作を開始する。
タイミングｔ４２になると、ホストチャネルＨＣｈを介したホストＨＡから中継チップＩＦへのライトデータの伝送が完了することに応じて、期間ＴＰ４１が終了し期間ＴＰ４２が開始する。中継チップＩＦは、チップイネーブル信号ＣＥ０￣がノンアクティブレベルに遷移することに応じてチャネルＣｈ０を非選択にし、チップイネーブル信号ＣＥ１￣がアクティブレベルに遷移することに応じてチャネルＣｈ１を選択する。この状態で、中継チップＩＦは、ホストチャネルＨＣｈを介して受けるコマンド「８０ｈ～」をチャネルＣｈ１経由でデータ信号ＤＱ［Ｃｈ１］としてチップ（２）へ伝送する。
このとき、中継チップＩＦは、チップ（１）について、転送すべき残りの半分のデータ量のライトデータを保持しているとともに、非選択のチャネルＣｈ０を介したライトデータのデータ転送動作を継続している。
タイミングｔ４３になると、データストローブ信号ＤＱＳ／ＤＱＳ￣がトグルし始め、ホストチャネルＨＣｈ経由でホストＨＡから中継チップＩＦへチップ（２）のライトデータが伝送され始める。中継チップＩＦは、動作「ＤＩＮ」に応じて、ホストチャネルＨＣｈ経由でホストＨＡから受けたライトデータを、チャネルＣｈ１経由でデータ信号ＤＱ［Ｃｈ１］としてチップ（２）へ伝送し始める。すなわち、中継チップＩＦは、チャネルＣｈ１を介したチップ（２）のライトデータのデータ転送動作を開始する。
このとき、中継チップＩＦは、非選択のチャネルＣｈ０を介したチップ（１）のライトデータのデータ転送動作を継続している。
タイミングｔ４４になると、非選択のチャネルＣｈ０を介したチップ（１）のライトデータのデータ転送動作を完了する。
ここで、チップ（１）のデータ信号ＤＱについて、中継チップＩＦは、転送すべき全データ量をチャネルＣｈ０の選択期間（例えば、タイミングｔ４１～ｔ４２の期間）にホストＨＡから受け、その期間内に半分のデータ量をチップ（１）へ転送し、チャネルＣｈ０の非選択期間（例えば、タイミングｔ４２～ｔ４４の期間）に残りの半分のデータ量をチップ（１）へ転送する。これにより、チャネルＣｈ０を介したデータ転送量が８ｋＢであるタイミングｔ４１～ｔ４２の期間におけるホストＨＡからのデータ転送量をその２倍の１６ｋＢにすることができる。すなわち、ライト処理において、実質的に、半導体装置１内のチャネルＣｈ０を介したデータ転送を、チャネルＣｈ０の速度限界を超越して倍速化することができる。
チップ（２）のデータ信号ＤＱについて、中継チップＩＦは、転送すべき全データ量をチャネルＣｈ１の選択期間（例えば、タイミングｔ４３～ｔ４５の期間）にホストＨＡから受け、その期間内に半分のデータ量をチップ（２）へ転送し、チャネルＣｈ１の非選択期間（例えば、タイミングｔ４５～ｔ４７の期間）に残りの半分のデータ量をチップ（２）へ転送する。これにより、チャネルＣｈ１を介したデータ転送量が８ｋＢであるタイミングｔ４３～ｔ４５の期間におけるホストＨＡからのデータ転送量をその２倍の１６ｋＢにすることができる。すなわち、ライト処理において、実質的に、半導体装置１内のチャネルＣｈ１を介したデータ転送を、チャネルＣｈ１の速度限界を超越して倍速化することができる。
チップ（３）以降のデータ信号ＤＱについても、チップ（１）又は（２）のデータ信号ＤＱと同様である。
なお、プログラム動作を行うための期間ｔＰＲＯＧについて、チップの番号（Ｎ）（Ｎ＝１～８）を付してｔＰＲＯＧ（Ｎ）と表すことにすると、期間ｔＰＲＯＧ（１）～ｔＰＲＯＧ（６），ｔＰＲＯＧ（７），ｔＰＲＯＧ（８）は、期間ｔＴＲ’（３）～ｔＴＲ’（８），ｔＴＲ’（１），ｔＴＲ’（２）に重複する。これにより、複数のチップ（１）～（８）のプログラム動作を、中継チップＩＦ及び複数のチップ（１）～（８）間のデータ転送動作に並行して行うことができる。
次に、ライト処理におけるチャネル間インタリーブ動作を行うための中継チップＩＦの構成について図１３を用いて説明する。図１３は、中継チップＩＦの構成を示す図である。
図１３に示す中継チップＩＦは、制御回路１６（図６参照）に代えて、制御回路１１６を有する。図１３では、端子群２１におけるライト処理で使用されない端子群２１ｃの図示が省略され、端子群２２におけるライト処理で使用されない端子群２２ｃ，２２ｇの図示が省略されている。制御回路１１６は、出力ノード群１１６ｂが端子群２２ｂに接続され、出力ノード群１１６ｄが端子群２２ｆに接続される。
制御回路１１６は、チップイネーブル信号ＣＥ０￣がアクティブレベルでありチップイネーブル信号ＣＥ１￣がノンアクティブレベルであることに応じて、トグルするデータストローブ信号ＤＱＳ１，ＤＱＳ１￣及びアクティブレベルのチップイネーブル信号ＣＥ１￣を生成してチップＭＣ１へ供給する。制御回路１１６は、チップイネーブル信号ＣＥ０￣がノンアクティブレベルでありチップイネーブル信号ＣＥ１￣がアクティブレベルであることに応じて、トグルするデータストローブ信号ＤＱＳ０，ＤＱＳ０￣及びアクティブレベルのチップイネーブル信号ＣＥ０￣を生成してチップＭＣ０へ供給する。
例えば、中継チップＩＦは、図１４に示すように動作し得る。図１４は、中継チップＩＦの動作を示す図である。図１４（ａ）～図１４（ｄ）では、図１２に示す期間ＴＰ４２～ＴＰ４３における中継チップＩＦの動作について例示する。
期間ＴＰ４１が終了し期間ＴＰ４２が開始すると、チップイネーブル信号ＣＥ０￣がノンアクティブレベルに遷移しチップイネーブル信号ＣＥ１￣がアクティブレベルに遷移することに応じて、図１４（ａ）に示すように、切り替え回路１１が第２の接続状態に切り替え、切り替え回路１２が第４の接続状態に切り替える。
データストローブ信号ＤＱＳ，ＤＱＳ￣は、ノンアクティブレベルに維持される。セレクタ１８は、入力ノード１８ａを選択し、端子群２１で受けたチップイネーブル信号ＣＥ１￣をチャネルＣｈ１経由でチップＭＣ１へ転送する。これに応じて、ＦＩＦＯ回路１４は、「８０ｈ～」をデータ信号ＤＱとしてチャネルＣｈ１経由でチップＭＣ１へ転送する。
このとき、制御回路１１６は、発振器１５からの発振信号を用いて、トグルさせたデータストローブ信号ＤＱＳ０，ＤＱＳ０￣を生成しＦＩＦＯ回路１３へ供給する。それとともに、制御回路１１６は、アクティブレベルのチップイネーブル信号ＣＥ０￣を生成する。制御回路１１６は、データストローブ信号ＤＱＳ０，ＤＱＳ０￣及びチップイネーブル信号ＣＥ０￣をチャネルＣｈ０経由でチップＭＣ０へ供給する。これに応じて、ＦＩＦＯ回路１３は、転送すべきライトデータを保持しながら、チャネルＣｈ０を介したライトデータのチップＭＣ０への転送を継続している。
図１４（ｂ）に示すように、データストローブ信号ＤＱＳ／ＤＱＳ￣がトグルし始めると、ＦＩＦＯ回路１４は、トグルされたデータストローブ信号ＤＱＳ／ＤＱＳ￣に応じて、ホストＨＡからのデータ信号ＤＱをライトデータとして保持しながらチャネルＣｈ１経由でチップＭＣ１へ転送する。このとき、ＦＩＦＯ回路１３は、転送すべきライトデータを保持しながら、チャネルＣｈ０を介したライトデータのチップＭＣ０への転送を継続している。
その後、ＦＩＦＯ回路１３は、チャネルＣｈ０を介したライトデータのチップＭＣ０への転送を完了させる。このとき、制御回路１１６は、発振器１５からの発振信号を用いて、トグルさせたデータストローブ信号ＤＱＳ１，ＤＱＳ１￣を生成しＦＩＦＯ回路１４へ供給する。ＦＩＦＯ回路１４は、転送すべきライトデータを保持しながら、チャネルＣｈ１を介したライトデータのチップＭＣ１への転送を継続している。
期間ＴＰ４２が終了し期間ＴＰ４３が開始すると、チップイネーブル信号ＣＥ０￣がアクティブレベルに遷移しチップイネーブル信号ＣＥ１￣がノンアクティブレベルに遷移することに応じて、図１４（ｃ）に示すように、切り替え回路１１が第１の接続状態に切り替え、切り替え回路１２が第３の接続状態に切り替える。
データストローブ信号ＤＱＳ，ＤＱＳ￣は、ノンアクティブレベルに維持される。セレクタ１７は、入力ノード１７ａを選択し、端子群２１で受けたチップイネーブル信号ＣＥ０￣をチャネルＣｈ０経由でチップＭＣ０へ転送する。これに応じて、ＦＩＦＯ回路１３は、「１０ｈ～」、「８０ｈ～」を、順次に、データ信号ＤＱとしてチャネルＣｈ０経由でチップＭＣ０へ転送する。
このとき、制御回路１１６は、発振器１５からの発振信号を用いて、トグルさせたデータストローブ信号ＤＱＳ１，ＤＱＳ１￣を生成しＦＩＦＯ回路１４へ供給する。それとともに、制御回路１１６は、アクティブレベルのチップイネーブル信号ＣＥ１￣を生成する。制御回路１１６は、データストローブ信号ＤＱＳ１，ＤＱＳ１￣及びチップイネーブル信号ＣＥ１￣をチャネルＣｈ１経由でチップＭＣ１へ供給する。これに応じて、ＦＩＦＯ回路１４は、転送すべきライトデータを保持しながら、チャネルＣｈ１を介したライトデータのチップＭＣ１への転送を継続している。
図１４（ｄ）に示すように、データストローブ信号ＤＱＳ／ＤＱＳ￣がトグルし始めると、ＦＩＦＯ回路１３は、トグルされたデータストローブ信号ＤＱＳ／ＤＱＳ￣に応じて、ホストＨＡからのデータ信号ＤＱをライトデータとして保持しながらチャネルＣｈ０経由でチップＭＣ０へ転送する。このとき、ＦＩＦＯ回路１４は、転送すべきライトデータを保持しながら、チャネルＣｈ１を介したライトデータのチップＭＣ１への転送を継続している。
その後、ＦＩＦＯ回路１４は、チャネルＣｈ１を介したライトデータのチップＭＣ１への転送を完了させる。このとき、制御回路１１６は、発振器１５からの発振信号を用いて、トグルさせたデータストローブ信号ＤＱＳ０，ＤＱＳ０￣を生成しＦＩＦＯ回路１３へ供給する。ＦＩＦＯ回路１３は、転送すべきライトデータを保持しながら、チャネルＣｈ０を介したライトデータのチップＭＣ０への転送を継続している。
以上のように、第３の実施形態では、半導体装置１において、チャネル間インタリーブ動作の機能により、ライト処理における半導体装置１内のチャネルＣｈを介したデータ転送を、チャネルＣｈの速度限界を超越して高速化することができる。
（第４の実施形態）
次に、第４の実施形態にかかる半導体装置１について説明する。以下では、第１の実施形態～第３の実施形態と異なる部分を中心に説明する。
第１の実施形態では、複数のチャネルＣｈ０，Ｃｈ１を交互に選択する場合のチャネル間インタリーブ動作を例示しているが、第４の実施形態では、複数のチャネルＣｈ０，Ｃｈ１を同時に選択する場合のチャネル間インタリーブ動作を例示する。以下では、複数のチャネルＣｈ０，Ｃｈ１を同時に選択する場合のチャネル間インタリーブ動作を同時アクセス方式のチャネル間インタリーブ動作と呼ぶことにする。
同時アクセス方式のチャネル間インタリーブ動作は、図１５に示すように行われる。図１５は、半導体装置１の概略動作を示す図であり、同時アクセス方式のチャネル間インタリーブ動作を概略的に示している。
中継チップＩＦは、チャネルＣｈ０を選択するためのチップイネーブル信号ＣＥ０￣とチャネルＣｈ１を選択するためのチップイネーブル信号ＣＥ１￣とをホストＨＡから受信する。中継チップＩＦは、チップイネーブル信号ＣＥ０￣がアクティブレベルに維持されチップイネーブル信号ＣＥ１￣がアクティブレベルに維持された状態で、チャネルＣｈ０を介したデータ転送動作とチャネルＣｈ１を介したデータ転送動作とを並行して行うことが可能である。
中継チップＩＦは、チップイネーブル信号ＣＥ０￣がアクティブレベルに維持されチップイネーブル信号ＣＥ１￣がノンアクティブレベルに維持される期間ＴＰ５１に、ホストチャネルＨＣｈを介してコマンド「ＣＭＤ＋ＡＤＤ（０）」を受けると、選択チャネルＣｈ０を介してチップＭＣ０にコマンド「ＣＭＤ＋ＡＤＤ（０）」を発行する。中継チップＩＦは、チップイネーブル信号ＣＥ０￣がノンアクティブレベルに維持されチップイネーブル信号ＣＥ１￣がアクティブレベルに維持される期間ＴＰ５２に、ホストチャネルＨＣｈを介してコマンド「ＣＭＤ＋ＡＤＤ（１）」を受けると、選択チャネルＣｈ１を介してチップＭＣ１にコマンド「ＣＭＤ＋ＡＤＤ（１）」を発行する。期間ＴＰ５２は、期間ＴＰ５１より後の期間である。中継チップＩＦは、チップイネーブル信号ＣＥ０￣がアクティブレベルに維持されチップイネーブル信号ＣＥ１￣がアクティブレベルに維持される期間ＴＰ５３に、選択チャネルＣｈ０を介してコマンド「ＣＭＤ＋ＡＤＤ（０）」に応じたデータ転送動作「ＤＩＮ／ＤＯＵＴ×１」を行うとともに選択チャネルＣｈ１を介してコマンド「ＣＭＤ＋ＡＤＤ（１）」に応じたデータ転送動作「ＤＩＮ／ＤＯＵＴ×１」を行う。期間ＴＰ５３は、期間ＴＰ５２より後の期間である。「ＤＩＮ」は、ライト処理において行われるデータ転送動作を表し、「ＤＯＵＴ」は、リード処理において行われるデータ転送動作を表す。
例えば、半導体装置１は、図１６に示すように、リード処理について同時アクセス方式のチャネル間インタリーブ動作を行い得る。図１６は、半導体装置１の動作を示す図であり、リード処理についてチャネルＣｈ０，Ｃｈ１を同時に選択して行われるチャネル間インタリーブ動作を例示する。図１６では、図４、図５に示す期間ＴＰ９～ＴＰ１４に対応する期間の動作を例示する。
例えば、ホストチャネルＨＣｈの限界速度が各チャネルＣｈ０，Ｃｈ１の限界速度の２倍であるとする。
期間ＴＰ６１が開始すると、中継チップＩＦは、チップイネーブル信号ＣＥ０￣がアクティブレベルに遷移することに応じてチャネルＣｈ０を選択し、チップイネーブル信号ＣＥ１￣がノンアクティブレベルに維持されることに応じてチャネルＣｈ１を非選択に維持する。この状態で、中継チップＩＦは、ホストチャネルＨＣｈを介して受けるコマンド「０５ｈ～Ｅ０ｈ」をチャネルＣｈ０経由でデータ信号ＤＱ［Ｃｈ０］としてチップ（１）へ伝送する。
期間ＴＰ６１が終了し期間ＴＰ６２が開始すると、中継チップＩＦは、チップイネーブル信号ＣＥ０￣がノンアクティブレベルに遷移することに応じてチャネルＣｈ０を非選択にし、チップイネーブル信号ＣＥ１￣がアクティブレベルに遷移することに応じてチャネルＣｈ１を選択する。この状態で、中継チップＩＦは、ホストチャネルＨＣｈを介して受けるコマンド「０５ｈ～Ｅ０ｈ」をチャネルＣｈ１経由でデータ信号ＤＱ［Ｃｈ１］としてチップ（２）へ伝送する。
このとき、中継チップＩＦは、チップ（１）について、非選択のチャネルＣｈ０を介してプリフェッチ動作を開始する。すなわち、チップ（１）は、リードデータの少なくとも一部をデータ信号ＤＱ［Ｃｈ０］としてチャネルＣｈ０経由で中継チップＩＦへ転送する。中継チップＩＦは、転送されたデータ信号ＤＱ［Ｃｈ０］をＦＩＦＯ回路１３で保持（プリフェッチ）し始める。
期間ＴＰ６２が終了すると、チップ（１）についてプリフェッチ動作が継続中であることに応じて、チップイネーブル信号ＣＥ０￣がノンアクティブレベルに維持される。これに応じて、中継チップＩＦは、チャネルＣｈ０を非選択に維持する。それとともに、中継チップＩＦは、チップイネーブル信号ＣＥ１￣がノンアクティブレベルに遷移することに応じて、チャネルＣｈ１を非選択にする。
このとき、中継チップＩＦは、チップ（２）について、非選択のチャネルＣｈ１を介してプリフェッチ動作を開始する。すなわち、チップ（２）は、リードデータの少なくとも一部をデータ信号ＤＱ［Ｃｈ１］としてチャネルＣｈ１経由で中継チップＩＦへ転送する。中継チップＩＦは、転送されたデータ信号ＤＱ［Ｃｈ１］をＦＩＦＯ回路１４で保持（プリフェッチ）し始める。
その後、チップ（１）についてのプリフェッチ動作が完了し、さらに、チップ（２）についてのプリフェッチ動作が完了する。
期間ＴＰ６３が開始すると、中継チップＩＦは、チップイネーブル信号ＣＥ０￣がアクティブレベルに遷移することに応じてチャネルＣｈ０を選択し、チップイネーブル信号ＣＥ１￣がアクティブレベルに遷移することに応じてチャネルＣｈ１を選択する。この状態で、中継チップＩＦは、プリフェッチされたチップ（１）のデータ信号ＤＱとプリフェッチされたチップ（２）のデータ信号ＤＱとを、ホストチャネルＨＣｈ経由で時分割的にホストＨＡへ伝送する。それと並行して、中継チップＩＦは、チャネルＣｈ０経由でチップ（１）から転送されたデータ信号ＤＱをＦＩＦＯ回路１３で保持しながら複数段のキューの間で内部的にシフトさせ、チャネルＣｈ１経由でチップ（２）から転送されたデータ信号ＤＱをＦＩＦＯ回路１４で保持しながら複数段のキューの間で内部的にシフトさせる。そして、中継チップＩＦは、期間ＴＰ６３内にチップ（１）から転送されたデータ信号ＤＱと期間ＴＰ６３内にチップ（２）から転送されたデータ信号ＤＱと、ホストチャネルＨＣｈ経由で時分割的にホストＨＡへ伝送する。
期間ＴＰ６３が終了するタイミングにおいて、中継チップＩＦは、チップ（１）のデータ信号ＤＱ及びチップ（２）のデータ信号ＤＱのホストＨＡへの伝送を完了する。
その後、期間ＴＰ７１～ＴＰ７３においても、期間ＴＰ６１～ＴＰ６３と同様の動作が行われる。
ここで、チップ（１）、（２）のデータ信号ＤＱについて、中継チップＩＦは、チャネルＣｈ０，Ｃｈ１の同時アクセスの選択期間（例えば、期間ＴＰ６３）に、チップ（１）からのチャネルＣｈ０経由でのホストＨＡへのデータ転送とチップ（２）からのチャネルＣｈ１経由でのホストＨＡへのデータ転送とを時分割的に行う。これにより、リード処理において、実質的に、半導体装置１からホストＨＡへのデータ転送を、各チャネルＣｈ０，Ｃｈ１の速度限界を超越して倍速化することができる。
チップ（３）、（４）以降のデータ信号ＤＱについても、チップ（１）、（２）のデータ信号ＤＱについてと同様である。
また、リード処理における同時アクセス方式のチャネル間インタリーブ動作を行うための中継チップＩＦの構成が、図１７に示すように、次の点で第１の実施形態と異なる。図１７は、中継チップＩＦの構成を示す図である。
中継チップＩＦは、切り替え回路１１、切り替え回路１２（図６参照）に代えてマルチプレクサ（ＭＵＸ）２１１、分周回路２１２を有する。
マルチプレクサ２１１は、チップイネーブル信号ＣＥ０￣、チップイネーブル信号ＣＥ１￣及びリードイネーブル信号ＲＥ，ＲＥ￣に応じて、第５の接続状態と第６の接続状態とを切り替える。第５の接続状態は、端子群２１ａとＦＩＦＯ回路１３のデータノード１３ａとが接続された状態である。第６の接続状態は、端子群２１ａとＦＩＦＯ回路１４のデータノード１４ａとが接続された状態である。
マルチプレクサ２１１は、チップイネーブル信号ＣＥ０￣がアクティブレベルでありチップイネーブル信号ＣＥ１￣がアクティブレベルであり、リードイネーブル信号ＲＥ，ＲＥ￣がトグルされる場合、リードイネーブル信号ＲＥ，ＲＥ￣のトグルの偶数番目のエッジに応じて第５の接続状態に切り替え、リードイネーブル信号ＲＥ，ＲＥ￣のトグルの奇数番目のエッジに応じて第６の接続状態に切り替える。
なお、マルチプレクサ２１１は、チップイネーブル信号ＣＥ０￣がアクティブレベルでありチップイネーブル信号ＣＥ１￣がノンアクティブレベルであることに応じて第５の接続状態に切り替え、チップイネーブル信号ＣＥ０￣がノンアクティブレベルでありチップイネーブル信号ＣＥ１￣がアクティブレベルであることに応じて第６の接続状態に切り替える点は、切り替え回路１１の動作と同様である。
分周回路２１２は、リードイネーブル信号ＲＥ，ＲＥ￣がトグルされる場合、リードイネーブル信号ＲＥ，ＲＥ￣を２分周して、半分の速度でトグルするリードイネーブル信号ＲＥ’，ＲＥ￣’を生成する。分周回路２１２は、半分の速度でトグルするリードイネーブル信号ＲＥ’，ＲＥ￣’をＦＩＦＯ回路１３，１４へそれぞれ供給する。
制御回路１６は、チップイネーブル信号ＣＥ０￣がアクティブレベルでありチップイネーブル信号ＣＥ１￣がアクティブレベルであることに応じて、トグルするリードイネーブル信号ＲＥ０，ＲＥ０￣を生成してチップＭＣ０へ供給し、トグルするリードイネーブル信号ＲＥ１，ＲＥ１￣を生成してチップＭＣ１へ供給する。これにより、中継チップＩＦは、チャネルＣｈ経由でチップＭＣへ供給するリードイネーブル信号をホストＨＡのリードイネーブル信号ＲＥ，ＲＥ￣から制御回路１６のリードイネーブル信号ＲＥ０，ＲＥ０￣，ＲＥ１，ＲＥ１￣に載せ替えることができる。
中継チップＩＦは、チャネルＣｈ０，Ｃｈ１の同時アクセスの選択期間に、図１８，１９に示すように、チップＭＣ０，ＭＣ１のデータ信号ＤＱを時分割的にホストＨＡへ送信する。図１８は、中継チップＩＦの動作を示す波形図である。図１９は、中継チップＩＦの動作を示す図である。図１９（ａ）～図１９（ｄ）では、図１６に示す期間ＴＰ６３における中継チップＩＦの動作について例示する。
図１８では、ホストチャネルＨＣｈの限界速度が各チャネルＣｈ０，Ｃｈ１の限界速度の２倍である場合を例示している。
ホストＨＡからホストチャネルＨＣｈ経由で中継チップＩＦへ供給されるリードイネーブル信号ＲＥ，ＲＥ￣のトグルの周波数は、制御回路１６で生成されチャネルＣｈ０経由でチップＭＣ０に供給されるリードイネーブル信号ＲＥ０，ＲＥ０￣のトグルの周波数の２倍になっている。リードイネーブル信号ＲＥ，ＲＥ￣のトグルの周波数は、制御回路１６で生成されチャネルＣｈ１経由でチップＭＣ１に供給されるリードイネーブル信号ＲＥ１，ＲＥ１￣のトグルの周波数の２倍になっている。
中継チップＩＦからホストチャネルＨＣｈ経由でホストＨＡへ供給されるデータストローブ信号ＤＱＳ，ＤＱＳ￣のトグルの周波数は、チップＭＣ０からチャネルＣｈ０経由で中継チップＩＦへ供給されるデータストローブ信号ＤＱＳ０，ＤＱＳ０￣のトグルの周波数の２倍になっている。データストローブ信号ＤＱＳ，ＤＱＳ￣のトグルの周波数は、チップＭＣ１からチャネルＣｈ１経由で中継チップＩＦへ供給されるデータストローブ信号ＤＱＳ１，ＤＱＳ１￣のトグルの周波数の２倍になっている。
タイミングｔ５１の直前において、中継チップＩＦは、チップイネーブル信号ＣＥ０￣がアクティブレベルに遷移することに応じてチャネルＣｈ０を選択し、チップイネーブル信号ＣＥ１￣がアクティブレベルに遷移することに応じてチャネルＣｈ１を選択する。これ以降、セレクタ１７，１８は、入力ノード１７ａ，１８ａを選択した状態を維持し、ホストＨＡからのチップイネーブル信号ＣＥ０￣，ＣＥ１￣をチャネルＣｈ０，Ｃｈ１経由でチップＭＣ０，ＭＣ１へ供給する。
このとき、中継チップＩＦにおいて、ＦＩＦＯ回路１３は、チャネルＣｈ０経由でチップＭＣ０のデータ信号ＤＱをプリフェッチしており、ＦＩＦＯ回路１４は、チャネルＣｈ１経由でチップＭＣ１のデータ信号ＤＱをプリフェッチしている。
タイミングｔ５１において、リードイネーブル信号ＲＥ，ＲＥ￣がトグルし始める。中継チップＩＦは、リードイネーブル信号ＲＥ，ＲＥ￣の０番目のエッジに応じて、図１９（ａ）に示すように、チャネルＣｈ０経由でプリフェッチされたチップＭＣ０のデータ信号ＤＱをホストＨＡへ送信する。
タイミングｔ５２において、中継チップＩＦは、リードイネーブル信号ＲＥ，ＲＥ￣の１番目のエッジに応じて、図１９（ｂ）に示すように、チャネルＣｈ１経由でプリフェッチされたチップＭＣ１のデータ信号ＤＱをホストＨＡへ送信する。
タイミングｔ５３において、中継チップＩＦは、リードイネーブル信号ＲＥ，ＲＥ￣の２番目のエッジに応じて、図１９（ａ）に示すように、中継チップＩＦは、チャネルＣｈ０経由でプリフェッチされたチップＭＣ０のデータ信号ＤＱをホストＨＡへ送信する。
このとき、中継チップＩＦは、データストローブ信号ＤＱＳ０、ＤＱＳ０￣に応じてチップＭＣ０からチャネルＣｈ０経由で転送されたデータ信号ＤＱをＦＩＦＯ回路１３で保持する。また、中継チップＩＦは、データストローブ信号ＤＱＳ１、ＤＱＳ１￣に応じてチップＭＣ１からチャネルＣｈ１経由で転送されたデータ信号ＤＱをＦＩＦＯ回路１４で保持する。
タイミングｔ５４において、中継チップＩＦは、リードイネーブル信号ＲＥ，ＲＥ￣の３番目のエッジに応じて、図１９（ｂ）に示すように、チャネルＣｈ１経由でプリフェッチされたチップＭＣ１のデータ信号ＤＱをホストＨＡへ送信する。
タイミングｔ５５において、中継チップＩＦは、リードイネーブル信号ＲＥ，ＲＥ￣の４番目のエッジに応じて、図１９（ｃ）に示すように、チャネルＣｈ０経由で転送されたチップＭＣ０のデータ信号ＤＱをホストＨＡへ送信する。
このとき、中継チップＩＦは、データストローブ信号ＤＱＳ０、ＤＱＳ０￣に応じてチップＭＣ０からチャネルＣｈ０経由で転送されたデータ信号ＤＱをＦＩＦＯ回路１３で保持する。また、中継チップＩＦは、データストローブ信号ＤＱＳ１、ＤＱＳ１￣に応じてチップＭＣ１からチャネルＣｈ１経由で転送されたデータ信号ＤＱをＦＩＦＯ回路１４で保持する。
タイミングｔ５６において、中継チップＩＦは、リードイネーブル信号ＲＥ，ＲＥ￣の５番目のエッジに応じて、図１９（ｄ）に示すように、チャネルＣｈ１経由で転送されたチップＭＣ１のデータ信号ＤＱをホストＨＡへ送信する。
これ以降、ホストＨＡへ送信すべき全データ量の転送が完了するまで、タイミングｔ５５と同様の動作及びタイミングｔ５６と同様の動作が、リードイネーブル信号ＲＥ，ＲＥ￣のエッジごとに、交互に繰り返される。
なお、タイミングｔ５１の直前においてＦＩＦＯ回路１３，１４でプリフェッチするデータ量は、タイミングｔ５１以降にチップから転送されるデータ信号がホストＨＡへ送信可能になるまでに不足するデータ量（図１８の場合、リードイネーブル信号ＲＥ，ＲＥ￣のトグル４回分のデータ量）として予め実験的に求められ得る。これにより、中継チップＩＦからホストＨＡへのデータ転送を早いタイミングで開始することができる。
以上のように、第４の実施形態では、半導体装置１は、同時アクセス方式のチャネル間インタリーブ動作の機能により、リード処理における半導体装置１内のチャネルＣｈを介したデータ転送を、チャネルＣｈの速度限界を超越して高速化することができる。
なお、リード処理における同時アクセス方式のチャネル間インタリーブ動作を行うための中継チップＩＦの構成は、図２０に示すように、ホストＨＡのリードイネーブル信号ＲＥ，ＲＥ￣を通過させる構成であってもよい。図２０は、第４の実施形態に変形例における中継チップＩＦの構成を示す図である。図２０に示す中継チップＩＦは、発振器１５、制御回路１６、セレクタ１７、セレクタ１８が省略され、分周回路２１２からＦＩＦＯ回路１３，１４へ延びたラインが分岐して端子２２ｃ、２２ｇに延びている点で図１７に示す中継チップＩＦと異なる。端子２１ｄが端子２２ｄに接続され、ホストＨＡからのチップイネーブル信号ＣＥ０￣がチャネルＣｈ０経由でチップＭＣ０へ供給される。端子２１ｅが端子２２ｈに接続され、ホストＨＡからのチップイネーブル信号ＣＥ１￣がチャネルＣｈ１経由でチップＭＣ１へ供給される。
分周回路２１２は、リードイネーブル信号ＲＥ，ＲＥ￣がトグルされる場合、リードイネーブル信号ＲＥ，ＲＥ￣のトグルの偶数番目のエッジに応じて、リードイネーブル信号ＲＥ，ＲＥ￣を２分周して、半分の速度でトグルするリードイネーブル信号ＲＥ０，ＲＥ０￣を生成する。分周回路２１２は、半分の速度でトグルするリードイネーブル信号ＲＥ０，ＲＥ０￣を、ＦＩＦＯ回路１３へ供給するとともに、チャネルＣｈ０経由でチップＭＣ０へ供給する。すなわち、中継チップＩＦは、ホストＨＡからのリードイネーブル信号ＲＥ，ＲＥ￣を分周しながら実質的に通過させてチャネルＣｈ０経由でチップＭＣ０へ供給する。
また、分周回路２１２は、リードイネーブル信号ＲＥ，ＲＥ￣のトグルの奇数番目のエッジに応じて、リードイネーブル信号ＲＥ，ＲＥ￣を論理反転し２分周して、半分の速度でトグルするリードイネーブル信号ＲＥ１，ＲＥ１￣を生成する。分周回路２１２は、半分の速度でトグルするリードイネーブル信号ＲＥ１，ＲＥ１￣を、ＦＩＦＯ回路１４へ供給するとともに、チャネルＣｈ１経由でチップＭＣ１へ供給する。すなわち、中継チップＩＦは、ホストＨＡからのリードイネーブル信号ＲＥ，ＲＥ￣を分周しながら実質的に通過させてチャネルＣｈ１経由でチップＭＣ１へ供給する。
また、図２０に示す中継チップＩＦの動作は、図２１、図２２に示すように、次の点で図１７に示す中継チップＩＦと異なる。図２１、図２２（ａ）～図２２（ｄ）では、図１６に示す期間ＴＰ６３における中継チップＩＦの動作について例示するが、図１８、図１９（ａ）～図１９（ｄ）と同様の部分については説明を省略する。
タイミングｔ６１において、リードイネーブル信号ＲＥ，ＲＥ￣がトグルし始める。中継チップＩＦは、リードイネーブル信号ＲＥ，ＲＥ￣の０番目のエッジに応じて、図２２（ａ）に示すように、チャネルＣｈ０経由でプリフェッチされたチップＭＣ０のデータ信号ＤＱをホストＨＡへ送信する。
このとき、分周回路２１２は、リードイネーブル信号ＲＥ，ＲＥ￣を２分周してリードイネーブル信号ＲＥ０，ＲＥ０￣を生成し、リードイネーブル信号ＲＥ０，ＲＥ０￣をＦＩＦＯ回路１３へ供給するとともにチャネルＣｈ０経由でチップＭＣ０へ供給する。
タイミングｔ６２において、中継チップＩＦは、リードイネーブル信号ＲＥ，ＲＥ￣の１番目のエッジに応じて、図２２（ｂ）に示すように、チャネルＣｈ１経由でプリフェッチされたチップＭＣ１のデータ信号ＤＱをホストＨＡへ送信する。
このとき、分周回路２１２は、リードイネーブル信号ＲＥ，ＲＥ￣を論理反転し２分周してリードイネーブル信号ＲＥ１，ＲＥ１￣を生成し、リードイネーブル信号ＲＥ１，ＲＥ１￣をＦＩＦＯ回路１４へ供給するとともにチャネルＣｈ１経由でチップＭＣ１へ供給する。
タイミングｔ６３において、中継チップＩＦは、リードイネーブル信号ＲＥ，ＲＥ￣の２番目のエッジに応じて、図２２（ａ）に示すように、中継チップＩＦは、チャネルＣｈ０経由でプリフェッチされたチップＭＣ０のデータ信号ＤＱをホストＨＡへ送信する。
このとき、中継チップＩＦは、ホストＨＡへ送信されたデータ量分、データストローブ信号ＤＱＳ０、ＤＱＳ０￣に応じてチップＭＣ０からチャネルＣｈ０経由で転送されたデータ信号ＤＱをＦＩＦＯ回路１３で保持する。
タイミングｔ６４において、中継チップＩＦは、リードイネーブル信号ＲＥ，ＲＥ￣の３番目のエッジに応じて、図２２（ｂ）に示すように、チャネルＣｈ１経由でプリフェッチされたチップＭＣ１のデータ信号ＤＱをホストＨＡへ送信する。
このとき、中継チップＩＦは、ホストＨＡへ送信されたデータ量分、データストローブ信号ＤＱＳ１、ＤＱＳ１￣に応じてチップＭＣ１からチャネルＣｈ１経由で転送されたデータ信号ＤＱをＦＩＦＯ回路１４で保持する。
タイミングｔ６５において、中継チップＩＦは、リードイネーブル信号ＲＥ，ＲＥ￣の４番目のエッジに応じて、図２２（ｃ）に示すように、チャネルＣｈ０経由で転送されたチップＭＣ０のデータ信号ＤＱをホストＨＡへ送信する。
このとき、中継チップＩＦは、ホストＨＡへ送信されたデータ量分、データストローブ信号ＤＱＳ０、ＤＱＳ０￣に応じてチップＭＣ０からチャネルＣｈ０経由で転送されたデータ信号ＤＱをＦＩＦＯ回路１３で保持する。
タイミングｔ６６において、中継チップＩＦは、リードイネーブル信号ＲＥ，ＲＥ￣の５番目のエッジに応じて、図２２（ｄ）に示すように、チャネルＣｈ０経由で転送されたチップＭＣ０のデータ信号ＤＱをホストＨＡへ送信する。
このとき、中継チップＩＦは、ホストＨＡへ送信されたデータ量分、データストローブ信号ＤＱＳ１、ＤＱＳ１￣に応じてチップＭＣ１からチャネルＣｈ１経由で転送されたデータ信号ＤＱをＦＩＦＯ回路１４で保持する。
このように、図２０に示す中継チップＩＦによっても、リード処理における同時アクセス方式のチャネル間インタリーブ動作を行うことができる。
（第５の実施形態）
次に、第５の実施形態にかかる半導体装置１について説明する。以下では、第１の実施形態～第４の実施形態と異なる部分を中心に説明する。
第４の実施形態では、同時アクセス方式のチャネル間インタリーブ動作の機能によるリード処理を例示しているが、第５の実施形態では、同時アクセス方式のチャネル間インタリーブ動作の機能によるライト処理を例示する。
半導体装置１は、図２３に示すように、ライト処理について同時アクセス方式のチャネル間インタリーブ動作を行い得る。図２３は、半導体装置１の動作を示す図であり、ライト処理についてチャネルＣｈ０，Ｃｈ１を同時に選択して行われるチャネル間インタリーブ動作を例示する。図２３では、図１２に示す期間ＴＰ４１～ＴＰ４３前半に対応する期間の動作を例示する。
例えば、ホストチャネルＨＣｈの限界速度が各チャネルＣｈ０，Ｃｈ１の限界速度の２倍であるとする。
期間ＴＰ８１が開始すると、中継チップＩＦは、チップイネーブル信号ＣＥ０￣がアクティブレベルに遷移することに応じてチャネルＣｈ０を選択し、チップイネーブル信号ＣＥ１￣がノンアクティブレベルに維持されることに応じてチャネルＣｈ１を非選択に維持する。この状態で、中継チップＩＦは、ホストチャネルＨＣｈを介して受けるコマンド「８０ｈ～」をチャネルＣｈ０経由でデータ信号ＤＱ［Ｃｈ０］としてチップ（１）へ伝送する。
期間ＴＰ８１が終了し期間ＴＰ８２が開始すると、中継チップＩＦは、チップイネーブル信号ＣＥ０￣がノンアクティブレベルに遷移することに応じてチャネルＣｈ０を非選択にし、チップイネーブル信号ＣＥ１￣がアクティブレベルに遷移することに応じてチャネルＣｈ１を選択する。この状態で、中継チップＩＦは、ホストチャネルＨＣｈを介して受けるコマンド「８０ｈ～」をチャネルＣｈ１経由でデータ信号ＤＱ［Ｃｈ１］としてチップ（２）へ伝送する。
期間ＴＰ８２が終了し期間ＴＰ８３が開始すると、中継チップＩＦは、チップイネーブル信号ＣＥ０￣がアクティブレベルに遷移することに応じてチャネルＣｈ０を選択し、チップイネーブル信号ＣＥ１￣がアクティブレベルに維持されることに応じてチャネルＣｈ１の選択を維持する。この状態で、中継チップＩＦは、チップ（１）のライトデータとチップ（２）のライトデータとを、ホストチャネルＨＣｈ経由で時分割的にホストＨＡから受信する。それと並行して、中継チップＩＦは、動作「ＤＩＮ」に応じて、チャネルＣｈ０を介したチップ（１）へのライトデータの転送開始とチャネルＣｈ１を介したチップ（２）へのライトデータの転送開始とを時分割的に行う。これにより、中継チップＩＦは、チャネルＣｈ０を介したチップ（１）へのライトデータの転送動作とチャネルＣｈ１を介したチップ（２）へのライトデータの転送動作とを互いに並行して行う。
中継チップＩＦは、動作「ＤＩＮ」が終了すると、チップ（１）のコマンド「１０ｈ」とチップ（２）のコマンド「１０ｈ」とを、ホストチャネルＨＣｈ経由で時分割的にホストＨＡから受信する。それと並行して、中継チップＩＦは、チャネルＣｈ０を介したチップ（１）へのコマンド「１０ｈ」の転送開始とチャネルＣｈ１を介したチップ（２）へのコマンド「１０ｈ」の転送開始とを時分割的に行う。これにより、中継チップＩＦは、チャネルＣｈ０を介したチップ（１）へのコマンド「１０ｈ」の発行動作とチャネルＣｈ１を介したチップ（２）へのコマンド「１０ｈ」の発行動作とを互いに並行して行う。
中継チップＩＦは、期間ＴＰ８３が終了するタイミングにおいて、チップ（１）のコマンド「１０ｈ」の発行動作及びチップ（２）のコマンド「１０ｈ」の発行動作を完了する。
その後、期間ＴＰ９１～ＴＰ９３においても、期間ＴＰ８１～ＴＰ８３と同様の動作が行われる。
ここで、チップ（１）、（２）のデータ信号ＤＱについて、中継チップＩＦは、チャネルＣｈ０，Ｃｈ１の同時アクセスの選択期間（例えば、期間ＴＰ８３）に、チップ（１）のライトデータとチップ（２）のライトデータについて、ホストＨＡからの受信とチャネルＣｈ０，Ｃｈ１を介したチップＭＣ０，ＭＣ１への転送とを、それぞれ時分割的に行う。これにより、ライト処理において、実質的に、ホストＨＡから半導体装置１へのデータ転送を、各チャネルＣｈ０，Ｃｈ１の速度限界を超越して倍速化することができる。
チップ（３）、（４）以降のデータ信号ＤＱについても、チップ（１）、（２）のデータ信号ＤＱについてと同様である。
また、ライト処理における同時アクセス方式のチャネル間インタリーブ動作を行うための中継チップＩＦの構成が、図２４に示すように、次の点で第３の実施形態と異なる。図２４は、中継チップＩＦの構成を示す図である。
中継チップＩＦは、切り替え回路１１、切り替え回路１２（図１３参照）に代えてサンプラ３１１、分周回路３１２を有する。
サンプラ３１１は、データノード３１１ａが端子群２１ａに接続され、クロックノード３１１ｂが端子群２１ｂに接続され、出力ノード３１１ｃがＦＩＦＯ回路１３に接続され、出力ノード３１１ｄがＦＩＦＯ回路１４に接続される。サンプラ３１１は、データ信号ＤＱをサンプリングし、チップイネーブル信号ＣＥ０￣、チップイネーブル信号ＣＥ１￣及びデータストローブ信号ＤＱＳ，ＤＱＳ￣に応じて、そのサンプリングしたデータ信号ＤＱの出力先を切り替える。
サンプラ３１１は、チップイネーブル信号ＣＥ０￣がアクティブレベルでありチップイネーブル信号ＣＥ１￣がアクティブレベルであり、データストローブ信号ＤＱＳ，ＤＱＳ￣がトグルされる場合、データストローブ信号ＤＱＳ，ＤＱＳ￣のトグルの偶数番目のエッジに応じて、出力先をＦＩＦＯ回路１３に切り替え、データストローブ信号ＤＱＳ，ＤＱＳ￣のトグルの奇数番目のエッジに応じて、出力先をＦＩＦＯ回路１４に切り替える。
なお、サンプラ３１１は、チップイネーブル信号ＣＥ０￣がアクティブレベルでありチップイネーブル信号ＣＥ１￣がノンアクティブレベルであることに応じて出力先をＦＩＦＯ回路１３に切り替え、チップイネーブル信号ＣＥ０￣がノンアクティブレベルでありチップイネーブル信号ＣＥ１￣がアクティブレベルであることに応じて出力先をＦＩＦＯ回路１４に切り替えて、データ信号ＤＱを転送する点は、切り替え回路１１の動作と同様である。
分周回路３１２は、データストローブ信号ＤＱＳ，ＤＱＳ￣がトグルされる場合、データストローブ信号ＤＱＳ，ＤＱＳ￣を２分周して、半分の速度でトグルするデータストローブ信号ＤＱＳ’，ＤＱＳ￣’を生成する。分周回路３１２は、半分の速度でトグルするデータストローブ信号ＤＱＳ’，ＤＱＳ￣’をＦＩＦＯ回路１３，１４へそれぞれ供給する。
制御回路１６は、チップイネーブル信号ＣＥ０￣がアクティブレベルでありチップイネーブル信号ＣＥ１￣がアクティブレベルであることに応じて、トグルするデータストローブ信号ＤＱＳ０，ＤＱＳ０￣を生成してチップＭＣ０へ供給し、トグルするデータストローブ信号ＤＱＳ１，ＤＱＳ１￣を生成してチップＭＣ１へ供給する。これにより、中継チップＩＦは、チャネルＣｈ経由でチップＭＣへ供給するデータストローブ信号をホストＨＡのデータストローブ信号ＤＱＳ，ＤＱＳ￣から制御回路１６のデータストローブ信号ＤＱＳ０，ＤＱＳ０￣，ＤＱＳ１，ＤＱＳ１￣に載せ替えることができる。
中継チップＩＦは、チャネルＣｈ０，Ｃｈ１の同時アクセスの選択期間に、図２５、図２６に示すように、チップＭＣ０，ＭＣ１のデータ信号ＤＱを時分割的にホストＨＡから受信し時分割的にチップＭＣ０，ＭＣ１へ転送する。図２５は、中継チップＩＦの動作を示す波形図である。図２６は、中継チップＩＦの動作を示す図である。図２６（ａ）～図２６（ｄ）では、図２３に示す期間ＴＰ８３における中継チップＩＦの動作「ＤＩＮ」について例示する。
図２５では、ホストチャネルＨＣｈの限界速度が各チャネルＣｈ０，Ｃｈ１の限界速度の２倍である場合を例示している。
ホストＨＡからホストチャネルＨＣｈ経由で中継チップＩＦへ供給されるデータストローブ信号ＤＱＳ，ＤＱＳ￣のトグルの周波数は、制御回路１６からチャネルＣｈ０経由でＦＩＦＯ回路１３及びチップＭＣ０へ供給されるデータストローブ信号ＤＱＳ０，ＤＱＳ０￣のトグルの周波数の２倍になっている。データストローブ信号ＤＱＳ，ＤＱＳ￣のトグルの周波数は、制御回路１６からチャネルＣｈ１経由でＦＩＦＯ回路１４及びチップＭＣ１供給されるデータストローブ信号ＤＱＳ１，ＤＱＳ１￣のトグルの周波数の２倍になっている。
タイミングｔ７１の直前において、中継チップＩＦは、チップイネーブル信号ＣＥ０￣がアクティブレベルに遷移することに応じてチャネルＣｈ０を選択し、チップイネーブル信号ＣＥ１￣がアクティブレベルに遷移することに応じてチャネルＣｈ１を選択する。これ以降、セレクタ１７，１８は、入力ノード１７ａ，１８ａを選択した状態を維持し、ホストＨＡからのチップイネーブル信号ＣＥ０￣，ＣＥ１￣をチャネルＣｈ０，Ｃｈ１経由でチップＭＣ０，ＭＣ１へ供給する。
タイミングｔ７１において、データストローブ信号ＤＱＳ，ＤＱＳ￣がトグルし始める。中継チップＩＦは、データストローブ信号ＤＱＳ，ＤＱＳ￣の０番目のエッジに応じて、図２６（ａ）に示すように、ホストチャネルＨＣｈ経由でチップＭＣ０のライトデータを受信しＦＩＦＯ回路１３で保持する。
タイミングｔ７２において、中継チップＩＦは、データストローブ信号ＤＱＳ，ＤＱＳ￣の１番目のエッジに応じて、図２６（ｂ）に示すように、ホストチャネルＨＣｈ経由でチップＭＣ１のライトデータを受信しＦＩＦＯ回路１４で保持する。このとき、ＦＩＦＯ回路１３は、チップＭＣ０のライトデータを保持している。
タイミングｔ７３において、中継チップＩＦは、データストローブ信号ＤＱＳ，ＤＱＳ￣の２番目のエッジに応じて、図２６（ｃ）に示すように、中継チップＩＦは、ホストチャネルＨＣｈ経由でチップＭＣ０のライトデータを受信しＦＩＦＯ回路１３で保持する。 このとき、中継チップＩＦは、データストローブ信号ＤＱＳ０、ＤＱＳ０￣に応じて、ＦＩＦＯ回路１３で保持されたチップＭＣ０のライトデータをチャネルＣｈ０経由でチップＭＣ０へ転送する。また、中継チップＩＦは、データストローブ信号ＤＱＳ１、ＤＱＳ１￣に応じて、ＦＩＦＯ回路１４で保持されたチップＭＣ０のライトデータをチャネルＣｈ１経由でチップＭＣ１へ転送する。
タイミングｔ７４において、中継チップＩＦは、データストローブ信号ＤＱＳ，ＤＱＳ￣の３番目のエッジに応じて、図２６（ｄ）に示すように、ホストチャネルＨＣｈ経由でチップＭＣ１のライトデータを受信しＦＩＦＯ回路１４で保持する。このとき、ＦＩＦＯ回路１３は、チップＭＣ０のライトデータを保持している。
これ以降、ホストＨＡから受信される全データ量の転送が完了するまで、タイミングｔ７３と同様の動作及びタイミングｔ７４と同様の動作が、データストローブ信号ＤＱＳ，ＤＱＳ￣のトグルのエッジごとに、交互に繰り返される。
なお、制御回路１６によるデータストローブ信号ＤＱＳ０，ＤＱＳ０￣，ＤＱＳ１，ＤＱＳ１￣のトグル開始のタイミングは、ホストＨＡから受信されたデータがＦＩＲＯ１３，１４から出力可能となる時間（図２５の場合、データストローブ信号ＤＱＳ，ＤＱＳ￣のトグル２回分の時間）として予め実験的に求められ得る。これにより、中継チップＩＦから各チップＭＣへのデータ転送を早いタイミングで開始することができる。
以上のように、第５の実施形態では、半導体装置１は、同時アクセス方式のチャネル間インタリーブ動作の機能により、ライト処理における半導体装置１内のチャネルＣｈを介したデータ転送を、チャネルＣｈの速度限界を超越して高速化することができる。
なお、リード処理における同時アクセス方式のチャネル間インタリーブ動作を行うための中継チップＩＦの構成は、図２７に示すように、ホストＨＡのデータストローブ信号ＤＱＳ，ＤＱＳ￣を通過させる構成であってもよい。図２７は、第５の実施形態に変形例における中継チップＩＦの構成を示す図である。図２７に示す中継チップＩＦは、ＦＩＦＯ回路１３、ＦＩＦＯ回路１４、発振器１５、制御回路１６、セレクタ１７、セレクタ１８が省略され、分周回路３１２からラインが端子２２ｂ，２２ｆに延びている点で図２４に示す中継チップＩＦと異なる。端子２１ｄが端子２２ｄに接続され、ホストＨＡからのチップイネーブル信号ＣＥ０￣がチャネルＣｈ０経由でチップＭＣ０へ供給される。端子２１ｅが端子２２ｈに接続され、ホストＨＡからのチップイネーブル信号ＣＥ１￣がチャネルＣｈ１経由でチップＭＣ１へ供給される。
分周回路３１２は、データストローブ信号ＤＱＳ，ＤＱＳ￣がトグルされる場合、データストローブ信号ＤＱＳ，ＤＱＳ￣のトグルの偶数番目のエッジに応じて、データストローブ信号ＤＱＳ，ＤＱＳ￣を２分周して、半分の速度でトグルするデータストローブ信号ＤＱＳ０，ＤＱＳ０￣を生成する。分周回路３１２は、半分の速度でトグルするデータストローブ信号ＤＱＳ０，ＤＱＳ０￣をチャネルＣｈ０経由でチップＭＣ０へ供給する。すなわち、中継チップＩＦは、ホストＨＡからのデータストローブ信号ＤＱＳ，ＤＱＳ￣を分周しながら実質的に通過させてチャネルＣｈ０経由でチップＭＣ０へ供給する。
また、分周回路３１２は、データストローブ信号ＤＱＳ，ＤＱＳ￣のトグルの奇数番目のエッジに応じて、データストローブ信号ＤＱＳ，ＤＱＳ￣を論理反転し２分周して、半分の速度でトグルするデータストローブ信号ＤＱＳ１，ＤＱＳ１￣を生成する。分周回路３１２は、半分の速度でトグルするデータストローブ信号ＤＱＳ１，ＤＱＳ１￣をチャネルＣｈ１経由でチップＭＣ１へ供給する。すなわち、中継チップＩＦは、ホストＨＡからのデータストローブ信号ＤＱＳ，ＤＱＳ￣を分周しながら実質的に通過させてチャネルＣｈ１経由でチップＭＣ１へ供給する。
また、図２７に示す中継チップＩＦの動作は、図２８、図２９に示すように、次の点で図２４に示す中継チップＩＦと異なる。図２８、図２９（ａ）～図２９（ｃ）では、図１６に示す期間ＴＰ８３における中継チップＩＦの動作「ＤＩＮ」について例示するが、図２５、図２６（ａ）～図２６（ｃ）と同様の部分については説明を省略する。
タイミングｔ８１において、データストローブ信号ＤＱＳ，ＤＱＳ￣がトグルし始める。中継チップＩＦは、データストローブ信号ＤＱＳ，ＤＱＳ￣の０番目のエッジに応じて、図２９（ａ）に示すように、ホストチャネルＨＣｈ経由で受信されたチップＭＣ０のデータ信号ＤＱをチャネルＣｈ０経由でチップＭＣ０へ転送する。
このとき、分周回路３１２は、データストローブ信号ＤＱＳ，ＤＱＳ￣を２分周してデータストローブ信号ＤＱＳ０，ＤＱＳ０￣を生成する。分周回路３１２は、データストローブ信号ＤＱＳ０，ＤＱＳ０￣をチャネルＣｈ０経由でチップＭＣ０へ転送する。
タイミングｔ８２において、中継チップＩＦは、データストローブ信号ＤＱＳ，ＤＱＳ￣の１番目のエッジに応じて、図２９（ｂ）に示すように、ホストチャネルＨＣｈ経由で受信されたチップＭＣ１のデータ信号ＤＱをチャネルＣｈ１経由でチップＭＣ１へ転送する。
このとき、分周回路３１２は、データストローブ信号ＤＱＳ，ＤＱＳ￣を論理反転し２分周してデータストローブ信号ＤＱＳ１，ＤＱＳ１￣を生成する。分周回路３１２は、データストローブ信号ＤＱＳ１，ＤＱＳ１￣をチャネルＣｈ１経由でチップＭＣ１へ転送する。
タイミングｔ８３において、中継チップＩＦは、データストローブ信号ＤＱＳ，ＤＱＳ￣の２番目のエッジに応じて、図２９（ａ）に示すように、ホストチャネルＨＣｈ経由で受信されたチップＭＣ０のデータ信号ＤＱをチャネルＣｈ０経由でチップＭＣ０へ転送する。
このとき、分周回路３１２は、データストローブ信号ＤＱＳ，ＤＱＳ￣を２分周してデータストローブ信号ＤＱＳ０，ＤＱＳ０￣を生成する。分周回路３１２は、データストローブ信号ＤＱＳ０，ＤＱＳ０￣をチャネルＣｈ０経由でチップＭＣ０へ転送する。
これ以降、ホストＨＡから受信される全データ量の転送が完了するまで、タイミングｔ８２と同様の動作及びタイミングｔ８３と同様の動作が、データストローブ信号ＤＱＳ，ＤＱＳ￣のエッジごとに、交互に繰り返される。
このように、図２７に示す中継チップＩＦによっても、ライト処理における同時アクセス方式のチャネル間インタリーブ動作を行うことができる。
（第６の実施形態）
次に、第６の実施形態にかかる半導体装置１について説明する。以下では、第１の実施形態～第５の実施形態と異なる部分を中心に説明する。
第１の実施形態では、中継チップＩＦの簡略化した構成を例示しているが、第６の実施形態では、中継チップＩＦの実装構成について例示する。
中継チップＩＦは、チャネルＣｈが選択された状態でそのチャネルＣｈを介してチップＭＣにコマンド発行を行う際に、コマンドを保持するように構成される。これにより、その後に、そのチャネルＣｈが非選択された際に、チップＭＣからのコマンドに応じたデータ転送が行われるように制御できる。また、そのチャネルＣｈが再び選択状態に戻された際に、ホストＨＡとの間でコマンドに応じたデータ転送が行われるように制御できる。
例えば、中継チッＩＦは、図３０に示すように構成され得る。図３０は、中継チップＩＦの構成を示す図である。
中継チップＩＦは、ホストインタフェース（Ｉ／Ｆ）回路４１１、セレクタ４１２、ＦＩＦＯ回路４１３、ＦＩＦＯ回路４１４、コマンド保持回路４１５、コマンド保持回路４１６、チャネルインタフェース（Ｉ／Ｆ）回路４１７、チャネルインタフェース（Ｉ／Ｆ）回路４１８、ＡＬＥ／ＣＬＥ／ＷＥ￣切り替え回路４１９、端子群４２１、及び端子群４２２を有する。
端子群４２１は、端子群２１（図６参照）に対して、端子群２１ｆをさらに有する。端子群２１ｆは、アドレスラッチイネーブル信号Ｈ＿ＡＬＥ用の端子、コマンドラッチイネーブル信号Ｈ＿ＣＬＥ用の端子、ライトイネーブル信号Ｈ＿ＷＥ￣用の端子を含む。
端子群４２２は、端子群２２（図６参照）に対して、端子群２２ｉ，２２ｊをさらに有する。端子群２２ｉは、アドレスラッチイネーブル信号Ｎ０＿ＡＬＥ用の端子、コマンドラッチイネーブル信号Ｎ０＿ＣＬＥ用の端子、ライトイネーブル信号Ｎ０＿ＷＥ￣用の端子を含む。端子群２２ｊは、アドレスラッチイネーブル信号Ｎ１＿ＡＬＥ用の端子、コマンドラッチイネーブル信号Ｎ１＿ＣＬＥ用の端子、ライトイネーブル信号Ｎ１＿ＷＥ￣用の端子を含む。
ＡＬＥ／ＣＬＥ／ＷＥ￣切り替え回路４１９は、端子群２１ｆと端子群２２ｉ，２２ｊとの間に配される。ＡＬＥ／ＣＬＥ／ＷＥ￣切り替え回路４１９は、チップイネーブル信号Ｈ＿ＣＥ０￣，Ｈ＿ＣＥ１￣に応じて、端子群２１ｆと端子群２２ｉ，２２ｊとの接続を切り替える。ＡＬＥ／ＣＬＥ／ＷＥ￣切り替え回路４１９は、チップイネーブル信号Ｈ＿ＣＥ０￣がアクティブレベルでありチップイネーブル信号Ｈ＿ＣＥ１￣がノンアクティブレベルである場合、端子群２１ｆを端子群２２ｉに接続する。ＡＬＥ／ＣＬＥ／ＷＥ￣切り替え回路４１９は、チップイネーブル信号Ｈ＿ＣＥ０￣がノンアクティブレベルでありチップイネーブル信号Ｈ＿ＣＥ１￣がアクティブレベルである場合、端子群２１ｆを端子群２２ｊに接続する。
ＦＩＦＯ回路４１３は、ホストインタフェース回路４１１及びチャネルインタフェース回路４１７の間に電気的に接続される。ＦＩＦＯ回路４１３は、チャネルＣｈ０用の回路であり、ＦＩＦＯ回路１３（図６参照）と同様の機能を有する。
ＦＩＦＯ回路４１４は、ホストインタフェース回路４１１及びチャネルインタフェース回路４１８の間に電気的に接続される。ＦＩＦＯ回路４１４は、チャネルＣｈ１用の回路であり、ＦＩＦＯ回路１４（図６参照）と同様の機能を有する。
コマンド保持回路４１５は、端子群４２１、セレクタ４１２、チャネルインタフェース回路４１７の間に電気的に接続される。コマンド保持回路４１５は、チャネルＣｈ０用の回路である。コマンド保持回路４１５は、コマンドラッチイネーブル信号ＣＬＥがアクティブレベルでありチップイネーブル信号Ｈ＿ＣＥ０￣がアクティブレベルである状態で、ホストＨＡからのデータ信号ＤＱ＜７：０＞がチャネルＣｈ０に対応したコマンドであるとして、そのコマンドを保持する。コマンド保持回路４１５は、保持されたコマンドに応じて、チャネルＣｈ０に対応した制御信号Ｓ０を生成してセレクタ４１２及びチャネルインタフェース回路４１７へ供給する。
コマンド保持回路４１６は、端子群４２１、セレクタ４１２、チャネルインタフェース回路４１８の間に電気的に接続される。コマンド保持回路４１５は、チャネルＣｈ１用の回路である。コマンド保持回路４１６は、コマンドラッチイネーブル信号ＣＬＥがアクティブレベルでありチップイネーブル信号Ｈ＿ＣＥ１￣がアクティブレベルである状態で、ホストＨＡからのデータ信号ＤＱ＜７：０＞がチャネルＣｈ１に対応したコマンドであるとして、そのコマンドを保持する。コマンド保持回路４１６は、保持されたコマンドに応じて、チャネルＣｈ１に対応した制御信号Ｓ１を生成してセレクタ４１２及びチャネルインタフェース回路４１８へ供給する。
セレクタ４１２は、入力ノード４１２ａがコマンド保持回路４１５に接続され、入力ノード４１２ｂがコマンド保持回路４１６に接続され、出力ノード４１２ｃがホストインタフェース回路４１１に接続される。セレクタ４１２は、入力ノード４１２ａを選択している状態で制御信号Ｓ０をホストインタフェース回路４１１へ供給し、入力ノード４１２ｂを選択している状態で制御信号Ｓ１をホストインタフェース回路４１１へ供給する。
ホストインタフェース回路４１１は、端子群４２１、セレクタ４１２、ＦＩＦＯ回路４１３、ＦＩＦＯ回路４１４の間に電気的に接続され、ホストＨＡに対するインタフェース動作を行う。
ホストインタフェース回路４１１は、制御信号Ｓ０及び制御信号Ｓ１に応じて、第１の接続状態と第２の接続状態とを切り替える。第１の接続状態は、端子群２１ａとＦＩＦＯ回路４１３とが接続された状態である。第２の接続状態は、端子群２１ａとＦＩＦＯ回路４１４とが接続された状態である。ホストインタフェース回路４１１は、制御信号Ｓ０でチャネルＣｈ０の選択及びデータ転送が指示されることに応じて第１の接続状態に切り替え、制御信号Ｓ１でチャネルＣｈ１の選択及びデータ転送が指示されることに応じて第２の接続状態に切り替える。
ホストインタフェース回路４１１は、制御信号Ｓ０及び制御信号Ｓ１に応じて、第３の接続状態と第４の接続状態とを切り替える。第３の接続状態は、端子群２１ｃとＦＩＦＯ回路４１３とが接続された状態である。第４の接続状態は、端子群２１ｃとＦＩＦＯ回路４１４とが接続された状態である。ホストインタフェース回路４１１は、制御信号Ｓ０でチャネルＣｈ０の選択及びデータ転送が指示されることに応じて第３の接続状態に切り替え、制御信号Ｓ１でチャネルＣｈ１の選択及びデータ転送が指示されることに応じて第４の接続状態に切り替える。
チャネルインタフェース回路４１７は、ＦＩＦＯ回路４１３、コマンド保持回路４１５、端子群４２２の間に電気的に接続される。チャネルインタフェース回路４１７は、チャネルＣｈ０用の回路であり、チャネルＣｈ０に対するインタフェース動作を行う。チャネルインタフェース回路４１７は、制御信号Ｓ０でチャネルＣｈ０の選択及びコマンド発行が指示されることに応じて、コマンドを発行してデータ信号Ｎ０＿ＤＱ＜７：０＞としてチャネルＣｈ０経由でチップＭＣ０へ供給する。チャネルインタフェース回路４１７は、チャネルＣｈ０の非選択及びデータ転送が指示されることに応じて、トグルするリードイネーブル信号Ｎ０＿ＲＥ￣を生成してチャネルＣｈ０経由でチップＭＣ０へ供給し、チップＭＣ０からチャネルＣｈ０経由で転送されるデータ信号Ｎ０＿ＤＱ＜７：０＞及びデータストローブ信号Ｎ０＿ＤＱＳをＦＩＦＯ回路４１３へ転送する。チャネルインタフェース回路４１７は、チャネルＣｈ０の選択及びデータ転送が指示されることに応じて、トグルするリードイネーブル信号Ｎ０＿ＲＥ￣を生成してチャネルＣｈ０経由でチップＭＣ０へ供給し、チップＭＣ０からチャネルＣｈ０経由で転送されるデータ信号Ｎ０＿ＤＱ＜７：０＞及びデータストローブ信号Ｎ０＿ＤＱＳをＦＩＦＯ回路４１３へ転送する。
チャネルインタフェース回路４１８は、ＦＩＦＯ回路４１４、コマンド保持回路４１６、端子群４２２の間に電気的に接続される。チャネルインタフェース回路４１８は、チャネルＣｈ１用の回路であり、チャネルＣｈ１に対するインタフェース動作を行う。チャネルインタフェース回路４１８は、制御信号Ｓ１でチャネルＣｈ１の選択及びコマンド発行が指示されることに応じて、コマンドを発行してデータ信号Ｎ１＿ＤＱ＜７：０＞としてチャネルＣｈ１経由でチップＭＣ１へ供給する。チャネルインタフェース回路４１８は、チャネルＣｈ０の非選択及びデータ転送が指示されることに応じて、トグルするリードイネーブル信号Ｎ１＿ＲＥ￣を生成してチャネルＣｈ１経由でチップＭＣ１へ供給し、チップＭＣ１からチャネルＣｈ１経由で転送されるデータ信号Ｎ１＿ＤＱ＜７：０＞及びデータストローブ信号Ｎ１＿ＤＱＳをＦＩＦＯ回路４１４へ転送する。チャネルインタフェース回路４１７は、チャネルＣｈ１の選択及びデータ転送が指示されることに応じて、トグルするリードイネーブル信号Ｎ１＿ＲＥ￣を生成してチャネルＣｈ１経由でチップＭＣ１へ供給し、チップＭＣ１からチャネルＣｈ１経由で転送されるデータ信号Ｎ１＿ＤＱ＜７：０＞及びデータストローブ信号Ｎ１＿ＤＱＳをＦＩＦＯ回路４１４へ転送する。
以上のように、第６の実施形態では、半導体装置１は、図３０に示すような実装構成により、チャネル間インタリーブ動作を実現することができる。
（第７の実施形態）
次に、第７の実施形態にかかる半導体装置１について説明する。以下では、第１の実施形態～第６の実施形態と異なる部分を中心に説明する。
第５の実施形態では、半導体装置１内のチャネルＣｈの限界速度がホストチャネルＨＣｈの限界速度より遅い（例えば、１／２倍である）場合の構成を例示しているが、第７の実施形態では、半導体装置１内のチャネルＣｈの限界速度がホストチャネルＨＣｈの限界速度以上である場合の構成について例示する。
半導体装置１内のチャネルＣｈの高速性を生かすためには、中継チップＩＦとチップＭＣとの本数を少なく抑えてデータ転送のタイミング信号を高速化することが有効である。
例えば、中継チップＩＦは、図３１に示すように構成され得る。図３１は、中継チップＩＦの構成を示す図である。
半導体装置１では、チャネルＣｈ１及びチップＭＣ１－１～ＭＣ１－４が省略されている。中継チップＩＦは、サンプラ５１１、ＦＩＦＯ回路５１３、カウンタ回路５１４、発振器５１５、制御回路５１６、端子群２１、及び端子群２２を有する。
サンプラ５１１は、端子群２１及びＦＩＦＯ回路５１３の間に電気的に接続される。サンプラ５１１は、データノード５１１ａが端子群２１ａに接続され、クロックノード５１１ｂが端子群２１ｂに接続され、出力ノード３１１ｃがＦＩＦＯ回路５１３に接続される。サンプラ５１１は、データ信号Ｈ＿ＤＱをサンプリングし、データストローブ信号Ｈ＿ＤＱＳに応じて、そのサンプリングしたデータ信号Ｈ＿ＤＱをＦＩＦＯ回路５１３へ出力する。
ＦＩＦＯ回路５１３は、端子群２１、サンプラ５１１及び端子群２２の間に電気的に接続される。ＦＩＦＯ回路５１３は、データノード５１３ａがサンプラ５１１に接続され、クロックノード５１３ｂが端子群２１ｂに接続され、データノード５１３ｃが端子群２２ａに接続され、クロックノード５１３ｂが端子群２２ｂに接続される。ＦＩＦＯ回路５１３は、ＦＩＦＯ回路１３（図２４参照）と同様の機能を有するが、ホストＨＡからのデータストローブ信号Ｈ＿ＤＱＳに応じてデータ信号ＤＱを受ける点でＦＩＦＯ回路１３と異なる。
カウンタ回路５１４は、端子群２１及び制御回路５１６の間に電気的に接続される。カウンタ回路５１４は、入力ノード５１４ａが端子群２１ｂに接続され、出力ノード５１４ｂが制御回路５１６に接続される。カウンタ回路５１４は、データストローブ信号Ｈ＿ＤＱＳがトグルする場合、データストローブ信号Ｈ＿ＤＱＳのパルス数をカウントし、カウント結果を制御回路５１６へ出力する。
発振器５１５は、発振動作を行って発振信号を生成する。発振信号の周波数は、データストローブ信号Ｈ＿ＤＱＳのトグルの周波数と均等であってもよいし、データストローブ信号Ｈ＿ＤＱＳの周波数より大きくてもよい。発振器５１５は、発振信号を制御回路５１６へ出力する。
制御回路５１６は、カウンタ回路５１４、発振器５１５、ＦＩＦＯ回路５１３、端子群２２の間に電気的に接続される。制御回路５１６は、入力ノード５１６ａが発振器５１５に接続され、入力ノード５１６ｂがカウンタ回路５１４に接続され、出力ノード５１６ｃがＦＩＦＯ回路５１３及び端子群２２に接続される。
制御回路５１６は、発振信号を用いて、データストローブ信号Ｈ＿ＤＱＳ以上の周波数でトグルするデータストローブ信号Ｎ＿ＤＱＳを生成し、データストローブ信号Ｎ＿ＤＱＳをＦＩＦＯ回路５１３へ供給するとともにチャネルＣｈ０経由でチップＭＣ０へ供給する。これにより、ＦＩＦＯ回路５１３がデータストローブ信号Ｎ＿ＤＱＳに応じてデータ信号Ｎ＿ＤＱを内部的にシフトさせるとともにチャネルＣｈ０経由でチップＭＣ０へ転送するようにすることができる。
また、制御回路５１６は、カウンタ回路５１４のカウント値に応じて、ＦＩＦＯ回路５１３が空になったと判断すると、データストローブ信号Ｎ＿ＤＱＳのトグルを停止させる。制御回路５１６は、カウンタ回路５１４のカウント値に応じて、ＦＩＦＯ回路５１３が再びデータ信号ＤＱを保持し始めたと判断すると、データストローブ信号Ｎ＿ＤＱＳのトグルを再開させる。これにより、中継チップＩＦの電力消費を抑制できる。
例えば、半導体装置１内のチャネルＣｈの限界速度がホストチャネルＨＣｈの限界速度より速い場合、中継チップＩＦは、図３２に示すように動作し得る。図３２は、中継チップＩＦの動作を示す波形図である。
タイミングｔ９１において、データストローブ信号Ｈ＿ＤＱＳがトグルし始め、カウンタ回路５１４がデータストローブ信号Ｈ＿ＤＱＳのパルス数をカウントし始める。中継チップＩＦは、データストローブ信号Ｈ＿ＤＱＳのエッジに応じて、ホストチャネルＨＣｈ経由でチップＭＣ０のデータ信号Ｈ＿ＤＱを受信しＦＩＦＯ回路５１３で保持する。
タイミングｔ９２において、制御回路５１６は、データストローブ信号Ｎ＿ＤＱＳをトグルさせ始め、データストローブ信号Ｎ＿ＤＱＳをＦＩＦＯ回路５１３へ供給するとともにチャネルＣｈ０経由でチップＭＣ０へ供給する。
タイミングｔ９３になると、制御回路５１６は、データストローブ信号Ｈ＿ＤＱＳのパルス数が自身で発生させるデータストローブ信号Ｎ＿ＤＱＳのパルス数に等しくなったことに応じて、ＦＩＦＯ回路５１３が空になったと判断し、データストローブ信号Ｎ＿ＤＱＳのトグルを停止させる。
タイミングｔ９４になると、制御回路５１６は、データストローブ信号Ｈ＿ＤＱＳのパルス数がデータストローブ信号Ｎ＿ＤＱＳのパルス数より大きくなったことに応じて、ＦＩＦＯ回路５１３が再びデータ信号ＤＱを保持し始めたと判断し、データストローブ信号Ｎ＿ＤＱＳのトグルを再開させる。
これ以降、タイミングｔ９２～ｔ９４と同様の動作が繰り返される。なお、この動作により、点線の矢印で示されるように、ホストＨＡからデータ信号Ｈ＿ＤＱが過不足なくデータ信号Ｎ＿ＤＱとしてチップＭＣ０へ転送されることが分かる。
以上のように、第７の実施形態では、半導体装置１は、半導体装置１内のデータ転送速度をホストチャネルＨＣｈの限界速度以上に高速化できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体装置、ＭＣ０，ＭＣ０－１～ＭＣ０－４，ＭＣ１，ＭＣ１－１～ＭＣ１－４ チップ、ＩＦ 中継チップ。

Claims (14)

  1. ホストに接続可能である中継チップと、
    第１のチャネルを介して前記中継チップに接続された第１のチップと、
    第２のチャネルを介して前記中継チップに接続された第２のチップと、
    を備え、
    前記中継チップは、前記第１のチャネルを選択するための第１のイネーブル信号と前記第２のチャネルを選択するための第２のイネーブル信号とを前記ホストから受信し、前記第１のイネーブル信号がノンアクティブレベルに維持され前記第２のイネーブル信号がアクティブレベルに維持された状態で前記第１のチャネルを介したデータ転送動作と前記第２のチャネルを介したデータ転送のためのコマンド発行動作とを並行して行うことが可能である
    半導体装置。
  2. 前記中継チップは、前記第１のイネーブル信号がアクティブレベルに維持され前記第２のイネーブル信号がノンアクティブレベルに維持された状態で前記第１のチャネルを介したデータ転送のためのコマンド発行動作と前記第２のチャネルを介したデータ転送動作とを並行して行うことが可能である
    請求項１に記載の半導体装置。
  3. 前記中継チップは、前記第１のイネーブル信号がアクティブレベルに維持され前記第２のイネーブル信号がノンアクティブレベルに維持される第１の期間に、前記第１のチャネルを介して前記第１のチップに第１のコマンドを発行し、前記第１のイネーブル信号がノンアクティブレベルに維持され前記第２のイネーブル信号がアクティブレベルに維持される前記第１の期間より後の第２の期間に、前記第１のチャネルを介して前記中継チップ及び前記第１のチップ間で前記第１のコマンドに応じたデータ転送を行うとともに前記第２のチャネルを介して第２のコマンドを前記第２のチップに発行する
    請求項１に記載の半導体装置。
  4. 前記中継チップは、前記第１のイネーブル信号がアクティブレベルに維持され前記第２のイネーブル信号がノンアクティブレベルに維持される前記第２の期間より後の第３の期間に、前記第１のチャネルを介して第３のコマンドを前記第１のチップに発行するとともに前記第２のチャネルを介して前記中継チップ及び前記第２のチップ間で前記第２のコマンドに応じたデータ転送動作を行う
    請求項３に記載の半導体装置。
  5. ホストと、
    通信路を介して前記ホストに接続された請求項１から４のいずれか１項に記載の半導体装置と、
    を備えたメモリシステム。
  6. ホストに接続可能であり、データ信号を受ける第１の端子と、
    前記ホストに接続可能であり、タイミング信号を受ける第２の端子と、
    前記第１の端子に接続可能である第１のデータノードと前記第２の端子に接続可能である第１のクロックノードと第１のチャネルを介して第１のチップに接続可能である第２のデータノードと前記第１のチャネルを介して前記第１のチップに接続可能である第２のクロックノードとを有する第１の転送回路と、
    前記第１の端子に接続可能である第１のデータノードと前記第２の端子に接続可能である第１のクロックノードと第２のチャネルを介して第２のチップに接続可能である第２のデータノードと前記第２のチャネルを介して前記第２のチップに接続可能である第２のクロックノードとを有する第２の転送回路と、
    前記第１の端子及び前記第１の転送回路の第１のデータノードが接続された第１の状態と前記第１の端子及び前記第２の転送回路の第１のデータノードが接続された第２の状態とを切り替える第１の切り替え回路と、
    前記第２の端子及び前記第１の転送回路の第１のクロックノードが接続された第３の状態と前記第２の端子及び前記第２の転送回路の第１のクロックノードが接続された第４の状態とを切り替える第２の切り替え回路と、
    を備えた半導体チップ。
  7. ホストに接続可能である中継チップと、
    第１のチャネルを介して前記中継チップに接続された第１のチップと、
    第２のチャネルを介して前記中継チップに接続された第２のチップと、
    を備え、
    前記中継チップは、前記第１のチャネルを選択するための第１のイネーブル信号と前記第２のチャネルを選択するための第２のイネーブル信号とを前記ホストから受信し、前記第１のイネーブル信号がアクティブレベルに維持され前記第２のイネーブル信号がアクティブレベルに維持された状態で前記第１のチャネルを介したデータ転送動作と前記第２のチャネルを介したデータ転送動作とを並行して行うことが可能である
    半導体装置。
  8. 前記中継チップは、前記第１のイネーブル信号がアクティブレベルに維持され前記第２のイネーブル信号がノンアクティブレベルに維持される第１の期間に、前記第１のチャネルを介して前記第１のチップに第１のコマンドを発行し、前記第１のイネーブル信号がノンアクティブレベルに維持され前記第２のイネーブル信号がアクティブレベルに維持される前記第１の期間より後の第２の期間に、前記第２のチャネルを介して前記第２のチップに第２のコマンドを発行し、前記第１のイネーブル信号がアクティブレベルに維持され前記第２のイネーブル信号がアクティブレベルに維持される前記第２の期間より後の第３の期間に、前記第１のチャネルを介して前記第１のコマンドに応じたデータ転送動作を行うとともに前記第２のチャネルを介して前記第２のコマンドに応じたデータ転送動作を行う
    請求項７に記載の半導体装置。
  9. ホストと、
    通信路を介して前記ホストに接続された請求項７又は８に記載の半導体装置と、
    を備えたメモリシステム。
  10. ホストに接続可能であり、データ信号を受ける第１の端子と、
    前記ホストに接続可能であり、タイミング信号を受ける第２の端子と、
    前記第２の端子に接続された分周回路と、
    第１のデータノードと前記分周回路に接続された第１のクロックノードと第１のチャネルを介して第１のチップに接続可能である第２のデータノードと前記第１のチャネルを介して前記第１のチップに接続可能である第２のクロックノードとを有する第１の転送回路と、
    第１のデータノードと前記分周回路に接続された第１のクロックノードと第２のチャネルを介して第２のチップに接続された第２のデータノードと前記第２のチャネルを介して前記第２のチップに接続された第２のクロックノードとを有する第２の転送回路と、
    前記第１の端子及び前記第１の転送回路の第１のデータノードが接続された第５の状態と前記第１の端子及び前記第２の転送回路の第１のデータノードが接続された第６の状態とを切り替える切り替え回路と、
    を備えた半導体チップ。
  11. 前記切り替え回路は、前記タイミング信号の偶数番目のエッジに応じて前記第５の状態に切り替え、前記タイミング信号の奇数番目のエッジに応じて前記第６の状態に切り替える
    請求項１０に記載の半導体チップ。
  12. ホストに接続可能であり、データ信号を受ける第１の端子と、
    前記ホストに接続可能であり、タイミング信号を受ける第２の端子と、
    前記第２の端子に接続された分周回路と、
    前記第１の端子で受けたデータ信号を前記タイミング信号の偶数番目のエッジに応じてサンプリングし第１のチップが接続される第１のチャネルの側へ出力し、前記第１の端子で受けたデータ信号を前記タイミング信号の奇数番目のエッジに応じてサンプリングして第２のチップが接続される第２のチャネルの側へ出力するサンプラと、
    を備えた半導体チップ。
  13. 第１のデータノードと前記分周回路に接続された第１のクロックノードと第１のチャネルを介して第１のチップに接続可能である第２のデータノードと前記第１のチャネルを介して前記第１のチップに接続された第２のクロックノードとを有する第１の転送回路と、
    第１のデータノードと前記分周回路に接続された第１のクロックノードと第２のチャネルを介して第２のチップに接続された第２のデータノードと前記第２のチャネルを介して前記第２のチップに接続された第２のクロックノードとを有する第２の転送回路と、
    をさらに備え、
    前記サンプラは、前記第１の端子で受けたデータ信号を前記タイミング信号の偶数番目のエッジに応じてサンプリングして前記第１の転送回路の第１のデータノードへ出力し、前記第１の端子で受けたデータ信号を前記タイミング信号の奇数番目のエッジに応じてサンプリングして前記第１の転送回路の第１のデータノードへ出力する
    請求項１２に記載の半導体チップ。
  14. ホストに接続可能であり、データ信号を受ける第１の端子と、
    前記ホストに接続可能であり、タイミング信号を受ける第２の端子と、
    前記第１の端子に接続された第１のデータノードと前記第２の端子に接続された第１のクロックノードとを有するサンプラと、
    前記サンプラに接続された第１のデータノードと前記第２の端子に接続された第１のクロックノードとチャネルを介して第１のチップに接続された出力ノードとを有する転送回路と、
    前記第２の端子に接続された入力ノードを有するカウンタと、
    発振回路と、
    前記発振回路に接続された第１の入力ノードと前記カウンタに接続された第２の入力ノードと前記チャネルを介して前記第１のチップに接続された出力ノードとを有する制御回路と、
    を備えた半導体チップ。
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