JP2022174366A - サーマルヘッド駆動用集積回路及びサーマルヘッド駆動用集積回路の製造方法。 - Google Patents

サーマルヘッド駆動用集積回路及びサーマルヘッド駆動用集積回路の製造方法。 Download PDF

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Abstract

【課題】データ信号転送クロック信号のＩＣ内部配線１０を経由する信号が歪まず、信号のデューティ比が保たれるサーマルヘッド駆動用集積回路１を提供すること。【解決手段】データ信号転送クロック信号の入力端子６と出力端子７と、入力端子６と出力端子７との間に配置されたＩＣ内部配線１０と、出力端子７に接続されたデューティ比補正回路２と、を備え、デューティ比補正回路２は、第１の第１導電型ＭＯＳトランジスタ２１と、第２の第１導電型ＭＯＳトランジスタ２２と、第１の第２導電型ＭＯＳトランジスタ２３と、第２の第２導電型ＭＯＳトランジスタ２４と、並列に接続された第１の抵抗２５と第１のヒューズ２７を有する第１の抵抗回路３３と、第２の抵抗２６と第２のヒューズ２８を有する第２の抵抗回路３４と、を備えるサーマルヘッド駆動用集積回路、および抵抗回路のヒューズを切断するサーマルヘッド駆動用集積回路の製造方法。【選択図】図２

Description

本発明は、サーマルヘッド駆動用集積回路に関する。
サーマルヘッド駆動用集積回路（以降、集積回路はＩＣと略す場合がある）は、複数個の駆動用ＩＣをカスケード接続して使用する例が多い。サーマルヘッド駆動用ＩＣは、サーマルヘッド駆動用ＩＣを実装する基板面積を効率化するため、ＩＣ内部を横断するＩＣ内部配線を有するものがある（例えば特許文献１参照）。
特開平０５－２９８０３６号公報
サーマルヘッド駆動用ＩＣは、その機能上、ＩＣチップの縦横比の大きな矩形状とすることが多い。ＩＣ内部配線は、ＩＣチップの矩形の長辺に沿って配線される。ＩＣ内部配線が長くなると、ＩＣ内部配線を経由する信号は、ＩＣ内部配線の抵抗や寄生容量によって信号波形が歪んでしまい、信号のデューティ比が変化してしまう。複数のサーマルヘッド駆動用ＩＣをカスケード接続すると、カスケード接続の後ろ側に接続されたサーマルヘッド駆動用ＩＣは、デューティ比の変化した信号波形によって、正常な動作が行えなくなる場合がある。本発明の目的は、サーマルヘッド駆動用ＩＣのＩＣ内部配線を経由する信号が歪まず、信号のデューティ比が保たれるサーマルヘッド駆動用ＩＣを提供することである。
本発明のサーマルヘッド駆動用集積回路は、データ信号転送クロック信号の入力端子と出力端子と、前記入力端子と前記出力端子との間に配置されたＩＣ内部配線と、前記データ信号転送クロック信号の前記出力端子に接続されたデューティ比補正回路と、を備え、前記デューティ比補正回路は、第１のノードと、第２のノードと、第１の第１導電型ＭＯＳトランジスタと、第２の第１導電型ＭＯＳトランジスタと、第１の第２導電型ＭＯＳトランジスタと、第２の第２導電型ＭＯＳトランジスタと、第３のノードと第４のノードとの間に並列に接続された第１の抵抗と第１のヒューズを有する第１の抵抗回路と、第５のノードと第６のノードとの間に並列に接続された第２の抵抗と第２のヒューズを有する第２の抵抗回路と、第１電源端子と、第２電源端子と、を有し、前記第１の第１導電型ＭＯＳトランジスタのソース端子は前記第１電源端子に接続され、ゲート端子は前記第３のノードに接続され、ドレイン端子は前記第２の第１導電型ＭＯＳトランジスタのソース端子に接続され、前記第２の第１導電型ＭＯＳトランジスタのゲート端子は前記第１のノードと前記第４のノードに接続され、ドレイン端子は前記第２のノードに接続され、前記第１の第２導電型ＭＯＳトランジスタのゲート端子は前記第１のノードと第５のノードに接続され、ドレイン端子は前記第２のノードに接続され、ソース端子は前記第２の第２導電型ＭＯＳトランジスタのドレイン端子に接続され、前記第２の第２導電型ＭＯＳトランジスタのゲート端子は前記第６のノードに接続され、ソース端子は前記第２電源端子に接続される。また、本発明のサーマルヘッド駆動用集積回路の製造方法は、前記第１の抵抗回路もしくは前記第２の抵抗回路のヒューズを切断する工程を有する。
サーマルヘッド駆動用ＩＣのＩＣ内部配線を経由するクロック信号が歪まず、クロック信号のデューティ比が保たれるようになる。
本発明の第１の実施形態のサーマルヘッド駆動用ＩＣの一例を示すブロック図である。 本発明の第１の実施形態のデューティ比補正回路の一例を示す回路図である。 本発明の第１の実施形態の抵抗回路の一例を示す回路図である。 データ信号転送クロック信号の様々な波形を示す図である。 本発明の第１の実施形態のデータ信号転送クロック信号波形のデューティ比補正の一例を示す図である。 本発明の第１の実施形態のデータ信号転送クロック信号波形のデューティ比補正の別の一例を示す図である。
［第１の実施形態］
以下、図面を参照して、本発明の第１の実施形態について説明する。図１は、本実施形態にかかるサーマルヘッド駆動用ＩＣ１の一例を示す回路図である。
本実施形態のサーマルヘッド駆動用ＩＣ１は、データ信号転送クロック信号の入力端子６と出力端子７と、データ信号の入力端子８と出力端子９と、前記データ信号の入力端子８と出力端子９との間に接続され、前記データ信号と前記データ信号転送クロック信号とが入力されるシフトレジスタ回路３と、前記データ信号転送クロック信号の入力端子６と出力端子７との間に接続されるデューティ比補正回路２と、バッファアンプ１１、１３、１４と、反転器１２と、ラッチ回路４と、サーマルヘッド駆動回路５と、を備えている。デューティ比補正回路２は、第１のノード３１と第２のノード３２を備えている。
データ信号転送クロック信号は、データ信号転送クロック信号の入力端子６からバッファアンプ１１を介して、デューティ比補正回路２の第１のノード３１とシフトレジスタ回路３とに入力される。デューティ比補正回路２の第２のノード３２から出力されたデータ信号転送クロック信号は、反転器１２を介してデータ信号転送クロック信号の出力端子７へ出力される。
データ信号は、データ信号線の入力端子８からバッファアンプ１３を介して、シフトレジスタ回路３の入力端子に入力される。シフトレジスタ回路３に入力されたデータ信号は、データ信号転送クロック信号によってシフトレジスタ回路３を構成するＤフリップフロップ（以降、Ｄ－ＦＦと略す）を転送されていき、シフトレジスタ回路３の出力端子からバッファアンプ１４を介して、データ信号の出力端子９へ出力される。シフトレジスタ回路３を構成するＤ－ＦＦに入力されたデータ信号は、図示しないラッチ信号によってラッチ回路４にラッチされ、サーマルヘッド駆動回路５へ出力される。
サーマルヘッド駆動用ＩＣ１は、その機能上、ＩＣチップの縦横比が大きい矩形状のＩＣチップ形状とすることが多い。データ信号転送クロック信号の入力端子６と出力端子７との間のＩＣ内部配線１０は、矩形状のＩＣチップの長辺に沿って配線される。データ信号転送クロック信号のＩＣ内部配線１０が長くなると、ＩＣ内部配線１０を経由するデータ信号転送クロック信号は、ＩＣ内部配線１０の抵抗や寄生容量によって信号波形が歪んでしまい、データ信号転送クロック信号のデューティ比が変化してしまう。デューティ比補正回路２は、データ信号転送クロック信号の変化したデューティ比を補正する。デューティ比が補正されたデータ信号転送クロック信号は、データ信号転送クロック信号の出力端子７から出力される。
図２は、本実施形態のデューティ比補正回路２の一例を示す回路図である。デューティ比補正回路２は、第１のＰチャネル型ＭＯＳトランジスタ（以降、ＰＭＯＳトランジスタと略す）２１と、第２のＰＭＯＳトランジスタ２２と、第１のＮチャネル型ＭＯＳトランジスタ（以降、ＮＭＯＳトランジスタと略す）２３と、第２のＮＭＯＳトランジスタ２４と、第１の抵抗回路３３と、第２の抵抗回路３４と、第１のノード３１と、第２のノード３２と、ＶＤＤ端子と、ＶＳＳ端子と、を有する。第１の抵抗回路３３は、第１の抵抗２５と第１のヒューズ２７と、第３のノード３５と、第４のノード３６と、を有する。第２の抵抗回路３４は、第２の抵抗２６と第２のヒューズ２８と、第５のノード３７と、第６のノード３８と、を有する。
デューティ比補正回路２の接続について説明する。第１のノード３１は、第２のＰＭＯＳトランジスタ２２のゲート端子と、第１のＮＭＯＳトランジスタ２３のゲート端子と、第１の抵抗回路３３の第４のノード３６と、第２の抵抗回路３４の第５のノード３７と、に接続される。第１のＰＭＯＳトランジスタ２１のソース端子は、ＶＤＤ端子に接続され、ゲート端子は、第１の抵抗回路の第３のノード３５に接続され、ドレイン端子は、第２のＰＭＯＳトランジスタ２２のソース端子に接続される。第２のＮＭＯＳトランジスタのソース端子は、ＶＳＳ端子に接続され、ゲート端子は、第６のノード３８に接続され、ドレイン端子は、第１のＮＭＯＳトランジスタ２３のソース端子に接続される。第２のＰＭＯＳトランジスタ２２のドレイン端子と第１のＮＭＯＳトランジスタ２３のドレイン端子とは、第２のノード３２に接続される。
第１の抵抗回路３３の第１の抵抗２５と第１のヒューズ２７は、第３のノード３５と第４のノード３６の間に並列に接続される。第２の抵抗回路３４の第２の抵抗２６と第２のヒューズ２８は、第５のノード３７と第６のノード３８の間に並列に接続される。
第１の抵抗回路３３は、図３に示すように、複数の抵抗回路を直列に接続して構成しても良い。具体的には、抵抗２５１とヒューズ２７１を並列に接続し、抵抗回路３３１とする。同様に、抵抗２５２とヒューズ２７２を並列に接続し、抵抗回路３３２とし、抵抗２５３とヒューズ２７３を並列に接続し、抵抗回路３３３とする。第１の抵抗回路３３は、第３のノード３５と第４のノード３６の間に抵抗回路３３１と抵抗回路３３２と抵抗回路３３３を直列に接続して構成してもよい。この様に構成した第１の抵抗回路３３は、第３のノード３５と第４のノード３６の間のどの抵抗回路のヒューズを切断するかによって、より細かな抵抗値の調整ができる。ここでは、第１の抵抗回路３３内の抵抗回路の数を３個で説明したが、抵抗回路の数は、３個に限定されず、もっと多くの個数で構成することもできる。第２の抵抗回路３４も、同様の構成とすることができる。
デューティ比補正回路２の動作について、説明する。図１のサーマルヘッド駆動用ＩＣ１において、データ信号転送クロック信号の入力端子６に入力されるクロック信号は、図４のＣＡＳＥ１に示すようなデューティ比５０％の矩形波が入力される。図４は、ＣＡＳＥ１からＣＡＳＥ３のデータ信号転送クロック信号を表している。図４において、横軸は時間を示し、縦軸は各信号の電圧を示している。データ信号転送クロック信号の入力端子６から出力端子７へのサーマルヘッド駆動用ＩＣ１内配線は、矩形状のＩＣ長辺に沿って配線されるため、配線の抵抗成分や寄生容量の影響によって、データ信号転送クロック信号のデューティ比が元の５０％から変化してしまう場合がある。データ信号転送クロック信号の変化は、図４に示すＣＡＳＥ２に示すようにデューティ比が５０％以上になる場合や、逆にＣＡＳＥ３に示すようにデューティ比が５０％以下になる場合がある。
データ信号転送クロック信号のデューティ比が５０％以上に変化した場合のデューティ比補正について、図５を用いて説明する。図５は、デューティ比補正回路２で扱う信号について示した図である。図５において、横軸は時間を表し、縦軸は各信号の電圧を表している。デューティ比補正回路２の第１のノード３１にＣＡＳＥ２の信号が入力されると、第３のノード３５と第６のノード３８には、ＣＡＳＥ２の信号と同じＮＯＤＥ３５（Ａ）とＮＯＤＥ３８に示す信号が伝達される。
ここで、第１の抵抗回路３３の第１のヒューズ２７を切断すると、第３のノード３５の信号は、ＮＯＤＥ３５（Ｂ）に示すように、ＮＯＤＥ３５（Ａ）と比べてなまった波形となる。デューティ比補正回路２の第２のノード３２の信号は、ＮＯＤＥ３５（Ｂ）の信号が、図５に示すＰＭＯＳ－Ｔｒ２１Ｖｔｈの電位を横切る時間で反転する信号となる。このＰＭＯＳ－Ｔｒ２１Ｖｔｈの電位は、ＶＤＤ端子の電位に第１のＰＭＯＳトランジスタ２１のスレッショルド電圧Ｖｔｈ（たとえば－０．７Ｖ）を加えた電位（０．７Ｖ下がった電位）である。このようにして、デューティ比が５０％以上になったデータ信号転送クロック信号は、デューティ比を補正することができる。第１の抵抗２５に適切な抵抗値を選択することで、データ信号転送クロック信号は、デューティ比５０％の信号に補正することができる。
また、先に開示したように第１の抵抗回路３３を複数の抵抗回路を直列に接続して構成すれば、第１の抵抗回路３３の抵抗値は、細かく設定することができる。デューティ比補正回路２は、デューティ比補正を細かく設定することができる。
次に、データ信号転送クロック信号のデューティ比が５０％以下になった場合のデューティ比補正について、図６を用いて説明する。図６は、デューティ比補正回路２で扱う信号について示した図である。図６において、横軸は時間を表し、縦軸は各信号の電圧を表している。デューティ比補正回路２の第１のノード３１にＣＡＳＥ３の信号が入力されると、第３のノード３５と第６のノード３８には、ＣＡＳＥ２の信号と同じＮＯＤＥ３５とＮＯＤＥ３８（Ａ）に示す信号が伝達される。
ここで、第２の抵抗回路３４の第２のヒューズ２８を切断すると、第６のノード３８の信号は、ＮＯＤＥ３８（Ｂ）に示すように、ＮＯＤＥ３８（Ａ）と比べてなまった波形となる。デューティ比補正回路２の第２のノード３２の信号は、ＮＯＤＥ３８（Ｂ）の信号が、図６に示すＮＭＯＳ－Ｔｒ２４Ｖｔｈの電位を横切る時間で反転する信号となる。このＮＭＯＳ－Ｔｒ２４Ｖｔｈの電位は、ＶＳＳ端子の電位に第２のＮＭＯＳトランジスタ２４のスレッショルド電圧Ｖｔｈ（たとえば０．７Ｖ）を加えた電位（０．７Ｖ上がった電位）である。このようにして、デューティ比が５０％以下になったデータ信号転送クロック信号は、デューティ比を補正することができる。第２の抵抗２６に適切な抵抗値を選択することで、データ信号転送クロック信号は、デューティ比５０％の信号に補正することができる。
また、第１の抵抗回路と同様に第２の抵抗回路を複数の抵抗回路を直列に接続して構成すれば、第２の抵抗回路の抵抗値は、細かく設定することができる。デューティ比補正回路２は、デューティ比補正を細かく設定することができる。
以上説明したように、本発明の第１の実施形態によれば、サーマルヘッド駆動用ＩＣのＩＣ内部配線を経由するクロック信号が歪まず、クロック信号のデューティ比が保たれるようになる。
なお、ヒューズを切断する方法としては、レーザー光照射によるパターンカット、電流を流して発熱させることによる切断などがある。またヒューズは、不揮発メモリによるスイッチと置換しても良い。
本実施形態は、ＭＯＳトランジスタ２１、２２をＰＭＯＳトランジスタ、ＭＯＳトランジスタ２３、２４をＮＭＯＳトランジスタとして説明したが、ＶＤＤ端子とＶＳＳ端子の極性を入れ替え、ＭＯＳトランジスタ２１、２２をＮＭＯＳトランジスタ、ＭＯＳトランジスタ２３、２４をＰＭＯＳトランジスタとしてもよい。この場合は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタは、一方を第１導電型ＭＯＳトランジスタと、他方を第２導電型ＭＯＳトランジスタと表記して区別できる。また、ＶＤＤ端子とＶＳＳ端子は、一方を第１電源端子と、他方を第２電源端子と表記して区別できる。
１、サーマルヘッド駆動用集積回路（ＩＣ）
２、デューティ比補正回路
３、シフトレジスタ回路
６、データ信号転送クロック信号の入力端子
７、データ信号転送クロック信号の出力端子
８、データ信号線の入力端子
９、データ信号線の出力端子
１１、１３、１４、バッファアンプ
１２、反転器
２１、２２、Ｐチャネル型ＭＯＳトランジスタ
２３、２４、Ｎチャネル型ＭＯＳトランジスタ
２５、２６、抵抗
２７、２８、ヒューズ
３１、３２、３５、３６、３７，３８、ノード
３３、３４、抵抗回路

Claims (3)

  1. データ信号転送クロック信号の入力端子と出力端子と、前記入力端子と前記出力端子との間に配置されたＩＣ内部配線と、前記データ信号転送クロック信号の前記出力端子に接続されたデューティ比補正回路と、を備え、
    前記デューティ比補正回路は、第１のノードと、第２のノードと、第１の第１導電型ＭＯＳトランジスタと、第２の第１導電型ＭＯＳトランジスタと、第１の第２導電型ＭＯＳトランジスタと、第２の第２導電型ＭＯＳトランジスタと、第３のノードと第４のノードとの間に並列に接続された第１の抵抗と第１のヒューズを有する第１の抵抗回路と、第５のノードと第６のノードとの間に並列に接続された第２の抵抗と第２のヒューズを有する第２の抵抗回路と、第１電源端子と、第２電源端子と、を有し、
    前記第１の第１導電型ＭＯＳトランジスタのソース端子は前記第１電源端子に接続され、ゲート端子は前記第３のノードに接続され、ドレイン端子は前記第２の第１導電型ＭＯＳトランジスタのソース端子に接続され、
    前記第２の第１導電型ＭＯＳトランジスタのゲート端子は前記第１のノードと前記第４のノードに接続され、ドレイン端子は前記第２のノードに接続され、
    前記第１の第２導電型ＭＯＳトランジスタのゲート端子は前記第１のノードと第５のノードに接続され、ドレイン端子は前記第２のノードに接続され、ソース端子は前記第２の第２導電型ＭＯＳトランジスタのドレイン端子に接続され、
    前記第２の第２導電型ＭＯＳトランジスタのゲート端子は前記第６のノードに接続され、ソース端子は前記第２電源端子に接続されることを特徴とするサーマルヘッド駆動用集積回路。
  2. 前記第１の抵抗回路は、前記第３のノードと前記第４のノードとの間に、並列に接続された抵抗とヒューズとを有する１つ以上の抵抗回路を更に備え、
    前記第２の抵抗回路は、前記第５のノードと前記第６のノードとの間に並列に接続された抵抗とヒューズとを有する１つ以上の抵抗回路を更に備える請求項１記載のサーマルヘッド駆動用集積回路。
  3. 前記第１の抵抗回路もしくは第２の抵抗回路のヒューズを切断する工程を有することを特徴とする請求項１または請求項２のいずれかに記載のサーマルヘッド駆動用集積回路の製造方法。
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