JP2022164238A - 半導体装置及び半導体装置制御方法 - Google Patents

Abstract

【課題】内蔵ＲＡＭにおける故障解析を容易にする半導体装置及び半導体装置制御方法を提供する。
【解決手段】セレクタ回路２２０～２２３は、メモリセル２１０～２１３及び置換メモリセル２１４の中から選択したメモリセル２１０～２１３を外部に接続させる。メモリセル救済回路３００は、メモリセル２１０～２１３のいずれかに障害が発生した場合に、障害が発生したメモリセルを外部に接続させずに正常な置換メモリセル２１４を外部に接続させる救済信号をセレクタ回路２２０～２２３に送信して、セレクタ回路２２０～２２３の選択を切り替える。異常検知回路２０４は、メモリセル救済回路３００から出力された救済信号の時間的な変化を基にメモリセル救済回路３００の異常検知を行う。
【選択図】図３

Description

本発明は、半導体装置及び半導体装置制御方法に関する。

プロセッサに代表されるＬＳＩ（Large Scale Integration）は、ＬＳＩ外部と信号を送受信するためのＩ／Ｏ回路、制御及び演算を行うコア、データ保持を行うキャッシュ及び共通部を有する。コア及びキャッシュには、ＲＡＭ（Random Access Memory）が内蔵される。以下では、ＬＳＩに内蔵されるＲＡＭを内蔵ＲＡＭと呼ぶ。共通部は、内蔵ＲＡＭを試験するＢＩＳＴ（Built In Self Test）回路、試験結果を判定する試験判定回路及び内蔵ＲＡＭの欠陥のあるメモリセルのアドレスを記憶するフューズを含む。

内蔵ＲＡＭは、メモリセルアレイと、デコーダ回路、セレクタ回路及び救済デコーダ回路を含む周辺回路とに分けられる。ここでは、同一のＢＩＴ番号が付与されたメモリセルをまとめて、メモリセルと呼ぶ。メモリセルアレイは異なるＢＩＴ番号が付与された複数のメモリセルを含む。すなわち、メモリセルの全ＢＩＴ番号の集合がメモリセルアレイとなる。

メモリセルアレイは、周辺回路より微細で高密度なため相対的に不良率が高い傾向にある。そこで、メモリセルアレイ内に置換メモリセルを設け、欠陥を含むメモリセルをメモリセル単位で置換メモリセルと置き換えることで、正常に動作するメモリセルアレイを得るというメモリセル救済手法が広く知られている。ここでは、置換メモリセル以外のメモリセルアレイ内のメモリセルを通常メモリセルと呼ぶ。メモリセルアレイでは、例えば、通常メモリセルを４ＢＩＴとし、置換メモリセルを１ＢＩＴとすることができる。

セレクタ回路は、通常メモリセルと置換メモリセルとを選択する。デコーダ回路は、アドレスをデコードする。救済デコーダ回路と救済アドレスを記憶するフューズとが組み合わされて、メモリセル救済回路と呼ばれる。

メモリセル救済は、欠陥を含む通常メモリセルである欠陥メモリセルを置換メモリセルに置き換えることにより行われる。各ＢＩＴ番号の通常メモリセルには、それぞれの通常メモリセルを選択するセレクタ回路が１対１で対応付けられて配置される。各セレクタ回路は、対応付けられた通常メモリセルと隣に配置された通常メモリセルもしくは置換メモリセルとのいずれかを選択するように切り替え可能である。

セレクタ回路は、救済デコーダ回路から出力される救済デコード信号により制御される。欠陥メモリセルが存在しない場合、置換メモリセルは使用されず、通常メモリセルがセレクタ回路を介して内蔵ＲＡＭの外部へ接続される。欠陥メモリセルを置換メモリセルに置換する置換動作は、欠陥メモリセルを選択させずに隣の通常メモリセルを選択させるように各セレクタ回路を制御して、最終的に置換メモリセルが選択されるように制御することで実現される。

メモリセル救済がある場合、運用時には内蔵ＲＡＭは以下の動作を行う。ここでは、ＢＩＴ番号が０～３の通常メモリセル及びＢＩＴ番号が４の置換メモリセルが存在し、各通常メモリセルに対して、ＳＥＬ０～３の番号が振られたセレクタ回路が配置される場合で説明する。救済デコーダ回路は、フューズから取得した救済アドレスをデコードし救済デコード信号を生成する。例えば、ＢＩＴ番号が１の通常メモリセルが欠陥メモリセルの場合、救済デコーダ回路は、ＢＩＴ番号が０の通常メモリセルをＳＥＬ０のセレクタ回路に選択させ、ＢＩＴ番号が２～４の通常メモリセル及び置換メモリセルをＳＥＬ１～３のセレクタ回路に選択させる救済デコード信号を生成する。ＳＥＬ０～３のセレクタ回路は、入力された救済デコード信号にしたがいＢＩＴ番号が１以外の通常メモリセル及び置換メモリセルを内蔵ＲＡＭの外部に接続する。これにより、メモリセル救済が機能して、欠陥メモリセルであるＢＩＴ番号が１の通常メモリセルは使用されなくなる。なお、救済デコード信号の値は、フューズに格納されている救済アドレスから決まるため、内蔵ＲＡＭの動作中は変化しない。

欠陥メモリセルの特定は、出荷前試験で行われ、試験で得られた欠陥メモリセルの位置を示す救済アドレスがフューズなどの不揮発記憶素子に保存される。不揮発性記憶素子は、内蔵ＲＡＭの外部に置かれてもよいし、内部に置かれてもよい。不揮発性記憶素子と救済デコーダとの接続は直接接続するパラレル接続又はスキャンチェーンなどを用いたシリアル接続で接続される。なお、メモリセル救済実施の有無及び実施した場合の救済アドレスなどは、メモリセル救済情報として製造データの一部としても保存される。

ところで、ＬＳＩでは、開発時及び工場出荷後の市場で故障が発生する場合がある。故障が発生した場合は、再発防止を目的とした原因究明及び対策立案のために故障解析が行われる。ＬＳＩのＲＡＭ故障解析は以下のように行われる。初めに、故障情報が収集され確認される。例えば、故障発生時の使用電圧、動作速度、環境温度、どのような回路動作をしていたか、ＬＳＩの製造番号及び出荷前試験結果などの情報の確認ができるだけ詳細に行われる。次に、故障発生状況確認から得られた情報を基に内蔵ＲＡＭのどこが故障しているかが推定される。ここでは、アドレス異常、データ異常及びその他の異常の３つに分類する。次に、推定された異常に対応する被疑部位に特化した故障解析が実行される。ここで、故障個所や原因が特定できた場合は、内蔵ＲＡＭの故障解析は終了する。これに対して、故障個所や原因が不明な場合は、推定した部位以外の部位に故障が存在する可能性が高いため、再度故障部位推定を行い別の部位を被疑部位として故障解析が行われる。全ての部位に対する故障解析を行っても故障個所や原因が不明な場合、内蔵ＲＡＭには故障なしと判定される。さらに、内蔵ＲＡＭ以外のブロックにも故障個所が特定されなかった場合、解析不能又は失敗となる。

ここで、内蔵ＲＡＭのデータ異常は内蔵ＲＡＭに対するデータの読み書き異常として検知される。内蔵ＲＡＭに対するデータの読み書き異常となる原因としては、以下が考えられる。１つは、メモリセルアレイに新たな欠陥が発生した場合である。もう１つは、メモリセル救済回路に故障が発生し、置換されていた欠陥メモリセルが置換されなくなる場合である。これら２つはどちらも内蔵ＲＡＭに対するデータの読み書き異常を発生させる。

このように、データ異常が発生した場合には対応する部位としてメモリセルアレイ及びメモリセル救済回路の故障が想定されるため、ＬＳＩの製造データから内蔵ＲＡＭのメモリセル救済が行われたか否かが確認される。そして、内蔵ＲＡＭのメモリセル救済が行われていた場合、救済されたメモリセルのＢＩＴ番号が特定される。次に、メモリセルアレイの故障解析を行う。これはメモリセルアレイが微細で密度が高いため他の部位に対して故障発生率が高い傾向にあるためである。メモリセルアレイに対する故障解析を行っても故障個所や原因が不明である場合、次にメモリセル救済回路の故障解析が行われる。

なお、メモリセルの耐障害性の技術として、データ入力信号を与えそれに応じた出力がデータ出力信号として観測されるか否かにより、データ線シフト回路や入出力回路が正常か否かを判定するテストを行なう技術が存在する。

特開２００３－６８０９３号公報

しかしながら、近年のＬＳＩは、高速化及び高機能化によりＩ／Ｏ（Input/Output）回路及びロジック回路などの各ブロックの複雑化や、内蔵ＲＡＭの大容量化が著しい。そして、内蔵ＲＡＭの大容量化により、ＬＳＩに占める内蔵ＲＡＭの面積が増え、内蔵ＲＡＭでの故障発生が増加している。また、大容量化に伴い歩留りが低下してきており、歩留り改善のためにメモリセル救済実施も多くなることから、内蔵ＲＡＭのメモリセル救済回路自体の故障も増加している。

内蔵ＲＡＭのデータ異常が発生した場合、従来はメモリセルアレイに原因がある場合が主でメモリセルアレイの故障解析により解析が終了することがほとんどであった。しかし、近年は上述したようにメモリセル救済回路が原因となるケースが増え、切り分けの工数や時間の増加が問題となり、内蔵ＲＡＭにおける故障原因の切り分けの容易化が求められている。

この点、例えば、データ入力信号を与えそれに応じた出力がデータ出力信号として観測してデータ線の試験を行う従来技術を用いても、データ線の不良は検出可能であるが、メモリセル救済回路を含む故障原因の切り分けは困難である。

開示の技術は、上記に鑑みてなされたものであって、内蔵ＲＡＭにおける故障解析を容易にする半導体装置及び半導体装置制御方法を提供することを目的とする。

本願の開示する半導体装置及び半導体装置制御方法の一つの態様において、半導体装置は、複数の内蔵メモリを有する。内蔵メモリは、複数のメモリセル及び以下の各部を備える。セレクタ回路は、前記メモリセルの中から選択したメモリセルを外部に接続させる。メモリセル救済回路は、前記メモリセルのいずれかに障害が発生した場合に、前記障害が発生したメモリセルを外部に接続させずに正常なメモリセルを外部に接続させる救済信号を前記セレクタ回路に送信して、前記セレクタ回路の選択を切り替える。異常検知回路は、前記メモリセル救済回路から出力された前記救済信号の時間的な変化を基に前記メモリセル救済回路の異常検知を行う。

１つの側面では、本発明は、内蔵ＲＡＭにおける故障解析を容易にすることができる。

図１は、情報処理装置の構成図である。 図２は、ＬＳＩのブロック図である。 図３は、実施例１に係る内蔵ＲＡＭのブロック図である。 図４は、異常検知回路の原理を表すブロック図である。 図５は、実施例１に係る異常検知回路の回路図である。 図６は、異常検知回路の動作を示す図である。 図７は、正常値が１の場合の異常検知回路のタイミングチャートである。 図８は、正常値が０の場合の異常検知回路のタイミングチャートである。 図９は、実施例１に係るメモリセル救済回路の異常検知処理のフローチャートである。 図１０は、実施例１に係る内蔵ＲＡＭ故障解析のフローチャートである。 図１１は、信号変化検出のための他の方法を示す図である。 図１２は、実施例１に係る異常検知信号収集方法の一例を説明するための図である。 図１３は、実施例１に係る異常検知信号収集方法の他の例を説明するための図である。 図１４は、実施例２に係る異常検知回路の回路図である。 図１５は、実施例２に係る異常検知信号収集方法の一例を説明するための図である。

以下に、本願の開示する半導体装置及び半導体装置制御方法の実施例を図面に基づいて詳細に説明する。なお、以下の実施例により本願の開示する半導体装置及び半導体装置制御方法が限定されるものではない。

図１は、情報処理装置の構成図である。情報処理装置１は、プロセッサ１０、メモリ１１、Ｉ／Ｏコントローラ１２、ＮＩＣ（Network Interface Controller）１３及びＧＰＵ（Graphic Processing Unit）１４を有する。さらに、情報処理装置１は、ＳＳＤ（Solid State Drive）１５、ＨＤＤ（Hard Disk Drive）１６、外部接続ポート１７、電源装置１８、冷却装置１９及びシステムコントローラ２０を有する。

Ｉ／Ｏコントローラ１２は、プロセッサ１０と他のデバイスとのデータの受け渡しを中継する。Ｉ／Ｏコントローラ１２には、例えば、ＮＩＣ１３、ＧＰＵ１４、ＳＳＤ１５及びＨＤＤ１６が接続される。また、Ｉ／Ｏコントローラ１２は、外部接続ポート１７を有する。外部接続ポート１７には、ＵＳＢ（Universal Serial Bus）デバイスやＰＣＩｅ（Peripheral Component Interconnect Express）デバイスが接続される。

プロセッサ１０は、ＣＰＵ（Central Processing Unit）であり、メモリ１１及びＩ／Ｏコントローラ１２と接続される。プロセッサ１０は、Ｉ／Ｏコントローラ１２を介して、ＮＩＣ１３、ＧＰＵ１４、ＳＳＤ１５及びＨＤＤ１６などとデータの送受信を行う。また、プロセッサ１０は、例えば、ＨＤＤ１６に格納されたプログラムを読み出してメモリ１１に展開して実行する。

ＮＩＣ１３は、外部装置と通信を行うためのインタフェースである。ＧＰＵ１４は、プロセッサ１０により指定された演算処理を実行する。ＳＳＤ１５及びＨＤＤ１６は、補助記憶装置であり、各種プログラムやデータを格納する。

電源装置１８は、プロセッサ１０やメモリ１１などの各部に電力を供給する。冷却装置１９は、空気を循環させて情報処理装置１内の温度を下げる。システムコントローラ２０は、冷却装置１９の駆動速度や電源装置１８の電源供給量といった情報処理装置１のシステム全体を統括管理する。

図２は、ＬＳＩのブロック図である。ＬＳＩ１００は、半導体装置であり、例えば、図１におけるプロセッサ１０やＧＰＵ１４を実現するハードウェアである。以下の説明では、プロセッサ１０を実現するＬＳＩ１００を例に説明する。ＬＳＩ１００は、図２に示すように、共通部１０１、キャッシュ１０２、コア１０３及びＩ／Ｏ回路１０４を有する。

共通部１０１は、全てのコア１０３及びキャッシュ１０２などが共通で使用する各種機能を有する。例えば、共通部１０１は、フューズ１１１、内蔵ＲＡＭ試験回路１１２、検出結果収集回路１１３及び読出し回路１１４を有する。共通部１０１は、その他にもコア１０３やキャッシュ１０２などが共通で使用する共通回路を有してもよい。

フューズ１１１は、不揮発性記憶素子である。フューズ１１１は、出荷時試験で得られた欠陥メモリセルの位置を示す救済アドレスを格納する。フューズ１１１は、保持するレジスタを書き換えることで救済アドレスを記憶してもよいし、物理的に焼き付けられることで救済アドレスを記憶してもよい。

内蔵ＲＡＭ試験回路１１２は、ＢＩＳＴ回路と呼ばれる自己診断回路である。内蔵ＲＡＭ試験回路１１２は、テストパターンを生成し、生成したテストパターンを用いてコア１０３の内蔵ＲＡＭ１３２及びキャッシュ１０２の内蔵ＲＡＭ２００の試験を行う。そして、内蔵ＲＡＭ試験回路１１２は、試験結果と期待値とを照合して欠陥メモリセルを特定する。その後、内蔵ＲＡＭ試験回路１１２は、特定した欠陥メモリセルの位置を示す救済アドレスをフューズ１１１に格納する。

検出結果収集回路１１３は、コア１０３の内蔵ＲＡＭ１３２及びキャッシュ１０２の内蔵ＲＡＭ２００のそれぞれにおける異常検知の結果を収集する。そして、検出結果収集回路１１３は、収集した異常検知の結果を保持する。

読出し回路１１４は、検出結果収集回路１１３が保持するコア１０３の内蔵ＲＡＭ１３２及びキャッシュ１０２の内蔵ＲＡＭ２００のそれぞれにおける異常検知の結果を結果収集回路１１３から読み出して外部装置１５０へ出力する。

Ｉ／Ｏ回路１０４は、例えばＬＳＩ１００がプロセッサ１０の場合に、メモリ１１やＩ／Ｏコントローラ１２とのデータの送受信を中継する。

コア１０３は、ＬＳＩ１００内部に複数配置される。コア１０３は、それぞれがロジック回路１３１及び内蔵ＲＡＭ１３２を有する。ここでは、コア１０３は、２つの内蔵ＲＡＭ１３２を有する。ロジック回路１３１は、演算を実行する回路である。内蔵ＲＡＭ１３２は、ロジック回路１３１が演算を実行する際に使用されるデータ格納装置である。

キャッシュ１０２は、複数の内蔵ＲＡＭ２００を有する。内蔵ＲＡＭ２００は、コア１０３におけるロジック回路１３１が演算を実行する際に用いるデータを格納するデータ格納装置である。コア１０３の内蔵ＲＡＭ１３２とキャッシュ１０２の内蔵ＲＡＭ２００とは同様の機能を有する。以下では、内蔵ＲＡＭ２００を例に説明する。

図３は、実施例１に係る内蔵ＲＡＭのブロック図である。次に、図３を参照して、本実施例に係る内蔵ＲＡＭ２００の詳細を説明する。

本実施例に係る内蔵ＲＡＭ２００は、図３に示すように、メモリセルアレイ２０１、デコーダ回路２０２、救済デコーダ回路２０３、異常検知回路２０４及びセレクタ回路２２０～２２３を有する。

メモリセルアレイ２０１は、例えば、メモリセル２１０～２１３及び置換メモリセル２１４を有する。メモリセル２１０～２１３及び置換メモリセル２１４は、データの読み書きの最小単位となる回路構成であり０又は１の情報を蓄える単位メモリセルのうち同じＢＩＴ番号が割り当てられた単位メモリセルの集合である。ここでは、メモリセル２１０のＢＩＴ番号が０であり、メモリセル２１１のＢＩＴ番号が１であり、メモリセル２１２のＢＩＴ番号が２であり、メモリセル２１３のＢＩＴ番号が３であり、置換メモリセル２１４のＢＩＴ番号が４である。メモリセル２１０～２１３は、いずれも障害が発生しなければデータの読み書きに使用される。置換メモリセル２１４は、メモリセル２１０～２１３のいずれかに障害が発生した場合に置換されてデータの読み書きに用いられる。以下では、０～４のＢＩＴ番号それぞれをＢＩＴ０～４と表す場合がある。また、メモリセル２１０～２１３及び置換メモリセル２１４のそれぞれを区別しない場合、まとめて「メモリセル２１」と呼ぶ場合がある。

デコーダ回路２０２は、アクセス先のメモリセル２１のアドレスの入力を受ける。そして、デコーダ回路２０２は、入力されたアドレスをデコードする。そして、デコーダ回路２０２は、デコード結果を用いて、入力されたアドレスに対応するメモリセル２１に対して信号を送信する。

セレクタ回路２２０～２２３は、それぞれメモリセル２１０～２１３に対応させて配置される。セレクタ回路２２０～２２３は、それぞれ対応するメモリセル２１０～２１３に接続するための接続経路を有する。また、セレクタ回路２２０～２２３は、対応するメモリセル２１０～２１３の隣に配置されたメモリセル２１１～２１３又は置換メモリセル２１４に接続するための接続経路を有する。そして、セレクタ回路２２０～２２３は、対応するメモリセル２１０～２１３への接続経路と隣のメモリセル２１１～２１３及び置換メモリセル２１４への接続経路を選択的に切り替え可能である。例えば、セレク回路タ２２０は、メモリセル２１０への接続経路とメモリセル２１１への接続経路とのいずれかを選択して接続することができる。また、セレクタ回路２２３は、メモリセル２１３への接続経路と置換メモリセル２１４への接続経路とのいずれかを選択して接続することができる。

セレクタ回路２２０～２２３は、救済デコーダ回路２０３から送信された救済デコード信号にしたがって、それぞれの接続経路の選択を行う。例えば、救済デコード信号は、４ビットの信号であり、０～３番目のそれぞれのビットの値によりセレクタ回路２２０～２２３のそれぞれの選択経路が指定される。例えば、セレクタ回路２２０は、救済デコード信号の０番のビットが０の場合、メモリセル２１０に接続する。また、セレクタ回路２２０は、救済デコード信号の０番のビットが１の場合、メモリセル２１１に接続する。また、例えば、セレクタ回路２２３は、救済デコード信号の３番のビットが１の場合、置換メモリセル２１４へ接続する。

救済デコーダ回路２０３は、フューズ１１１と合わせてメモリセル救済回路３００と呼ばれる。救済デコーダ回路２０３は、セレクタ回路２２０～２２３のそれぞれに個別に繋がる接続経路を有する。救済デコーダ回路２０３は、フューズ１１１に格納された救済アドレスを読み出して、読み出した救済アドレスをデコードして救済デコード信号を生成する。その後、救済デコーダ回路２０３は、救済デコード信号における各セレクタ回路２２０～２２３にあたる値を、セレクタ回路２２０～２２３のそれぞれに出力する。この救済デコード信号が、「救済信号」の一例にあたる。

例えば、欠陥メモリセルが存在しない場合、救済デコーダ回路２０３は、メモリセル救済なしを表す救済アドレスを取得して、０～３番目のビットが「００００」の救済デコード信号を生成して、セレクタ回路２２０～２２３のそれぞれに「０」を出力する。これにより、置換メモリセル２１４は使用されず、メモリセル２１０～２１３がセレクタ回路２２０～２２３を介して内蔵ＲＡＭ２００の外部に接続される。以下では、４ビットの救済デコード信号を「００００」のようにビット番号順に並べた４つの値で表す場合がある。

また、例えば、メモリセル２１１が欠陥メモリセルの場合について説明する。救済デコーダ回路２０３は、欠陥メモリセルとしてメモリセル２１１を指定する救済アドレスをフューズ１１１から取得して、取得した救済アドレスをデコードして救済デコード信号を生成する。メモリセル２１１が欠陥メモリセルであり救済する場合、救済デコーダ回路２０３は、セレクタ回路２２０に対応する０番目のビットは０であり、その他のビットが１となるように「０１１１」の救済デコード信号を生成して出力する。これにより、セレクタ回路２２０はメモリセル２１０を外部に接続し、セレクタ回路２２１～２２３は、それぞれメモリセル２１２～２１３及び置換メモリセル２１４を外部に接続する。これにより、メモリセル救済が機能して、欠陥メモリセルであるメモリセル２１１を使用しなくなる。

異常検知回路２０４は、救済デコーダ回路２０３から出力された救済デコード信号を取得する。そして、異常検知回路２０４は、救済デコード信号を用いて救済デコーダ回路２０３の異常を検知する。

図４は、異常検知回路の原理を表すブロック図である。図４を参照して、異常検知回路２０４の動作原理を説明する。異常検知回路２０４は、遅延部２０５、比較部２０６及び保持部２０７を有する。

遅延部２０５は、救済デコーダ回路２０３から出力された救済デコード信号の入力を受ける。そして、遅延部２０５は、救済デコード信号を遅延させて比較部２０６へ出力する。

比較部２０６は、救済デコーダ回路２０３から出力された救済デコード信号の入力を受ける。また、比較部２０６は、救済デコード信号に遅延を加えた遅延救済デコード信号の入力を遅延部２０５から受ける。さらに、比較部２０６は、イネーブル信号（ｅｎ：enable）の入力をロジック回路１３１などから受けて比較を開始する。例えば、内蔵ＲＡＭ２００の動作開始時に、比較部２０６へ入力されるイネーブル信号がオンにされる。イネーブル信号がオンの場合、比較部２０６は、救済デコード信号と遅延救済デコード信号とを比較する。

ここで、救済デコード信号は、フューズ１１１に格納された救済アドレスによって決まるため、内蔵ＲＡＭ２００の動作中は本来であれば変化しない値である。ただし、電源ノイズなど何らかの影響やメモリセル救済回路３００の劣化などにより内蔵ＲＡＭ２００の動作中に、救済デコード信号が変化した場合、変化前後でセレクタ回路２２０～２２３の経路選択が誤った状態となり、データ異常が発生する。

そこで、比較部２０６は、救済デコード信号と遅延救済デコード信号とが同じ値であれば、正常を示す判定結果を保持部２０７へ出力する。これに対して、救済デコード信号と遅延救済デコード信号とが異なる値となった場合、比較部２０６は、異常を示す判定結果を保持部２０７へ出力する。

このように、異常検知回路２０４は、救済デコード信号の時間方向の変化、すなわち時間的な変化を検知することで、内蔵ＲＡＭ２００の動作中の救済デコード信号の変化を検知する。救済デコード信号の値が一定であれば、救済デコード信号の値と遅延救済デコード信号の値とは同一である。これに対して、救済デコード信号に変化が発生した場合、遅延救済デコード信号は、遅延時間の間は変化前の値となる。したがって、救済デコード信号に変化が発生した場合、救済デコード信号の値と遅延救済デコード信号の値とは不一致となる。不一致は遅延時間の間に発生するので、次のように保持部２０７を設けて一度でも不一致となった場合に異常を示す判定結果を保持する。

保持部２０７は、比較部２０６から出力された信号の入力を受ける。保持部２０７は、比較部２０６から正常を示す判定結果の入力が継続していれば、正常を示す判定結果を検出結果収集回路１１３へ出力する。これに対して、比較部２０６からの入力が異常を示す判定結果であれば、保持部２０７は、異常を示す判定結果を出力し、その後、入力が正常を示す判定結果に変化しても、異常を示す判定結果の出力を維持する。

また、保持部２０７には、リセット信号がロジック回路１３１などから入力される。例えば、障害対応終了後や障害が無いことが確認された後の初期化時に、保持部２０７へのリセット信号の入力が行われる。保持部２０７は、リセット信号の入力を受けると、正常を示す判定結果に出力を戻す。

このように、異常検知回路２０４は、全ての救済デコード信号の値を常時監視する。そして、異常検知回路２０４は、救済デコード信号の変化の有無にしたがってメモリセル救済回路３００の異常を検知する。そして、異常検知後からリセット信号の入力を受けるまでに、保持部２０７が異常を示す判定結果を出力し続けることで、管理者は、障害が回復してもメモリセル救済回路３００の異常を検知したことをその間いつでも確認することが可能である。

図５は、実施例１に係る異常検知回路の回路図である。次に、図５を用いて、本実施例に係る異常検知回路２０４の詳細について説明する。図５に示すように、本実施例に係る異常検知回路２０４は、比較回路２４０、ＯＲ回路２４３、ＡＮＤ回路２４４及びＲＳ－ＦＦ（Set Reset-Flip Flop）２４５を有する。

比較回路２４０は、救済デコーダ回路２０３から各セレクタ回路２２０～２２３へ送られる救済デコード信号の各値に対応する数が配置される。例えば、セレクタ回路２２０～２２３の４つが存在する場合、比較回路２４０は、セレクタ回路２２０～２２３のそれぞれに入力される信号に対応するように４つ配置される。比較回路２４０は、遅延回路２４１及びＥ（Exclusive）ＯＲ回路２４２を有する。

遅延回路２４１は、セレクタ回路２２０～２２３に入力される救済デコード信号の値のうち、対応する信号の入力を受ける。そして、遅延回路２４１は、入力信号に遅延を与える。その後、遅延回路２４１は、入力信号に遅延を与えた遅延入力信号をＥＯＲ回路２４２へ出力する。この遅延回路２４１が、図４の遅延部２０５にあたる。

ＥＯＲ回路２４２は、遅延回路２４１への入力信号と同様の入力信号の入力を受ける。また、ＥＯＲ回路２４２は、遅延入力信号の入力を遅延回路２４１から受ける。そして、ＥＯＲ回路２４２は、入力信号と遅延入力信号との排他的論理和を出力する。すなわち、ＥＯＲ回路２４２は、入力信号の値と遅延入力信号の値が一致する場合、０を出力する。これに対して、入力信号の値と遅延入力信号の値が不一致の場合、ＥＯＲ回路２４２は、１を出力する。ここで、救済デコード信号は、値が０で固定の場合に正常であるか１で固定の場合に正常であるかは設定によって自由に決定することができる。このＥＯＲ回路２４２が、図４の比較部２０６にあたる。

ＯＲ回路２４３は、各比較回路２４０のＥＯＲ回路２４２から出力された信号の入力を受ける。そして、ＯＲ回路２４３は、入力された全ての信号の論理和を出力する。すなわち、ＯＲ回路２４３は、ＥＯＲ回路２４２のうち１つでも入力信号の値と遅延入力信号の値が不一致だった場合に１を出力する。

ＡＮＤ回路２４４は、ＯＲ回路２４３から出力された信号の入力を受ける。また、ＡＮＤ回路２４４は、イネーブル信号の入力を受ける。イネーブル信号がオンの場合、ＡＮＤ回路２４４は、ＯＲ回路２４３から取得した信号をＲＳ－ＦＦ２４５へ出力する。

ＲＳ－ＦＦ２４５は、リセット信号が入力されると、保持する値を０にして、Ｑ端子から０を検出結果収集回路１１３へ出力する。その後、ＲＳ－ＦＦ２４５は、ＡＮＤ回路２４４から出力された信号の入力をＳ端子により受ける。そして、ＲＳ－ＦＦ２４５は、ＡＮＤ回路２４４から出力された信号が１に変化すると、Ｑ端子から１を出力する。その後、ＲＳ－ＦＦ２４５は、Ｓ端子への入力が０になってもＱ端子からの出力は１を維持する。このＲＳ－ＦＦ２４５が、図４の保持部２０７にあたる。

図６は、異常検知回路の動作を示す図である。リセット信号が１でオンの場合、ＲＳ－ＦＦ２４５は、０を出力する。また、リセット信号が０でオフであり且つイネーブル信号が０でオフの場合、ＲＳ－ＦＦ２４５は、値を保持する。

また、リセット信号が０でオフであり且つイネーブル信号が１でオンの場合、救済デコード信号が正常であり値が全て一定値であれば、救済デコード信号の各値の時間方向の変化はなく値は一定である。したがって、ＯＲ回路２４３からの出力は０となる。この場合、ＲＳ－ＦＦ２４５は、値を保持する。これに対して、救済デコード信号に異常があり値が変化した場合、救済デコード信号の値のいずれかで０から１又は１から０に変わる時間方向の変化が発生する。その場合、ＯＲ回路２４３は、遅延時間の間に１を出力する。この時、ＲＳ－ＦＦ２４５は、保持する値が１になるので、出力が１になる。

図７は、正常値が１の場合の異常検知回路のタイミングチャートである。ここでは、救済デコード信号の値が１で固定の場合に正常である。次に、図７を参照して、正常値が１の場合の異常検知回路２０４の動作について説明する。図７では、１つの比較回路２４０に入力された救済デコード信号の値を有する入力信号を救済デコード信号として表し、その比較回路２４０において入力信号が遅延された信号を遅延救済デコード信号として表した。また、内蔵ＲＡＭ２００の動作中は、ＡＮＤ回路２４４へ入力されるイネーブル信号は１で固定のため省略した。

救済デコード信号が、正常値である１から時刻Ｔ１で０に変化し、時間Ｐ１の間は値が０であり、その後、時刻Ｔ２で正常値である１に戻る。この場合、遅延回路２４１は、救済デコード信号に遅延時間Ｄ１を与えた遅延救済デコード信号を出力する。そのため、時刻Ｔ１から遅延時間Ｄ１が経過するまで、ＥＯＲ回路２４２に入力される遅延救済デコード信号の値は１である。ＥＯＲ回路２４２は、時刻Ｔ１において値が０の救済デコード信号と値が１の遅延救済デコード信号との入力を受けるので、出力する信号の値が０から１に変化し、その後に遅延時間Ｄ１が経過するまで値が１の信号を出力する。ＯＲ回路２４３は、ＥＯＲ回路２４２から値が１の信号の入力を受けて、出力する信号の値が０から１に変化し、その後に遅延時間Ｄ１が経過するまで値が１の信号を出力する。ＡＮＤ回路２４４は値が１のイネーブル信号の入力を受けているため、ＯＲ回路２４３から値が１の信号の入力をうける間は出力する信号の値は１となる。ＲＳ－ＦＦ２４５は、Ｒ端子への入力が０であるので、１の値を保持する。これにより、検出結果収集回路１１３により収集される検知信号の値は時刻Ｔ３において０から１に変化する。

その後、時刻Ｔ２までは、ＥＯＲ回路２４２に入力される救済デコード信号と遅延救済デコード信号の値はいずれも０であるので、ＥＯＲ回路２４２は、値が０の信号を出力する。この間、ＯＲ回路２４３及びＡＮＤ回路２４４も、値が０の信号を出力する。ＲＳ－ＦＦ２４５は、１の値を保持する。したがって、検出結果収集回路１１３により収集される検知信号の値は１に維持される。

次に、時刻Ｔ２になると、ＥＯＲ回路２４２に入力される救済デコード信号の値が１に変化し遅延救済デコード信号の値は０であるので、ＥＯＲ回路２４２は、出力する信号の値が０から１に変化する。その後、遅延時間Ｄ１が経過するまで、ＥＯＲ回路２４２は、値が１の信号を出力する。ＯＲ回路２４３は、ＥＯＲ回路２４２から値が１の信号の入力を受けて、出力する信号の値が０から１に変化し、その後に遅延時間Ｄ１が経過するまで値が１の信号を出力する。ＡＮＤ回路２４４は値が１のイネーブル信号の入力を受けているため、ＯＲ回路２４３から値が１の信号の入力を受ける間は出力する信号の値は１となる。この間、ＲＳ－ＦＦ２４５は、Ｒ端子への入力が０であるので、１の値を保持する。したがって、検出結果収集回路１１３により収集される検知信号の値は１に維持される。

その後、ＥＯＲ回路２４２に入力される救済デコード信号と遅延救済デコード信号の値はいずれも１となり、ＥＯＲ回路２４２は、値が０の信号を出力する。この時、ＯＲ回路２４３及びＡＮＤ回路２４４も、値が０の信号を出力する。ＲＳ－ＦＦ２４５は、１の値を保持する。したがって、検出結果収集回路１１３により収集される検知信号の値は１に維持される。すなわち、時刻Ｔ３以降は、検出結果収集回路１１３により収集される検知信号の値は１に維持される。

図８は、正常値が０の場合の異常検知回路のタイミングチャートである。ここでは、救済デコード信号の値が０で固定の場合に正常である。次に、図８を参照して、正常値が０の場合の異常検知回路２０４の動作について説明する。

救済デコード信号が、正常値である０から時刻Ｔ１１で１に変化し、時間Ｐ２の間は値が１であり、その後、時刻Ｔ１２で正常値である０に戻る。この場合、遅延回路２４１は、救済デコード信号に遅延時間Ｄ１１を与えた遅延救済デコード信号を出力する。そのため、時刻Ｔ１１から遅延時間Ｄ１１が経過するまで、ＥＯＲ回路２４２に入力される遅延救済デコード信号の値は０である。ＥＯＲ回路２４２は、時刻Ｔ１１において値が１の救済デコード信号と値が０の遅延救済デコード信号との入力を受けるので、出力する信号の値が０から１に変化し、その後に遅延時間Ｄ１１が経過するまで値が１の信号を出力する。ＯＲ回路２４３は、ＥＯＲ回路２４２から値が１の信号の入力を受けて、出力する信号の値が０から１に変化し、その後に遅延時間Ｄ１１が経過するまで値が１の信号を出力する。ＡＮＤ回路２４４は値が１のイネーブル信号の入力を受けているため、ＯＲ回路２４３から値が１の信号の入力をうける間は出力する信号の値は１となる。ＲＳ－ＦＦ２４５は、Ｒ端子への入力が０であるので、１の値を保持する。これにより、検出結果収集回路１１３により収集される検知信号の値は時刻Ｔ１３において０から１に変化する。

その後、時刻Ｔ１２までは、ＥＯＲ回路２４２に入力される救済デコード信号と遅延救済デコード信号の値はいずれも１であるので、ＥＯＲ回路２４２は、値が０の信号を出力する。この間、ＯＲ回路２４３及びＡＮＤ回路２４４も、値が０の信号を出力する。ＲＳ－ＦＦ２４５は、１の値を保持する。したがって、検出結果収集回路１１３により収集される検知信号の値は１に維持される。

次に、時刻Ｔ１２になると、ＥＯＲ回路２４２に入力される救済デコード信号の値が０に変化し遅延救済デコード信号の値は１であるので、ＥＯＲ回路２４２は、出力する信号の値が０から１に変化する。その後、遅延時間Ｄ１１が経過するまで、ＥＯＲ回路２４２は、値が１の信号を出力する。ＯＲ回路２４３は、ＥＯＲ回路２４２から値が１の信号の入力を受けて、出力する信号の値が０から１に変化し、その後に遅延時間Ｄ１１が経過するまで値が１の信号を出力する。ＡＮＤ回路２４４は値が１のイネーブル信号の入力を受けているため、ＯＲ回路２４３から値が１の信号の入力を受ける間は出力する信号の値は１となる。この間、ＲＳ－ＦＦ２４５は、Ｒ端子への入力が０であるので、１の値を保持する。したがって、検出結果収集回路１１３により収集される検知信号の値は１に維持される。

その後、ＥＯＲ回路２４２に入力される救済デコード信号と遅延救済デコード信号の値はいずれも０となり、ＥＯＲ回路２４２は、値が０の信号を出力する。この時、ＯＲ回路２４３及びＡＮＤ回路２４４も、値が０の信号を出力する。ＲＳ－ＦＦ２４５は、１の値を保持する。したがって、検出結果収集回路１１３により収集される検知信号の値は１に維持される。すなわち、時刻Ｔ１３以降は、検出結果収集回路１１３により収集される検知信号の値は１に維持される。

図９は、実施例１に係るメモリセル救済回路の異常検知処理のフローチャートである。次に、図９を参照して、本実施例に係るメモリセル救済回路３００の異常検知処理の流れを説明する。

異常検知回路２０４は、救済デコード信号の入力を救済デコーダ回路２０３から受ける（ステップＳ１）。この時、各比較回路２４０は、それぞれ対応するセレクタ回路２２０～２２３へ入力される値が救済デコード信号として入力される。

各比較回路２４０の遅延回路２４１は、入力された救済デコード信号に遅延を付加して遅延救済デコード信号を生成する（ステップＳ２）。

各比較回路２４０のＥＯＲ回路２４２は、救済デコード信号及び遅延救済デコード信号の入力を受ける。そして、各比較回路２４０のＥＯＲ回路２４２は、救済デコード信号と遅延救済デコード信号との排他的論理和を出力する（ステップＳ３）。

ＯＲ回路２４３は、各比較回路２４０から救済デコード信号と遅延救済デコード信号との排他的論理和が入力信号として入力される。そして、ＯＲ回路２４３は、各比較回路２４０からの入力信号の論理和を出力する（ステップＳ４）。

ＡＮＤ回路２４４は、ＯＲ回路２４３から出力された各比較回路２４０からの入力信号の論理和の入力を受ける。そして、ＡＮＤ回路２４４は、イネーブル信号が１か０かにより、イネーブル信号がオンか否かを判定する（ステップＳ５）。

イネーブル信号が０でありオフの場合（ステップＳ５：否定）、ＡＮＤ回路２４４は、信号の出力を停止する（ステップＳ６）。この場合、内蔵ＲＡＭ２００は動作していないので、メモリセル救済回路３００の異常検知処理は終了する。

これに対して、イネーブル信号が１でありオンの場合（ステップＳ５：肯定）、ＡＮＤ回路２４４は、ＯＲ回路２４３からの入力信号を出力する（ステップＳ７）。

ＲＳ－ＦＦ２４５は、ＡＮＤ回路２４４から出力された信号の入力を受ける。そして、ＲＳ－ＦＦ２４５は、リセット信号が０か１かにより、リセット信号がオフか否かを判定する（ステップＳ８）。リセット信号が１でありオンの場合（ステップＳ８：否定）、ＲＳ－ＦＦ２４５は、初期化を行い保持する値を０にする（ステップＳ９）。

これに対して、リセット信号が０でありオフの場合（ステップＳ８：肯定）、ＲＳ－ＦＦ２４５は、保持する値が０か否かを判定する（ステップＳ１０）。

保持する値が０の場合（ステップＳ１０：肯定）、ＲＳ－ＦＦ２４５は、入力信号の値を保持する（ステップＳ１１）。すなわち、入力信号の値が０であれば、ＲＳ－ＦＦ２４５は、そのまま０を保持し、入力信号の値が１であれば、ＲＳ－ＦＦ２４５は、保持する値を１にする。

これに対して、保持する値が１の場合（ステップＳ１０：否定）、ＲＳ－ＦＦ２４５は、保持する値を１のまま維持する（ステップＳ１２）。

検出結果収集回路１１３は、定期的に、各内蔵ＲＡＭ２００の各異常検知回路２０４から出力された異常検知信号を収集する（ステップＳ１３）。

読出し回路１１４は、外部装置１５０からの異常検知信号の取得要求にしたがって、各内蔵ＲＡＭ２００の各異常検知回路２０４から出力された異常検知信号を検出結果収集回路１１３から読み出して、外部装置１５０へ送信する（ステップＳ１４）。

図１０は、実施例１に係る内蔵ＲＡＭ故障解析のフローチャートである。次に、図１０を参照して、本実施例に係る内蔵ＲＡＭ２００の故障解析処理の流れについて説明する。

検出結果収集回路１１３は、内蔵ＲＡＭ２００に内蔵された異常検知回路２０４から出力された異常検知信号を収集する。故障の解析を行う作業者は、外部装置１５０を用いて内蔵ＲＡＭ２０００の障害情報を収集する（ステップＳ１０１）。この時、外部装置１５０は、読出し回路１１４から収集された異常検知信号を取得する。

管理者は、収集された異常検知信号を参照して、メモリセル救済回路３００の異常を表す救済回路異常が検出されたか否かを判定する（ステップＳ１０２）。

メモリセル救済回路３００の異常が検出された場合（ステップＳ１０２：肯定）、作業者は、メモリセル救済回路３００の故障解析を実行する（ステップＳ１０３）。

作業者は、メモリセル救済回路３００の故障解析により、故障個所又は故障原因が特定できたか否かを判定する（ステップＳ１０４）。故障個所又は故障原因が特定できた場合（ステップＳ１０４：肯定）、内蔵ＲＡＭ２００の故障解析処理は、ステップＳ１１５へ進む。

これに対して、故障個所又は故障原因が不明な場合（ステップＳ１０４：否定）、作業者は、故障個所及び故障原因が不明とする。そして、内蔵ＲＡＭ２００の故障解析処理は、ステップＳ１１６へ進む。

一方、メモリセル救済回路３００の異常が検出されていない場合（ステップＳ１０２：否定）、作業者は、収集した障害情報から故障個所の推定を実行する（ステップＳ１０５）。

そして、作業者は、故障個所の推定によりアドレス異常が発生しているか否かを判定する（ステップＳ１０６）。アドレス異常が発生している場合（ステップＳ１０６：肯定）、作業者は、デコーダ回路２０２の故障解析を実行する（ステップＳ１０７）。その後、内蔵ＲＡＭ２００の故障解析処理は、ステップＳ１１３へ進む。

これに対して、アドレス異常が発生していない場合（ステップＳ１０６：否定）、作業者は、データ異常が発生しているか否かを判定する（ステップＳ１０８）。データ異常が発生していない場合（ステップＳ１０８：否定）、作業者は、その他の周辺回路の故障解析を実行する（ステップＳ１０９）。その後、内蔵ＲＡＭ２００の故障解析処理は、ステップＳ１１３へ進む。

これに対して、データ異常が発生している場合（ステップＳ１０８：肯定）、作業者は、メモリセル救済が行われているか否かを判定する（ステップＳ１１０）。メモリセル救済が行われていない場合（ステップＳ１１０：否定）、内蔵ＲＡＭ２００の故障解析処理は、ステップＳ１１２へ進む。

これに対して、メモリセル救済が行われている場合（ステップＳ１１０：肯定）、作業者は、救済情報を確認する（ステップＳ１１１）。

そして、作業者は、メモリセルアレイ２０１の故障解析を実行する（ステップＳ１１２）。その後、内蔵ＲＡＭ２００の故障解析処理は、ステップＳ１１３へ進む。

その後、作業者は、各故障解析により故障個所又は故障原因が特定できたか否かを判定する（ステップＳ１１３）。故障個所又は故障原因が特定できた場合（ステップＳ１１３：肯定）、内蔵ＲＡＭ２００の故障解析処理は、ステップＳ１１５へ進む。

これに対して、故障個所及び故障原因が不明な場合（ステップＳ１１３：否定）、作業者は、内蔵ＲＡＭ２００の全箇所の解析が完了したか否かを判定する（ステップＳ１１４）。解析を行っていない箇所が残っている場合（ステップＳ１１４：否定）、内蔵ＲＡＭ２００の故障解析処理は、ステップＳ１０５へ戻る。

これに対して、全箇所の解析が完了した場合（ステップＳ１１４：肯定）、作業者は、故障個所及び故障原因が不明とする。そして、内蔵ＲＡＭ２００の故障解析処理は、ステップＳ１１６へ進む。

故障個所又は故障原因を特定した場合（ステップＳ１０４：肯定）、作業者は、解析結果を情報処理装置１の管理者などに通知する（ステップＳ１１５）。

また、故障個所及び故障原因が不明な場合（ステップＳ１０４：否定）、作業者は、解析不可と判定する（ステップＳ１１６）。このように、作業者は、異常検知信号を確認することで、メモリセル救済回路３００に異常が発生しているか否かをすぐに判定することができ、故障個所の切り分けを容易に行うことができる。

ここで、本実施例では、遅延を与えるデジタル回路により信号変化を検出したが、他の方法で信号変化を検出してもよい。図１１は、信号変化検出のための他の方法を示す図である。例えば、比較回路２４０として、図１１に示すようなキャパシタ３０２及び抵抗３０３を有する一般的な微分回路３０１を用いることも可能である。微分回路３０１は、入力信号が変化することで出力にパルスが発生する。異常検知回路２０４は、微分回路３０１により発生されるパルスを用いて信号の変化を用いて故障検知を行うことも可能である。

さらに、本実施例では、ＬＳＩ１００の共通部１０１に配置された検出結果収集回路１１３で異常検知信号を収集し、読出し回路１１４により外部装置１５０へ送信したが、異常検知信号の収集方法は他の方法を用いることもできる。例えば、異常検知信号を直接外部装置１５０へ出力してもよい。そこで、異常検知信号の他の収集方法について説明する。

図１２は、実施例１に係る異常検知信号収集方法の一例を説明するための図である。図１２に示す構成の場合、各内蔵ＲＡＭ２００の異常検知信号がそれぞれ個別に外部装置１５０へ直接出力される。この場合、外部装置１５０は、異常検知信号を同時に読み取ることができる、ただし、異常検知信号を取り出す端子が、内蔵ＲＡＭ２００の個数分設けられる。

図１３は、実施例１に係る異常検知信号収集方法の他の例を説明するための図である。図１３に示す構成の場合、複数の内蔵ＲＡＭ２００の異常検知信号がＯＲ回路１０５でまとめられて各異常検知信号の論理和が出力される。これにより、異常検知信号を取り出す端子の数を１本に減らすことができる。すなわち、ＯＲ回路１０５は、ＬＳＩ１００に配置された複数の内蔵ＲＡＭ２００のいずれかで異常が検知された場合、内蔵ＲＡＭ２０００全体の異常の情報として出力する。このＯＲ回路１０５が、「情報集約部」の一例にあたる。

この構成の場合、どの内蔵ＲＡＭ２００で異常が検知されたかを区別することは困難である。ただし、通常は複数のお内蔵ＲＡＭが同時にデータ異常を起こす確率は非常に低いため、作業者は、データ異常を起こした内蔵ＲＡＭ２００のメモリセル救済回路３００で異常を検出したと判断しても問題はない。また、図１３の構成は、検出結果収集回路１１３へ異常検知信号を出力する場合にも用いることが可能である。

以上に説明したように、本実施例に係る内蔵ＲＡＭ、救済デコーダ回路から出力される救済デコード信号の変化を検出して、メモリセル救済回路の故障検知を行う。そして、一旦故障が検知された情報は、リセットが行われるまで維持される。これにより、内蔵ＲＡＭに異常が発生した場合に、故障解析を行う作業者は、メモリセル救済回路に異常が発生したか否かをすぐに判定することができ、メモリセル救済回路の異常かそれ以外の箇所の異常かの故障個所の切り分けを迅速に行うことができる。そして、メモリセル救済回路の異常であれば、作業者は、メモリセル救済回路に限定して故障解析を行えばよく、内蔵ＲＡＭにおける故障解析が容易になる。

図１４は、実施例２に係る異常検知回路の回路図である。また、図１５は、実施例２に係る異常検知信号収集方法の一例を説明するための図である。本実施例に係る異常検知回路２０４は、スキャン付ＲＳ－ＦＦ２４６を用いることが実施例１と異なる。以下の説明では、実施例１と同様の各部の動作については説明を省略する。

スキャン付ＲＳ－ＦＦ２４６は、スキャン機能を有するＲＳ－ＦＦである。スキャン機能は、ＬＳＩ１００の内部のフリップフロップの値を外部に読み出す機能である。スキャン付ＲＳ－ＦＦ２４６には、リセット信号の他に、スキャンクロック（ｓｃｋ：scan clock）信号、スキャンイネーブル（ｓｅ：scan enable）信号及びスキャンイン（ｓｉ：scan in）信号が入力される。

スキャン付ＲＳ－ＦＦ２４６は、ＡＮＤ回路２４４から出力された異常検知信号を保持する。そして、スキャン付ＲＳ－ＦＦ２４６は、スキャンイネーブル信号がオンの場合に、スキャンイン信号として入力された信号におけるスキャンクロックにしたがった所定の位置に自己が有する異常検知信号の値を格納する。そして、スキャン付ＲＳ－ＦＦ２４６は、異常検知信号の値を格納した信号をスキャンアウト（ｓｏ：scan out）端子から出力する。この場合、スキャン付ＲＳ－ＦＦ２４６は、Ｑ端子は出力に用いない。このスキャン付ＲＳ－ＦＦ２４６が、図４の保持部２０７にあたる。

図１５に示すように、ＬＳＩ１００には、ＴＡＰコントローラ（Test Access Port Controller）２０８が搭載される。各内蔵ＲＡＭ２００のスキャン付ＲＳ－ＦＦ２４６は、スキャンイン（ｓｉ）端子とスキャンアウト（ｓｏ）端子とが数珠つなぎで接続され、スキャンチェーンを構成する。

ＴＡＰコントローラ２０８は、スキャンチェーンされた先頭の異常検知回路２０４のスキャン付ＲＳ－ＦＦ２４６に、スキャンイン（ｓｉ）信号を入力する。また、ＴＡＰコントローラ２０８は、スキャンイネーブル（ｓｅ）信号及びスキャンクロック（ｓｃｋ）を端子２８０から出力する。そして、ＴＡＰコントローラ２０８は、スキャンチェーンされた全ての異常検知回路２０４のスキャン付ＲＳ－ＦＦ２４６に入力して、各スキャン付ＲＳ－ＦＦ２４６にスキャンシフト動作を行わせる。

ＴＡＰコントローラ２０８は、例えば、ＪＴＡＧ（Joint Test Action Group）（ＩＥＥＥ１１４９．１）で定義されたＬＳＩ外部端子を有する。例えば、ＴＡＰコントローラ２０８は、ＴＤＩ（Test Data Input）端子、ＴＤＯ（Test Data Output）端子、ＴＣＫ（Test Clock）端子及びＴＭＳ（Test Mode Select）端子をＬＳＩ外部端子として有する。そして、ＴＡＰコントローラ２０８は、スキャン付ＲＳ－ＦＦ２４６によるスキャンシフト動作で得られた各異常検知信号の値が載せられた信号をＴＤＯ端子から出力する。すなわち、ＴＡＰコントローラ２０８は、異常検知回路２０４による異常検知の情報のそれぞれを識別可能に１つの信号の中に格納して出力する。このＴＡＰコントローラ２０８が、「出力部」の一例にあたる。

また、ここでは、異常検知回路２０４のスキャン付ＲＳ－ＦＦ２４６をスキャンチェーンとして接続したが、他のフリップフロップをスキャンチェーンに接続することも可能である。また、この場合、検出結果収集回路１１３及び読出し回路１１４をＬＳＩ１００内部に搭載しなくてもよい。

以上に説明したように、本実施例に係るＬＳＩは、スキャン機能を用いて異常検知信号をまとめて外部に読み出すことが可能である。これにより、外部へ異常検知信号を出力するための信号線を１つにまとめることができるとともに、異常が発生したメモリセル救済回路３００を特定することが可能となる。したがって、ＬＳＩのサイズを小さく抑えつつ、より容易に故障解析を実行することが可能となる。

１ 情報処理装置
１０ プロセッサ
１１ メモリ
１２ Ｉ／Ｏコントローラ
１３ ＮＩＣ
１４ ＧＰＵ
１５ ＳＳＤ
１６ ＨＤＤ
１７ 外部接続ポート
１８ 電源装置
１９ 冷却装置
２０ システムコントローラ
１００ ＬＳＩ
１０１ 共通部
１０２ キャッシュ
１０３ コア
１０４ Ｉ／Ｏ回路
１０５ ＯＲ回路
１１１ フューズ
１１２ 内蔵ＲＡＭ試験回路
１１３ 検出結果収集回路
１１４ 読出し回路
１３１ ロジック回路
１３２ 内蔵ＲＡＭ
１５０ 外部装置
２００ 内蔵ＲＡＭ
２０１ メモリセルアレイ
２０２ デコーダ回路
２０３ 救済デコーダ回路
２０４ 異常検知回路
２０５ 遅延部
２０６ 比較部
２０７ 保持部
２０８ ＴＡＰコントローラ
２１０～２１３ メモリセル
２１４ 置換メモリセル
２２０～２２３ セレクタ回路
２４０ 比較回路
２４１ 遅延回路
２４２ ＥＯＲ回路
２４３ ＯＲ回路
２４４ ＡＮＤ回路
２４５ ＲＳ－ＦＦ
２４６ スキャン付ＲＳ－ＦＦ

Claims (6)

1. 複数の内蔵メモリを有する半導体装置であって、
   前記内蔵メモリは、
   複数のメモリセルと、
   前記メモリセルの中から選択したメモリセルを外部に接続させるセレクタ回路と、
   前記メモリセルのいずれかに障害が発生した場合に、前記障害が発生したメモリセルを外部に接続させずに正常なメモリセルを外部に接続させる救済信号を前記セレクタ回路に送信して、前記セレクタ回路の選択を切り替えるメモリセル救済回路と、
   前記メモリセル救済回路から出力された前記救済信号の時間的な変化を基に前記メモリセル救済回路の異常検知を行う異常検知回路と
   を備えたことを特徴とする半導体装置。
2. 前記異常検知回路は、
   前記メモリセル救済回路から出力された前記救済信号に遅延を与えて遅延救済信号を生成する遅延部と、
   前記救済信号と前記遅延部により生成された前記遅延救済信号とを比較して、前記救済信号の前記時間的な変化を検知する比較部と
   を備えたことを特徴とする請求項１に記載の半導体装置。
3. 前記異常検知回路は、前記比較部により前記救済信号の前記時間的な変化が検知された場合に、それ以降継続的に前記異常検知の情報を保持する保持部をさらに備えたことを特徴とする請求項２に記載の半導体装置。
4. 前記内蔵メモリ毎の前記異常検知回路のいずれかにより前記メモリセル救済回路の異常が検知された場合、前記内蔵メモリ全体の異常の情報として出力する情報集約部をさらに備えたことを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
5. 前記内蔵メモリ毎の前記異常検知回路による前記異常検知の情報のそれぞれを識別可能に１つの信号の中に格納して出力する出力部をさらに備えたことを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
6. 複数の内蔵メモリを有する半導体装置に対する半導体制御方法であって、
   前記内蔵メモリが有する複数のメモリセルの中から選択したメモリセルを、セレクタ回路を用いて外部に接続させ、
   前記メモリセルのいずれかに障害が発生した場合に、前記障害が発生したメモリセルを外部に接続させずに正常なメモリセルを外部に接続させる救済信号をメモリセル救済回路から前記セレクタ回路に送信させて、前記セレクタ回路の前記選択を切り替え、
   前記救済信号の時間的な変化を基に前記メモリセル救済回路の異常検知を行う
   ことを特徴とする半導体装置制御方法。

Images