JP2022163477A - 半導体装置、電力変換装置および半導体装置の制御方法 - Google Patents

Abstract

【課題】ソース電極と複数の第１ゲート電極および複数の第２ゲート電極との間の静電容量を低減することができ、かつ複数の第１ゲート電極および複数の第２ゲート電極のうち一部に発熱が集中することを抑制することができる半導体装置、電力変換装置および半導体装置の制御方法を提供する。【解決手段】半導体装置１００は、ソース電極２１と、複数の第１絶縁膜３１と、複数の第２絶縁膜３２と、複数の第１ゲート電極４１０と、複数の第２ゲート電極４２０と、第１金属配線５１と、第２金属配線５２とを備えている。複数の第２ゲート電極４２０は、第１ゲート電極４１０に対して絶縁されている。第２金属配線５２は、第１金属配線５１に対して絶縁されている。第１金属配線５１は、複数の第１ゲート電極４１０同士を接続している。第２金属配線５２は、複数の第２ゲート電極４２０同士を接続している。【選択図】図６

Description

本開示は、半導体装置、電力変換装置および半導体装置の制御方法に関するものである。

半導体チップは、自動車およびエアーコンディショナー等が有している様々な電力機器のスイッチング制御に用いられている。電力用の半導体チップは、パワー半導体チップとも呼ばれる。パワー半導体チップにおいて、スイッチング速度を向上させることでスイッチング損失を低減させるために、ゲート電極とソース電極との間の静電容量を低減させる必要がある。例えば、特開２００１－２８４５８６号公報（特許文献１）に記載の絶縁ゲート型半導体装置（半導体装置）では、ソース電極の一部に切欠部が設けられている。ソース電極の切欠部に対応するゲート電極は、使用されない。よって、ゲート電極とソース電極との間において、使用されないゲート電極に対応する拡散層も使用されない。したがって、ゲート電極とソース電極との間の静電容量が低減されている。

特開２００１－２８４５８６号公報

上記公報に記載の半導体装置では、全てのゲート電極のうち使用されるゲート電極に電流が集中する。これにより、電流が集中したゲート電極に発熱が集中する。したがって、使用されないゲート電極によってゲート電極とソース電極との間の静電容量を低減した場合には、複数のゲート電極のうち一部に発熱が集中するという課題がある。

本開示は上記課題に鑑みてなされたものであり、その目的は、ソース電極と複数の第１ゲート電極および複数の第２ゲート電極との間の静電容量を低減することができ、かつ複数の第１ゲート電極および複数の第２ゲート電極のうち一部に発熱が集中することを抑制することができる半導体装置、電力変換装置および半導体装置の制御方法を提供することである。

本開示の半導体装置は、ソース電極と、複数の第１絶縁膜と、複数の第２絶縁膜と、複数の第１ゲート電極と、複数の第２ゲート電極と、第１金属配線と、第２金属配線とを備えている。複数の第１ゲート電極の各々は、複数の第１絶縁膜の各々を介してそれぞれソース電極に接続されている。複数の第２ゲート電極の各々は、複数の第２絶縁膜の各々を介してそれぞれソース電極に接続されている。複数の第２ゲート電極は、第１ゲート電極に対して絶縁されている。第２金属配線は、第１金属配線に対して絶縁されている。第１金属配線は、複数の第１ゲート電極同士を接続している。第２金属配線は、複数の第２ゲート電極同士を接続している。

本開示の半導体装置によれば、複数の第１ゲート電極および複数の第２ゲート電極に交互に電圧を印加することができる。したがって、複数の第１ゲート電極および複数の第２ゲート電極の全てに同時に電流が流れる場合よりも、ゲート電極とソース電極との間の静電容量を低減することができる。また、複数のゲート電極のうち一部に発熱が集中することを抑制することができる。

実施の形態１に係る半導体装置の構成を概略的に示す上面図である。 図１のＩＩ－ＩＩ線に沿った断面図である。 図１のＩＩＩ－ＩＩＩ線に沿った断面図である。 図１のＩＶ－ＩＶ線に沿った断面図である。 実施の形態１に係る半導体装置の半導体基板、第１絶縁膜、第２絶縁膜、第１金属配線および第２金属配線の構成を概略的に示す上面図である。 実施の形態１に係る半導体装置の半導体基板、複数の第１ゲート電極、複数の第２ゲート電極、第１金属配線および第２金属配線の構成を概略的に示す上面図である。 実施の形態１に係る半導体装置の半導体基板、複数の第１ゲート電極、複数の第２ゲート電極、第１金属配線、第２金属配線、第１コンタクトホールおよび第２コンタクトホールの構成を概略的に示す上面図である。 実施の形態１に係る半導体装置の制御方法を概略的に示すフローチャートである。 実施の形態１に係る半導体装置のゲート電圧と時間との関係を概略的に示すグラフである。 実施の形態１に係る半導体装置に流れるドレイン電流と時間との関係を概略的に示すグラフである。 実施の形態２に係る半導体装置の複数の第１ゲート電極のゲート電圧と時間との関係を概略的に示すグラフである。 実施の形態２に係る半導体装置の複数の第２ゲート電極のゲート電圧と時間との関係を概略的に示すグラフである。 実施の形態２に係る半導体装置のドレイン電流と時間との関係を概略的に示すグラフである。 比較例に係る半導体装置のドレイン電流とゲート電圧との関係を概略的に示すグラフである。 実施の形態３に係る半導体装置の構成を概略的に示す上面図である。 第１の比較例に係る半導体装置のドレイン電圧と時間との関係を概略的に示すグラフである。 第１の比較例に係る半導体装置のドレイン電流と時間との関係を概略的に示すグラフである。 第１の比較例に係る半導体装置のエネルギー損失と時間との関係を概略的に示すグラフである。 第２の比較例に係る半導体装置のドレイン電圧と時間との関係を概略的に示すグラフである。 第２の比較例に係る半導体装置のドレイン電流と時間との関係を概略的に示すグラフである。 第２の比較例に係る半導体装置のエネルギー損失と時間との関係を概略的に示すグラフである。 実施の形態４に係る半導体装置の構成を概略的に示す上面図である。 図２２のＸＸＩＩＩ－ＸＸＩＩＩ線に沿った断面図である。 図２２のＸＸＩＶ－ＸＸＩＶ線に沿った断面図である。 実施の形態４に係る半導体装置の半導体基板、層間絶縁膜、第１電極パッドおよび第２電極パッドの構成を概略的に示す上面図である。 実施の形態５に係る半導体装置の構成を概略的に示す断面図である。 実施の形態６に係る電力変換装置の構成を概略的に示すブロック図である。

以下、実施の形態について図に基づいて説明する。なお、以下では、同一または相当する部分に同一の符号を付すものとし、重複する説明は繰り返さない。

実施の形態１．
図１～図７を用いて、実施の形態１に係る半導体装置１００の構成を説明する。

図１および図２に示されるように、半導体装置１００は、ソース電極２１と、複数の第１絶縁膜３１と、複数の第２絶縁膜３２と、複数の第１ゲート電極４１０と、複数の第２ゲート電極４２０と、第１金属配線５１と、第２金属配線５２とを含んでいる。本実施の形態に係る半導体装置１００は、半導体基板１０をさらに含んでいる。複数の第１絶縁膜３１の各々は、複数の第１酸化膜４１５の各々をそれぞれ含んでいる。複数の第２絶縁膜３２の各々は、複数の第２酸化膜４２５の各々をそれぞれ含んでいる。半導体装置１００は、１つの半導体チップ内に、ソース電極２１と、複数の第１ゲート電極４１０と、第１絶縁膜３１と、第２絶縁膜３２と、複数の第２ゲート電極４２０と、第１金属配線５１と、第２金属配線５２とを含んでいる。

半導体装置１００は、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）または金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Transistor）として構成されている。本実施の形態において、半導体装置１００は、金属酸化物半導体電界効果トランジスタとして構成されている。半導体装置１００は、半導体装置１００に印加されるゲート電圧を制御することでコレクタからエミッタに流れる電流およびドレインからソースに流れる電流を制御するように構成されている。本実施の形態において、半導体装置１００は、半導体装置１００に流れる電流をスイッチングするように構成されている。すなわち、半導体装置１００は、スイッチング素子として構成されている。本実施の形態において、半導体装置１００は、電力用の半導体装置として構成されている。電力用の半導体装置は、パワー半導体装置とも呼ばれる。

図１に示されるように、半導体基板１０上には、ソース電極２１、第１絶縁膜３１および第２絶縁膜３２、第１金属配線５１および第２金属配線５２が配置されている。本実施の形態において、第１方向ＤＲ１は、半導体基板１０上における第１金属配線５１の長手方向である。このため、第１金属配線５１および第２金属配線５２は、第１方向ＤＲ１に沿って延びている。第２方向ＤＲ２は、半導体基板１０上における第１金属配線５１の短手方向である。第３方向ＤＲ３は、第１方向ＤＲ１および第２方向ＤＲ２の各々に直交する方向である。

半導体基板１０の後述される耐圧保持領域１１は、ソース電極２１から第１絶縁膜３１および第２絶縁膜３２に向かう方向から見て、ソース電極２１の外周を全周にわたって囲んでいる。

図２に示されるように、半導体基板１０は、耐圧保持領域１１（図１参照）、裏面電極１２、ｎ＋ドレイン層１３、ｎ－拡散層１４、ｐ拡散層１５、ｐ＋拡散層１６およびｎ＋拡散層１７を含んでいる。裏面電極１２、ｎ＋ドレイン層１３、ｎ－拡散層１４およびｐ拡散層１５は、第３方向ＤＲ３に沿って順に積層されている。ｐ＋拡散層１６およびｎ＋拡散層１７は、ｐ拡散層１５上に配置されている。

ソース電極２１は、主電極として構成されている。ソース電極２１は、半導体基板１０、第１絶縁膜３１および第２絶縁膜３２の上に配置されている。ソース電極２１は、ｐ＋拡散層１６およびｎ＋拡散層１７に接続されている。

複数の第１絶縁膜３１の各々は、複数の第１ゲート電極４１０の各々をそれぞれ覆っている。これにより、複数の第１ゲート電極４１０の各々は、ソース電極２１に対して絶縁されている。複数の第１絶縁膜３１の各々の幅（第１方向ＤＲ１に沿った寸法）は、複数の第１ゲート電極４１０の各々の幅よりも大きい。

複数の第１ゲート電極４１０の各々は、複数の第１絶縁膜３１の各々を介してそれぞれソース電極２１に接続されている。複数の第１ゲート電極４１０の各々は、複数の第１酸化膜４１５の各々に覆われている。複数の第１ゲート電極４１０の各々は、第１酸化膜４１５およびｐ＋拡散層１６を介してソース電極２１に接続されている。複数の第１ゲート電極４１０は、半導体基板１０の表面からｎ－拡散層１４まで埋め込まれている。

複数の第２ゲート電極４２０は、第１ゲート電極４１０に対して絶縁されている。複数の第２ゲート電極４２０の各々は、複数の第２絶縁膜３２の各々を介してそれぞれソース電極２１に接続されている。複数の第２ゲート電極４２０の各々は、複数の第２酸化膜４２５の各々に覆われている。複数の第２ゲート電極４２０の各々は、第２酸化膜４２５およびｐ＋拡散層１６を介してソース電極２１に接続されている。複数の第２ゲート電極４２０は、半導体基板１０の表面からｎ－拡散層１４まで埋め込まれている。

図３に示されるように、第１金属配線５１は、第１ゲート電極４１０に電気的に接続されている。第１金属配線５１は、第１絶縁膜３１に設けられた第１コンタクトホールＣＨ１を通って複数の第１ゲート電極４１０に接続されている。これにより、複数の第１ゲート電極４１０および第１金属配線５１は、第１金属配線５１に電圧が印加された場合に同電位になるように構成されている。第１金属配線５１は、複数の第２ゲート電極４２０に接続されていない。第１金属配線５１は、複数の第２ゲート電極４２０に対して絶縁されている。

図４に示されるように、第２金属配線５２は、第２ゲート電極４２０に電気的に接続されている。第２金属配線５２は、第２絶縁膜３２に設けられた第２コンタクトホールＣＨ２を通って複数の第２ゲート電極４２０に接続されている。これにより、複数の第２ゲート電極４２０および第２金属配線５２は、第２金属配線５２に電圧が印加された場合に同電位になるように構成されている。第２金属配線５２は、複数の第１ゲート電極４１０に接続されていない。第２金属配線５２は、複数の第１ゲート電極４１０に対して絶縁されている。

図５に示されるように、第１金属配線５１と第２金属配線５２とは、間隔を空けて配置されている。なお、図５では、説明の便宜のため、ソース電極２１（図１参照）が図示されていない。このため、第２金属配線５２は、第１金属配線５１に対して絶縁されている。本実施の形態において、第１金属配線５１は、複数の第１絶縁膜３１および複数の第２絶縁膜３２の各々の長手方向に第１金属配線５１の長手方向が直交するように配置されている。第２金属配線５２は、複数の第１絶縁膜３１および複数の第２絶縁膜３２の長手方向に第２金属配線５２の長手方向が直交するように配置されている。複数の第１絶縁膜３１の各々および複数の第２絶縁膜３２の各々は、第２方向ＤＲ２に沿って延びている。

図６に示されるように、第１金属配線５１は、複数の第１ゲート電極４１０同士を接続している。第２金属配線５２は、複数の第２ゲート電極４２０同士を接続している。なお、図６では、説明の便宜のため、ソース電極２１（図１参照）、複数の第１絶縁膜３１（図１参照）および複数の第２絶縁膜３２（図１参照）が図示されていない。

望ましくは、複数の第１ゲート電極４１０の個数は、複数の第２ゲート電極４２０の個数と同じである。さらに望ましくは、複数の第１ゲート電極４１０の各々および複数の第２ゲート電極４２０の各々は、それぞれ交互に配置されている。言い換えると、複数の第１ゲート電極４１０の各々および複数の第２ゲート電極４２０の各々は、１本おきに配置されている。

本実施の形態において、複数の第１ゲート電極４１０の各々および複数の第２ゲート電極４２０の各々は、第２方向ＤＲ２に沿って延びている。複数の第１ゲート電極４１０は、複数の第２ゲート電極４２０から第１方向ＤＲ１に沿った間隔を空けて配置されている。

本実施の形態において、第１金属配線５１および第２金属配線５２は、複数の第１ゲート電極４１０の各々および第２ゲート電極４２０の各々に対して直交するように配置されている。第１金属配線５１は、複数の第１ゲート電極４１０の端部に接続されている。第２金属配線５２は、第１金属配線５１から第２方向ＤＲ２に沿った間隔を空けて、複数の第２ゲート電極４２０の端部に接続されている。

図７に示されるように、本実施の形態において、複数の第１コンタクトホールＣＨ１の各々の第２方向ＤＲ２に沿った位置は、複数の第２コンタクトホールＣＨ２の各々の第２方向ＤＲ２に沿った位置に対してずれている。なお、図７では、説明の便宜のため、ソース電極２１（図１参照）、複数の第１絶縁膜３１（図１参照）および複数の第２絶縁膜３２（図１参照）が図示されていない。また、複数の第１コンタクトホールＣＨ１、複数の第２コンタクトホールＣＨ２、第１金属配線５１および第２金属配線５２の外形が破線によって示されている。

なお、図示されないが、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０は、使用されないゲート電極（不使用ゲート電極）を含んでいてもよい。この場合、ゲート電極とソース電極２１との間の静電容量を使用されないゲート電極（不使用ゲート電極）の分だけ低減することができる。

次に、図２および図８～図１０を用いて、実施の形態１に係る半導体装置１００の制御方法を説明する。

図８に示されるように、半導体装置１００の制御方法は、複数の第１ゲート電極４１０の各々に複数の第１ゲート電極４１０の各々の閾値電圧以上の電圧が印加される工程Ｓ１０１と、複数の第２ゲート電極４２０の各々に複数の第２ゲート電極４２０の各々の閾値電圧以上の電圧が印加される工程Ｓ１０２とを含んでいる。本実施の形態に係る閾値電圧とは、例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の閾値電圧である。

図９に示されるように、複数の第１ゲート電極４１０の各々に複数の第１ゲート電極４１０の各々の閾値電圧以上の電圧が印加される工程Ｓ１０１（図８参照）において、半導体装置１００の第１金属配線５１に電圧が印加される。これにより、複数の第１ゲート電極４１０の各々に複数の第１ゲート電極４１０の各々の閾値電圧以上の電圧が印加される。なお、複数の第１ゲート電極４１０の各々に複数の第１ゲート電極４１０の各々の閾値電圧以上の電圧が印加される工程Ｓ１０１は、図９および図１０の第１の期間Ｔ１に対応している。

具体的には、複数の第１ゲート電極４１０の各々に複数の第１ゲート電極４１０の各々の閾値電圧以上の電圧が印加される工程Ｓ１０１（図８参照）において、ソース電極２１と第１金属配線５１との電圧差が第１ゲート電極４１０の閾値電圧以上になるように、電圧が複数の第１ゲート電極４１０の各々に印加される。このとき、ソース電極２１の電位は、裏面電極１２の電位よりも低い。また、ソース電極２１と第２金属配線５２とが同電位にされる。これにより、図２に示されるように、裏面電極１２からソース電極２１に向かって電流Ｖ１が流れる。複数の第１ゲート電極４１０の各々に印加される工程Ｓ１０１において、電流は、複数の第１ゲート電極４１０の各々に流れる一方で、複数の第２ゲート電極４２０に流れない。

複数の第２ゲート電極４２０の各々に複数の第２ゲート電極４２０の各々の閾値電圧以上の電圧が印加される工程Ｓ１０２において、半導体装置１００の第２金属配線５２に電圧が印加される。これにより、複数の第２ゲート電極４２０の各々に複数の第２ゲート電極４２０の各々の閾値電圧以上の電圧が印加される。なお、複数の第２ゲート電極４２０の各々に複数の第２ゲート電極４２０の各々の閾値電圧以上の電圧が印加される工程Ｓ１０２は、図９および図１０の第２の期間Ｔ２に対応している。

具体的には、複数の第２ゲート電極４２０の各々に複数の第２ゲート電極４２０の各々の閾値電圧以上の電圧が印加される工程Ｓ１０２において、ソース電極２１と第２金属配線５２との電圧差が第２ゲート電極４２０の閾値電圧以上になるように、電圧が複数の第２ゲート電極４２０の各々に印加される。この時、ソース電極２１の電位は、裏面電極１２の電位よりも低い。また、ソース電極２１と第１金属配線５１とが同電位にされる。これにより、図２に示されるように、裏面電極１２からソース電極２１に向かって電流Ｖ２が流れる。複数の第２ゲート電極４２０の各々に印加される工程Ｓ１０２において、電流は、複数の第２ゲート電極４２０の各々に流れる一方で、複数の第１ゲート電極４１０に流れない。

言い換えると、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０のいずれか一方の電圧が閾値以上である場合、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０のいずれか他方の電圧は閾値電圧未満である。本実施の形態において、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０のうち、閾値電圧以上の電圧が印加された一方は、使用側ゲート電極とも呼ばれる。本実施の形態において、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０のうち、閾値電圧未満の電圧が印加された他方は、待機側ゲート電極とも呼ばれる。

複数の第１ゲート電極４１０の各々に複数の第１ゲート電極４１０の各々の閾値電圧以上の電圧が印加される工程Ｓ１０１（図８参照）と複数の第２ゲート電極４２０の各々に複数の第２ゲート電極４２０の各々の閾値電圧以上の電圧が印加される工程Ｓ１０２（図８参照）とは、交互に繰り返される。言い換えると、図９および図１０に示されるように複数の第１ゲート電極４１０が使用側ゲート電極である第１の期間Ｔ１と、複数の第２ゲート電極４２０が使用側ゲート電極である第２の期間Ｔ２とが交互に繰り返される。また、図１０に示されるように、半導体装置１００がスイッチング動作をするように、半導体装置１００が制御される。

以上より、第１ゲート電極４１０および複数の第２ゲート電極４２０のいずれか一方に電流が流れている状態と複数の第１ゲート電極４１０および複数の第２ゲート電極４２０のいずれか他方に電流が流れている状態とが交互に繰り返されるように、半導体装置１００が制御される。

続いて、本実施の形態の作用効果を説明する。
実施の形態１に係る半導体装置１００によれば、図６に示されるように、第１金属配線５１は、複数の第１ゲート電極４１０同士を接続している。第２金属配線５２は、複数の第２ゲート電極４２０同士を接続している。このため、複数の第１ゲート電極４１０に閾値電圧以上の電圧が印加されている状態と複数の第２ゲート電極４２０に閾値電圧以上の電圧が印加されている状態とを交互に切り替えることができる。よって、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０の全てに同時に閾値電圧以上の電圧が印加されることはない。これにより、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０に対応する拡散層の全てに同時に電流が流れることはない。したがって、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０に対応する拡散層の全てに同時に電流が流れる場合よりも、ソース電極２１と複数の第１ゲート電極４１０および複数の第２ゲート電極４２０との間の静電容量を低減することができる。すなわち、ソース電極２１と複数の第１ゲート電極４１０および複数の第２ゲート電極４２０との間の静電容量を低減することができる。

ソース電極２１と複数の第１ゲート電極４１０および複数の第２ゲート電極４２０との間の静電容量を低減することができるため、半導体装置１００のスイッチング損失を低減することができる。

図６に示されるように、第１金属配線５１は、複数の第１ゲート電極４１０同士を接続している。第２金属配線５２は、複数の第２ゲート電極４２０同士を接続している。このため、第１金属配線５１および第２金属配線５２に交互に電圧を印加することによって、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０に交互に閾値電圧以上の電圧を印加することができる。よって、複数の第１ゲート電極４１０に閾値電圧以上の電圧が印加されている状態と複数の第２ゲート電極４２０に閾値電圧以上の電圧が印加されている状態とを交互に切り替えることができる。これにより、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０の一方に集中して電流が流れ続けることを抑制することができる。したがって、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０の一部に発熱が集中することを抑制することができる。

複数の第１ゲート電極４１０および複数の第２ゲート電極４２０の一部に発熱が集中することを抑制することができる。このため、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０の電気特性が変動することを抑制することができる。また、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０の破壊耐量の低下を抑制することができる。

図６に示されるように、複数の第１ゲート電極４１０の個数は、複数の第２ゲート電極４２０の個数と同じである。このため、複数の第１ゲート電極４１０の発熱量と複数の第２ゲート電極４２０の発熱量とは、同じである。よって、半導体装置１００内における発熱を均一にすることができる。したがって、半導体装置１００を容易に冷却することができる。

図６に示されるように、複数の第１ゲート電極４１０の各々および複数の第２ゲート電極４２０の各々は、それぞれ交互に配置されている。このため、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０が並べられた半導体基板１０の面内方向において、複数の第１ゲート電極４１０の各々および複数の第２ゲート電極４２０の各々の静電容量を均一にすることができる。具体的には、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０がまとめて配置されている場合よりも、複数の第１ゲート電極４１０の各々および複数の第２ゲート電極４２０の各々の静電容量を半導体基板１０の面内方向において均一にすることができる。よって、スイッチング時において複数の第１ゲート電極４１０の各々および複数の第２ゲート電極４２０の各々に電流の偏りを生じることを抑制することができる。したがって、スイッチング時において複数の第１ゲート電極４１０の各々および複数の第２ゲート電極４２０の各々の破壊耐量の低下を抑制することができる。

実施の形態１に係る半導体装置１００の制御方法によれば、図８に示されるように、複数の第１ゲート電極４１０の各々に複数の第１ゲート電極４１０の各々の閾値電圧以上の電圧が印加される工程と複数の第２ゲート電極４２０の各々に複数の第２ゲート電極４２０の各々の閾値電圧以上の電圧が印加される工程とは、交互に繰り返される。ソース電極２１と複数の第１ゲート電極４１０および複数の第２ゲート電極４２０との間の静電容量を低減することができる。また、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０の一部に集中して電流が流れ続けることを抑制することができる。したがって、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０の一部に発熱が集中することを抑制することができる。

実施の形態２．
次に、図１１～図１３を用いて、実施の形態２に係る半導体装置１００の制御方法を説明する。実施の形態２は、特に説明しない限り、上記の実施の形態１と同一の構成および作用効果を有している。したがって、上記の実施の形態１と同一の構成には同一の符号を付し、説明を繰り返さない。

本実施の形態に係る半導体装置１００では、図１１および図１２に示されるように、複数の第１ゲート電極４１０の各々に複数の第１ゲート電極４１０の各々の閾値電圧以上の電圧が印加される工程Ｓ１０１（図８参照）において、複数の第２ゲート電極４２０の各々には、０Ｖよりも大きく複数の第２ゲート電極４２０の各々の閾値電圧よりも小さい電圧が印加される。また、複数の第２ゲート電極４２０の各々に複数の第２ゲート電極４２０の各々の閾値電圧以上の電圧が印加される工程Ｓ１０２（図８参照）において、複数の第１ゲート電極４１０の各々には、０Ｖよりも大きく複数の第１ゲート電極４１０の各々の閾値電圧よりも小さい電圧が印加される。すなわち、使用側ゲート電極に閾値電圧が印加された状態において、待機ゲート電極には０Ｖよりも大きく待機ゲート電極の閾値電圧よりも小さい電圧（待機電圧）が印加される。なお、図１１において、複数の第１ゲート電極４１０に流れる電流の時間変化は、実線によって示されている。また、図１２において、複数の第２ゲート電極４２０に流れる電流の時間変化は、実線によって示されている。なお、図１３に示されるように、第１の期間Ｔ１および第２の期間Ｔ２のいずれにおいても、半導体装置１００には電流が流れる。

比較例に係る半導体装置の制御方法と比較しながら、実施の形態２に係る半導体装置１００の制御方法の効果を説明する。

比較例に係る半導体装置の制御方法では、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０のうち閾値以上の電圧が印加されていない一方（待機側ゲート電極）の電圧は、０Ｖである。ゲート酸化膜（第１酸化膜４１５および第２酸化膜４２５）および半導体基板１０に欠陥を多く含んでいる場合、ゲート電圧の掃引方向に沿ってドレイン電流の電流値が変動することがある。図１４に示されるように、ドレイン電流の電流値の変動は、欠陥にドレイン電流によって電荷が溜まることで、欠陥に溜まった電荷の分だけ閾値電圧が見かけ上上昇することによって発生する。なお、ゲート酸化膜中および半導体基板１０に欠陥を多く含んでいる半導体チップとは、例えば、炭化珪素（ＳｉＣ）等の電力用半導体チップである。

比較例に係る半導体装置の制御方法では、待機側ゲート電極の電圧が０Ｖであるため、欠陥に溜まった電荷の分だけ閾値電圧が見かけ上上昇する。このため、ドレイン電流の電流値の変動が生じる。

これに対して、本実施の形態では、図１１および図１２に示されるように、複数の第１ゲート電極４１０の各々に複数の第１ゲート電極４１０の各々の閾値電圧以上の電圧が印加される工程Ｓ１０１（図８参照）において、複数の第２ゲート電極４２０の各々には、０Ｖよりも大きく複数の第２ゲート電極４２０の各々の閾値電圧よりも小さい電圧が印加される。また、複数の第２ゲート電極４２０の各々に複数の第２ゲート電極４２０の各々の閾値電圧以上の電圧が印加される工程Ｓ１０２（図８参照）において、複数の第１ゲート電極４１０の各々には、０Ｖよりも大きく複数の第１ゲート電極４１０の各々の閾値電圧よりも小さい電圧が印加される。このため、待機側ゲート電極に電圧が印加されている。よって、待機側ゲート電極の欠陥に電荷を溜めることができる。したがって、ドレイン電流の電圧値が欠陥によって変動することを抑制することができる。

実施の形態３．
次に、図１５を用いて、実施の形態３に係る半導体装置１００の構成を説明する。実施の形態３は、特に説明しない限り、上記の実施の形態１と同一の構成および作用効果を有している。したがって、上記の実施の形態１と同一の構成には同一の符号を付し、説明を繰り返さない。

図１５に示されるように、本実施の形態に係る半導体装置１００では、複数の第１ゲート電極４１０の個数は、複数の第２ゲート電極４２０の個数と異なっている。

本実施の形態において、複数の第１ゲート電極４１０の個数は、複数の第２ゲート電極４２０の個数よりも多い。具体的には、図１５では、複数の第２ゲート電極４２０の個数に対する複数の第１ゲート電極４１０の個数の比は、３である。これにより、第１金属配線５１には、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０のうち、３／４のゲート電極が接続されている。第２金属配線５２には、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０のうち、１／４のゲート電極が接続されている。

本実施の形態では、３つの第１ゲート電極４１０が連続して並べられている。３つの第１ゲート電極４１０に対して１つの第２ゲート電極４２０が配置されている。このため、３つの第１ゲート電極４１０および１つの第１ゲート電極４１０が繰り返されて配置されている。

なお、複数の第２ゲート電極４２０の個数に対する複数の第１ゲート電極４１０の個数の比は３に限られず、適宜に決められてもよい。

なお、図示されないが、半導体装置１００に含まれる金属配線の個数は、第１金属配線５１および第２金属配線５２の２つに限られず、３つ以上であってもよい。

次に、実施の形態３に係る半導体装置１００の制御方法を説明する。
低周波において半導体装置１００がスイッチングする場合には、複数の第１ゲート電極４１０に電圧が印加される。高周波において半導体装置１００がスイッチングする場合には、複数の第２ゲート電極４２０に電圧が印加される。

続いて、第１の比較例および第２の比較例に係る半導体装置と比較しながら、実施の形態３に係る半導体装置１００の効果を説明する。

第１の比較例および第２の比較例に係る半導体装置では、ゲート電極とソース電極２１との間の静電容量は、固定されている。第１の比較例に係る半導体装置の複数のゲート電極の個数は、第２の比較例に係る半導体装置の複数のゲート電極の個数と同じである。第１の比較例に係る半導体装置は、使用されないゲート電極（不使用ゲート電極）を含んでいる。第２の比較例に係る半導体装置では、複数のゲート電極の全てが使用される。

半導体装置１００がスイッチング素子として用いられる場合、スイッチングにおけるエネルギー損失（通電損失）は、スイッチング時のエネルギー損失および通電時のエネルギー損失の和である。第１の比較例に係る半導体装置のように、不使用ゲート電極が多いほど、ゲート電極とソース電極２１との間の静電容量が小さい。このため、図１６および図１７に示されるように、半導体装置１００は高速でスイッチングすることができる。しかしながら、不使用ゲート電極が多いほど、通電時に電子がソース電極２１に抜ける経路が増える。このため、図１８に示されるように、通電時のエネルギー損失が大きい。

他方、第２の比較例に係る半導体装置のように、使用されるゲート電極が多いほど、ゲート電極とソース電極との間の静電容量が大きい。このため、図１９および図２０に示されるように、半導体装置のスイッチング速度が遅い。また、図２１に示されるように、スイッチング時のエネルギー損失が大きい。

半導体装置のスイッチングの回数（周波数）は、半導体装置の動作状況によって異なっている。例えば、半導体装置が電気自動車用のモーターに用いられる場合、モーターの始動の際には、モーターの回転速度が遅いのでスイッチング回数が少なく、通電時の損失がエネルギー損失の大部分を占める。一方、電気自動車用のモーターが加速されてからは、モーターの回転速度が速いのでスイッチング回数が多く、スイッチング時の損失がエネルギー損失の大部分を占める。すなわち、モーターの状態によって、通電時の損失およびスイッチング時の損失のいずれがエネルギー損失の大部分を占めるかが異なっている。

したがって、半導体装置１００は、スイッチング回数が多い（高周波である）場合にはスイッチング時の損失が小さく、スイッチング回数が少ない（低周波である）場合には通電時の損失が小さいことが好ましい。

第１の比較例および第２の比較例に係る半導体装置では、ゲート電極とソース電極２１との間の静電容量が固定されているため、通電時の損失およびスイッチング時の損失のいずれがエネルギー損失の大部分を占める。このため、エネルギー損失が大きい。

これに対して、本実施の形態に係る半導体装置１００によれば、図１５に示されるように、複数の第１ゲート電極４１０の個数は、複数の第２ゲート電極４２０の個数と異なっている。このため、低周波において半導体装置１００がスイッチングする場合には、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０のうち個数が多い方を用いることができる。よって、低周波において半導体装置１００がスイッチングする場合には、エネルギー損失の大部分を占めるスイッチング時のエネルギー損失を低減することができる。また、高周波において半導体装置１００がスイッチングする場合には、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０のうち個数が少ない方を用いることができる。よって、高周波において半導体装置１００がスイッチングする場合には、エネルギー損失の大部分を占める通電時のエネルギー損失を低減することができる。以上より、エネルギー損失の大部分が通電時の損失およびスイッチング時の損失のいずれであるかに対応することができる。したがって、エネルギー損失を低減することができる。

図１５に示されるように、複数の第１ゲート電極４１０の個数は、複数の第２ゲート電極４２０の個数と異なっている。複数の第１ゲート電極４１０同士および複数の第２ゲート電極４２０同士は、第１金属配線５１および第２金属配線５２によってそれぞれ接続されている。このため、第１金属配線５１および第２金属配線５２が複数のゲート電極のうちいずれのゲート電極に接続されるかのみを変更することによって、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０の個数を変更することができる。このため、ゲート電極を作り溜めておき、第１金属配線５１および第２金属配線５２の接続位置のみを変更することで、異なる静電容量を有する半導体装置１００を作り分けることができる。したがって、異なる静電容量を有する半導体装置１００の製造のリードタイムを短くすることができる。

本実施の形態に係る半導体装置１００の制御方法によれば、低周波において半導体装置１００がスイッチングする場合には、複数の第１ゲート電極４１０に電圧が印加される。高周波において半導体装置１００がスイッチングする場合には、複数の第２ゲート電極４２０に電圧が印加される。これにより、エネルギー損失の大部分が通電時の損失およびスイッチング時の損失のいずれであるかに対応することができる。したがって、エネルギー損失を低減することができる。

実施の形態４．
次に、図２２～図２５を用いて、実施の形態４に係る半導体装置１００の構成を説明する。実施の形態４は、特に説明しない限り、上記の実施の形態１と同一の構成および作用効果を有している。したがって、上記の実施の形態１と同一の構成には同一の符号を付し、説明を繰り返さない。

図２２に示されるように、本実施の形態に係る半導体装置１００は、表面電極２２と、層間絶縁膜６と、第１電極パッド７１と、第２電極パッド７２とをさらに含んでいる。

表面電極２２は、ソース電極２１（図２３参照）の全体を覆っている。このため、表面電極２２の表面積は、ソース電極２１（図２３参照）の表面積よりも大きい。なお、本実施の形態における表面積とは、第３方向ＤＲ３に沿って見た場合における面積である。

図２３および図２４に示されるように、表面電極２２は、ソース電極２１と、第１金属配線５１の一部と、第２金属配線５２の一部と、層間絶縁膜６とを覆っている。層間絶縁膜６は、ソース電極２１と表面電極２２との間に配置されている。層間絶縁膜６は、第１金属配線５１および第２金属配線５２を覆っている。

図２４に示されるように、層間絶縁膜６には、第１貫通孔ＴＨ１と、第２貫通孔ＴＨ２とが設けられている。第１貫通孔ＴＨ１および第２貫通孔ＴＨ２は、層間絶縁膜６を貫通している。第１電極パッド７１は、第１貫通孔ＴＨ１を通って第１金属配線５１に電気的に接続されている。第２電極パッド７２は、第２貫通孔ＴＨ２を通って第２金属配線５２に電気的に接続されている。第１電極パッド７１および第２電極パッド７２は、表面電極２２および層間絶縁膜６から露出している。

次に、実施の形態４に係る半導体装置１００の製造方法を説明する。
まず、半導体基板１０上に、第１絶縁膜３１、第２絶縁膜３２、第１金属配線５１、第２金属配線５２、複数の第１ゲート電極４１０（図２３参照）および複数の第２ゲート電極４２０（図２３参照）が形成される。続いて、図２５に示されるように、層間絶縁膜６が形成される。層間絶縁膜６は、櫛形の形状を有している。

続いて、層間絶縁膜６の第１貫通孔ＴＨ１（図２４参照）および第２貫通孔ＴＨ２（図２４参照）が写真製版およびエッチングによって形成される。続いて、図２２に示されるように、表面電極２２が形成される。すなわち、第１ゲート電極４１０および第２ゲート電極４２０と第１金属配線５１および第２金属配線５２とが配線される工程と、表面電極２２が形成される工程とは別の工程である。

続いて、本実施の形態の作用効果を説明する。
実施の形態４に係る半導体装置１００によれば、図２３および図２４に示されるように、表面電極２２は、ソース電極２１と、第１金属配線５１の一部と、第２金属配線５２の一部とを覆っている。このため、図２２に示されるように、表面電極２２の面積は、ソース電極２１の面積よりも大きい。よって、半導体装置１００を図示されない外部機器に接続する際に、ソース電極２１よりも大きい面積を有する表面電極２２を外部機器に接続することができる。よって、半導体装置１００を外部機器に容易に接続することができる。また、表面電極２２にソース電極２１よりも多くのボンディングワイヤを接合することができる。これにより、半導体装置１００の発熱を低減することができる。

実施の形態５．
次に、図２６を用いて、実施の形態５に係る半導体装置１００の構成を説明する。実施の形態５は、特に説明しない限り、上記の実施の形態１と同一の構成および作用効果を有している。したがって、上記の実施の形態１と同一の構成には同一の符号を付し、説明を繰り返さない。

図２６に示されるように、本実施の形態に係る半導体装置１００の複数の第１ゲート電極４１０の少なくてもいずれかは、複数の第２ゲート電極４２０の各々とは異なる長さを有している。図２６では、複数の第１ゲート電極４１０は、複数の第２ゲート電極４２０の各々よりも短い短電極４１１を有している。

高周波において半導体装置１００がスイッチングされる場合には、短電極４１１に電圧が印加される。低周波において半導体装置１００がスイッチングされる場合には、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０のうち短電極４１１ではないゲート電極に電圧が印加される。

続いて、本実施の形態の作用効果を説明する。
実施の形態５に係る半導体装置１００によれば、図２６に示されるように、複数の第１ゲート電極４１０の少なくてもいずれかは、複数の第２ゲート電極４２０の各々とは異なる長さを有している。本実施の形態では、複数の第１ゲート電極４１０は、複数の第２ゲート電極４２０の各々よりも短い短電極４１１を有している。短電極４１１の静電容量は、他のゲート電極の静電容量よりも小さい。このため、短電極４１１のスイッチング速度は、他のゲート電極のスイッチング速度よりも大きい。このため、高周波においてスイッチングする回数が多い場合に、短電極４１１を使用することで、スイッチング損失および通電損失を低減することができる。

低周波において半導体装置１００がスイッチングされる場合には、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０のうち短電極４１１ではないゲート電極に電圧が印加される。複数の第１ゲート電極４１０および複数の第２ゲート電極４２０のうち短電極４１１ではないゲート電極は、短電極よりも大きいチャネル断面積を有している。このため、通電時の損失を低減することができる。また、ゲート電極の先端のｎ－拡散層１４側の電界が緩和される。このため、ホールおよび電子の電離が低減される。よって、スイッチング時に耐圧が劣化することを抑制することができる。

実施の形態６．
本実施の形態は、上述した実施の形態１～５に係る半導体装置を電力変換装置に適用したものである。本開示は特定の電力変換装置に限定されるものではないが、以下、実施の形態６として、三相のインバータに本開示を適用した場合について説明する。

図２７は、本実施の形態に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。

図２７に示す電力変換システムは、電源ＰＷ、電力変換装置２００、負荷３００から構成される。電源ＰＷは、直流電源であり、電力変換装置２００に直流電力を供給する。電源ＰＷは種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源ＰＷを、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。

電力変換装置２００は、電源ＰＷと負荷３００の間に接続された三相のインバータであり、電源ＰＷから供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図２７に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１を制御する制御信号を主変換回路２０１に出力する制御回路２０３とを備えている。

負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。

以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源ＰＷから供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態に係る主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子および各還流ダイオードの少なくともいずれかは、上述した実施の形態１～４のいずれかの半導体装置に相当する半導体装置１００が有するスイッチング素子又は還流ダイオードである。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。

また、主変換回路２０１は、各スイッチング素子を駆動する駆動回路（図示なし）を備えているが、駆動回路は半導体装置１００に内蔵されていてもよいし、半導体装置１００とは別に駆動回路を備える構成であってもよい。駆動回路は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。

制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、主変換回路２０１が備える駆動回路に制御指令（制御信号）を出力する。駆動回路は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。

本実施の形態に係る電力変換装置では、主変換回路２０１を構成する半導体装置１００として実施の形態１～５に係る半導体装置を適用するため、複数の第１ゲート電極４１０および複数の第２ゲート電極４２０のうち一部に発熱が集中することを抑制することができ、かつソース電極２１と複数の第１ゲート電極４１０および複数の第２ゲート電極４２０との間の静電容量を低減することができる電力変換装置２００を実現することができる。

本実施の形態では、２レベルの三相インバータに本開示を適用する例を説明したが、本開示は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本開示を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本開示を適用することも可能である。

また、本開示を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

２１ ゲート電極、２２ 表面電極、３１ 第１絶縁膜、３２ 第２絶縁膜、５１ 第１金属配線、５２ 第２金属配線、１００ 半導体装置、２００ 電力変換装置、２０１ 主変換回路、２０３ 制御回路、３００ 負荷、４１０ 第１ゲート電極、４２０ 第２ゲート電極、ＰＷ 電源。

Claims (10)

1. ソース電極と、
   複数の第１絶縁膜と、
   複数の第２絶縁膜と、
   前記ソース電極に前記複数の第１絶縁膜の各々を介してそれぞれ接続された複数の第１ゲート電極と、
   前記ソース電極に前記複数の第２絶縁膜の各々を介してそれぞれ接続され、かつ前記複数の第１ゲート電極に対して絶縁された複数の第２ゲート電極と、
   第１金属配線と、
   前記第１金属配線に対して絶縁された第２金属配線とを備え、
   前記第１金属配線は、前記複数の第１ゲート電極同士を接続しており、
   前記第２金属配線は、前記複数の第２ゲート電極同士を接続している、半導体装置。
2. 前記複数の第１ゲート電極の個数は、前記複数の第２ゲート電極の個数と同じである、請求項１に記載の半導体装置。
3. 前記複数の第１ゲート電極の各々および前記複数の第２ゲート電極の各々は、それぞれ交互に配置されている、請求項２に記載の半導体装置。
4. 前記複数の第１ゲート電極の個数は、前記複数の第２ゲート電極の個数と異なっている、請求項１に記載の半導体装置。
5. 表面電極をさらに備え、
   前記表面電極は、前記ソース電極と、前記第１金属配線の一部と、前記第２金属配線の一部とを覆っている、請求項１～４のいずれか１項に記載の半導体装置。
6. 前記複数の第１ゲート電極の少なくともいずれかは、前記複数の第２ゲート電極の各々とは異なる長さを有している、請求項１～５のいずれか１項に記載の半導体装置。
7. 請求項１～６のいずれか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
   前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路と、
   を備えた電力変換装置。
8. ソース電極と、前記ソース電極に接続された複数の第１ゲート電極と、前記ソース電極に接続されかつ前記複数の第１ゲート電極に対して絶縁された複数の第２ゲート電極と、前記複数の第１ゲート電極同士を接続している第１金属配線と、前記第１金属配線に対して絶縁されかつ前記複数の第２ゲート電極同士を接続している第２金属配線とを備えた半導体装置の前記第１金属配線に電圧が印加されることで、前記複数の第１ゲート電極の各々に前記複数の第１ゲート電極の各々の閾値電圧以上の電圧が印加される工程と、
   前記半導体装置の前記第２金属配線に電圧が印加されることで、前記複数の第２ゲート電極の各々に前記複数の第２ゲート電極の各々の閾値電圧以上の電圧が印加される工程とを備え、
   前記複数の第１ゲート電極の各々に前記複数の第１ゲート電極の各々の閾値電圧以上の電圧が印加される工程と前記複数の第２ゲート電極の各々に前記複数の第２ゲート電極の各々の閾値電圧以上の電圧が印加される工程とは、交互に繰り返される、半導体装置の制御方法。
9. 前記複数の第１ゲート電極の個数は、前記複数の第２ゲート電極の個数よりも多く、
   低周波において前記半導体装置がスイッチングする場合には、前記複数の第１ゲート電極に電圧が印加され、
   高周波において前記半導体装置がスイッチングする場合には、前記複数の第２ゲート電極に電圧が印加される、請求項８に記載の半導体装置の制御方法。
10. 前記複数の第１ゲート電極の各々に前記複数の第１ゲート電極の各々の閾値電圧以上の電圧が印加される工程において、前記複数の第２ゲート電極の各々には、０Ｖよりも大きく前記複数の第２ゲート電極の各々の閾値電圧よりも小さい電圧が印加され、
    前記複数の第２ゲート電極の各々に前記複数の第２ゲート電極の各々の閾値電圧以上の電圧が印加される工程において、前記複数の第１ゲート電極の各々には、０Ｖよりも大きく前記複数の第１ゲート電極の各々の閾値電圧よりも小さい電圧が印加される、請求項８または９に記載の半導体装置の制御方法。
    

Images