JP2022161167A - 積層基板、半導体パッケージ及び半導体パッケージの製造方法 - Google Patents

積層基板、半導体パッケージ及び半導体パッケージの製造方法 Download PDF

Info

Publication number
JP2022161167A
JP2022161167A JP2021065768A JP2021065768A JP2022161167A JP 2022161167 A JP2022161167 A JP 2022161167A JP 2021065768 A JP2021065768 A JP 2021065768A JP 2021065768 A JP2021065768 A JP 2021065768A JP 2022161167 A JP2022161167 A JP 2022161167A
Authority
JP
Japan
Prior art keywords
pad
pad portion
insulator layer
laminated substrate
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021065768A
Other languages
English (en)
Other versions
JP2022161167A5 (ja
Inventor
明 藤田
Akira Fujita
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Tianma Microelectronics Co Ltd
Original Assignee
Shanghai Tianma Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Tianma Microelectronics Co Ltd filed Critical Shanghai Tianma Microelectronics Co Ltd
Priority to JP2021065768A priority Critical patent/JP2022161167A/ja
Priority to CN202210348218.0A priority patent/CN115206925A/zh
Priority to US17/712,549 priority patent/US20220328390A1/en
Publication of JP2022161167A publication Critical patent/JP2022161167A/ja
Publication of JP2022161167A5 publication Critical patent/JP2022161167A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H01L2021/60007—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process
    • H01L2021/60022—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process using bump connectors, e.g. for flip chip mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】高精度なチップ実装及び効率的製造を実現する。【解決手段】チップがフリップチップ実装される積層基板が開示される。第１上部導体部は、それぞれ、上部絶縁体層の孔から露出している第１パッド部を含む。第２上部導体部は、それぞれ、上部絶縁体層の孔から露出している第２パッド部を含む。第１パッド部の少なくとも一部は、下部絶縁体層の孔内において、第１下部導体部と直接接触する。第２パッド部は、下部絶縁体層の孔の外側に位置する。第２パッド部の表面高さは、第１パッド部の表面高さより高い。【選択図】図１Ｂ

Description

本開示は、積層基板、半導体パッケージ及び半導体パッケージの製造方法に関する。
近年、半導体パッケージのフリップチップ実装において、チップの小型化と多機能化に伴い、チップ面全体にバンプが設けられるような多バンプ化（エリアバンプとも呼ぶ）や狭ピッチ化が進んでいる。
一方で、チップのバンプピッチが小さいため、プリント基板ベースのメイン基板に、チップを直接に実装することが困難となっている。そのため、チップとメイン基板間のスケール変換や、機能の異なる複数のチップを一つのパッケージにまとめるため、Ｆａｎ－ｏｕｔ構造のパッケージが開発されている。
Ｆａｎ－ｏｕｔ構造は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）化の手段であり、微細積層配線が可能な再配線層（Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ Ｌａｙｅｒ：ＲＤＬ）を中間層として使用して、チップより外側に配線を引き回す。
Ｆａｎ－ｏｕｔパッケージのフリップチップ実装では、一般的にはんだ接続が用いられる。ＲＤＬ層内で微細積層配線は、チップ側バンプとの接続パッドから、Ｆａｎ－ｏｕｔする。これにより、チップをメイン基板に接続できるように、実装ピッチのスケール変換がなされる。
リフロはんだ接続では、はんだ溶融時の表面張力に起因する、パッドに対する自己位置合わせ効果が知られている。配置位置がずれていても、パッドとバンプが、ずれ範囲内で自己位置合わせ効果を奏することができれば、配置位置が自動的に補正され、パッドとバンプは、結果的に配置時よりも高精度に接合される。
特開平９－３０７０２２号公報は、はんだバンプによるフリップチップ接合において、はんだの自己位置合わせ効果を利用した高精度実装の実現手法を開示している。具体的には、プリント基板上の半導体パッケージの配置エリアのコーナに位置する四つのパッド上に、バンプが形成される。これら四つのパッドの厚みは、他のパッドの厚みよりも大きい。
特開平９－３０７０２２号公報の構成は、半導体パッケージはバンプを介してコーナに位置するパッド上に配置し、自己位置合わせ効果によってリフロ時のプリント配線板とパッケージ本体の熱膨張差に起因する負荷を吸収する。これにより、他のパッドでの半田付けの信頼性が向上する、と開示されている。
特開平９－３０７０２２号公報
しかし、特開平９－３０７０２２号公報の構成は、コーナのパッドに半田層を追加で形成することで他のパッドよりも厚くするため、製造工程が煩雑化する。したがって、高精度なチップ実装及び効率的製造を実現できる技術が望まれる。
本開示の一態様は、チップがフリップチップ実装される、再配線層を含む積層基板である。積層基板は、上部絶縁体層と、前記上部絶縁体層より下層に位置し、複数の第１下部導体部を含む下部導体層と、前記下部導体層と前記上部絶縁体層との間に位置し、複数の第１上部導体部及複数の第２上部導体部を含む上部導体層と、前記下部導体層と前記上部導体層との間に位置する、下部絶縁体層と、を含む。前記第１上部導体部は、それぞれ、前記上部絶縁体層の孔から露出している第１パッド部を含む。前記第２上部導体部は、それぞれ、前記上部絶縁体層の孔から露出している第２パッド部を含む。前記第１パッド部の少なくとも一部は、前記下部絶縁体層の孔内において、前記第１下部導体部と直接接触する。前記第２パッド部は、前記下部絶縁体層の孔の外側に位置する。前記第２パッド部の表面高さは、前記第１パッド部の表面高さより高い。
本開示の他の一態様に係る半導体パッケージの製造方法は、複数の第１パッド部と複数の第２パッド部とを含む、積層基板を製造し、複数の第１はんだバンプと複数の第２はんだバンプを含むチップを用意し、前記複数の第２はんだバンプを前記複数の第２パッド部と接触した状態で、前記複数の第２はんだバンプを溶融し、前記複数の第２はんだバンプを溶融した後、前記複数の第１はんだバンプを前記複数の第１パッドと接触した状態で溶融し、前記複数の第１はんだバンプと前記第１パッド部とを接合し、前記複数の第２はんだバンプと前記第２パッド部とを接合する、ことを含む。前記積層基板の製造は、下部導体層を形成し、前記下部導体層上に、下部絶縁体層を形成し、前記下部絶縁体層上に、上部導体層を形成し、前記上部導体層上に、上部絶縁体層を形成する、ことを含む。前記下部導体層は、複数の第１下部導体部を含む。前記上部導体層は、複数の第１上部導体部及複数の第２上部導体部を含む。前記第１上部導体部は、それぞれ、前記上部絶縁体層の孔から露出している前記第１パッド部を含む。前記第２上部導体部は、それぞれ、前記上部絶縁体層の孔から露出している前記第２パッド部を含む。前記第１パッド部の少なくとも一部は、前記下部絶縁体層の孔内において、前記第１下部導体部と直接接触する。前記第２パッド部は、前記下部絶縁体層の孔の外側に位置する。前記第２パッド部の表面高さの最低位置は、前記第１パッド部の表面高さの最低位置より高い。
本開示の一態様によれば、高精度なチップ実装及び効率的製造を実現できる。
本明細書の一実施形態に係る、積層基板の構成例を模式的に示す平面図である。 図１Ａに示すＩＢ－ＩＢ切断線での断面構造を模式的に示す。 図１Ａに示すＩＣ－ＩＣ切断線での断面構造を模式的に示す。 図１Ａに示すＩＤ－ＩＤ切断線での断面構造を模式的に示す。 積層基板にはんだ接合されたチップを模式的に示す、断面図である。 はんだバンプのリフロによりチップ自己位置合わせを説明するための模式図である。 はんだバンプのリフロによりチップ自己位置合わせを説明するための模式図である。 はんだバンプのリフロによりチップ自己位置合わせを説明するための模式図である。 積層基板の製造におけるステップを示す。 積層基板の製造におけるステップを示す。 積層基板の製造におけるステップを示す。 積層基板の製造におけるステップを示す。 積層基板の製造におけるステップを示す。 積層基板の製造におけるステップを示す。 積層基板の製造におけるステップを示す。 積層基板の製造におけるステップを示す。 積層基板の製造におけるステップを示す。 積層基板の製造におけるステップを示す。 積層基板の製造におけるステップを示す。 積層基板の製造におけるステップを示す。 積層基板の製造におけるステップを示す。 積層基板の製造におけるステップを示す。 積層基板の製造におけるステップを示す。 積層基板の製造におけるステップを示す。 はんだバンプの高さＧと、第１パッド部と第２パッド部の表面の高低差ΔＨとを示す。 第１パッド部の厚みｔと、下部絶縁体層の開口幅Ｗとの関係を示す。 積層基板の構成要素の具体的なサイズの例を示す。 積層基板の構成要素の具体的なサイズの例を示す。 積層基板の構成要素の具体的なサイズの例を示す。 積層基板上に配置された初期位置の半導体チップを示す。 図８Ｄにおける破線円Ｅで囲まれた部分の詳細を示す。
以下、添付図面を参照して本開示の実施形態を説明する。本実施形態は本開示を実現するための一例に過ぎず、本開示の技術的範囲を限定するものではないことに注意すべきである。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。
［概略］
以下においては、半導体チップ（単にチップとも呼ぶ）が実装される積層基板が開示される。積層基板のパッド部とチップのはんだバンプとが、リフロはんだ接合される。リフロはんだ接続は、はんだ溶融時の表面張力に起因する、パッド部に対する自己位置合わせ効果を奏する。配置位置がずれていても、パッド部とバンプが、ずれ範囲内で自己位置合わせ効果を奏することができれば、チップの積層基板に対する配置位置が自動的に補正され、パッド部とバンプは、結果的にチップの初期配置時よりも高精度に接合される。
自己位置合わせがより効果的に働くように、以下に開示の積層基板は、表面高さが異なる第１パッド部と第２パッド部とを含む。第２パッド部の表面高さは、第１パッド部の表面高さより高い。
より具体的には、積層基板は、下部絶縁体層と上部絶縁体層とを含み、第１パッド部及び第２パッド部は、上部絶縁体層と下部絶縁体層との間に存在し、上部絶縁体層の孔から露出している。第１パッド部の少なくとも一部は、下部絶縁体層の孔内において、下部導体部と直接接触している。第２パッド部は、下部絶縁体層の孔の外側に位置する。第２パッド部の表面高さは、前記第１パッド部の表面高さより高い。
チップのはんだバンプは、第２パッド部上で先に溶融し、その表面張力により自己位置合わせ機能が作用して、チップの積層基板に対する配置位置が自動的に補正される。その後、チップのはんだバンプは、第１パッド部上でも溶融して微細な自動位置補正が行われる。その後、はんだバンプは凝固して、パッド部とバンプが半田接合される。
［積層基板の構造］
図１Ａは、本明細書の一実施形態に係る、積層基板の構成例を模式的に示す平面図である。積層基板１０は、半導体チップとメイン基板間のスケール変換や、機能の異なる複数のチップを一つのパッケージにまとめるため、Ｆａｎ－ｏｕｔ構造の再配線層を含む。つまり、半導体チップが実装される面と反対側の面のパッド部のピッチは、半導体チップが実装される面のパッド部のピッチより大きい。
Ｆａｎ－ｏｕｔ構造は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）化の手段であり、微細積層配線が可能な再配線層（Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ Ｌａｙｅｒ：ＲＤＬ）を中間層として使用して、チップより外側に配線を引き回す。
積層基板１０は、複数の導体層からなる再配線層（ＲＤＬ）と、複数の絶縁体層と、を含む。各導体層は、絶縁体層によって挟まれている。図１Ａに示す構成例において、積層基板１０の外形は矩形であるが、その形状は任意である。
図１Ａは、積層基板１０の上面を示し、この上面に、バンプアレイを含む半導体チップ（図１Ａにおいて不図示）が搭載（フリップチップ実装）される。半導体パッケージは、積層基板１０及び積層基板１０上に実装された半導体チップを含む。典型的には、半導体チップは、さらにモールド樹脂により、積層基板１０と共にパッケージ化される。
積層基板１０は、半導体チップのバンプが半田接合される複数のパッドを含む。図１Ａの構成例において、積層基板１０は、複数の第２パッド部１０３及び複数の第１パッド部１０１を含む。図１Ａにおいて、四つの第２パッド部１０３が示され、そのうちの一つが例として符号１０３で指示されている。また、１６個の第１パッド部１０１が示され、そのうちの一つが例として符号１０１で指示されている。破線の矩形１０４は、搭載される半導体チップの外形を示す。パッド部１０１、１０３は、外形１０４の内側に位置する。
パッド部１０１、１０３は、絶縁体層表面から露出している。パッド部１０１、１０３に使用される材料は任意であり、例えば、露出表面が金で覆われた銅で形成することができる。絶縁体層の材料は任意であり、典型的にはポリイミドが使用される。図１Ａの構成例において、パッド部１０１、１０３は円形であるが、他の形状を有していてもよい。
第２パッド部１０３及び第１パッド部１０１のアレイにおいて、第２パッド部１０３は、外側端（外周端）に配置されている。アレイの重心から外側端の第２パッド部の重心への仮想線に沿って、その第２パッド部より外側にパッド部は存在しない。図１Ａの構成例において、第２パッド部１０３及び第１パッド部１０１のアレイの重心位置から、第２パッド部１０３それぞれの重心位置への距離は、アレイ重心から任意の第１パッド部１０１の重心位置への距離より大きい。これにより、後述するチップのはんだバンプのリフロにおいて、効果的にチップの位置を自己整合することができる。アレイの重心位置から第２パッド部１０３の重心位置への距離は、第１パッド部１０１への最大距離と同一でもよい。
図１Ａの構成例において、第２パッド部１０３は、点対称の位置に配置されている。この配置により、後述するチップのはんだバンプのリフロにおいて、効果的にチップの位置を自己整合することができる。図１Ａの構成例の第２パッド部１０３の数は、４であるが、その数は任意である。例えば、例えば２、３又は５以上の第２パッド部が、積層基板１０に含まれていてもよい。例えば、少なくとも対角位置の２か所に第２パッド部が配置されてもよく、第２パッド部が、第１パッド部群の４隅に配置されてもよい。
図１Ａの構成例において、第２パッド部１０３の面積は、第１パッド部１０１の面積より大きい。これにより、後述するチップのはんだバンプのリフロにおいて、効果的にチップの位置を自己整合することができる。パッド部は、任意の形状を有することができる。第２パッド部の重心を通過する仮想線とその外形との二つの交点間の長さの最小値は、第１パッド部の当該長さの最小値より大きい。第２パッド部１０３は、第１パッド部１０１と異なる平面形状を有してもよい。
図１Ａに示す構成例において、第１パッド部１０１は、最上層の絶縁体層の下にあって破線で示される下層の下部導体部１１１と、接続されている。第２パッド部１０３は、導体部１０５の一部である。導体部１０５の破線で示される他の部分は、最上層の絶縁体層の下側に存在する。また、導体部１０５は、下部導体部１１２と接続されている。導体部１１２は、最上層の絶縁体層の下にあって破線で示される下層の導体部である。
図１Ｂは、図１Ａに示すＩＢ－ＩＢ切断線での断面構造を模式的に示す。図１Ｂは、支持基板１５０上の積層基板１０の断面構造を示す。支持基板１５０は、例えばガラス基板である。積層基板１０は、半導体チップの搭載後に、支持基板１５０から剥離される。
図１Ｂに示す構成例において、積層基板１０は、下層側（支持基板１５０側）から積層された、下部導体層１１０、下部絶縁体層１２０、上部導体層１００及び上部絶縁体層１３０を含む。なお、図１Ｂにおいて不図示の剥離層が、下部導体層１１０と支持基板１５０との間に存在する。図１Ｂの構成例に対して、さらに下層の絶縁体層及び導体層が、下部導体層１１０と支持基板１５０との間に存在してもよい。導体層及び絶縁体層に使用する材料は任意であって、例えば、導体材料として銅を、絶縁材料としてポリイミドを使用することができる。
下部導体層１１０は、複数の第１下部導体部１１１及び複数の第２下部導体部１１２を含む。図１Ｂの構成例において、導体部１１１、１１２は離間している。下部導体層１１０と直接接触し、下部導体層１１０（の一部）を覆うように、下部絶縁体層１２０が存在する。下部絶縁体層１２０は、下部絶縁体部の間の空間を埋めている。
下部絶縁体層１２０は複数の孔（開口）を有している。第１下部導体部１１１の一部は、平面視において（積層方向において見て）、それらの孔内に存在する。つまり、第１下部導体部１１１の一部は、孔において、下部絶縁体層１２０から露出する。後述するように、下部絶縁体層１２０の孔において、第１下部導体部１１１は、第１パッド部１０１によって完全に覆われている。
上部導体層１００は、第１パッド部１０１及び第２パッド部１０３を含む。上部絶縁体層１３０は、上部導体層１００と直接接触し、上部導体層１００（の一部）を覆うように存在している。図１Ａを参照したように、パッド部は、上部導体部の、上部絶縁体層１３０の孔において露出している部分、である。上部絶縁体層１３０の一部は、下部絶縁体層１２０と直接接触している。
第１パッド部１０１の一部であるビア部１３２は、下部絶縁体層１２０に形成されて孔に存在し、その孔において第１下部導体部１１１と直接接触している。このように、第１パッド部１０１は、その直下において、第１下部導体部１１１と導通している。図１Ｂの例においては、第１パッド部１０１の一部は下部絶縁体層１２０上に存在するが、第１パッド部がビア部のみで構成されていてもよい。
平面視において、第１パッド部１０１が露出している上部絶縁体層１３０の孔と、第１下部導体部１１１の一部が存在する下部絶縁体層１２０の孔とは少なくとも部分的に重なっている。第１下部導体部１１１の一部は、第１パッド部１０１の直下に存在し、ビア部１３２と直接に接触する。
第２下部導体部１１２の少なくとも一部は、第２パッド部１０３の直下に存在する。第２下部導体部１１２と第２パッド部１０３との間には下部絶縁体層１２０が存在しており、第２パッド部１０３と第２下部導体部１１２とは、積層方向において離間している。
図１Ｂに示す構成例において、第１パッド部１０１は、下部絶縁体層１２０の孔において第１下部導体部１１１上に存在し、第２パッド部１０３は、下部絶縁体層１２０上に存在する。上部導体層１００の厚みは実質的に均一である。第１パッド部１０１の表面高さは、第２パッド部１０３の表面高さより低い。
パッド部の表面高さは、パッド部の重心の高さとする。図１Ｂは、これらの高低差ΔＨを示している。図１Ｂの構成例においては、第１パッド部１０１の表面の最も低い位置は、第２パッド部１０３の表面の最も低い位置より低い。後述するように、第１パッド部１０１の表面高さが、第２パッド部１０３の表面高さより低いことで、半導体チップのはんだバンプのリフロにおける適切な自己位置合わせを可能とする。
図１Ｂの構成例のように、第２下部導体部１１２が第２パッド部１０３の直下に存在する、つまり、平面視において、第２下部導体部１１２が第２パッド部１０３と重なることで、必要な高低差ΔＨを容易に得ることができる。他の構成例において、下部絶縁体層１２０が、必要な高低差ΔＨを形成することができる場合、第２パッド部１０３の直下に下部導体層１１０の導体部が存在しなくてもよい。
図１Ａ及び１Ｂの構成例において、第２パッド部１０３の幅Ｗ２は、第１パッド部１０１の幅Ｗ１より大きい。本構成例において、パッド部１０１、１０３は円形であり、その幅は直径である。
図１Ｃは、図１Ａに示すＩＣ－ＩＣ切断線での断面構造を模式的に示す。第１パッド部１０１は、上部導体層の第１上部導体部又はその一部である。図１Ｂを参照して説明したように、第１パッド部１０１はビア部１３２を含む。第１パッド部１０１の直下に第１下部導体部１１１が存在し、ビア部１３２が第１下部導体部１１１と直接接触（直接接続）されている。第１下部導体部１１１は、ビア部１３２との接触部から外側に延びている。
図１Ｄは、図１Ａに示すＩＤ－ＩＤ切断線での断面構造を模式的に示す。第２パッド部１０３は、上部導体層の第２上部導体部１０５の一部である。第２上部導体部１０５は、パッド部１０３と異なる位置にビア部１３３を含む。ビア部１３３は、図１Ｂに示す下部絶縁体層１２０の孔を貫通し、第２下部導体部１１２と直接接触している。第２下部導体部１１２は、ビア部１３３との接触部から外側に延びている。
図２は、積層基板１０にはんだ接合されたチップ２０を模式的に示す、断面図である。チップ２０と積層基板１０は、バンプアレイによって接合される。バンプははんだで形成されている。後述するように、はんだバンプアレイがチップ２０の面上に配置されており、チップ２０のバンプアレイが、積層基板１０のパッド部１０１、１０３と、リフロ接合される。
図２に示す構成例において、第１パッド部１０１はバンプ２１１（第１はんだバンプ）と接合され、第２パッド部１０３はバンプ２１２（第２はんだバンプ）と接合されている。図２において、第１パッド部１０１それぞれと接合されるバンプの内、一つが例として符号２１１で指示されている。また、第２パッド部１０３それぞれと接合されるバンプの内、一つが例として符号２１２で指示されている。
リフロ後、バンプ２１２の高さＤ２は、バンプ２１１の高さＤ１より小さい。バンプの高さは、パッド表面からチップ２０の主面までの距離である。この高さの相違は、第１パッド部１０１と第２パッド部１０３の表面高さの高低差に起因する。この構成例において、リフロ前のバンプ２１１及び２１２の形状（サイズを含む）は共通である。このように、リフロ前のバンプの形状が共通であることにより、効率的にチップ２０にバンプアレイを形成することができる。
図２に示す構成例において、バンプ２１１、２１２は、はんだのみで構成されている。他の構成例において、バンプは、ピラーとピラー先端のはんだ部とを含んでもよい。ピラーは典型的には銅で形成される。また、他の構成例において、バンプ２１１とバンプ２１２とが異なる形状を有してもよく、例えば、バンプ２１２の幅が、バンプ２１１の幅より大きくてもよい。バンプの幅が一定ではない場合、その最小値を基準としてもよい。
［はんだリフロ］
はんだバンプのリフロによる、チップ搭載位置の自己整合を説明する。図３Ａ、３Ｂ及び３Ｃは、はんだバンプのリフロによりチップ自己位置合わせを説明するための模式図である。なお、同一種類の複数構成要素の一つが、例として符号で指示されている。
リフロはんだ接合は、はんだ溶融時の表面張力に起因する、パッドとバンプの自己位置合わせ効果を奏する。チップの積層基板に対する初期配置位置がずれていても、パッドとバンプが特定のずれ範囲内にあり、自己位置合わせ効果が得られれば、チップ搭載位置が自動的に補正される。結果として、チップ２０は、積層基板１０に対して、初期配置時よりも高精度に接合される。
図３Ａは、積層基板１０に対して初期値配置位置のチップ２０及びはんだバンプリフトによる表面張力を模式的に示す。チップ２０の一面にバンプ２１１、２１２が予め配置されている。バンプ２１１、２１２が配置されている面が、積層基板１０のパッド部１０１、１０３が存在する面と対向するように、チップ２０が、積層基板１０上に配置される。
図３Ａにおいて、チップ２０は、積層基板１０に対して、適正位置から左側にずれている。第２パッド部１０３の表面高さは、第１パッド部１０１の表面高さよりも高い。そのため、チップ２０を積層基板１０に配置するとき、バンプ群２１２が、第２パッド部１０３群の表面に、先に接触する。このとき、バンプ群２１１は、第１パッド部群１０１に接触する前である。
加熱されてバンプ群２１２が溶解し、表面張力が発生する。バンプ群２１２の初期位置が第２パッド部群１０３に対してずれていても、溶解したバンプ群２１２の表面張力によって、積層基板１０に対するチップ２０の位置が、補正される。図３Ａの例において、チップ２０を左側から右側にずらすように、表面直力が働く。
なお、図３Ａにおいて、第１パッド部１０１の端部がバンプと接触しているように見えるが、実際はこれらは離間している、又は、接触していてもその面積は非常に小さいため、はんだが第１パッド部１０１上で濡れ広がることはない。
図３Ｂは、自己位置合わせによって、補正された位置にあるチップ２０を示す。第２パッド部群１０３での自己位置合わせ効果により、第１パッド部群１０１に対応するバンプ群２１１も、位置が補正されている。さらに、第２パッド部群１０３におけるはんだバンプ２１２の溶融によって、チップ２０は下方に沈み、第１パッド部群１０１も、はんだバンプ群２１１と接触する。
図３Ｃは、リフロ完了後の、積層基板１０及びチップ２０を模式的に示す。リフロ加熱の継続によって第２パッド群に対応するバンプも位置補正された状態でパッドにはんだが濡れ広がり、リフロはんだ接続が完了する。
上述のように、第２パッド部群１０３上における溶融バンプ群２１２の表面張力によって、チップ２０が積層基板１０に対して自己位置合わせされる。自己位置合わせに対して適切に配置された第２パッド部群１０３上で自己位置合わせの力が発生するので、高精度な初期配置を必要とすることなく、適切にチップ２０を積層基板１０に位置合わせすることができる。また、第２パッド部群１０３に接合されるバンプ群２１２は、積層基板１０とチップ２０との間の熱膨張差による負荷を吸収し、はんだバンプの接続信頼性を向上することができる。
さらに、第２パッド部１０３の面積を、第１パッド部１０１の面積より大きくすることで、狭ピッチバンプのチップ実装においてチップ初期位置のずれが大きくても、自己位置合わせによって適正位置に補正することができる。
上述のように、第２パッド部１０３及びバンプ２１２は、積層基板１０に対するチップ２０の位置決めに使用される。そのため、例えば、バンプ２１１は、チップ２０の信号端子であり、バンプ２１２はチップの信号端子ではなく、チップ２０を積層基板１０に対して位置決めするためだけに使用されてもよい。バンプ２１２は、信号端子であってもよい。
［積層基板の製造］
以下において、積層基板１０の製造方法を説明する。まず、図４Ａから４Ｅを参照して、積層基板１０の製造の概略を説明する。図４Ａから４Ｅは、それぞれ、積層基板１０の製造におけるステップを示す。
図４Ａを参照して、支持基板１５０であるガラス基板上に、第１下部導体部群１１１及び第２下部導体部群１１２を含む下部導体層を形成する。下部導体層の形成は、例えば、シード層のパターンに対するめっきを使用して、第１下部導体部群１１１及び第２下部導体部群１１２を形成することができる。さらに、下部導体層を含む支持基板１５０全域を覆うように、下部絶縁体膜１２５を成膜する。
次に、図４Ｂを参照して、下部絶縁体膜１２５に対してマスクを介した露光及び現像を行って孔１２３を含む孔（開口）を穿孔して、下部絶縁体層１２０を形成する。図４Ｂにおいて、一つの孔が例として符号１２３で指示されている。第１下部導体部１１１の一部は、孔１２３から外部に露出している。また、図１Ｄを参照して説明したように、第２下部導体部１１２の一部は、孔１２３と異なる孔から露出している。
次に、図４Ｃを参照して、第１パッド部１０１及び第２パッド部１０３を含む、上部導体層を形成する。第１パッド部１０１は第１上部導体部の全部又は一部であり、第２パッド部１０３は、第２上部導体部の全部又は一部である。図１Ｄに示す構成例において、第２パッド部１０３は、第２上部導体部の一部である。上部導体層の形成は、例えば、シード層のパターンに対するめっきを使用して、第１上部導体部群及び第２上部導体部群を形成することができる。
第１パッド部１０１は、下部絶縁体層１２０の孔１２３において、第１下部導体部１１１と直接接触している。第１パッド部１０１の外周端部以外の主な部分は、孔１２３内に形成される。第２パッド部１０３は、下部絶縁体層１２０上に形成される。この結果、第１パッド部１０１の表面高さは、第２パッド部１０３の表面高さより低い。
次に、図４Ｄを参照して、上部導体層を含む支持基板１５０全域を覆うように、上部絶縁体膜１３５を成膜する。次に、図４Ｅを参照して、上部絶縁体膜１３５に対してマスクを介した露光及び現像を行って孔１３６、１３７を含む孔を穿孔して、上部絶縁体層１３０を形成する。孔１３６は、第１パッド部１０１を露出させるための孔であり、孔１３７は、第２パッド部１０３を露出させるための孔である。図４Ｅにおいて、第１パッド部１０１を露出させる一つの孔が例として符号１３６で指示されている。また、第２パッド部１０３を露出させる一つの孔が例として符号１３７で指示されている。
次に、積層基板１０の絶縁体層及び導体層の形成方法をより詳細に説明する。図５Ａから５Ｋは、それぞれ、積層基板１０の製造におけるステップを示す。図５Ａを参照して、ガラスで形成された支持基板１５０上に、剥離層２０１をスリット塗布し、焼成する。この目的は、半導体パッケージの完成後に、支持基板１５０から半導体パッケージを剥離することである。
次に、図５Ｂを参照して、後で銅めっきを堆積させるため、剥離層２０１（支持基板１５０）の全面に、銅シード層２０３を、スパッタリングにより蒸着させる。次に、図５Ｃを参照して、後の銅めっきのため、感光性レジストを塗布し、マスク介して露光し、さらに、現像する。これによって、レジストパターン２０５が形成される。
次に、図５Ｄを参照して、銅を電解めっきする。これにより、シード層２０３は、レジストパターン２０５の孔のみで露出している。下部めっき部２５１、２５２が、レジストパターン２０５の孔内において、シード層２０３上に形成される。次に、図５Ｅを参照して、レジストパターン２０５を剥離する。
次に、図５Ｆを参照して、シード層２０３のめっきされた領域以外の領域を、エッチングによって除去する。例えば、エッチング液を使用したウェットエッチングが選択される。これにより、シード層２０３において、下部めっき部２５１、２５２下の部分のみが残される。下部めっき部２５１及びその直下のシード層並びに、下部めっき部２５２及びその直下のシード層は、それぞれ下部導体部を構成する。
次に、図５Ｇを参照して、絶縁体を剥離層２０１（支持基板１５０）の全面に塗布し、焼成して、下部絶縁体膜２２１形成する。絶縁材料は、例えばポリイミドである。下部めっき部２５１，２５２の形状に応じて、下部絶縁体膜２２１は下部めっき部２５１、２５２上で若干盛り上がって形成される。
このため、図１Ｂを参照して説明したように、第２下部導体部１１２が下部絶縁体層１２０を介して第２パッド部１０３の下面位置を高くする。その結果、第２パッド部１０３と第１パッド部１０１の表面高さの高低差が、効果的に形成される。なお、製造工程の以下の説明では、この盛り上がりは省略される。
次に、図５Ｈを参照して、下部絶縁体膜２２１に対して、マスクを介した露光及び現像を行い、孔２２３を含む複数の孔を穿孔する。これにより、複数の孔を有する下部絶縁体層２２５が形成される。下部めっき部２５２の一部が、孔２２３から外部に露出している。下部めっき部２５１の一部は、不図示の孔から外部に露出していてもよい。
次に、図５Ｉを参照する。図５Ｂ、５Ｃ及び５Ｄを参照して説明したように、シード層２３１を形成した後、めっき用のレジストパターン２３５を形成し、さらに、レジストパターン２３５の孔内に、電解めっきによって、上部めっき部２４１、２４２を形成する。上部めっき部２４１及び直下のシード層２３１は上部導体部を構成する。上部めっき部２４１の一部とその直下のシード層２３１は、図１Ｂに示す第２パッド部１０３を構成する。
上部めっき部２４２及び直下のシード層２３１は上部導体部を構成する。上部めっき部２４２の一部とその直下のシード層２３１は、図１Ｂに示す第１パッド部１０１を構成する。シード層２３１及び上部めっき部２４２の、下部絶縁体層２２５の孔２２３内の部分は、図１Ｂに示す、下部導体部１１１と導通するためのビア部１３２に対応する。
電解めっきは、下地の凹凸に沿ってほぼ膜厚均等に銅を付着させる。そのため、図５Ｉにおいて、上部めっき部２４２パッド部の表面は、上部めっき部２４１の表面よりも低くなり、高低差ΔＨが発生する。これは、図１Ｂを参照して説明した、第１パッド部１０１と第２パッド部１０３との間の高低差ΔＨに対応する。
次に、図５Ｊを参照する。図５Ｅ及び５Ｆを参照して説明したように、レジストパターン２３５を剥離し、シード層２３１のめっきされた領域以外の領域を、エッチングによって除去する。
次に、図５Ｋを参照する。図５Ｇ及び５Ｈを参照して説明したように、絶縁体を支持基板１５０の全面に塗布し、焼成して、上部絶縁体膜形成する。さらに、上部絶縁体膜に対して、マスクを介した露光及び現像を行い、孔２４３、２４４を含む複数の孔を穿孔する。これにより、複数の孔を有する下部絶縁体層２４５が形成される。孔２４３から露出している上部導体部の部分が第１パッド部１０１に対応し、孔２４４から露出している上部導体部の部分が第２パッド部１０３に対応する。
チップ実装は、積層基板１０に半導体チップ２０を配置し、リフロによってはんだ接合を完了させる。第１パッド部と第２パッド部との間に設けた高低差に応じた自己位置合わせ効果を得るため、積層基板１０の製造は、図１Ｂに示すように、第２パッド部１０３の直下にビア部を設けず、第１パッド部１０１の直下にビア部１３２を形成する。
［積層基板の構造例］
以下において、積層基板１０のより具体的な構造を説明する。図６は、はんだバンプの高さＧと、第１パッド部１０１と第２パッド部１０３の表面の高低差ΔＨとを示す。図６の構成例において、はんだバンプ２１１はピラーを介することなく、チップ２０の面に接合されている。そのため、チップ２０の面からはんだバンプ２１１の先端までが、はんだバンプの高さに相当する。ピラーの先端にはんだバンプが接合されている場合、ピラー先端からはんだバンプ先端までが、はんだバンプ高さに相当する。
本明細書の一実施形態において、高低差ΔＨは、０より大きく、０．３Ｇ以下である（０＜ΔＨ≦０．３Ｇ）。これにより、はんだバンプ２１１を第１パッド部１０１により適切に接合することができる。バンプ高さＧに対して、パッド部高低差ΔＨが大きすぎる場合、バンプ２１１を第１パッド部１０１にリフロはんだ接合が不可能となる。そのため、一例において、パッド部高低差ΔＨは、０．２Ｇ以下である。また、より適切な自己位置合わせを行うため、パッド部高低差ΔＨを０．１Ｇ以上としてもよい。
図７は、第１パッド部１０１の厚みｔと、下部絶縁体層１２０の開口幅（孔の内径）Ｗとの関係を示す。下部絶縁体層１２０の孔は、深さｈを有する。めっき厚に対してシード層の厚みは極めて小さいため、第１パッド部１０１の厚みｔは、実質的にめっきの厚みである。本明細書の一実施形態において、開口幅Ｗは、パッド厚ｔの２倍以上（Ｗ≧２ｔ）である。この関係により、第１パッド部１０１と第２パッド部１０３との間の高低差ΔＨをより適切に形成することができる。
上述のように、はんだバンプ、パッド部及び下部絶縁体層の孔が所定の関係を満たすことで、パッド間高低差を積極的に作り、第１パッド部と第２パッド部におけるリフロはんだ接合による自己位置合わせが、時間差を伴って働く。
以下において、上記条件を満たす、積層基板１０の具体的な数値を例として示す。図８Ａは、支持基板１５０上に形成された、下部導体部１１１、１１２及び下部絶縁体層１２０の具体的なサイズの例を示す。一例において、各層のめっき厚ｔを５μｍ、絶縁体層の厚みを８μｍとする。第１下部導体部１１１が露出する下部絶縁体層１２０の孔の深さｈは、３μｍである。
積層基板１０の製造は、下部導体層の第２下部導体部１１２はφ５０μｍ、第１下部導体部１１１はφ３０μｍで、５０μｍピッチにめっき形成し、下部絶縁体層１２０で被覆して、第１下部導体部１１１上の下部絶縁体層１２０に、ビア孔をφ１４μｍで設ける。図８Ａは、一つの孔のみを例として符号３０１で指示する。なお、第１下部導体部１１１と第２下部導体部１１２のピッチは同一である必要はなく、例えば、第２下部導体部１１２のピッチは、第１下部導体部１１１のピッチよりも大きくてよい。
図８Ｂに示すように、積層基板１０の製造は、第１パッド部１０１を含む第１上部導体部及び第２パッド部１０３を含む第２上部導体部、を同一工程においてめっきを使用して形成する。図８Ｂの例において、積層された上部導体部と下部導体部の幅は同一であるが、これらは異なっていてよい。
下部絶縁体層１２０の孔の開口幅Ｗ≧２ｔ（めっき厚ｔ）を満たす。第１パッド部１０１は下部絶縁体層１２０の孔深さ（段差）ｈに倣って形成されるため、この時点で第１パッド部１０１と第２パッド部１０３の表面の高低差は、３μｍ（孔深さｈ相当）である。
図８Ｃに示すように、積層基板１０の製造は、複数の孔を有する上部絶縁体層１３０を形成する。第１パッド部１０１が露出する孔の開口幅Ｗは２０μｍであり、第２パッド部１０３が露出する孔の開口幅Ｗは４０μｍである。
図８Ｄは、はんだ接合するために、積層基板１０上に配置されたチップ２０を示す。はんだバンプの高さＧは、１５μｍとする。第１パッド部１０１と第２パッド部１０３との間には、高低差ΔＨが約３μｍ存在する。また、はんだ高さＧ＝１５μｍに対し、高低差ΔＨ＝３ｕｍであり、Ｈ≦０．３Ｇが満たされる。
そのため、積層基板１０にチップ２０を配置した位置がずれていても、先に第２パッド部１０３とはんだバンプ２１２が接触し、第１パッド部１０１でははんだがバンプ２１１が接触しない。第２パッド部１０３上でのみはんだが濡れ広がり、その表面張力で自己位置合わせ機能が働く。
図８Ｅは、図８Ｄにおける破線円Ｅで囲まれる部分の詳細を示す。これまでの図は便宜的に構造を記載しているため、上部絶縁体層１３０の孔の端において、第１パッド部１０１とはんだバンプ２１１が接触している。しかし、図８Ｅに示すように、実際には、第１パッド部１０１はテーパ形状を有しており、はんだバンプ２１１は第１パッド部１０１に接触しない、又は、接触したとしてもその領域が小さいため、はんだが濡れ広がらない。
第２パッド部１０３上ではんだが濡れ広がると、自己位置合わせでチップ２０の積層基板１０に対する位置が補正される。第１パッド部１０１と第２パッド部１０３の高低差ΔＨ＝３μｍに対し、はんだが濡れ広がる許容高低差ははんだバンプ高さＧ＝１５μｍで設計されている。そのため、Ｈ≦０．３Ｇ（＝４．５μｍ）が満たされる。よって、高低差があっても、第１パッド部１０１でもはんだバンプ２１１が接触し潰れるため、はんだが濡れ広がる。最終的に、第１パッド部１０１においてもはんだが濡れ広がり、ずれていた位置が、センタ近傍に自己位置合わせされた状態で、リフロはんだ接合が完了する。
以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。
１０ 積層基板
２０ 半導体チップ
１００ 上部導体層
１０１ 第１パッド部
１０３ 第２パッド部
１１１ 第１下部導体部
１１２ 第２下部導体部
１２０ 下部絶縁体層
１３０ 上部絶縁体層
１３２、１３３ ビア部
２０３ シード層
２１１、２１２ はんだバンプ
２４１、２４２ 上部めっき部
２５１、２５２ 下部めっき部
Ｗ 開口幅
ｔ パッド厚
ΔＨ パッド部高低差
Ｗ１ 第１パッド部幅
Ｗ２ 第２パッド部幅
ｈ 孔深さ

Claims (9)

  1. チップがフリップチップ実装される、再配線層を含む積層基板であって、
    上部絶縁体層と、
    前記上部絶縁体層より下層に位置し、複数の第１下部導体部を含む下部導体層と、
    前記下部導体層と前記上部絶縁体層との間に位置し、複数の第１上部導体部及び複数の第２上部導体部を含む上部導体層と、
    前記下部導体層と前記上部導体層との間に位置する、下部絶縁体層と、
    を含み、
    前記第１上部導体部は、それぞれ、前記上部絶縁体層の孔から露出している第１パッド部を含み、
    前記第２上部導体部は、それぞれ、前記上部絶縁体層の孔から露出している第２パッド部を含み、
    前記第１パッド部の少なくとも一部は、前記下部絶縁体層の孔内において、前記第１下部導体部と直接接触し、
    前記第２パッド部は、前記下部絶縁体層の孔の外側に位置し、
    前記第２パッド部の表面高さは、前記第１パッド部の表面高さより高い、
    積層基板。
  2. 請求項１に記載の積層基板であって、
    前記下部導体層は、複数の第２下部導体部を含み、
    前記下部絶縁体層の部分は、前記第２パッド部と前記第２下部導体部との間に介在している、
    積層基板。
  3. 請求項２に記載の積層基板であって、
    前記第２パッド部の面積は、前記第１パッド部の面積より大きい、
    積層基板。
  4. 請求項２に記載の積層基板であって、
    前記第２パッド部は、前記第１パッド部及び前記第２パッド部からなるアレイの外周端に、位置する、
    積層基板。
  5. 請求項２に記載の積層基板であって、
    前記複数の第２上部導体部それぞれの前記第２パッド部から延びる部分は、前記上部絶縁体層で覆われ、かつ前記下部絶縁体層の孔内において前記第２下部導体部と接触する、
    積層基板。
  6. 請求項１に記載の積層基板であって、
    前記下部絶縁体層の前記孔の幅は、前記第１パッド部の厚みの２倍以上である、
    積層基板。
  7. 半導体チップと、
    請求項１に記載の積層基板と、
    前記半導体チップの面と前記第１パッド部及び前記第２パッド部とを接合するはんだバンプと、
    を含む、半導体パッケージ。
  8. 半導体パッケージの製造方法であって、
    複数の第１パッド部と複数の第２パッド部とを含む、積層基板を製造し、
    複数の第１はんだバンプと複数の第２はんだバンプを含むチップを用意し、
    前記複数の第２はんだバンプを前記複数の第２パッド部と接触した状態で、前記複数の第２はんだバンプを溶融し、
    前記複数の第２はんだバンプを溶融した後、前記複数の第１はんだバンプを前記複数の第１パッド部と接触した状態で溶融し、
    前記複数の第１はんだバンプと前記第１パッド部とを接合し、前記複数の第２はんだバンプと前記第２パッド部とを接合する、ことを含み、
    前記積層基板の製造は、
    下部導体層を形成し、
    前記下部導体層上に、下部絶縁体層を形成し、
    前記下部絶縁体層上に、上部導体層を形成し、
    前記上部導体層上に、上部絶縁体層を形成する、
    ことを含み、
    前記下部導体層は、複数の第１下部導体部を含み、
    前記上部導体層は、複数の第１上部導体部及び複数の第２上部導体部を含み、
    前記第１上部導体部は、それぞれ、前記上部絶縁体層の孔から露出している前記第１パッド部を含み、
    前記第２上部導体部は、それぞれ、前記上部絶縁体層の孔から露出している前記第２パッド部を含み、
    前記第１パッド部の少なくとも一部は、前記下部絶縁体層の孔内において、前記第１下部導体部と直接接触し、
    前記第２パッド部は、前記下部絶縁体層の孔の外側に位置し、
    前記第２パッド部の表面高さは、前記第１パッド部の表面高さより高い、
    製造方法。
  9. 請求項８に記載の半導体パッケージの製造方法であって、
    前記第１パッド部と前記第２パッド部との間の表面の高低差ΔＨと、前記第１はんだバンプの高さＧは、次の関係を満たす、
    ０＜ΔＨ≦０．３Ｇ
    半導体パッケージの製造方法。
JP2021065768A 2021-04-08 2021-04-08 積層基板、半導体パッケージ及び半導体パッケージの製造方法 Pending JP2022161167A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2021065768A JP2022161167A (ja) 2021-04-08 2021-04-08 積層基板、半導体パッケージ及び半導体パッケージの製造方法
CN202210348218.0A CN115206925A (zh) 2021-04-08 2022-04-01 多层叠板、半导体封装及半导体封装的制造方法
US17/712,549 US20220328390A1 (en) 2021-04-08 2022-04-04 Multi-layered board, semiconductor package, and method of manufacturing semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021065768A JP2022161167A (ja) 2021-04-08 2021-04-08 積層基板、半導体パッケージ及び半導体パッケージの製造方法

Publications (2)

Publication Number Publication Date
JP2022161167A true JP2022161167A (ja) 2022-10-21
JP2022161167A5 JP2022161167A5 (ja) 2023-12-21

Family

ID=83509489

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021065768A Pending JP2022161167A (ja) 2021-04-08 2021-04-08 積層基板、半導体パッケージ及び半導体パッケージの製造方法

Country Status (3)

Country Link
US (1) US20220328390A1 (ja)
JP (1) JP2022161167A (ja)
CN (1) CN115206925A (ja)

Also Published As

Publication number Publication date
US20220328390A1 (en) 2022-10-13
CN115206925A (zh) 2022-10-18

Similar Documents

Publication Publication Date Title
TWI404114B (zh) 具有在基板上之窄互連部位之倒裝晶片互連
US6596634B2 (en) Wiring board and fabricating method thereof, semiconductor device and fabricating method thereof, circuit board and electronic instrument
KR101237172B1 (ko) 범프-온-리드 플립 칩 인터커넥션
US8373276B2 (en) Printed wiring board and method for manufacturing the same
US6596560B1 (en) Method of making wafer level packaging and chip structure
US8153516B2 (en) Method of ball grid array package construction with raised solder ball pads
JP2012204391A (ja) 半導体装置、半導体装置の製造方法、及び配線基板の製造方法
US11735571B2 (en) Semiconductor package including a redistribution structure
US20150011052A1 (en) Pin attachment
JP7321009B2 (ja) 配線基板、接合型配線基板及び配線基板の製造方法
WO2007080863A1 (ja) 半導体装置、該半導体装置を実装するプリント配線基板、及びそれらの接続構造
JP2017028155A (ja) 半導体装置及びその製造方法
JP7421622B2 (ja) 半導体装置
JP2022161167A (ja) 積層基板、半導体パッケージ及び半導体パッケージの製造方法
US20080212301A1 (en) Electronic part mounting board and method of mounting the same
US6571468B1 (en) Traceless flip chip assembly and method
EP0923128A1 (en) Semiconductor package and method for manufacturing the same
US20060141666A1 (en) Method for producing a module including an integrated circuit on a substrate and an integrated module manufactured thereby
JP2006237280A (ja) 半導体装置及びその製造方法
JP2005317862A (ja) 半導体素子の接続構造
KR100249539B1 (ko) 반도체 칩 및 그 제조방법
CN117976639A (zh) 一种堆叠封装结构及其制备方法
JP4840770B2 (ja) 半導体パッケージの製造方法
CN118507445A (zh) 芯片封装结构和芯片封装结构的制备方法
JPH09172037A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20211129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231213

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20231213