JP2022146698A - 半導体装置 - Google Patents

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Abstract

【課題】実施形態は、信頼性の高い半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１電極パッド及び第２電極パッドが設けられた実装基板と、支持基板、支持基板の実装基板を向く面に設けられている第３電極パッド及び支持基板の実装基板を向く面に設けられている第４電極パッドを有し、支持基板と第３電極パッドに第１スリットが設けられ、支持基板と第４電極パッドに第２スリットが設けられ、実装基板上に設けられた半導体素子と、第１電極パッドと第３電極パッドを接続している第１導電性接合剤と、第２電極パッドと第４電極パッドを接続している第２導電性接合剤と、を備える。【選択図】 図１

Description

本発明の実施形態は、半導体装置に関する。
光結合型絶縁回路を含むフォトリレーは、発光素子を用いて入力電気信号を光信号に変換し、受光素子で受光したのち電気信号を出力することができる。このため、フォトリレーは、入出力間が絶縁された状態で電気信号を伝送することができる。
半導体集積回路などを検査する半導体テスタには、交流負荷用のフォトリレーが多数使用される。さらなるＤＲＡＭ（Dynamic Random Access Memory）等の広帯域化の要求に伴い、数ＧＨｚよりもさらに周波数の高い高周波信号を低損失で通過させるフォトリレーを備えた半導体装置が求められる。
特開２０１６－１０３５０２号公報
実施形態は、信頼性の高い半導体装置を提供する。
実施形態の半導体装置は、第１電極パッド及び第２電極パッドが設けられた実装基板と、支持基板、支持基板の実装基板を向く面に設けられている第３電極パッド及び支持基板の実装基板を向く面に設けられている第４電極パッドを有し、支持基板と第３電極パッドに第１スリットが設けられ、支持基板と第４電極パッドに第２スリットが設けられ、実装基板上に設けられた半導体素子と、第１電極パッドと第３電極パッドを接続している第１導電性接合剤と、第２電極パッドと第４電極パッドを接続している第２導電性接合剤と、を備える。
実施形態の半導体装置の模式断面図。 実施形態の半導体装置の模式上面図。 実施形態の配線基板の模式斜視図。 実施形態の工程模式図。 実施形態の配線基板の模式図。 実施形態の半導体装置の模式上面図。 実施形態の配線基板の模式図。 実施形態の半導体装置の模式断面図。 実施形態のフォトリレーの模式斜視図。 実施形態のフォトリレーの構成図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付し、一度説明した部材についてはその説明を省略する場合がある。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
明細書中における物性は、２５℃の大気雰囲気における値である。
（第１実施形態）
図１は、実施形態の半導体装置の模式断面図である。図２は、実施形態の半導体装置の模式上面図である。
半導体装置１００は、実装基板１０と、半導体素子２０と、第１導電性接合剤１３と、第２導電性接合剤１４と、を備える。
実装基板１０は、半導体素子２０と接続する基板である。実装基板１０は、例えば、プリント基板である。実装基板１０の半導体素子２０を向く面に第１電極パッド１１及び第２電極パッド１２が設けられている。２部の第１電極パッド１１と２部の第２電極パッド１２が実装基板１０の表面に設けられている。
半導体素子２０は、実装基板１０上に設けられている。半導体素子２０は、支持基板２１、第３電極パッド２２及び第４電極パッド２３を有する。半導体素子２０は、実装基板１０に第１導電性接合剤１３及び第２導電性接合剤１４を介して載置されている。半導体素子２０は、例えば、フォトリレーである。半導体素子２０は、実装基板１０を向く面に支持基板２１を有する。支持基板２１の実装基板１０を向く面に２部の第３電極パッド２２と２部の第４電極パッド２３が設けられている。
実装基板１０の第１電極パッド１１と半導体素子２０の第３電極パッド２２は対向している。第１電極パッド１１と第３電極パッド２２は、実装基板１０の半導体素子２０を向く面の垂直方向に重なる。実装基板１０と半導体素子２０の接合部分を目視で確認する観点から、実装基板１０の半導体素子２０を向く面から垂直方向に第１電極パッド１１と半導体素子２０を重ねたとき（半導体素子２０側から実装基板１０方向に透視したとき）、第１電極パッド１１の一部は、実装基板１０の面方向で半導体素子２０の外周辺より外側にはみ出ていることが好ましい。
実装基板１０の第２電極パッド１２と半導体素子２０の第４電極パッド２３は対向している。第２電極パッド１２と第４電極パッド２３は、実装基板１０の半導体素子２０を向く面の垂直方向に重なる。実装基板１０と半導体素子２０の接合部分を目視で確認する観点から、実装基板１０の半導体素子２０を向く面から垂直方向に第２電極パッド１２と半導体素子２０を重ねたとき（半導体素子２０側から実装基板１０方向に透視したとき）、第２電極パッド１２の一部は、実装基板１０の面方向で半導体素子２０の外周辺より外側にはみ出ていることが好ましい。
支持基板２１の角には、第３電極パッド２２と第４電極パッド２３は設けられていないことが好ましい。
第１導電性接合剤１３は、実装基板１０と半導体素子２０の間に設けられていて、半導体素子２０と実装基板１０を電気的に接続する。実装基板１０の第１電極パッド１１と半導体素子２０の第３電極パッド２２は、第１導電性接合剤１３で接続されている。第１導電性接合剤１３は、例えば、ハンダである。実装基板１０と半導体素子２０の接続の信頼性を向上させる観点から、第１導電性接合剤１３は、第１スリット２４内にも設けられていることが好ましい。
第２導電性接合剤１４は、実装基板１０と半導体素子２０の間に設けられていて、半導体素子２０と実装基板１０を電気的に接続する。実装基板１０の第２電極パッド１２と半導体素子２０の第４電極パッド２３は、第２導電性接合剤１４で接続されている。第２導電性接合剤１４は、例えば、ハンダである。実装基板１０と半導体素子２０の接続の信頼性を向上させる観点から、第２導電性接合剤１４は、第２スリット２５内にも設けられていることが好ましい。
半導体素子２０の第３電極パッド２２と支持基板２１には、第１スリット２４が設けられている。第３電極パッド２２の側面と支持基板２１の側面は、半導体素子２０の側面の一部である。第３電極パッド２２の側面と支持基板２１の側面は接続している。第３電極パッド２２と支持基板２１は積層している。第３電極パッド２２の支持基板２１を向く面と支持基板２１の第３電極パッド２２を向く面は直接的に接している。第３電極パッド２２の支持基板２１を向く面の全面と支持基板２１の第３電極パッド２２を向く面は直接的に接している。
図３の支持基板２１の模式図に示すように第１スリット２４は、半導体素子２０の外周辺から支持基板２１の中央方向に向かって設けられていることが好ましい。つまり、第１スリット２４の開口部は、半導体素子２０の外周辺側に位置している。接合時の表面張力によって第１スリット２４に第１導電性接合剤１３が侵入し易く、また、半導体素子２０の外周辺側に第１スリット２４の開口部があることで、開口部側から外側に第１導電性接合剤１３が広がりやすく、半導体素子２０と実装基板１０の接合部分が確認しやすくなる。第１スリット２４が支持基板２１の中央方向に開口していると、中央方向に第１導電性接合剤１３が広がることで意図しない短絡をしやすく、また、半導体装置１００の周波数特性が低下する原因になることがある。なお、本実施形態では、例えば、支持基板２１に設けられた第１スリット２４ａと第３電極パッド２２に設けられた第１スリット２４ｂとを併せて第１スリット２４とする。
周波数特性及び加工性を考慮すると、支持基板２１に設けられている第１スリット２４の形状と第３電極パッド２２に設けられている第１スリット２４の形状は同じ（略同一）であることが好ましい。第１スリット２４は、第３電極パッド２２と支持基板２１の厚さ方向に貫通していて、第１スリット２４を介して半導体素子２０内の部材と実装基板１０が電気的に接続する。
実装基板１０と半導体素子２０の接合部分を目視で確認する観点から、実装基板１０の半導体素子２０を向く面から垂直方向に第１導電性接合剤１３と半導体素子２０を重ねたとき（半導体素子２０側から実装基板１０方向に透視したとき）、第１導電性接合剤１３の一部は、実装基板１０の面方向で半導体素子２０の外周辺より外側に０．０５ｍｍ以上０．２ｍｍ以下の長さ（Ｌ１）はみ出ていることが好ましく、０．１ｍｍ以上０．１５ｍｍ以下の長さ（Ｌ１）はみ出ていることがより好ましい。
第１導電性接合剤１３は、第３電極パッド２２から第１電極パッド１１の外周辺に向かって傾斜している表面を有していることが好ましい。より具体的には、第１導電性接合剤１３は、第１スリット２４の開口部から第１電極パッド１１の外周辺に向かって傾斜している表面を有していることが好ましい。傾斜している表面を確認することで、半導体素子２０と実装基板１０との接続を評価することができる。第１導電性接合剤１３の傾斜している表面の形状は、部分的に曲面を含むことがある。
第１スリット２４の内部は、Ｃｕなどの金属でメッキされていることが好ましい。第１スリット２４の内部のメッキは、第１スリット２４が形成されている支持基板２１の内側面、第１スリット２４が形成されている第３電極パッド２２の内側面、又は、第１スリット２４が形成されている支持基板２１の内側面と第１スリット２４が形成されている第３電極パッド２２の内側面の両方に形成されている。
第１スリット２４の高さは、支持基板２１の厚さと第３電極パッド２２の厚さの和であることが好ましい。第１スリット２４の高さは、例えば、１０μｍ以上１００μｍ以下であり、例えば、２５μｍ以上７５μｍ以下であることが好ましい。第１スリット２４の幅（開口部の幅）は、第１スリット２４の開口部を有する第３電極パッド２２の側面の幅の半分以下であることが好ましい。第１スリット２４は長さがあるため、第１スリット２４の幅が広すぎると支持基板２１の強度が低下してしまう。また、第１スリット２４の幅が狭すぎると第１スリット２４を設ける効果が得られない。そこで、具体的には、第１スリット２４の幅は、例えば、５μｍ以上１００μｍ以下であり、例えば、５０μｍ以上７５μｍ以下であることが好ましい。
第１スリット２４は、円筒状のビアとは異なり、支持基板２１の面方向に延びる。ビアよりも大きな面を有する第１スリット２４に接した第１導電性接合剤１３を介して実装基板１０と半導体素子２０を接続するため、接続の信頼性を向上させることができる。第１スリット２４の長さは、第１スリット２４の高さよりも長く、第１スリット２４の幅よりも長い。第１スリット２４の長さは、第１スリット２４の高さの４倍以上であって、第１スリット２４の幅の４倍以上であることが好ましい。
半導体素子２０の第４電極パッド２３と支持基板２１には、第２スリット２５が設けられている。第４電極パッド２３の側面と支持基板２１の側面は、半導体素子２０の側面の一部である。第４電極パッド２３の側面と支持基板２１の側面は接続している。第４電極パッド２３と支持基板２１は積層している。第４電極パッド２３の支持基板２１を向く面と支持基板２１の第４電極パッド２３を向く面は直接的に接している。第４電極パッド２３の支持基板２１を向く面の全面と支持基板２１の第４電極パッド２３を向く面は直接的に接している。
図３の支持基板２１の模式図に示すように第２スリット２５は、半導体素子２０の外周辺から支持基板２１の中央方向に向かって設けられていることが好ましい。つまり、第２スリット２５の開口部は、半導体素子２０の外周辺側に位置している。接合時の表面張力によって第２スリット２５に第２導電性接合剤１４が侵入し易く、また、半導体素子２０の外周辺側に第２スリット２５の開口部があることで、開口部側から外側に第２導電性接合剤１４が広がりやすく、半導体素子２０と実装基板１０の接合部分が確認しやすくなる。第２スリット２５が支持基板２１の中央方向に開口していると、中央方向に第２導電性接合剤１４が広がることで意図しない短絡をしやすく、また、半導体装置１００の周波数特性が低下する原因になることがある。なお、本実施形態では、例えば、支持基板２１に設けられた第２スリット２５ａと第３電極パッド２２に設けられた第２スリット２５ｂとを併せて第２スリット２５とする。
周波数特性及び加工性を考慮すると、支持基板２１に設けられている第２スリット２５の形状と第４電極パッド２３に設けられている第２スリット２５の形状は同じ（略同一）であることが好ましい。第２スリット２５は、第４電極パッド２３と支持基板２１の厚さ方向に貫通していて、第２スリット２５を介して半導体素子２０内の部材と実装基板１０が電気的に接続する。
実装基板１０と半導体素子２０の接合部分を目視で確認する観点から、実装基板１０の半導体素子２０を向く面から垂直方向に第２導電性接合剤１４と半導体素子２０を重ねたとき（半導体素子２０側から実装基板１０方向に透視したとき）、第２導電性接合剤１４の一部は、実装基板１０の面方向で半導体素子２０の外周辺より外側に０．０５ｍｍ以上０．１ｍｍ以下の長さ（Ｌ２）はみ出ていることが好ましく、０．１ｍｍ以上０．１５ｍｍ以下の長さ（Ｌ２）はみ出ていることがより好ましい。
第２導電性接合剤１４は、第４電極パッド２３から第２電極パッド１２の外周辺に向かって傾斜している表面を有していることが好ましい。より具体的には、第２導電性接合剤１４は、第２スリット２５の開口部から第２電極パッド１２の外周辺に向かって傾斜している表面を有していることが好ましい。傾斜している表面を確認することで、半導体素子２０と実装基板１０との接続を評価することができる。第２導電性接合剤１４の傾斜している表面の形状は、部分的に曲面を含むことがある。
第２スリット２５の内部は、Ｃｕなどの金属でメッキされていることが好ましい。第２スリット２５の内部のメッキは、第２スリット２５が形成されている支持基板２１の内側面、第２スリット２５が形成されている第４電極パッド２３の内側面、又は、第２スリット２５が形成されている支持基板２１の内側面と第２スリット２５が形成されている第４電極パッド２３の内側面の両方に形成されている。
第２スリット２５の高さは、支持基板２１の厚さと第４電極パッド２３の厚さの和であることが好ましい。第２スリット２５の高さは、例えば、１０μｍ以上１００μｍ以下であり、例えば、２５μｍ以上７５μｍ以下であることが好ましい。第１スリット２４の幅（開口部の幅）は、第２スリット２５の開口部を有する第４電極パッド２３の側面の幅の半分以下であることが好ましい。第１スリット２４は長さがあるため、第２スリット２５の幅が広すぎると支持基板２１の強度が低下してしまう。また、第２スリット２５の幅が狭すぎると第２スリット２５を設ける効果が得られない。そこで、具体的には、第２スリット２５の幅は、例えば、２５μｍ以上１００μｍ以下であり、例えば、５０μｍ以上１００μｍ以下であることが好ましい。
第２スリット２５は、円筒状のビアとは異なり、支持基板２１の面方向に延びる。ビアよりも大きな面を有する第２スリット２５に接した第２導電性接合剤１４を介して実装基板１０と半導体素子２０を接続するため、接続の信頼性を向上させることができる。第２スリット２５の長さは、第２スリット２５の高さよりも長く、第２スリット２５の幅よりも長い。第２スリット２５の長さは、第２スリット２５の高さの４倍以上であって、第２スリット２５の幅の４倍以上であることが好ましい。
実施形態のスリットを備えた支持基板２１は、例えば、図４の工程模式図に示すような部材を加工して得ることができる。長い電極パッド２２（２３）が支持基板２１に設けられた部材を用意し、スリットを形成し、長い電極パッド２２（２３）側とは反対側の支持基板２１の面にも電極パッドを設けてから、ダイシングをすることで半導体素子２０の支持基板２１を得ることができる。レーザーを用いることで、支持基板２１と電極パッド２２（２３）を貫通するスリットが形成される。
スリットは、１つの電極パッドに対し、２以上設けることができる。また、スリットは、電極パッド中で折れ曲った２つの開口部を有する形態でもよい。具体的には、図５の支持基板２１の模式図に示すように、第１スリット２４は、第３電極パッド２２中で直角に折れ曲り、半導体素子２０の側面方向に２つ目の開口部を備える。また、第２スリット２５は、第４電極パッド２３中で直角に折れ曲り、半導体素子２０の側面方向に２つ目の開口部を備える。この形態の支持基板２１を有する半導体素子２０を半導体装置１００に用いると、図６の上面模式図に示すように半導体素子２０の４つの側面のいずれからも実装基板１０側に向かって第１導電性接合剤１３、第２導電性接合剤１４、又は、第１導電性接合剤１３と第２導電性接合剤１４の両方が接続する。スリットが折れ曲っている場合、スリットが折れ曲っているところまでの長さがスリットの長さである。
第１スリット２４及び第２スリット２５は、それぞれ第３電極パッド２２と第４電極パッド２３の中心を通っても良いし、上下方向にずれて（オフセット）いてもよい。図５の模式図のような第１スリット２４及び第２スリット２５の場合は、上下だけで無く、左右にもずれていてもよい。
また、支持基板２１には、第１スリット２４及び第２スリット２５だけでなくビア２６をさらに設けることもできる。
（第２実施形態）
第２実施形態は、第１実施形態の半導体装置１００の変形例である。第２実施形態の半導体装置２００の断面図を図８に示す。第２実施形態の半導体素子２０は、フォトリレーである。図９に半導体素子２０の模式斜視図を示す。
フォトリレー２０は、受光面を上面に有する受光素子３１と、受光面に光を照射する発光素子３２と、スイッチング素子としてＭＯＳＦＥＴ３３（３４）を備える。
フォトリレー２０は、出力端子部４１、４２に接着されたＭＯＳＦＥＴ３３（３４）と、ダイパッド部３５に接着され、受光面を上面に有する受光素子３１と、受光面に光を照射する発光素子３２と、透光性と絶縁性を有し、受光素子３１の上面に発光素子３２を接着する接着層３６と、第１封止樹脂９０と、を有する。発光素子３２には、例えば、ＬＥＤ（Light Emitting Diode）等を用いることができる。また、受光素子３１には、フォトダイオード、フォトトランジスタ、受光ＩＣ等を用いることができる。
本図において、ＭＯＳＦＥＴ３３（３４）は、ソース・コモン接続された２つの素子を含むものとする。但し、本発明はこれに限定されず、１つのＭＯＳＦＥＴでもよい。それぞれのＭＯＳＦＥＴ３３（３４）のチップ裏面をドレインとすると、出力端子部４１、４２は、それぞれのＭＯＳＦＥＴ３３（３４）のドレインと接続される。
第１封止樹脂９０は、受光素子３１と、発光素子３２と、ＭＯＳＦＥＴ３３（３４）、ポリイミド基板２１の第１の面１０ａと、を覆い内部を保護する。発光素子３２は、さらに第２封止樹脂９１で封止されていてもよい。
支持基板２１には、ポリイミド基板を用いることが好ましい。ポリイミド基板２１は、矩形状の第１の面側にＭＯＳＦＥＴ３３（３４）、受光素子３１と発光素子３２などが設けられていて、第１面とは反対の第２面側に第３電極パッド２２と第４電極パッド２３が設けられている。第３電極パッド２２は、第１スリット２４が設けられている。第４電極パッド２３には、第２スリット２５が設けられている。
ポリイミド基板２１は、１０μｍ以上１２０μｍ以下の厚さとすることが好ましい。このように極薄いポリイミド基板２１を用いることによって１５ＧＨｚから３０ＧＨｚといった高周波数帯域における通過特性を向上させることができる。高周波数帯域における通過特性を向上させる観点からポリイミド基板２１の厚さは１０μｍ以上１００μｍ以下であることがより好ましい。２０ＧＨｚ以上のさらなる高周波数帯域における通過特性を向上させる観点からポリイミド基板２１の厚さは、１０μｍ以上６０μｍ以下が好ましく、１０μｍ以上３０μｍ以下がより好ましい。ポリイミド基板２１の厚さを、薄く、例えば、６０μｍ以下とすることで、より周波数の高い高周波数帯の通過特性が更に向上することが好ましい。ポリイミド基板２１が薄いため、高周波通過特性を向上させることができる。
半導体素子２０は、出力端子としては、たとえば、２つの出力端子部４１、４２を有する。出力端子部４１、４２の厚さは５μｍ以上５０μｍ以下であることが好ましい。出力端子部４１、４２は、電極パッドであり、支持基板２１の第２面側に設けられている第３電極パッド２２と電気的に接続している。出力端子部４１、４２には、第１スリット２４は設けられていない。
半導体素子２０は、入力端子として、例えば、２つの入力端子部４３、４４を有する。入力端子部４３、４４は、電極パッドであり、支持基板２１の第２面側に設けられている第４電極パッド２３と電気的に接続している。入力端子部４３、４４の厚さは５μｍ以上５０μｍ以下であることが好ましい。入力端子部４３、４４には、第２スリット２５は設けられていない。
入力端子部４３、４４、出力端子部４１、４２、およびダイパッド部３５は、ポリイミド基板２１の表面に設けられたＣｕ箔、およびその上に積層されたＮｉ、Ａｕなどのメッキ層などからなるものとすることができる。また、上方からみて、入力端子部４３、４４と、出力端子部４１、４２と、ダイパッド部３５は、ポリイミド基板２１において互いに離間し、絶縁される。
入力端子部４３は、ボンディングワイヤＢＷ１を介して発光素子３２のカソードのパッド８１ｆと電気的に接続している。
入力端子部４４は、ボンディングワイヤＢＷ２を介して発光素子３２のアノードのパッド８１ｅと電気的に接続している。
受光素子３１とＭＯＳＦＥＴ３３、３４のゲート及びソースは、ボンディングワイヤＢＷ３、ＢＷ４、ＢＷ６、ＢＷ７を介して電気的に接続している。受光素子のパッド８１ａ、８１ｂ、８１ｃ、８１ｄがボンディングワイヤＢＷ３、ＢＷ４、ＢＷ６、ＢＷ７を介して、ＭＯＳＦＥＴ３３、３４のパッド８１ｇ、８１ｈ、８１ｋ、８１ｌと電気的に接続している。
ＭＯＳＦＥＴ３３（ソース）とＭＯＳＦＥＴ３４（ソース）は、それぞれパッド８１ｉとパッド８１ｊを接続するボンディングワイヤＢＷ５を介して電気的に接続している。
高周波通過特性の半導体装置２００を得る観点から、第１導電性接合剤１３と受光素子３１は、実装基板１０の半導体素子２０を向く面から垂直方向に重ならならず、第２導電性接合剤１４と受光素子３１は、実装基板１０の半導体素子２０を向く面から垂直方向に重ならならないことが好ましい。
第１スリット２４の長さは、ＭＯＳＦＥＴ３３、３４の第１スリット２４の開口部がある半導体素子２０の側面からＭＯＳＦＥＴ３３、３４の第１スリット２４の開口部がある半導体素子２０の側面とは反対側の側面までの距離よりも短いことが好ましい。第１スリット２４が長過ぎると、第１導電性接合剤１３が発光素子３２や受光素子３１の下にも位置しやすく、高周波通過特性に悪影響を及ぼす場合がある。
実装基板１０の半導体素子２０を向く面から垂直方向に向かって、第１スリット２４は、ＭＯＳＦＥＴ３３、３４のパッド８１ｇ、８１ｈ、８１ｋ、８１ｌと重なることが好ましい、第１スリット２４がＭＯＳＦＥＴ３３、３４のパッド８１ｇ、８１ｈ、８１ｋ、８１ｌと重なることで、ＭＯＳＦＥＴ３３、３４のパッド８１ｇ、８１ｈ、８１ｋ、８１ｌと実装基板１０の第１電極パッド１１までの配線距離が短くなる。上記観点から、第１スリット２４の長さは、フォトリレー２０の側面からＭＯＳＦＥＴ３３、３４の第１スリット２４の開口部側のパッド８１ｉ、８１ｊまでの距離以上でありフォトリレー２０の側面からＭＯＳＦＥＴ３３、３４の第１スリット２４の開口部側とは反対側のパッド８１ｇ、８１ｈ、８１ｋ、８１ｌまでの距離以下であることが好ましい。
実装基板１０の半導体素子２０を向く面から垂直方向に向かって、第２スリット２５は、入力端子部４３、４４のボンディングワイヤＢＷ１、ＢＷ２の接続面と重なることが好ましい、第２スリット２５が入力端子部４３、４４のボンディングワイヤＢＷ１、ＢＷ２の接続面と重なることで、入力端子部４３、４４と実装基板１０の第２電極パッド１２までの配線距離が短くなる。
図１０は、第２実施形態にかかるフォトリレーの構成図である。
受光素子３１は、制御回路３１ａをさらに有することができる。制御回路３１ａは、フォトダイオードアレイ３１ｂの第１の電極と、第２の電極と、にそれぞれ接続されている。このような構成とすると、ソース・コモン接続されたＭＯＳＦＥＴ３３のそれぞれのゲートに電圧を供給できる。また、制御回路３１ａは抵抗などを含み、ＭＯＳＦＥＴ３３がオンからオフに転じる場合に放電させて立ち下がり時間を短縮することができる。
ＭＯＳＦＥＴ３３、３４は、たとえば、ｎチャネルエンハンスメント型とすることができる。図１０において、ＭＯＳＦＥＴ３３のゲートＧは、フォトダイオード３１ｂのアノードと接続される。またそれぞれのソースＳは、フォトダイオード３１ｂのカソードと接続され、それぞれのドレインＤは、出力端子部４１、４２と接続される。
光信号がオンのとき、ＭＯＳＦＥＴ３３、３４はともにオンとなり出力端子部４１、４２を介して、電源や負荷を含む外部回路と接続される。他方、光信号がオフのとき、ＭＯＳＦＥＴ３３、３４はともにオフとなり、外部回路とは遮断される。ソース・コモン接続とすると、リニアー出力が可能となり、高周波信号の切り替えが容易となる。
２つのＭＯＳＦＥＴ３３、３４はソース・コモン接続されており、オンの場合、高周波信号が負荷に供給される。たとえば、２つのソース電極Ｓ間を接続するボンディングワイヤの数を２本以上に増やすとソースインダクタンスを低減できる。また、２本以上のボンディングワイヤを非平行にすると、ソースインダクタンスをより低減できる。さらに、ＭＯＳＦＥＴ３３、３４の側のボンディングワイヤの直径を、発光素子３２の側のボンディングワイヤの直径よりも大きくすると、ワイヤインダクタンスを低減できる。この結果、伝送損失を低減できる。
実施形態にかかるフォトリレー２０を用いた半導体装置は、２０ＧＨｚ以上の高周波信号伝送損失が低減でき、さらに信頼性が高い。このため、次世代規格の超高速ＤＲＡＭを含む半導体装置の高周波特性を精度よくかつ高速で測定できる。
これらのフォトリレーは、ＩＣなどを検査する半導体テスタを含む産業用機器などの半導体装置に広く用いることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ：実装基板
１０ａ ：第１の面
１１ ：第１電極パッド
１２ ：第２電極パッド
１３ ：第１導電性接合剤
１４ ：第２導電性接合剤
２０ ：半導体素子
２１ ：配線基板
２２ ：第３電極パッド
２３ ：第４電極パッド
２４ ：第１スリット
２５ ：第２スリット
２６ ：ビア
３１ ：受光素子
３１ａ ：制御回路
３１ｂ ：フォトダイオードアレイ
３２ ：発光素子
３３ ：ＭＯＳＦＥＴ
３４ ：ＭＯＳＦＥＴ
３５ ：ダイパッド部
３６ ：接着層
４１ ：出力端子部
４２ ：出力端子部
４３ ：入力端子部
４４ ：入力端子部
８１ ：パッド
９０ ：第１封止樹脂
９１ ：第２封止樹脂
１００ ：半導体装置
２００ ：半導体装置
ＢＷ：ボンディングワイヤ
Ｄ ：ドレイン
Ｇ ：ゲート
Ｓ ：ソース電極

Claims (9)

  1. 第１電極パッド及び第２電極パッドが設けられた実装基板と、
    支持基板、前記支持基板の前記実装基板を向く面に設けられている第３電極パッド及び前記支持基板の前記実装基板を向く面に設けられている第４電極パッドを有し、前記支持基板と前記第３電極パッドに第１スリットが設けられ、前記支持基板と前記第４電極パッドに第２スリットが設けられ、前記実装基板上に設けられた半導体素子と、
    前記第１電極パッドと前記第３電極パッドを接続している第１導電性接合剤と、
    前記第２電極パッドと前記第４電極パッドを接続している第２導電性接合剤と、
    を備えた半導体装置。
  2. 前記第１スリットは、前記半導体素子の外周辺から前記支持基板の中央方向に向かって設けられており、
    前記第２スリットは、前記半導体素子の外周辺から前記支持基板の中央方向に向かって設けられている請求項１に記載の半導体装置。
  3. 前記支持基板に設けられている前記第１スリットの形状と前記第３電極パッドに設けられている前記第１スリットの形状は同じであり、
    前記支持基板に設けられている前記第２スリットの形状と前記第４電極パッドに設けられている前記第２スリットの形状は同じである請求項１又は２に記載の半導体装置。
  4. 前記実装基板の前記半導体素子を向く面から垂直方向に前記第１電極パッドと前記半導体素子を重ねたとき、前記第１電極パッドの一部は、前記実装基板の面方向で前記半導体素子の外周辺より外側にはみ出ていて、
    前記第１導電性接合剤は、前記第３電極パッドから前記第１電極パッドの外周辺に向かって傾斜している表面を有し、
    前記実装基板の前記半導体素子を向く面から垂直方向に前記第２電極パッドと前記半導体素子を重ねたとき、前記第２電極パッドの一部は、前記実装基板の面方向で前記半導体素子の外周辺より外側にはみ出ていて、
    前記第２導電性接合剤は、前記第４電極パッドから前記第２電極パッドの外周辺に向かって傾斜している表面を有する請求項１ないし３のいずれか１項に記載の半導体装置。
  5. 前記第１スリットの長さは、前記第１スリットの高さの４倍以上であり、
    前記第１スリットの長さは、前記第１スリットの幅の４倍以上であり、
    前記第２スリットの長さは、前記第２スリットの高さの４倍以上であり、
    前記第２スリットの長さは、前記第２スリットの幅の４倍以上である請求項１ないし４のいずれか１項に記載の半導体装置。
  6. 前記第１スリット及び前記第２スリットは、前記支持基板の中央方向に開口していない請求項１ないし５のいずれか１項に記載の半導体装置。
  7. 前記半導体素子は、発光素子、受光素子、スイッチング素子、前記スイッチング素子と前記受光素子を接続する第１ボンディングワイヤを含むフォトリレーであり
    前記第３電極パッドは、前記スイッチング素子のドレイン電極と接続し、
    前記第１スリットは、前記第１ボンディングワイヤの前記スイッチング素子との接続部分の直下に設けられている請求項１ないし６のいずれか１項に記載の半導体装置。
  8. 前記第１スリットの長さは、前記スイッチング素子の前記第１スリットの開口部がある前記半導体素子の側面から前記スイッチング素子の前記第１スリットの開口部がある前記半導体素子の側面とは反対側の側面までの距離よりも短い請求項７に記載の半導体装置。
  9. 前記第１導電性接合剤と前記受光素子は、前記実装基板の前記半導体素子を向く面から垂直方向に重ならならず、
    前記第２導電性接合剤と前記受光素子は、前記実装基板の前記半導体素子を向く面から垂直方向に重ならならない請求項７又は８に記載の半導体装置。

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