JP2022135899A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】小型化可能な半導体装置を提供する。【解決手段】半導体装置は、基板１０と、基板上に設けられた第１ソースフィンガ１２ａと、第１ゲートフィンガ１４ａと、第１ソースフィンガの幅より小さい幅を有し、幅が第１ソースフィンガの幅内に収まり、延伸方向に延伸する第２ソースフィンガ１２ｂと、延伸方向に延伸する第２ゲートフィンガ１４ｂと、第１ソースフィンガと第２ソースフィンガとを接続する第１ソース配線と１９ｂ、第２ゲートフィンガとで第２ソースフィンガを挟み、幅が第１ソースフィンガの幅内に収まる第１ゲート配線１８ａと、第１ソース配線と非接触に交差し、第１ゲート配線と第１ゲートフィンガとを接続する第２ゲート配線１８ｂと、第１ソースフィンガ及び第２ソースフィンガとで、第１ゲートフィンガ及び第２ゲートフィンガを挟む第１ドレインフィンガ１６ａと、を備える。【選択図】図１

Description

本開示は、半導体装置およびその製造方法に関し、例えば電界効果トランジスタを有する半導体装置およびその製造方法に関する。

ソース、ゲートおよびドレインを有する電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）において、ソースフィンガ、ゲートフィンガおよびドレインフィンガを有する単位ＦＥＴをフィンガの延伸方向に複数配置することが知られている（例えば特許文献１）。

特開２００２－２９９３５１号公報

特許文献１では、単位ＦＥＴをフィンガの延伸方向に複数配置することにより、単位ＦＥＴにおけるゲートフィンガを短くできる。よって、ゲート抵抗を抑制することができる。しかし、フィンガの延伸方向に複数配置された単位ＦＥＴのゲートフィンガにゲート電位（ゲート信号）を供給するためのゲート配線がフィンガの延伸方向に延伸する。このため、ゲート配線とソースフィンガとが重なり、ゲート・ソース容量が大きくなる。ゲート配線とソースフィンガとを重ならないように配置すると、ゲート配線の領域とソースフィンガの領域とを別に設けるため半導体装置が大型化してしまう。

本開示は、上記課題に鑑みなされたものであり、小型化可能な半導体装置およびその製造方法を提供することを目的とする。

本開示の一実施形態は、基板と、前記基板上に設けられた第１ソースフィンガと、前記第１ソースフィンガの幅方向に隣接して前記基板上に設けられ、前記第１ソースフィンガの延伸方向に延伸する第１ゲートフィンガと、前記基板上に設けられ、前記第１ソースフィンガの幅より小さい幅を有し、前記幅方向の幅が前記第１ソースフィンガの幅内に収まり、前記延伸方向に延伸する第２ソースフィンガと、前記第２ソースフィンガの前記幅方向に隣接して前記基板上に設けられ、前記延伸方向に延伸する第２ゲートフィンガと、前記基板上に設けられ、前記第１ソースフィンガと前記第２ソースフィンガとを接続する第１ソース配線と、前記基板上に設けられ、前記第２ゲートフィンガとで前記第２ソースフィンガを挟み、前記幅方向の幅が前記第１ソースフィンガの幅内に収まる第１ゲート配線と、前記基板上に設けられ、前記第１ソース配線と非接触に交差し、前記第１ゲート配線と前記第１ゲートフィンガとを接続する第２ゲート配線と、前記基板上に設けられ、前記第１ソースフィンガおよび前記第２ソースフィンガとで、前記第１ゲートフィンガおよび前記第２ゲートフィンガを挟む第１ドレインフィンガと、を備える半導体装置である。

本開示の一実施形態は、基板内に、半導体層が活性化され互に分離された第１活性領域および第２活性領域と、前記第１活性領域と前記第２活性領域との間に設けられ前記半導体層が不活性化された不活性領域と、を形成する工程と、前記第１活性領域上に、第１ソースオーミック層と、前記第１ソースオーミック層の延伸方向に延伸する第１ドレインオーミック層と、を形成し、前記第２活性領域上に、前記第１ソースオーミック層の幅より小さい幅を有し、前記第１ソースオーミック層の幅方向の幅が前記第１ソースオーミック層の幅内に収まり、前記延伸方向に延伸する第２ソースオーミック層と、前記延伸方向に延伸する第２ドレインオーミック層と、を形成する工程と、前記第１活性領域上に、前記第１ソースオーミック層と前記第１ドレインオーミック層とに挟まれ、前記延伸方向に延伸する第１ゲートフィンガを形成し、前記第２活性領域上に、前記第２ソースオーミック層と前記第２ドレインオーミック層とに挟まれ、前記延伸方向に延伸する第２ゲートフィンガを形成する工程と、前記基板上に、前記第２ゲートフィンガとで前記第２ソースオーミック層を挟み、前記幅方向の幅が前記第１ソースオーミック層の幅内に収まる第１ゲート配線を形成する工程と、前記不活性領域上に前記第１ゲートフィンガと前記第１ゲート配線とを接続する第２ゲート配線を形成する工程と、前記第１ソースオーミック層上に接触する第１ソース低抵抗層と、前記第２ソースオーミック層上に接触する第２ソース低抵抗層と、を形成し、前記不活性領域上に、前記第１ソース低抵抗層と前記第２ソース低抵抗層とを接続し、前記第１ゲート配線層上を非接触に交差するソース配線を、前記第１ソース低抵抗層および前記第２ソース低抵抗層と同時に形成する工程と、を含む半導体装置の製造方法である。

本開示によれば、小型化可能な半導体装置およびその製造方法を提供することができる。

図１は、実施例１に係る半導体装置の平面図である。 図２は、図１のＡ－Ａ断面図である。 図３は、図１のＢ－Ｂ断面図である。 図４は、図１のＣ－Ｃ断面図である。 図５は、図１のＤ－Ｄ断面図である。 図６は、実施例１の変形例１に係る半導体装置の平面図である。 図７は、実施例１の変形例２に係る半導体装置の平面図である。 図８は、実施例１の変形例３に係る半導体装置の平面図である。 図９は、実施例２に係る半導体装置の平面図である。 図１０は、実施例２の変形例１に係る半導体装置の平面図である。 図１１は、実施例２の変形例２に係る半導体装置の平面図である。 図１２は、実施例２の変形例３に係る半導体装置の平面図である。 図１３は、実施例２の変形例４に係る半導体装置の平面図である。 図１４Ａは、実施例３に係る半導体装置の製造方法を示す断面図である。 図１４Ｂは、実施例３に係る半導体装置の製造方法を示す断面図である。 図１４Ｃは、実施例３に係る半導体装置の製造方法を示す断面図である。 図１５Ａは、実施例３に係る半導体装置の製造方法を示す断面図である。 図１５Ｂは、実施例３に係る半導体装置の製造方法を示す断面図である。 図１５Ｃは、実施例３に係る半導体装置の製造方法を示す断面図である。 図１６は、実施例３に係る半導体装置の製造方法を示す平面図である。 図１７は、実施例３に係る半導体装置の製造方法を示す平面図である。 図１８は、実施例３に係る半導体装置の製造方法を示す平面図である。 図１９は、実施例３の変形例１に係る半導体装置の平面図である。 図２０は、実施例３の変形例１に係る半導体装置の平面図である。 図２１は、実施例３の変形例２に係る半導体装置の平面図である。 図２２は、実施例３の変形例２に係る半導体装置の平面図である。 図２３は、実施例３の変形例３に係る半導体装置の平面図である。

［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。

［本開示の実施形態の詳細］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、基板と、前記基板上に設けられた第１ソースフィンガと、前記第１ソースフィンガの幅方向に隣接して前記基板上に設けられ、前記第１ソースフィンガの延伸方向に延伸する第１ゲートフィンガと、前記基板上に設けられ、前記第１ソースフィンガの幅より小さい幅を有し、前記幅方向の幅が前記第１ソースフィンガの幅内に収まり、前記延伸方向に延伸する第２ソースフィンガと、前記第２ソースフィンガの前記幅方向に隣接して前記基板上に設けられ、前記延伸方向に延伸する第２ゲートフィンガと、前記基板上に設けられ、前記第１ソースフィンガと前記第２ソースフィンガとを接続する第１ソース配線と、前記基板上に設けられ、前記第２ゲートフィンガとで前記第２ソースフィンガを挟み、前記幅方向の幅が前記第１ソースフィンガの幅内に収まる第１ゲート配線と、前記基板上に設けられ、前記第１ソース配線と非接触に交差し、前記第１ゲート配線と前記第１ゲートフィンガとを接続する第２ゲート配線と、前記基板上に設けられ、前記第１ソースフィンガおよび前記第２ソースフィンガとで、前記第１ゲートフィンガおよび前記第２ゲートフィンガを挟む第１ドレインフィンガと、を備える半導体装置である。これにより、小型化可能な半導体装置を提供することができる。
（２）前記基板を貫通し、前記第１ソースフィンガと前記基板下に設けられた金属層とを接続するビアを備えることが好ましい。
（３）前記基板上に設けられ、前記第１ゲートフィンガとで前記第１ソースフィンガを挟む第３ゲートフィンガと、前記基板上に設けられ、前記第１ソースフィンガの幅より小さい幅を有し、前記幅方向の幅が前記第１ソースフィンガの幅内に収まり、前記延伸方向に延伸し、前記第１ゲート配線の前記幅方向に隣接して、前記第２ソースフィンガとで前記第１ゲート配線を挟む第３ソースフィンガと、前記基板上に設けられ、前記第１ゲート配線とで前記第３ソースフィンガを挟み前記延伸方向に延伸する第４ゲートフィンガと、前記基板上に設けられ、前記第１ソースフィンガおよび前記第３ソースフィンガとで、前記第３ゲートフィンガおよび前記第４ゲートフィンガを挟む第２ドレインフィンガと、前記基板上に設けられ、前記第１ソースフィンガと前記第３ソースフィンガとを接続する第２ソース配線と、を備え、前記第２ゲート配線は、前記第２ソース配線と非接触に交差し、前記第１ゲート配線と前記第３ゲートフィンガとを接続することが好ましい。
（４）前記第２ソースフィンガに対し前記第１ソースフィンガの反対の前記基板上に設けられ、前記第１ゲート配線に接続するゲートバスバーを備えることが好ましい。
（５）前記第２ゲートフィンガの第１端は前記ゲートバスバーに接続され、第２端は前記第２ゲート配線から離れることが好ましい。
（６）前記第２ゲートフィンガの第１端は前記ゲートバスバーから離れ、第２端は前記第２ゲート配線に接続されることが好ましい。
（７）前記第２ゲートフィンガの第１端は前記ゲートバスバーに接続され、第２端は前記第２ゲート配線に接続されることが好ましい。
（８）前記基板上に設けられ、前記第１ゲートフィンガとで前記第１ソースフィンガを挟む第３ゲートフィンガと、前記基板上に設けられ、前記第１ソースフィンガの幅より小さい幅を有し、前記幅方向の幅が前記第１ソースフィンガの幅内に収まり、前記延伸方向に延伸し、前記第２ソースフィンガとで前記第１ゲート配線を挟む第３ソースフィンガと、前記基板上に設けられ、前記第１ゲート配線とで前記第３ソースフィンガを挟み前記延伸方向に延伸する第４ゲートフィンガと、
前記基板上に設けられ、前記第１ソースフィンガおよび前記第３ソースフィンガとで、前記第３ゲートフィンガおよび前記第４ゲートフィンガを挟む第２ドレインフィンガと、前記基板上に設けられ、前記第１ソースフィンガと前記第３ソースフィンガとを接続する第２ソース配線と、前記基板上に設けられ、前記第３ソースフィンガと前記第１ゲート配線との間に設けられ、前記幅方向の幅が前記第１ソースフィンガの幅内に収まり、前記第１ゲート配線と前記基板上において分離された第３ゲート配線と、前記基板上に設けられ、前記第２ソース配線と非接触に交差し、前記第２ゲート配線と前記基板上において分離され、前記第３ゲート配線と前記第３ゲートフィンガとを接続する第４ゲート配線と、を備えることが好ましい。
（９）前記第２ソースフィンガに対し前記第１ソースフィンガの反対の前記基板上に設けられ、前記第１ゲート配線に接続する第１ゲートバスバーと、前記第３ソースフィンガに対し前記第１ソースフィンガの反対の前記基板上に設けられ、前記第３ゲート配線に接続し、前記第１ゲートバスバーと前記基板上において分離された第２ゲートバスバーと、前記第１ゲート配線および前記第１ゲートバスバーと、前記第３ゲート配線および前記第２ゲートバスバーと、を電気的に接続する抵抗と、を備えることが好ましい。
（１０）前記基板は、前記基板内の半導体層が活性化され互に分離された第１活性領域および第２活性領域と、前記第１活性領域と前記第２活性領域との間に設けられ前記半導体層が不活性化された不活性領域と、を備え、前記第１ソースフィンガは、前記第１活性領域にオーミックコンタクトする第１ソースオーミック層と、前記第１ソースオーミック層上に接触して設けられ、前記第１ソースオーミック層よりシート抵抗の低い第１ソース低抵抗層と、を備え、前記第２ソースフィンガは、前記第２活性領域にオーミックコンタクトする接触する第２ソースオーミック層と、前記第２ソースオーミック層上に接触して設けられ、前記第１ソースオーミック層よりシート抵抗の低い第２ソース低抵抗層と、を備え、前記第２ゲート配線は、前記不活性領域上に設けられ、前記第１ソース配線は、前記第１ソース低抵抗層および前記第２ソース低抵抗層と連続して同じ材料から形成されることが好ましい。
（１１）前記第１ドレインフィンガは、前記第１活性領域にオーミックコンタクトする第１ドレインオーミック層と、前記第２活性領域にオーミックコンタクトする第２ドレインオーミック層と、前記第１ドレインオーミック層および前記第２ドレインオーミック層上に接触し、前記第１ドレインオーミック層および前記第２ドレインオーミック層よりシート抵抗の低いドレイン低抵抗層と、を備えることが好ましい。
（１２）前記第２ゲート配線の材料は前記第１ゲートフィンガおよび前記第２ゲートフィンガの材料と同じであることが好ましい。
（１３）前記第２ゲート配線のシート抵抗は前記第１ゲートフィンガおよび前記第２ゲートフィンガのシート抵抗より低いことが好ましい。
（１４）本開示の一実施形態は、基板内に、半導体層が活性化され互に分離された第１活性領域および第２活性領域と、前記第１活性領域と前記第２活性領域との間に設けられ前記半導体層が不活性化された不活性領域と、を形成する工程と、前記第１活性領域上に、第１ソースオーミック層と、前記第１ソースオーミック層の延伸方向に延伸する第１ドレインオーミック層と、を形成し、前記第２活性領域上に、前記第１ソースオーミック層の幅より小さい幅を有し、前記第１ソースオーミック層の幅方向の幅が前記第１ソースオーミック層の幅内に収まり、前記延伸方向に延伸する第２ソースオーミック層と、前記延伸方向に延伸する第２ドレインオーミック層と、を形成する工程と、前記第１活性領域上に、前記第１ソースオーミック層と前記第１ドレインオーミック層とに挟まれ、前記延伸方向に延伸する第１ゲートフィンガを形成し、前記第２活性領域上に、前記第２ソースオーミック層と前記第２ドレインオーミック層とに挟まれ、前記延伸方向に延伸する第２ゲートフィンガを形成する工程と、前記基板上に、前記第２ゲートフィンガとで前記第２ソースオーミック層を挟み、前記幅方向の幅が前記第１ソースオーミック層の幅内に収まる第１ゲート配線を形成する工程と、前記不活性領域上に前記第１ゲートフィンガと前記第１ゲート配線とを接続する第２ゲート配線を形成する工程と、前記第１ソースオーミック層上に接触する第１ソース低抵抗層と、前記第２ソースオーミック層上に接触する第２ソース低抵抗層と、を形成し、前記不活性領域上に、前記第１ソース低抵抗層と前記第２ソース低抵抗層とを接続し、前記第１ゲート配線層上を非接触に交差するソース配線を、前記第１ソース低抵抗層および前記第２ソース低抵抗層と同時に形成する工程と、を含む半導体装置の製造方法である。これにより、小型化可能な半導体装置の製造方法を提供することができる。

本開示の実施形態にかかる半導体装置およびその製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

［実施例１］
図１は、実施例１に係る半導体装置の平面図である。図２から図５は、それぞれ図１のＡ－Ａ断面図～Ｄ－Ｄ断面図である。基板１０の上面の法線方向をＺ方向、各フィンガの延伸方向をＹ方向、各フィンガの幅方向をＸ方向とする。

図１～図５に示すように、基板１０は、基板１０ａと基板１０ａ上に設けられた半導体層１０ｂとを備えている。半導体層１０ｂがイオン注入等により不活性化された領域が不活性領域１１ａであり、不活性化されていない領域が活性領域１１である。基板１０上にソースフィンガ１２ａ～１２ｃ、ゲートフィンガ１４ａ～１４ｄ、ドレインフィンガ１６ａ、１６ｂ、ゲート配線１８ａ、１８ｂ、ゲートバスバー２２およびドレインバスバー２４が設けられている。

ソースフィンガ１２ａ～１２ｃ、ドレインフィンガ１６ａおよび１６ｂは、活性領域１１上に設けられたオーミック金属層４０と、オーミック金属層４０に設けられた低抵抗層５０を有する。オーミック金属層４０は、半導体層１０ｂにオーミックコンタクトする。低抵抗層５０は、オーミック金属層４０より抵抗率が低くかつ厚い。ソースフィンガ１２ａ～１２ｃ、ドレインフィンガ１６ａおよび１６ｂにおいて、オーミック金属層４０のＸ方向およびＹ方向における幅は低抵抗層５０のＸ方向およびＹ方向における幅より大きくてもよいし、同じでもよい。ソース配線１９ｂはソースフィンガ１２ａと１２ｂとを接続し、ソース配線１９ｃはソースフィンガ１２ａと１２ｃとを接続する。ソース配線１９ｂおよび１９ｃは不活性領域１１ａ上に設けられ、低抵抗層５０を有し、オーミック金属層４０を有していない。ドレインフィンガ１６ａおよび１６ｂのうち不活性領域１１ａ上の部分は低抵抗層５０を有し、オーミック金属層４０を有していない。

ゲートフィンガ１４ａ～１４ｄは、活性領域１１上に設けられたゲート金属層４５を有し、低抵抗層５０を有していない。ゲート配線１８ｂは不活性領域１１ａ上に設けられたゲート金属層４５を有し、低抵抗層５０を有していない。ゲート配線１８ａは半導体層１０ｂ上に設けられたゲート金属層４５と低抵抗層５０を有する。低抵抗層５０は、ゲート金属層４５より抵抗率が低くかつ厚い。

ソースフィンガ１２ａはＹ方向に延伸し、Ｘ方向における幅Ｗ２ａとＹ方向における長さＬ２ａとを有する。ソースフィンガ１２ａのＸ方向における両端からＹ方向にソースフィンガ１２ｂおよび１２ｃが延伸する。ソースフィンガ１２ｂおよび１２ｃは各々Ｘ方向における幅Ｗ２ｂとＹ方向における長さＬ２ｂを有する。ソースフィンガ１２ａおよび１２ｂの＋Ｘ方向にＹ方向に延伸するドレインフィンガ１６ａが設けられている。ソースフィンガ１２ａおよび１２ｃの－Ｘ方向にＹ方向に延伸するドレインフィンガ１６ｂが設けられている。ドレインフィンガ１６ａおよび１６ｂは各々Ｘ方向の幅Ｗ６を有する。ゲートフィンガ１４ａおよび１４ｂは、ソースフィンガ１２ａおよび１２ｂとドレインフィンガ１６ａとの間に設けられ、ゲートフィンガ１４ｃおよび１４ｄは、ソースフィンガ１２ａおよび１２ｃとドレインフィンガ１６ｂとの間に設けられている。ゲートフィンガ１４ａ～１４ｄはＹ方向に延伸し、Ｘ方向における幅はゲート長Ｌｇに相当する。

ソースフィンガ１２ａと１２ｃとの間にはＹ方向に延伸しＸ方向の幅Ｗ８ａを有するゲート配線１８ａが設けられている。ゲートフィンガ１４ａおよび１４ｃと１４ｂおよび１４ｄとの間にゲート配線１８ｂが設けられている。ゲート配線１８ｂはＹ方向の幅Ｗ８ｂを有しＸ方向に延伸し、ゲートフィンガ１４ａおよび１４ｃの－Ｙ方向の端部とゲート配線１８ａの＋Ｙ方向の端部とをそれぞれ接続する。ゲート配線１８ｂとソース配線１９ｂおよび１９ｃとは絶縁膜２６を介し交差し、互いに電気的に接続されていない。ゲートフィンガ１４ｂ、１４ｄおよびゲート配線１８ａの－Ｙ方向の端部はゲートバスバー２２に接続されている。ドレインフィンガ１６ａおよび１６ｂの＋Ｙ方向の端部はドレインバスバー２４に接続されている。ソースフィンガ１２ａは基板１０を貫通するビア２０を介し、基板１０下に設けられた金属層２８に接続されている。ソースフィンガ１２ａ～１２ｃ、ゲートフィンガ１４ａ～１４ｄ、ドレインフィンガ１６ａ、１６ｂ、ゲート配線１８ａおよび１８ｂを覆うように絶縁膜２６が設けられている。

ＦＥＴ領域３０ａと３０ｂはＹ方向に配置されている。ＦＥＴ領域３０ａでは、ソースフィンガ１２ａを含む活性領域１１がＸ方向に延伸している。ソースフィンガ１２ａ、ゲートフィンガ１４ａおよびドレインフィンガ１６ａは、単位ＦＥＴ３２ａを形成し、ソースフィンガ１２ａ、ゲートフィンガ１４ｃおよびドレインフィンガ１６ｂは、単位ＦＥＴ３２ｃを形成する。単位ＦＥＴ３２ａおよび３２ｃのゲート幅Ｗｇａはソースフィンガ１２ａを含む活性領域１１のＹ方向の長さに相当する。単位ＦＥＴ３２ａおよび３２ｃのソース電位は、金属層２８からビア２０を介しソースフィンガ１２ａに供給される。ゲート電位（およびゲート信号）は、ゲートバスバー２２からゲート配線１８ａおよび１８ｂを介しゲートフィンガ１４ａおよび１４ｃに供給される。ドレイン電位は、ドレインバスバー２４からドレインフィンガ１６ａおよび１６ｂに供給される。単位ＦＥＴ３２ａおよび３２ｃはＸ方向に交互に配列されている。

ＦＥＴ領域３０ｂでは、ゲート配線１８ａを除き活性領域１１が設けられている。ソースフィンガ１２ｂ、ゲートフィンガ１４ｂおよびドレインフィンガ１６ａは、単位ＦＥＴ３２ｂを形成し、ソースフィンガ１２ｃ、ゲートフィンガ１４ｄおよびドレインフィンガ１６ｂは、単位ＦＥＴ３２ｄを形成する。単位ＦＥＴ３２ｂおよび３２ｄのゲート幅Ｗｇｂはソースフィンガ１２ｂおよび１２ｃを含む活性領域１１内のＹ方向の長さに相当する。単位ＦＥＴ３２ｂおよび３２ｄのソース電位は、金属層２８からビア２０およびソースフィンガ１２ａを介しソースフィンガ１２ｂおよび１２ｃに供給される。ゲート電位（およびゲート信号）は、ゲートバスバー２２からゲートフィンガ１４ｂおよび１４ｄに供給される。ドレイン電位は、ドレインバスバー２４からドレインフィンガ１６ａおよび１６ｂに供給される。単位ＦＥＴ３２ｂおよび３２ｄはＸ方向に交互に配列されている。半導体装置の全体のゲート幅を大きくする場合には、単位ＦＥＴ３２ａ～ＦＥＴ３２ｄがＸ方向に複数配置される。

半導体装置が例えば窒化物半導体装置の場合、基板１０ａは例えばＳｉＣ基板、シリコン基板、ＧａＮ基板またはサファイア基板である。半導体層１０ｂは例えばＧａＮ層、ＡｌＧａＮ層および／またはＩｎＧａＮ層等の窒化物半導体層を含む。半導体装置が例えばＧａＡｓ系半導体装置の場合、基板１０ａは例えばＧａＡｓ基板である。半導体層１０ｂは例えばＧａＡｓ層、ＡｌＧａＡｓ層および／またはＩｎＧａＡｓ層等の砒化物半導体層を含む。オーミック金属層４０は、金属膜であり、例えば基板１０側から密着膜（例えばチタン）および密着層より抵抗率の低い低抵抗膜（例えばアルミニウム）である。ゲート金属層４５は、金属膜であり、例えば基板１０側から密着膜（例えばニッケル）および密着層より抵抗率の低い低抵抗膜（例えば金）である。低抵抗層５０は、金属層であり、例えばバリア層（例えばチタンタングステン）およびバリア層より抵抗率の低い低抵抗層（例えば金）である。ソースフィンガ１２ａ～１２ｃ、ドレインフィンガ１６ａおよび１６ｂは低抵抗層５０を備えていなくてもよい。ゲート配線１８ａはゲート金属層４５を備えていなくてもよい。ゲートバスバー２２は、ゲート金属層４５と低抵抗層５０を有していてもよいし、低抵抗層５０を有しゲート金属層４５を有していなくてもよい。ドレインバスバー２４は、オーミック金属層４０と低抵抗層５０を有していてもよいし、低抵抗層５０を有しオーミック金属層４０を有していなくてもよい。ビア２０および金属層２８は例えば基板１０側から密着層および密着層より抵抗率の低い層（例えば金）である。絶縁膜２６は例えば窒化シリコン膜である。

ソースフィンガ１２ａのＸ方向における幅Ｗ２ａは例えば５０μｍ～１００μｍであり、Ｙ方向における長さＬ２ａは例えば１００μｍ～４００μｍである。ソースフィンガ１２ｂおよび１２ｃのＸ方向における幅Ｗ２ｂは例えば５μｍ～２０μｍであり、Ｙ方向における長さＬ２ｂは例えば１１０μｍ～４１０μｍである。ゲートフィンガ１４ａ～１４ｄのＸ方向におけるゲート長Ｌｇは例えば０．２５μｍ～２μｍである。ドレインフィンガ１６ａおよび１６ｂのＸ方向における幅Ｗ６は例えば５μｍ～１００μｍである。ゲート配線１８ａおよび１８ｂの幅Ｗ８ａおよびＷ８ｂは例えば５μｍ～２０μｍである。単位ＦＥＴ３２ａおよび３２ｃのゲート幅Ｗｇａは例えば１００μｍ～４００μｍであり、単位ＦＥＴ３２ｂおよび３２ｄのゲート幅Ｗｇｂは例えば１００μｍ～４００μｍである。ビア２０の幅Ｗ２０は例えば１０μｍ～６０μｍである。

実施例１によれば、ゲートフィンガ１４ａ（第１ゲートフィンガ）は、ソースフィンガ１２ａ（第１ソースフィンガ）のＸ方向（幅方向）に隣接して設けられている。ソースフィンガ１２ｂ（第２ソースフィンガ）は、Ｘ方向の幅がソースフィンガ１２ａの幅内に収まり、Ｙ方向（延伸方向）に延伸する。ソース配線１９ｂ（第１ソース配線）は、ソースフィンガ１２ａと１２ｂとを接続する。ゲートフィンガ１４ｂ（第２ゲートフィンガ）は、ソースフィンガ１２ｂのＸ方向に隣接して設けられている。ドレインフィンガ１６ａ（第１ドレインフィンガ）はソースフィンガ１２ａおよび１２ｂとで、それぞれゲートフィンガ１４ａおよび１４ｂを挟む。ソースフィンガ１２ａ、ゲートフィンガ１４ａおよびドレインフィンガ１６ａにより単位ＦＥＴ３２ａが形成され、ソースフィンガ１２ｂ、ゲートフィンガ１４ｂおよびドレインフィンガ１６ａにより単位ＦＥＴ３２ｂが形成される。ゲート配線１８ｂ（第２ゲート配線）は、ゲートフィンガ１４ａと１４ｂとの間において、ソース配線１９ｂと非接触に交差し、ゲート配線１８ａ（第１ゲート配線）とゲートフィンガ１４ａとを接続する。このとき、ソースフィンガ１２ａとソースフィンガ１２ｂとを接続するソース配線１９ｂがゲート配線１８ｂを乗りあげた状態で非接触に交差している。これは、ソース配線１９ｂとゲート配線１８ｂは絶縁膜２６を介して交差しているためである。これにより、ゲート配線１８ａおよび１８ｂを介しゲートフィンガ１４ａにゲート電位を供給できる。よって、単位ＦＥＴ３２ａのゲート抵抗を低くできる。

ソースフィンガ１２ａのＸ方向における幅Ｗ２ａを広く設計することがある。例えば、ソースフィンガ１２ａにビア２０によりソース電位を供給することにより、ソースインダクタンスを小さくできる。しかし、ソースフィンガ１２ａの幅Ｗ２ａが広くなる。一方、ソースフィンガ１２ｂおよび１２ｃがＹ方向にソース電位を供給するための幅Ｗ２ｂは幅Ｗ２ａほど広くなくてもよい。そこで、ゲート配線１８ａは、ゲートフィンガ１４ｂとでソースフィンガ１２ｂを挟むように設ける。これにより、平面視においてゲート配線１８ａとソースフィンガ１２ｂとが平面視において重ならない。このため、ゲート・ソース容量を抑制できる。また、ソースフィンガ１２ｂのＹ方向における幅Ｗ２ｂおよびゲート配線１８ａの幅Ｗ８ａは各々幅Ｗ２ａより小さく、Ｙ方向からみたとき、ゲート配線１８ａの幅Ｗ８ｂがソースフィンガ１２ａの幅Ｗ２ａ内に収まるようにゲート配線１８ａを設ける。すなわち、Ｙ方向から見ると、ゲート配線１８ａ、ソースフィンガ１２ｂおよび１２ｃは、ソースフィンガ１２ａに重なり、ソースフィンガ１２ａ以外の領域には重ならない。これにより、ゲート配線１８ａを設けても、半導体装置のＸ方向の幅を抑制できる。よって、半導体装置を小型化できる。

ゲートフィンガ１４ｃ（第３ゲートフィンガ）は、ゲートフィンガ１４ａとでソースフィンガ１２ａを挟む。ソースフィンガ１２ｃ（第３ソースフィンガ）は、幅Ｗ２ａより小さい幅Ｗ２ｂを有し、Ｘ方向の幅がソースフィンガ１２ａの幅内に収まり、Ｙ方向に延伸し、ゲート配線１８ａに隣接して、ソースフィンガ１２ｂとでゲート配線１８ａを挟む。ソース配線１９ｃ（第２ソース配線）は、ソースフィンガ１２ａと１２ｃとを接続する。ゲートフィンガ１４ｄ（第４ゲートフィンガ）は、ゲート配線１８ａとでソースフィンガ１２ｃを挟みＹ方向に延伸する。ドレインフィンガ１６ｂ（第２ドレインフィンガ）は、ソースフィンガ１２ａおよび１２ｂとで、ゲートフィンガ１４ｃおよび１４ｄを挟む。ゲート配線１８ｂは、ゲートフィンガ１４ｃと１４ｄとの間において、ソース配線１９ｃと非接触に交差し、ゲート配線１８ａとゲートフィンガ１４ｃとを接続する。このとき、ソースフィンガ１２ａとソースフィンガ１２ｃとを接続するソース配線１９ｃがゲート配線１８ｂを乗りあげた状態で非接触に交差している。これは、ソース配線１９ｃとゲート配線１８ｂは絶縁膜２６を介して交差しているためである。これにより、ソースフィンガ１２ａ、ゲートフィンガ１４ｃおよびドレインフィンガ１６ｂにより単位ＦＥＴ３２ｃが形成され、ソースフィンガ１２ｃ、ゲートフィンガ１４ｄおよびドレインフィンガ１６ｂにより単位ＦＥＴ３２ｄが形成される。

ビア２０は、基板１０を貫通し、ソースフィンガ１２ａと基板１０下に設けられた金属層２８とを接続する。このように、ビア２０をソースフィンガ１２ａに直接接続すると、ソースフィンガ１２ａの幅Ｗ２ａが広くなる。このため、ゲート配線１８ａをソースフィンガ１２ｂと１２ｃの間に設けることができる。

ゲートバスバー２２は、ソースフィンガ１２ｂおよび１２ｃに対しソースフィンガ１２ａの反対に設けられ、ゲート配線１８ａに接続する。これにより、ゲートバスバー２２からゲート配線１８ａにゲート電位を供給できる。

ゲートフィンガ１４ｂおよび１４ｄの第１端はゲートバスバー２２に接続され、第２端はゲート配線１８ｂから離れている。これにより、ゲートバスバー２２からゲートフィンガ１４ｂおよび１４ｄに供給されるゲート信号とゲート配線１８ａおよび１８ｂからゲートフィンガ１４ａおよび１４ｃに供給されるゲート信号には位相差が生じる。しかし、ゲートフィンガ１４ａ～１４ｄには同じ－Ｙ方向からゲート信号が供給され、ドレインフィンガ１６ａおよび１６ｂから＋Ｙ方向に信号が出力される。これにより、位相差による損失を抑制できる。よって、高周波特性を向上させることができる。

［実施例１の変形例１］
図６は、実施例１の変形例１に係る半導体装置の平面図である。図６に示すように、実施例１の変形例１では、１個のソースフィンガ１２ａに２個のビア２０が設けられている。このように、１個のソースフィンガ１２ａに複数のビア２０が設けることにより、ソースインダクタンスをより低減できる。その他の構成は実施例１と同じであり説明を省略する。

［実施例１の変形例２］
図７は、実施例１の変形例２に係る半導体装置の平面図である。図７に示すように、実施例１の変形例２では、ゲートフィンガ１４ｂおよび１４ｄの－Ｙ方向の第１端はゲートバスバー２２に接続され、＋Ｙ方向の第２端はゲート配線１８ｂに接続されている。これにより、ゲートフィンガ１４ｂおよび１４ｄには、±Ｙ方向からゲート電位が供給される。よって、単位ＦＥＴ３２ｂおよび３２ｄにおけるゲート抵抗をより抑制できる。また、単位ＦＥＴ３２ｂおよび３２ｄのゲート幅Ｗｇｂを大きくすることもできる。その他の構成は実施例１と同じであり説明を省略する。

［実施例１の変形例３］
図８は、実施例１の変形例３に係る半導体装置の平面図である。図８に示すように、実施例１の変形例３では、ゲートフィンガ１４ｂおよび１４ｄの－Ｙ方向の第１端はゲートバスバー２２から離れ、＋Ｙ方向の第２端はゲート配線１８ｂに接続されている。これにより、単位ＦＥＴ３２ａと３２ｂとを対称にでき、単位ＦＥＴ３２ｃと３２ｄとを対称にできる。よって、単位ＦＥＴ３２ａ～３２ｄに供給されるゲート信号の位相が揃うため、高周波特性を向上させることができる。その他の構成は実施例１と同じであり説明を省略する。

［実施例２］
図９は、実施例２に係る半導体装置の平面図である。図９に示すように実施例２では、Ｙ方向に３個のＦＥＴ領域３０ａ～３０ｃが設けられている。ＦＥＴ領域３０ｂと３０ｃの間には、ゲートフィンガ１４ｂおよび１４ｄとゲート配線１８ａとを接続するゲート配線１８ｃが設けられている。ゲート配線１８ｃは活性領域１１の間に設けられている。ＦＥＴ領域３０ｃでは、ソースフィンガ１２ｂ、ゲートフィンガ１４ｂおよびドレインフィンガ１６ａにより単位ＦＥＴ３２ｅが形成され、ソースフィンガ１２ｃ、ゲートフィンガ１４ｄおよびドレインフィンガ１６ｂにより単位ＦＥＴ３２ｆが形成される。実施例２のように、ゲートフィンガ１４ｂおよび１４ｄにゲート電位を供給するゲート配線１８ｃを設けてもよい。これにより、ＦＥＴ領域３０ａ～３０ｃをＹ方向に３個以上設けることができる。その他の構成は実施例１の変形例３と同じであり説明を省略する。

［実施例２の変形例１］
図１０は、実施例２の変形例１に係る半導体装置の平面図である。図１０に示すように実施例２の変形例１では、ゲートフィンガ１４ｂおよび１４ｄがゲートバスバー２２に接続されていない。その他の構成は実施例２と同じであり説明を省略する。各単位ＦＥＴ３２ａ～３２ｆのゲートフィンガ１４ａ～１４ｄにゲート電位が供給されれば、各ゲートフィンガ１４ｂおよび１４ｄと、ゲート配線１８ｂ、１８ｃおよびゲートバスバー２２と接続または非接続は適宜設計できる。

［実験］
ＧａＮ系のＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）を作製した。作製したサンプルは以下の４種類である。
サンプルＡおよびＢは、ＦＥＴ領域が１個の比較例である。サンプル
サンプルＡ：ゲート幅が４４０μｍの単位ＦＥＴ×２
サンプルＢ：ゲート幅が３８０μｍの単位ＦＥＴ×２
サンプルＣは、実施例２にさらにゲートフィンガ１４ｂおよび１４ｄとゲート配線１８ａとを接続するゲート配線を設け、Ｙ方向に単位ＦＥＴを４個設けた例である。
サンプルＣ：Ｙ方向に配列する４個の単位ＦＥＴの合計のゲート幅が４４０μｍ×２
サンプルＤは、実施例１の変形例２である。
サンプルＤ：Ｙ方向に配列する２個の単位ＦＥＴの合計のゲート幅が３８０μｍ×２

サンプルＡ～Ｄについてリニアゲインを測定した。測定条件は、周波数が４．８ＧＨｚ、ドレインバイアス電圧が５０Ｖ、ドレインバイアス電流が８ｍＡ／ｍｍである。サンプルＣおよびＤはそれぞれサンプルＡおよびＢよりリニアゲインが１ｄＢ以上向上した。これは、サンプルＣおよびＤはサンプルＡおよびＢよりゲート抵抗が低下したためと考えられる。また、サンプルＣおよびＤでは、ゲート配線とソースフィンガとが重ならないため、ゲート・ソース容量の増加に起因する高周波特性の劣化が抑制されている。

［実施例２の変形例２］
図１１は、実施例２の変形例２に係る半導体装置の平面図である。図１１に示すように実施例２の変形例２では、ゲート配線１８ａがゲート配線１８ａ１と１８ａ２に分割され、ゲート配線１８ｂがゲート配線１８ｂ１と１８ｂ２とに分割され、ゲート配線１８ｃがゲート配線１８ｃ１と１８ｃ２とに分割されている。ゲート配線１８ｂ１および１８ｃ１はゲートフィンガ１４ｂとゲート配線１８ａ１とを接続し、ゲート配線１８ｂ２および１８ｃ２はゲートフィンガ１４ｄとゲート配線１８ａ２とを接続する。ゲート配線１８ａ１、１８ｂ１および１８ｃ１とゲート配線１８ａ２、１８ｂ２および１８ｃ２とは、基板１０上において接続されていない。その他の構成は実施例２の変形例１と同じであり説明を省略する。

実施例２の変形例２によれば、ゲート配線１８ａ２（第３ゲート配線）は、ソースフィンガ１２ｃとゲート配線１８ａ１（第１ゲート配線）との間に設けられ、Ｘ方向の幅がソースフィンガ１２ａの幅内に収まり、ゲート配線１８ａ１と基板１０上において分離されている。ゲート配線１８ｂ２（第４ゲート配線）は、ソース配線１９ｃと非接触に交差し、ゲート配線１８ｂ１（第２ゲート配線）と基板１０上において分離され、ゲート配線１８ａ２とゲートフィンガ１４ｃとを接続する。これにより、ゲートフィンガ１４ａに伝送される高周波信号と、ゲートフィンガ１４ｂに伝送される高周波信号と、がゲート配線１８ａにおいて分離される。よって、発振を抑制できる。実施例１およびその変形例並びに実施例２においてもゲート配線１８ａおよび１８ｂを実施例２の変形例２のように分割してもよい。

［実施例２の変形例３］
図１２は、実施例２の変形例３に係る半導体装置の平面図である。図１２に示すように、実施例２の変形例３では、ゲートバスバー２２がゲートバスバー２２ａと２２ｂとに分割されている。ゲートバスバー２２ａと２２ｂとは抵抗２５を介し接続されている。抵抗２５は、例えば半導体層１０ｂを用いた半導体抵抗、ニッケルクロム合金、タンタルまたはタングステン等の抵抗率の高い金属を用いた金属抵抗、金、アルミニウムのように、オーミック金属層４０、ゲート金属層４５または低抵抗層５０を用い、細い配線を用いた金属抵抗、である。その他の構成は実施例２の変形例２と同じであり説明を省略する。

［実施例２の変形例４］
図１３は、実施例２の変形例４に係る半導体装置の平面図である。図１３に示すように、実施例２の変形例４では、ゲート配線１８ａ１と１８ａ２とは抵抗２５を介し接続されている。ゲートバスバー２２ａと２２ｂとは実施例２の変形例３より離れている。その他の構成は実施例２の変形例２と同じであり説明を省略する。

実施例２の変形例３および４のように、ゲート配線１８ａ１に接続するゲートバスバー２２ａ（第１ゲートバスバー）と、ゲート配線１８ａ２に接続するゲートバスバー２２ｂ（第２ゲートバスバー）と、は基板１０上において分離されている。ゲート配線１８ａ１およびゲートバスバー２２ａと、ゲート配線１８ａ２およびゲートバスバー２２ｂと、を電気的に接続する抵抗２５が設けられている。これにより、ゲートフィンガ１４ａに伝送される高周波信号と、ゲートフィンガ１４ｂに伝送される高周波信号と、がゲート配線１８ａおよびゲートバスバー２２において分離される。よって、実施例２の変形例２より発振を抑制できる。抵抗２５を設けることで、ＦＥＴ内のループを伝送する信号が減衰し、発振をより抑制できる。実施例１およびその変形例並びに実施例２においてもゲートバスバー２２を実施例２の変形例３および４のように分割し、抵抗２５を設けてもよい。

［実施例３］
実施例３は、実施例１、２およびそれらの変形例の製造方法の例である。図１４Ａから図１５Ｃは、実施例３に係る半導体装置の製造方法を示す断面図である。図１６から図１８は、実施例３に係る半導体装置の製造方法を示す平面図である。図１４Ａに示すように、半導体層１０ｂにイオン注入することで、半導体層１０ｂに不活性領域１１ａを形成する。不活性領域１１ａが形成されない領域は活性領域１１である。

図１６に示すように、ＦＥＴ領域３０ａには活性領域１１ｂが形成され、ＦＥＴ領域３０ｂには活性領域１１ｃ１および１１ｃ２が形成される。ＦＥＴ３０ａ内にはＸ方向に延伸する帯状の活性領域１１ｂが１つ形成される。ＦＥＴ領域３０ｂ内にはＸ方向に配列する複数の活性領域１１ｃ１および１１ｃ２が形成される。活性領域１１ｂと１１ｃ１および１１ｃ２との間は不活性領域１１ａであり、活性領域１１ｃ１と１１ｃ２との間は不活性領域１１ａである。

図１４Ｂおよび図１６に示すように、活性領域１１ｂおよび１１ｃ上にオーミック金属層４０を形成する。オーミック金属層４０の形成には、例えば真空蒸着法およびリフトオフ法を用いる。活性領域１１ｂ上にはソースオーミック層４２ａ、ドレインオーミック層４６ａ１および４６ｂ１が形成される。活性領域１１ｃ１上にはソースオーミック層４２ｂおよびドレインオーミック層４６ａ２が形成される。活性領域１１ｃ２上にはソースオーミック層４２ｃおよびドレインオーミック層４６ｂ２が形成される。その後熱処理する。これにより、ソースオーミック層４２ａ、ドレインオーミック層４６ａ１および４６ｂ１は活性領域１１ｂにオーミックコンタクトする。ソースオーミック層４２ｂおよびドレインオーミック層４６ａ２は活性領域１１ｃ１にオーミックコンタクトする。ソースオーミック層４２ｃおよびドレインオーミック層４６ｂ２は活性領域１１ｃ２にオーミックコンタクトする。

図１４Ｃおよび図１７に示すように、基板１０上にゲート金属層４５を形成する。ゲート金属層４５の形成には、例えば真空蒸着法およびリフトオフ法を用いる。活性領域１１ｂ上において、ソースオーミック層４２ａとドレインオーミック層４６ａ１との間にゲートフィンガ１４ａが形成され、ソースオーミック層４２ａとドレインオーミック層４６ｂ１との間にゲートフィンガ１４ｃが形成される。活性領域１１ｃ１上において、ソースオーミック層４２ｂとドレインオーミック層４６ａ２との間にゲートフィンガ１４ｂが形成される。活性領域１１ｃ２上において、ソースオーミック層４２ｃとドレインオーミック層４６ｂ２との間にゲートフィンガ１４ｄが形成される。活性領域１１ｂと１１ｃ１および１１ｃ２との間の不活性領域１１ａ上にゲート配線１８ｂが形成される。活性領域１１ｃ１と１１ｃ２との間の不活性領域１１ａ上にゲート金属層４８ａが形成される。ＦＥＴ領域３０ｂの－Ｙ側にゲートフィンガ１４ｂ、１４ｄおよびゲート金属層４８ａと接続されたゲート金属層４９が形成される。

図１５Ａに示すように、基板１０上に、オーミック金属層４０およびゲート金属層４５を覆うように絶縁膜２６ａを形成する。絶縁膜２６ａは例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用い形成する。

図１５Ｂに示すように、絶縁膜２６ａの所望の領域にエッチング法を用い開口を形成する。開口内および絶縁膜２６ａ上に低抵抗層５０を形成する。低抵抗層５０の形成には、例えばめっき法を用いる。

図１５Ｂおよび図１８に示すように、オーミック金属層４０およびゲート金属層４５上に低抵抗層５０を形成する。低抵抗層５０のシート抵抗は、オーミック金属層４０およびゲート金属層４５のシート抵抗より低い。ソースオーミック層４２ａとソースオーミック層４２ａ上に形成されたソース低抵抗層５２ａとでソースフィンガ１２ａが形成される。ドレインオーミック層４６ａ１とドレインオーミック層４６ａ１に形成されたドレイン低抵抗層５６ａとでドレインフィンガ１６ａ１が形成される。ドレインオーミック層４６ｂ１とドレインオーミック層４６ｂ１に形成されたドレイン低抵抗層５６ｂとでドレインフィンガ１６ｂ１が形成される。

ソースオーミック層４２ｂとソースオーミック層４２ｂ上に形成されたソース低抵抗層５２ｂとでソースフィンガ１２ｂが形成される。ソースオーミック層４２ｃとソースオーミック層４２ｃ上に形成されたソース低抵抗層５２ｃとでソースフィンガ１２ｃが形成される。ドレインオーミック層４６ａ２とドレインオーミック層４６ａ２に形成されたドレイン低抵抗層５６ａとでドレインフィンガ１６ａ２が形成される。ドレインオーミック層４６ｂ２とドレインオーミック層４６ｂ２に形成されたドレイン低抵抗層５６ｂとでドレインフィンガ１６ｂ２が形成される。

不活性領域１１ａ上に形成されたドレイン低抵抗層５６ａおよび５６ｂによりドレイン配線１９ｄおよび１９ｅがそれぞれ形成される。ドレインフィンガ１６ａ１、ドレイン配線１９ｄおよびドレインフィンガ１６ａ２は実施例１のドレインフィンガ１６ａを形成する。ドレインフィンガ１６ｂ１、ドレイン配線１９ｅおよびドレインフィンガ１６ｂ２は実施例１のドレインフィンガ１６ｂを形成する。ＦＥＴ領域３０ａの＋Ｙ側にドレイン低抵抗層５６ａおよび５６ｂと接続されたドレインバスバー２４が形成される。

ゲート金属層４８ａとゲート金属層４８ａ上に形成された低抵抗層５８ａとはゲート配線１８ａを形成する。ゲート金属層４９上に低抵抗層５８ａと接続された低抵抗層５９が形成される。ゲート金属層４９と低抵抗層５９とはゲートバスバー２２を形成する。

図１５Ｃに示すように、絶縁膜２６ａ上に低抵抗層５０を覆うように絶縁膜２６ｂを形成する。絶縁膜２６ｂの形成には例えばＣＶＤ法を用いる。絶縁膜２６ａと２６ｂは絶縁膜２６を形成する。その後、基板１０にビア２０を形成し、ビア２０内および基板１０の下面に金属層２８を形成する。これにより、実施例１に係る半導体装置が製造される。

実施例３では、ゲート配線１８ａがゲート金属層４５と低抵抗層５０とにより形成されるため、ゲート配線１８ａを低抵抗化できる。ソースフィンガ１２ａ～１２ｃ、ドレインフィンガ１６ａ１、１６ａ２、１６ｂ１および１６ｂ２が、オーミック金属層４０と低抵抗層５０とで形成できるため、ソースフィンガ１２ａ～１２ｃ、ドレインフィンガ１６ａ１、１６ａ２、１６ｂ１および１６ｂ２を低抵抗化できる。ソース配線１９ｂおよび１９ｃが低抵抗層５０により形成され、ゲート配線１８ｂがゲート金属層４５により形成される。このため、ソース配線１９ｂおよび１９ｃはゲート金属層４５と絶縁膜２６ａを介し非接触に交差できる。ゲート配線１８ａおよび１８ｂが不活性領域１１ａ上に形成されるためゲート寄生容量を抑制できる。

実施例３およびその変形例によれば、図１４Ａおよび図１６のように、基板１０内に、半導体層１０ｂが活性化され互に分離された活性領域１１ｂ（第１活性領域）並びに活性領域１１ｃ１（第２活性領域）と、活性領域１１ｂと１１ｃ１との間に設けられ半導体層１０ｂが不活性化された不活性領域１１ａと、を形成する。

図１６のように、活性領域１１ｂ上に、ソースオーミック層４２ａ（第１ソースオーミック層）と、ドレインオーミック層４６ａ１（第１ドレインオーミック層）と、を形成する。活性領域１１ｃ１上に、ソースオーミック層４２ｂ（第２ソースオーミック層）と、ドレインオーミック層４６ａ２（第２ドレインオーミック層）と、を形成する。

図１７のように、活性領域１１ｂ上に、ゲートフィンガ１４ａ（第１ゲートフィンガ）を形成する。活性領域１１ｃ１上に、ゲートフィンガ１４ｂ（第２ゲートフィンガ）を形成する。不活性領域１１ａ上に、ゲート配線１８ａ（第１ゲート配線）の一部の層であるゲート金属層４８ａを形成する。不活性領域１１ａ上に、ゲート配線１８ｂ（第２ゲート配線）を形成する。

図１８のように、ソースオーミック層４２ａ上に接触するソース低抵抗層５２ａ（第１ソース低抵抗層）と、ソースオーミック層４２ｂ上に接触するソース低抵抗層５２ｂ（第２ソース低抵抗層）と、を形成し、不活性領域１１ａ上に、ソース低抵抗層５２ａと５２ｂとを接続し、ゲート配線１８ｂ上を非接触に交差するソース配線１９ｂを、ソース低抵抗層５２ａおよび５２ｂと同時に形成する。これにより、ソース配線１９ｂは、ソース低抵抗層５２ａおよび５２ｂと連続して同じ材料から形成される。

ソース配線１９ｂをソース低抵抗層５２ａおよび５２ｂと連続して同じ材料から形成する。ソース低抵抗層５２ａおよび５２ｂのシート抵抗はソースオーミック層４２ａおよび４２ｂのシート抵抗より低い。これにより、ソースフィンガ１２ａと１２ｂとの間の抵抗を低くでき、かつゲート配線１８ｂとソース配線１９ｂとを非接触に交差できる。

また、ドレインフィンガ１６ａは、ドレインオーミック層４６ａ１（第１ドレインオーミック層）と、ドレインオーミック層４６ａ２（第２ドレインオーミック層）と、ドレイン低抵抗層５６ａと、を備える。ドレイン低抵抗層５６ａは、ドレインオーミック層４６ａ１および４６ａ２上に接触し、ドレインオーミック層４６ａ１および４６ａ２よりシート抵抗より低い。これにより、ドレインフィンガ１６ａの抵抗を低くできる。

低抵抗層５０のシート抵抗はオーミック金属層４０のシート抵抗の１／２以下が好ましく、１／５以下がより好ましく、１／１０以下がさらに好ましい。低抵抗層５０のシート抵抗をオーミック金属層４０のシート抵抗より小さくする方法として、低抵抗層５０の主な金属層（例えば金）の抵抗率をオーミック金属層４０の主な金属層（例えばアルミニウム）の抵抗率より低くする方法がある。また、低抵抗層５０をオーミック金属層４０より厚くする方法がある。

ゲート配線１８ｂはゲートフィンガ１４ａおよび１４ｂと同時に形成される。すなわち、ゲート配線１８ｂの材料および厚さはゲートフィンガ１４ａおよび１４ｂの材料および厚さと同じである。これにより、製造工程を簡略化できる。

ゲート配線１８ａの少なくとも一部の層（ゲート金属層４８ａ）はゲート配線１８ｂと同時に形成される。すなわち、ゲート金属層４８ａの材料および厚さはゲート配線１８ｂの材料および厚さと同じである。これにより、製造工程を簡略化できる。

［実施例３の変形例１］
図１９および図２０は、実施例３の変形例１に係る半導体装置の平面図である。図１９に示すように、ゲート金属層４５を形成するときに、ゲート金属層４８ａが形成されない。

図２０に示すように、ゲート配線１８ａは低抵抗層５０により形成され、ゲート金属層４５を有さない。その他の工程は実施例３と同じであり説明を省略する。

ゲート配線１８ａは低抵抗層５８ａを有するため、十分に低抵抗化できる。このため、ゲート配線１８ａはゲート金属層４８ａを有さなくてもよい。

［実施例３の変形例２］
図２１および図２２は、実施例３の変形例２に係る半導体装置の平面図である。図２１に示すように、ゲート金属層４５を形成するときに、ゲート配線１８ｂおよびゲート金属層４８ａが形成されない。

図２２に示すように、不活性領域１１ａ上にゲート金属層５５を形成する。ゲート金属層５５の形成には、例えば真空蒸着法およびリフトオフ法を用いる。ゲート金属層５５により、ゲート配線１８ｂおよびゲート金属層４８ａが形成される。ゲート金属層５５は、ゲート金属層４５より抵抗率の低い材料を用いる。例えばゲート金属層４５に金を用いる場合、ゲート金属層４５には銀または銅を用いる。また、ゲート金属層５５をゲート金属層４５より厚くする。これにより、ゲート金属層５５のシート抵抗をゲート金属層４５のシート抵抗より低くできる。よって、実施例３の変形例２では、ゲート配線１８ａおよび１８ｂを低抵抗化できる。その他の工程は実施例３と同じであり説明を省略する。

［実施例３の変形例３］
図２３は、実施例３の変形例３に係る半導体装置の平面図である。図２３に示すように、ゲート金属層５５はゲート配線１８ｂを有し、ゲート金属層４８ａを備えなくてもよい。その他の工程は実施例３の変形例２と同じであり説明を省略する。実施例３の変形例３のように、ゲート配線１８ｂは、ソース配線１９ｂおよび１９ｃと交差するため、低抵抗層５０を設けることができない。このため、ゲート配線１８ｂはゲート金属層５５により形成する。ゲート配線１８ａは低抵抗層５０を有するため、十分に低抵抗化できる。このため、ゲート配線１８ａはゲート金属層４８ａを有さなくてもよい。

実施例３の変形例２および３によれば、ゲート配線１８ｂのシート抵抗はゲートフィンガ１４ａおよび１４ｂのシート抵抗より低い。これにより、ゲート配線１８ｂの抵抗を低くできる。ゲート配線１８ｂのシート抵抗はゲートフィンガ１４ａおよび１４ｂのシート抵抗の１／２以下が好ましく、１／５以下がより好ましい。ゲート配線１８ｂのシート抵抗をゲートフィンガ１４ａおよび１４ｂのシート抵抗より小さくする方法として、ゲート配線１８ｂの主な金属層（例えば銀または銅）の抵抗率をゲートフィンガ１４ａおよび１４ｂの主な金属層（例えば金）の抵抗率より低くする方法がある。また、ゲート配線１８ｂをゲートフィンガ１４ａおよび１４ｂより厚くする方法がある。

実施例１～３およびその変形例では、Ｘ方向に４つの単位ＦＥＴが配列する例を説明したが、Ｘ方向における単位ＦＥＴの個数は１個でもよいし、２個、３個または５個以上でもよい。Ｘ方向に配列された４つの単位ＦＥＴを１グループとし、Ｘ方向に複数のグループは配列されていてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１０、１０ａ 基板
１０ｂ 半導体層
１１、１１ｃ２ 活性領域
１１ａ 不活性領域
１１ｂ 活性領域（第１活性領域）
１１ｃ１ 活性領域（第２活性領域）
１２ａ～１２ｃ ソースフィンガ（第１～第３ソースフィンガ）
１４ａ～１４ｄ ゲートフィンガ（第１～第４ゲートフィンガ）
１６ａ、１６ｂ ドレインフィンガ（第１、第２ドレインフィンガ）
１６ａ１、１６ａ２、１６ｂ１、１６ｂ２ ドレインフィンガ
１８ａ、１８ａ１ ゲート配線（第１ゲート配線）
１８ａ２ ゲート配線（第３ゲート配線）
１８ｂ、１８ｂ１ ゲート配線（第２ゲート配線）
１８ｂ２ ゲート配線（第４ゲート配線）
１８ｃ、１８ｃ１、１８ｃ２ ゲート配線
１９ｂ ソース配線（第１ソース配線）
１９ｃ ソース配線（第２ソース配線）
１９ｄ、１９ｅ ドレイン配線
２０ ビア
２２、２２ａ、２２ｂ ゲートバスバー
２４ ドレインバスバー
２５ 抵抗
２６、２６ａ、２６ｂ 絶縁膜
２８ 金属層
３０ａ～３０ｂ ＦＥＴ領域
３２ａ～３２ｆ 単位ＦＥＴ
４０ オーミック金属層
４２ａ ソースオーミック層（第１ソースオーミック層）
４２ｂ ソースオーミック層（第２ソースオーミック層）
４２ｃ ソースオーミック層
４５、５５ ゲート金属層
４６ａ１ ドレインオーミック層（第１ドレインオーミック層）
４６ａ２ ドレインオーミック層（第２ドレインオーミック層）
４６ｂ１、４６ｂ２ ドレインオーミック層
４８ａ、４９ ゲート金属層
５０、５８ａ、５９ 低抵抗層
５２ａ ソース低抵抗層（第１ソース低抵抗層）
５２ｂ ソース低抵抗層（第２ソース低抵抗層）
５２ｃ ソース低抵抗層
５６ａ、５６ｂ ドレイン低抵抗層

ソースフィンガ１２ｂと１２ｃとの間にはＹ方向に延伸しＸ方向の幅Ｗ８ａを有するゲート配線１８ａが設けられている。ゲートフィンガ１４ａおよび１４ｃと１４ｂおよび１４ｄとの間にゲート配線１８ｂが設けられている。ゲート配線１８ｂはＹ方向の幅Ｗ８ｂを有しＸ方向に延伸し、ゲートフィンガ１４ａおよび１４ｃの－Ｙ方向の端部とゲート配線１８ａの＋Ｙ方向の端部とをそれぞれ接続する。ゲート配線１８ｂとソース配線１９ｂおよび１９ｃとは絶縁膜２６を介し交差し、互いに電気的に接続されていない。ゲートフィンガ１４ｂ、１４ｄおよびゲート配線１８ａの－Ｙ方向の端部はゲートバスバー２２に接続されている。ドレインフィンガ１６ａおよび１６ｂの＋Ｙ方向の端部はドレインバスバー２４に接続されている。ソースフィンガ１２ａは基板１０を貫通するビア２０を介し、基板１０下に設けられた金属層２８に接続されている。ソースフィンガ１２ａ～１２ｃ、ゲートフィンガ１４ａ～１４ｄ、ドレインフィンガ１６ａ、１６ｂ、ゲート配線１８ａおよび１８ｂを覆うように絶縁膜２６が設けられている。

ソースフィンガ１２ａのＸ方向における幅Ｗ２ａを広く設計することがある。例えば、ソースフィンガ１２ａにビア２０によりソース電位を供給することにより、ソースインダクタンスを小さくできる。しかし、ソースフィンガ１２ａの幅Ｗ２ａが広くなる。一方、ソースフィンガ１２ｂおよび１２ｃがＹ方向にソース電位を供給するための幅Ｗ２ｂは幅Ｗ２ａほど広くなくてもよい。そこで、ゲート配線１８ａは、ゲートフィンガ１４ｂとでソースフィンガ１２ｂを挟むように設ける。これにより、平面視においてゲート配線１８ａとソースフィンガ１２ｂとが平面視において重ならない。このため、ゲート・ソース容量を抑制できる。また、ソースフィンガ１２ｂのＹ方向における幅Ｗ２ｂおよびゲート配線１８ａの幅Ｗ８ａは各々幅Ｗ２ａより小さく、Ｙ方向からみたとき、ゲート配線１８ａの幅Ｗ８ａがソースフィンガ１２ａの幅Ｗ２ａ内に収まるようにゲート配線１８ａを設ける。すなわち、Ｙ方向から見ると、ゲート配線１８ａ、ソースフィンガ１２ｂおよび１２ｃは、ソースフィンガ１２ａに重なり、ソースフィンガ１２ａ以外の領域には重ならない。これにより、ゲート配線１８ａを設けても、半導体装置のＸ方向の幅を抑制できる。よって、半導体装置を小型化できる。

ゲートフィンガ１４ｃ（第３ゲートフィンガ）は、ゲートフィンガ１４ａとでソースフィンガ１２ａを挟む。ソースフィンガ１２ｃ（第３ソースフィンガ）は、幅Ｗ２ａより小さい幅Ｗ２ｂを有し、Ｘ方向の幅がソースフィンガ１２ａの幅内に収まり、Ｙ方向に延伸し、ゲート配線１８ａに隣接して、ソースフィンガ１２ｂとでゲート配線１８ａを挟む。ソース配線１９ｃ（第２ソース配線）は、ソースフィンガ１２ａと１２ｃとを接続する。ゲートフィンガ１４ｄ（第４ゲートフィンガ）は、ゲート配線１８ａとでソースフィンガ１２ｃを挟みＹ方向に延伸する。ドレインフィンガ１６ｂ（第２ドレインフィンガ）は、ソースフィンガ１２ａおよび１２ｃとで、ゲートフィンガ１４ｃおよび１４ｄを挟む。ゲート配線１８ｂは、ゲートフィンガ１４ｃと１４ｄとの間において、ソース配線１９ｃと非接触に交差し、ゲート配線１８ａとゲートフィンガ１４ｃとを接続する。このとき、ソースフィンガ１２ａとソースフィンガ１２ｃとを接続するソース配線１９ｃがゲート配線１８ｂを乗りあげた状態で非接触に交差している。これは、ソース配線１９ｃとゲート配線１８ｂは絶縁膜２６を介して交差しているためである。これにより、ソースフィンガ１２ａ、ゲートフィンガ１４ｃおよびドレインフィンガ１６ｂにより単位ＦＥＴ３２ｃが形成され、ソースフィンガ１２ｃ、ゲートフィンガ１４ｄおよびドレインフィンガ１６ｂにより単位ＦＥＴ３２ｄが形成される。

［実施例２の変形例４］
図１３は、実施例２の変形例４に係る半導体装置の平面図である。図１３に示すように、実施例２の変形例４では、ゲート配線１８ａ１と１８ａ２とは抵抗２５を介し接続されている。ゲートバスバー２２ａと２２ｂとは実施例２の変形例３より離れている。その他の構成は実施例２の変形例３と同じであり説明を省略する。

図２２に示すように、不活性領域１１ａ上にゲート金属層５５を形成する。ゲート金属層５５の形成には、例えば真空蒸着法およびリフトオフ法を用いる。ゲート金属層５５により、ゲート配線１８ｂおよびゲート金属層４８ａが形成される。ゲート金属層５５は、ゲート金属層４５より抵抗率の低い材料を用いる。例えばゲート金属層４５に金を用いる場合、ゲート金属層５５には銀または銅を用いる。また、ゲート金属層５５をゲート金属層４５より厚くする。これにより、ゲート金属層５５のシート抵抗をゲート金属層４５のシート抵抗より低くできる。よって、実施例３の変形例２では、ゲート配線１８ａおよび１８ｂを低抵抗化できる。その他の工程は実施例３と同じであり説明を省略する。

Claims (14)

1. 基板と、
   前記基板上に設けられた第１ソースフィンガと、
   前記第１ソースフィンガの幅方向に隣接して前記基板上に設けられ、前記第１ソースフィンガの延伸方向に延伸する第１ゲートフィンガと、
   前記基板上に設けられ、前記第１ソースフィンガの幅より小さい幅を有し、前記幅方向の幅が前記第１ソースフィンガの幅内に収まり、前記延伸方向に延伸する第２ソースフィンガと、
   前記第２ソースフィンガの前記幅方向に隣接して前記基板上に設けられ、前記延伸方向に延伸する第２ゲートフィンガと、
   前記基板上に設けられ、前記第１ソースフィンガと前記第２ソースフィンガとを接続する第１ソース配線と、
   前記基板上に設けられ、前記第２ゲートフィンガとで前記第２ソースフィンガを挟み、前記幅方向の幅が前記第１ソースフィンガの幅内に収まる第１ゲート配線と、
   前記基板上に設けられ、前記第１ソース配線と非接触に交差し、前記第１ゲート配線と前記第１ゲートフィンガとを接続する第２ゲート配線と、
   前記基板上に設けられ、前記第１ソースフィンガおよび前記第２ソースフィンガとで、前記第１ゲートフィンガおよび前記第２ゲートフィンガを挟む第１ドレインフィンガと、
   を備える半導体装置。
2. 前記基板を貫通し、前記第１ソースフィンガと前記基板下に設けられた金属層とを接続するビアを備える請求項１に記載の半導体装置。
3. 前記基板上に設けられ、前記第１ゲートフィンガとで前記第１ソースフィンガを挟む第３ゲートフィンガと、
   前記基板上に設けられ、前記第１ソースフィンガの幅より小さい幅を有し、前記幅方向の幅が前記第１ソースフィンガの幅内に収まり、前記延伸方向に延伸し、前記第１ゲート配線の前記幅方向に隣接して、前記第２ソースフィンガとで前記第１ゲート配線を挟む第３ソースフィンガと、
   前記基板上に設けられ、前記第１ゲート配線とで前記第３ソースフィンガを挟み前記延伸方向に延伸する第４ゲートフィンガと、
   前記基板上に設けられ、前記第１ソースフィンガおよび前記第３ソースフィンガとで、前記第３ゲートフィンガおよび前記第４ゲートフィンガを挟む第２ドレインフィンガと、
   前記基板上に設けられ、前記第１ソースフィンガと前記第３ソースフィンガとを接続する第２ソース配線と、
   を備え、
   前記第２ゲート配線は、前記第２ソース配線と非接触に交差し、前記第１ゲート配線と前記第３ゲートフィンガとを接続する請求項１または請求項２に記載の半導体装置。
4. 前記第２ソースフィンガに対し前記第１ソースフィンガの反対の前記基板上に設けられ、前記第１ゲート配線に接続するゲートバスバーを備える請求項１から請求項３のいずれか一項に記載の半導体装置。
5. 前記第２ゲートフィンガの第１端は前記ゲートバスバーに接続され、第２端は前記第２ゲート配線から離れる請求項４に記載の半導体装置。
6. 前記第２ゲートフィンガの第１端は前記ゲートバスバーから離れ、第２端は前記第２ゲート配線に接続される請求項４に記載の半導体装置。
7. 前記第２ゲートフィンガの第１端は前記ゲートバスバーに接続され、第２端は前記第２ゲート配線に接続される請求項４に記載の半導体装置。
8. 前記基板上に設けられ、前記第１ゲートフィンガとで前記第１ソースフィンガを挟む第３ゲートフィンガと、
   前記基板上に設けられ、前記第１ソースフィンガの幅より小さい幅を有し、前記幅方向の幅が前記第１ソースフィンガの幅内に収まり、前記延伸方向に延伸し、前記第２ソースフィンガとで前記第１ゲート配線を挟む第３ソースフィンガと、
   前記基板上に設けられ、前記第１ゲート配線とで前記第３ソースフィンガを挟み前記延伸方向に延伸する第４ゲートフィンガと、
   前記基板上に設けられ、前記第１ソースフィンガおよび前記第３ソースフィンガとで、前記第３ゲートフィンガおよび前記第４ゲートフィンガを挟む第２ドレインフィンガと、
   前記基板上に設けられ、前記第１ソースフィンガと前記第３ソースフィンガとを接続する第２ソース配線と、
   前記基板上に設けられ、前記第３ソースフィンガと前記第１ゲート配線との間に設けられ、前記幅方向の幅が前記第１ソースフィンガの幅内に収まり、前記第１ゲート配線と前記基板上において分離された第３ゲート配線と、
   前記基板上に設けられ、前記第２ソース配線と非接触に交差し、前記第２ゲート配線と前記基板上において分離され、前記第３ゲート配線と前記第３ゲートフィンガとを接続する第４ゲート配線と、
   を備える請求項１または請求項２に記載の半導体装置。
9. 前記第２ソースフィンガに対し前記第１ソースフィンガの反対の前記基板上に設けられ、前記第１ゲート配線に接続する第１ゲートバスバーと、
   前記第３ソースフィンガに対し前記第１ソースフィンガの反対の前記基板上に設けられ、前記第３ゲート配線に接続し、前記第１ゲートバスバーと前記基板上において分離された第２ゲートバスバーと、
   前記第１ゲート配線および前記第１ゲートバスバーと、前記第３ゲート配線および前記第２ゲートバスバーと、を電気的に接続する抵抗と、
   を備える請求項８に記載の半導体装置。
10. 前記基板は、前記基板内の半導体層が活性化され互に分離された第１活性領域および第２活性領域と、前記第１活性領域と前記第２活性領域との間に設けられ前記半導体層が不活性化された不活性領域と、を備え、
    前記第１ソースフィンガは、前記第１活性領域にオーミックコンタクトする第１ソースオーミック層と、前記第１ソースオーミック層上に接触して設けられ、前記第１ソースオーミック層よりシート抵抗の低い第１ソース低抵抗層と、を備え、
    前記第２ソースフィンガは、前記第２活性領域にオーミックコンタクトする第２ソースオーミック層と、前記第２ソースオーミック層上に接触して設けられ、前記第１ソースオーミック層よりシート抵抗の低い第２ソース低抵抗層と、を備え、
    前記第２ゲート配線は、前記不活性領域上に設けられ、
    前記第１ソース配線は、前記第１ソース低抵抗層および前記第２ソース低抵抗層と連続して同じ材料から形成される請求項１から請求項９のいずれか一項に記載の半導体装置。
11. 前記第１ドレインフィンガは、前記第１活性領域にオーミックコンタクトする第１ドレインオーミック層と、前記第２活性領域にオーミックコンタクトする第２ドレインオーミック層と、前記第１ドレインオーミック層および前記第２ドレインオーミック層上に接触し、前記第１ドレインオーミック層および前記第２ドレインオーミック層よりシート抵抗の低いドレイン低抵抗層と、を備える請求項１０に記載の半導体装置。
12. 前記第２ゲート配線の材料は前記第１ゲートフィンガおよび前記第２ゲートフィンガの材料と同じである請求項１から請求項１１のいずれか一項に記載の半導体装置。
13. 前記第２ゲート配線のシート抵抗は前記第１ゲートフィンガおよび前記第２ゲートフィンガのシート抵抗より低い請求項１から請求項１１のいずれか一項に記載の半導体装置。
14. 基板内に、半導体層が活性化され互に分離された第１活性領域および第２活性領域と、前記第１活性領域と前記第２活性領域との間に設けられ前記半導体層が不活性化された不活性領域と、を形成する工程と、
    前記第１活性領域上に、第１ソースオーミック層と、前記第１ソースオーミック層の延伸方向に延伸する第１ドレインオーミック層と、を形成し、前記第２活性領域上に、前記第１ソースオーミック層の幅より小さい幅を有し、前記第１ソースオーミック層の幅方向の幅が前記第１ソースオーミック層の幅内に収まり、前記延伸方向に延伸する第２ソースオーミック層と、前記延伸方向に延伸する第２ドレインオーミック層と、を形成する工程と、
    前記第１活性領域上に、前記第１ソースオーミック層と前記第１ドレインオーミック層とに挟まれ、前記延伸方向に延伸する第１ゲートフィンガを形成し、前記第２活性領域上に、前記第２ソースオーミック層と前記第２ドレインオーミック層とに挟まれ、前記延伸方向に延伸する第２ゲートフィンガを形成する工程と、
    前記基板上に、前記第２ゲートフィンガとで前記第２ソースオーミック層を挟み、前記幅方向の幅が前記第１ソースオーミック層の幅内に収まる第１ゲート配線を形成する工程と、
    前記不活性領域上に前記第１ゲートフィンガと前記第１ゲート配線とを接続する第２ゲート配線を形成する工程と、
    前記第１ソースオーミック層上に接触する第１ソース低抵抗層と、前記第２ソースオーミック層上に接触する第２ソース低抵抗層と、を形成し、前記不活性領域上に、前記第１ソース低抵抗層と前記第２ソース低抵抗層とを接続し、前記第１ゲート配線層上を非接触に交差するソース配線を、前記第１ソース低抵抗層および前記第２ソース低抵抗層と同時に形成する工程と、
    を含む半導体装置の製造方法。
    

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