JP2022129882A - 半導体装置およびモータ制御装置 - Google Patents

Abstract

【課題】ＩＩＲフィルタからの出力データが得られるまでの時間を短縮することが可能な半導体装置およびモータ制御装置を提供する。【解決手段】制御回路ＣＴＬは、外部からの命令ＣＭＤを受け、演算器ＣＡＬに、外部からの入力データＤｉｎとメモリＭＥＭで保持される算出データＤとを用いてＭ（Ｍは２以上の整数）回の演算を行わせることで、演算器およびメモリをＩＩＲフィルタとして機能させる。ＩＩＲフィルタは、Ｍ回中のＫ（Ｋ＜Ｍ）回の演算で出力データＤｏｕｔを確定させることが可能なフィルタである。制御回路ＣＴＬは、外部からの命令ＣＭＤを受けたのち、演算器ＣＡＬに、Ｋ回の演算を先行して行わせることで出力データＤｏｕｔを確定させ、その時点で、出力データＤｏｕｔを外部へ出力させる。【選択図】図２

Description

本発明は、半導体装置およびモータ制御装置に関し、例えば、ＩＩＲ（Infinite Impulse Response）フィルタを含んだ半導体装置、および当該半導体装置を含んだモータ制御装置に関する。

特許文献１には、ＩＩＲフィルタ演算を高速に実行可能なマイクロプロセッサが示される。当該マイクロプロセッサは、複数のレジスタと、複数のレジスタからのデータを用いてＩＩＲフィルタ演算を実行し、１サンプル分の演算済みデータ及び次のフィルタ演算への引継ぎデータを出力するフィルタ演算回路とを有する。複数のレジスタは、過去の引継ぎデータを新たな引継ぎデータによって上書き更新し、被演算データを演算済みデータで上書き更新するように構成される。

特開２００９－３３３７１号公報

ＩＩＲフィルタの演算は、例えば、特許文献１に示されるように、マイクロプロセッサ内に搭載されたフィルタ演算回路に、ループ処理を行わせることで実現される。一方、ＩＩＲフィルタは、一般的に、縦続接続されることが多い。この場合、フィルタ演算回路は、通常、初段のＩＩＲフィルタの演算処理から開始し、当該演算処理が全て完了したのちに次段のＩＩＲフィルタの演算処理に移行するといったシリアル処理を行う。そして、フィルタ演算回路は、最終段のＩＩＲフィルタの演算処理を完了した時点で、複数段のＩＩＲフィルタとしての出力データを出力する。

しかし、このようなシリアル処理を用いると、複数段のＩＩＲフィルタに入力データを与えてから出力データが得られるまでに時間を要する。例えば、ＩＩＲフィルタを各種制御システムに適用した場合、制御システムは、通常、制御周期内で、当該複数段のＩＩＲフィルタの演算処理を行うと共に、その出力データを用いた更なる処理を行う必要がある。出力データが得られるまでの時間が長くなると、制御周期内で必要な処理を完了させることが困難となる恐れがあった。

後述する実施の形態は、このようなことに鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態による半導体装置は、乗算器および加算器を含む演算器と、算出データを保持するメモリと、演算器およびメモリを制御する制御回路と、を有する。制御回路は、外部からの命令を受け、演算器に、外部からの入力データとメモリで保持される算出データとを用いてＭ（Ｍは２以上の整数）回の演算を行わせることで、演算器およびメモリを、乗算ブロック、加算ブロックおよび遅延ブロックを含むＩＩＲフィルタとして機能させる。ここで、ＩＩＲフィルタは、Ｍ回中のＫ（Ｋ＜Ｍ）回の演算で出力データを確定させることが可能なフィルタである。制御回路は、外部からの命令を受けたのち、演算器に、Ｋ回の演算を先行して行わせることで出力データを確定させ、当該確定させた時点で、出力データを外部へ出力させる。

前記一実施の形態によれば、ＩＩＲフィルタからの出力データが得られるまでの時間を短縮することが可能になる。

本発明の実施の形態１による半導体装置の構成例を示す概略図である。 図１におけるハードウェアアクセラレータの構成例を示す概略図である。 図２のハードウェアアクセラレータによって実現されるＩＩＲフィルタの構成例を示すブロック図である。 図３ＡのＩＩＲフィルタの動作例を説明する図である。 図２のハードウェアアクセラレータによって実現される他のＩＩＲフィルタの構成例を示すブロック図である。 図４ＡのＩＩＲフィルタの動作例を説明する図である。 図３Ａとは異なるＩＩＲフィルタの構成例を示すブロック図である。 図４Ａとは異なるＩＩＲフィルタの構成例を示すブロック図である。 図２のハードウェアアクセラレータによって実現されるＩＩＲフィルタの実用上の構成例を示すブロック図である。 図２のハードウェアアクセラレータにおいて、制御回路の処理内容の一例を示すフロー図である。 図８のフローにおいて、演算器による詳細な演算手順の一例を示す図である。 図９とは異なる演算手順の一例を示す図である。 図８における実施の形態のフローを用いた場合と図１４における比較例のフローを用いた場合とで、制御システムの処理の流れを比べた概念図である。 本発明の実施の形態２による半導体装置を適用したモータ制御装置周りの構成例を示す概略図である。 各種処理システムにおける演算方式の一例を示す概念図である。 各種処理システムにおける演算方式の一例を示す概念図である。 本発明の比較例となる半導体装置において、ハードウェアアクセラレータ内の制御回路の処理内容の一例を示すフロー図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
《半導体装置の概略》
図１は、本発明の実施の形態１による半導体装置の構成例を示す概略図である。図１に示す半導体装置ＤＥＶは、代表的には、マイクロコントローラや、ＳｏＣ（System on a chip）等である。当該半導体装置ＤＥＶは、プロセッサＰＲＣと、ＲＡＭ（Random Access Memory）および不揮発性メモリＮＶＭといったメモリと、各種周辺回路ＰＥＲＩと、ハードウェアアクセラレータＨＷＡとを備える。これらの各部は、互いにバスＢＳで接続される。

プロセッサＰＲＣは、ＣＰＵ（Central Processing Unit）を備える。ＣＰＵは、メモリに保存されたプログラムを実行することで、所定の機能を実現する。ハードウェアアクセラレータＨＷＡは、ＣＰＵの処理を支援する回路である。ハードウェアアクセラレータＨＷＡは、ＣＰＵからの命令をバスＢＳを介して受け、当該ＣＰＵからの命令に応じて例えばＩＩＲフィルタの演算等を行う。

各種周辺回路ＰＥＲＩには、例えば、アナログディジタル変換器、ディジタルアナログ変換器、ＰＷＭ（Pulse Width Modulation）ユニット、外部通信インタフェース等を代表に、様々なものが含まれる。なお、実施の形態１の半導体装置は、マイクロコントローラ等の他に、例えば、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）等であってもよい。

図２は、図１におけるハードウェアアクセラレータの構成例を示す概略図である。図２に示すハードウェアアクセラレータＨＷＡは、インタフェースＩＦと、演算器ＣＡＬと、メモリＭＥＭと、制御回路ＣＴＬとを備える。インタフェースＩＦは、ＣＰＵからの入力データＤｉｎを演算器ＣＡＬへ出力し、演算器ＣＡＬからの出力データＤｏｕｔをＣＰＵへ出力する。

メモリＭＥＭは、例えば、複数のレジスタ等を備える。メモリＭＥＭは、複数のレジスタ等を用いて、ＩＩＲフィルタで用いられるパラメータデータａ，ｂや、ＩＩＲフィルタの演算過程で得られる算出データＤを保持する。これに伴い、メモリＭＥＭは、ＩＩＲフィルタに含まる遅延ブロック（ＤＢ）の機能も担う。

演算器ＣＡＬは、乗算器ＭＵＬおよび加算器ＡＤＤを含む。乗算器ＭＵＬは、ＩＩＲフィルタに含まる乗算ブロック（ＭＢ）の機能を担い、所定のデータにメモリＭＥＭからのパラメータデータａ，ｂを乗算する。加算器ＡＤＤは、ＩＩＲフィルタに含まる加算ブロック（ＡＢ）の機能を担い、所定の複数のデータを加算する。

制御回路ＣＴＬは、外部、すなわちＣＰＵからの命令ＣＭＤを受けて、インタフェースＩＦ、演算器ＣＡＬおよびメモリＭＥＭを制御する。概略的には、制御回路ＣＴＬは、ＣＰＵからの命令ＣＭＤを受け、演算器ＣＡＬに、ＣＰＵからの入力データＤｉｎとメモリＭＥＭで保持される算出データＤおよびパラメータデータａ，ｂとを用いてＭ（Ｍは２以上の整数）回の演算を行わせる。これにより、制御回路ＣＴＬは、演算器ＣＡＬおよびメモリＭＥＭを、乗算ブロック、加算ブロックおよび遅延ブロックを含むＩＩＲフィルタとして機能させる。また、制御回路ＣＴＬは、演算器ＣＡＬに、ＩＩＲフィルタの出力データＤｏｕｔを、インタフェースＩＦを介してＣＰＵへ出力させる。

《ハードウェアアクセラレータによるＩＩＲフィルタの実現方法》
図３Ａは、図２のハードウェアアクセラレータによって実現されるＩＩＲフィルタの構成例を示すブロック図であり、図３Ｂは、図３ＡのＩＩＲフィルタの動作例を説明する図である。図３Ａに示すＩＩＲフィルタは、２次のｂｉｑｕａｄ ＩＩＲフィルタであり、直接型（２）の転置構成である。当該ＩＩＲフィルタは、２個の遅延ブロックＤＢ１，ＤＢ２と、５個の乗算ブロックＭＢ１～ＭＢ５と、３個の加算ブロックＡＢ１～ＡＢ３とを有する。図３Ａにおいて、左半分の部分はフィードフォワード部となり、右半分の部分はフィードバック部となる。

乗算ブロックＭＢ１，ＭＢ２，ＭＢ３は、それぞれ、入力データＤｉｎにパラメータデータｂ０，ｂ１，ｂ２を乗算することで算出データＤ１，Ｄ２，Ｄ３を生成する。乗算ブロックＭＢ４，ＭＢ５は、それぞれ、出力データＤｏｕｔにパラメータデータａ１，ａ２を乗算することで算出データＤ４，Ｄ５を生成する。加算ブロックＡＢ３は、算出データＤ３と算出データＤ５とを加算することで算出データＤ７を生成する。遅延ブロックＤＢ２は、算出データＤ７を１サンプリング周期遅延させることで算出データ（言い換えれば遅延データ）Ｄ７’を生成する。

加算ブロックＡＢ２は、算出データＤ２と算出データＤ４と算出データ（遅延データ）Ｄ７’とを加算することで算出データＤ６を生成する。遅延ブロックＤＢ１は、算出データＤ６を１サンプリング周期遅延させることで算出データ（遅延データ）Ｄ６’を生成する。加算ブロックＡＢ１は、算出データＤ１と算出データ（遅延データ）Ｄ６’を加算することで出力データＤｏｕｔを生成する。

乗算ブロックＭＢ１～ＭＢ５は、図２の演算器ＣＡＬ内の乗算器ＭＵＬで実現される。この際のパラメータデータｂ０，ｂ１，ｂ２，ａ１，ａ２は、予めメモリＭＥＭに保持される。加算ブロックＡＢ１～ＡＢ３は、演算器ＣＡＬ内の加算器ＡＤＤで実現される。遅延ブロックＤＢ１，ＤＢ２は、メモリＭＥＭで実現される。すなわち、メモリＭＥＭは、算出データＤ６，Ｄ７を遅延データＤ６’，Ｄ７’として１サンプリング周期保持する。

図３ＡのＩＩＲフィルタにおいて、例えば、算出データＤ４を得るためには、その前提として出力データＤｏｕｔが必要となり、出力データＤｏｕｔを得るためには、その前提として算出データＤ１が必要となる。このように、各データには、依存関係がある。図３Ｂには、このようなデータの依存関係に基づく処理の順番が示される。図２の制御回路ＣＴＬは、このようなデータの依存関係を踏まえた上で、演算器ＣＡＬにＭ（この例ではＭ＝８）回の演算を行わせることで、演算器ＣＡＬおよびメモリＭＥＭ等を図３ＡのＩＩＲフィルタとして機能させる。

ここで、図３Ｂから分かるように、図３ＡのＩＩＲフィルタは、Ｋ＜Ｍとして、Ｍ（Ｍ＝８）回中のＫ（この例ではＫ＝２）回の演算で出力データＤｏｕｔを確定されることが可能な構成となっている。すなわち、制御回路ＣＴＬは、演算器ＣＡＬに、乗算ブロックＭＢ１の演算を実行させ、続いて、加算ブロックＡＢ１の演算を実行させればよい。加算ブロックＡＢ１の演算に際し、演算器ＣＡＬは、乗算ブロックＭＢ１に伴う算出データＤ１と、メモリＭＥＭが保持している算出データ（遅延データ）Ｄ６’とを加算すればよい。

実施の形態１のハードウェアアクセラレータＨＷＡでは、制御回路ＣＴＬは、ＣＰＵからの命令ＣＭＤを受けたのち、演算器ＣＡＬに、当該Ｋ（Ｋ＝２）回の演算を先行して行わせることで出力データＤｏｕｔを確定させる。そして、当該確定させた時点で、制御回路ＣＴＬは、演算器ＣＡＬに、出力データＤｏｕｔをＣＰＵへ出力させる。

例えば、比較例となるハードウェアアクセラレータは、図３Ｂに示したＭ（Ｍ＝８）回の演算を全て完了した時点で出力データＤｏｕｔをＣＰＵへ出力する。一方、実施の形態１のハードウェアアクセラレータＨＷＡは、Ｍ回中のＫ（Ｋ＝２）回の演算を完了した時点で出力データＤｏｕｔをＣＰＵへ出力することができる。その結果、出力データＤｏｕｔが得られるまでの時間を短縮することが可能になる。

なお、図３Ｂに示したＭ（Ｍ＝８）回の演算は、出力データ演算と、遅延データ演算とに区別される。出力データ演算は、出力データＤｏｕｔを確定させるために必要な演算であり、図３Ｂの例では、算出データＤ１の演算と出力データＤｏｕｔの演算とに該当する。一方、遅延データ演算は、遅延ブロックＤＢ１，ＤＢ２を担うメモリＭＥＭに保持させるデータ、すなわち、遅延データＤ６’，Ｄ７’に対応する算出データＤ６，Ｄ７を確定させるために必要な演算である。

遅延データ演算は、図３Ｂの例では、少なくとも、出力データ演算を除く残り６回の演算に該当する。ただし、遅延データに対応する算出データＤ６，Ｄ７を確定させるためには、出力データＤｏｕｔも必要となる。このため、出力データＤｏｕｔが不明な前提では、遅延データ演算は、計８回の演算に該当する。実施の形態１のハードウェアアクセラレータＨＷＡでは、制御回路ＣＴＬは、演算器ＣＡＬに、出力データ演算を先行して行わせ、その後に遅延データ演算を行わせる。

図４Ａは、図２のハードウェアアクセラレータによって実現される他のＩＩＲフィルタの構成例を示すブロック図であり、図４Ｂは、図４ＡのＩＩＲフィルタの動作例を説明する図である。図４Ａに示すＩＩＲフィルタも、２次のｂｉｑｕａｄ ＩＩＲフィルタであり、図３Ａと異なり直接型（１）の転置構成である。当該ＩＩＲフィルタは、４個の遅延ブロックＤＢ１～ＤＢ４と、５個の乗算ブロックＭＢ１～ＭＢ５と、４個の加算ブロックＡＢ１～ＡＢ４とを有する。図４Ａにおいて、左半分の部分はフィードバック部となり、右半分の部分はフィードフォワード部となる。

加算ブロックＡＢ１は、入力データＤｉｎと算出データ（遅延データ）Ｄ７’とを加算することで算出データＤ１を生成する。乗算ブロックＭＢ１，ＭＢ２，ＭＢ３は、それぞれ、算出データＤ１にパラメータデータｂ０，ｂ１，ｂ２を乗算することで算出データＤ２，Ｄ３，Ｄ４を生成する。乗算ブロックＭＢ４，ＭＢ５は、それぞれ、算出データＤ１にパラメータデータａ１，ａ２を乗算することで算出データＤ５，Ｄ６を生成する。

遅延ブロックＤＢ２は、算出データＤ６を１サンプリング周期遅延させることで算出データ（遅延データ）Ｄ６’を生成する。遅延ブロックＤＢ４は、算出データＤ４を１サンプリング周期遅延させることで算出データ（遅延データ）Ｄ４’を生成する。加算ブロックＡＢ２は、算出データＤ５と算出データ（遅延データ）Ｄ６’とを加算することで算出データＤ７を生成する。加算ブロックＡＢ４は、算出データＤ３と算出データ（遅延データ）Ｄ４’とを加算することで算出データＤ８を生成する。

遅延ブロックＤＢ１は、算出データＤ７を１サンプリング周期遅延させることで算出データ（遅延データ）Ｄ７’を生成する。遅延ブロックＤＢ３は、算出データＤ８を１サンプリング周期遅延させることで算出データ（遅延データ）Ｄ８’を生成する。加算ブロックＡＢ３は、算出データＤ２と算出データ（遅延データ）Ｄ８’とを加算することで出力データＤｏｕｔを生成する。

図３Ａの場合と同様に、図４Ａの乗算ブロックＭＢ１～ＭＢ５は、乗算器ＭＵＬで実現され、加算ブロックＡＢ１～ＡＢ４は、加算器ＡＤＤで実現され、遅延ブロックＤＢ１～ＤＢ４は、メモリＭＥＭで実現される。また、図４Ｂには、図４ＡのＩＩＲフィルタを対象に、図３Ｂの場合と同様の、データの依存関係に基づく処理の順番が示される。図２の制御回路ＣＴＬは、このようなデータの依存関係を踏まえた上で、演算器ＣＡＬにＭ（この例ではＭ＝９）回の演算を行わせることで、演算器ＣＡＬおよびメモリＭＥＭ等を図４ＡのＩＩＲフィルタとして機能させる。

ここで、図４Ｂから分かるように、図４ＡのＩＩＲフィルタも、図３Ａの場合と同様に、Ｍ（Ｍ＝９）回中のＫ（この例ではＫ＝３）回の演算で出力データＤｏｕｔを確定されることが可能な構成となっている。すなわち、制御回路ＣＴＬは、演算器ＣＡＬに、加算ブロックＡＢ１の処理を実行させ、続いて、乗算ブロックＭＢ１の処理を実行させ、その後に、加算ブロックＡＢ３の処理を実行させればよい。

図３Ａおよび図３Ｂの場合と同様に、図２の制御回路ＣＴＬは、ＣＰＵからの命令ＣＭＤを受けたのち、演算器ＣＡＬに、当該Ｋ（Ｋ＝３）回の演算を先行して行わせることで出力データＤｏｕｔを確定させる。そして、当該させた時点で、制御回路ＣＴＬは、演算器ＣＡＬに、出力データＤｏｕｔをＣＰＵへ出力させる。

これにより、実施の形態１のハードウェアアクセラレータＨＷＡは、Ｍ（Ｍ＝９）回中のＫ（Ｋ＝３）回の演算を完了した時点で出力データＤｏｕｔをＣＰＵへ出力することができる。その結果、出力データＤｏｕｔが得られるまでの時間を短縮することが可能になる。この際に、図３Ａの構成例では図４Ａの構成例よりも時間を演算１回分だけ短縮できる。なお、制御回路ＣＴＬは、図３Ａおよび図３Ｂの場合と同様に、演算器ＣＡＬに、出力データ演算を先行して行わせた後に遅延データ演算を行わせる。

図５は、図３Ａとは異なるＩＩＲフィルタの構成例を示すブロック図であり、図６は、図４Ａとは異なるＩＩＲフィルタの構成例を示すブロック図である。図５に示すＩＩＲフィルタは、図３Ａに示した直接型（２）の転置構成とは異なる直接型（１）の構成である。図６に示すＩＩＲフィルタは、図４Ａに示した直接型（１）の転置構成とは異なる直接型（２）の構成である。

図３Ａの直接型（２）の転置構成と図５の直接型（１）の構成とでは、遅延ブロックの位置が異なっている。同様に、図４Ａの直接型（１）の転置構成と図６の直接型（２）の構成とでも、遅延ブロックの位置が異なっている。すなわち、図３Ａおよび図４Ａでは、乗算および加算の後に遅延が行われるのに対して、図５および図６では、遅延が行われた後に乗算および加算が行われる。

図５および図６のように、転置構成でない場合、図３Ａおよび図４Ａに示した転置構成の場合と異なり、出力データＤｏｕｔを確定させるためには、全ての乗算ブロックおよび加算ブロックを用いたＭ回の演算が必要となる。すなわち、出力データ演算の回数Ｋは、全演算回数Ｍに等しくなり、図５ではＫ＝Ｍ＝８となり、図６ではＫ＝Ｍ＝９となる。このため、転置構成でない場合には、出力データ演算を先行させても、出力データＤｏｕｔが得られるまでの時間を短縮することは困難となり得る。

《ハードウェアアクセラレータの詳細》
図７は、図２のハードウェアアクセラレータによって実現されるＩＩＲフィルタの実用上の構成例を示すブロック図である。図７に示されるように、ＩＩＲフィルタは、実用上、縦続接続された複数段（ここでは３段）のＩＩＲフィルタとして用いられることが多い。初段、２段目、最終段のＩＩＲフィルタＦＬＴ１，ＦＬＴ２，ＦＬＴ３のそれぞれは、この例では、図３Ａに示した直接型（２）の転置構成となっている。

初段のＩＩＲフィルタＦＬＴ１は、入力データＤｉｎ［１］を受けて出力データＤｏｕｔ［１］を出力する。２段目のＩＩＲフィルタＦＬＴ２は、初段の出力データＤｏｕｔ［１］を入力データＤｉｎ［２］として出力データＤｏｕｔ［２］を出力する。最終段のＩＩＲフィルタＦＬＴ３は、２段目の出力データＤｏｕｔ［２］を入力データＤｉｎ［３］として出力データＤｏｕｔ［３］を出力する。これにより、３段のＩＩＲフィルタは、全体として、入力データＤｉｎ［１］を受けて出力データＤｏｕｔ［３］を出力する。

図８は、図２のハードウェアアクセラレータにおいて、制御回路の処理内容の一例を示すフロー図である。ここでは、制御回路ＣＴＬが、演算器ＣＡＬおよびメモリＭＥＭを、図７に示した３段のＩＩＲフィルタとして機能させる場合を想定する。図８において、制御回路ＣＴＬは、ＣＰＵからの命令ＣＭＤを受けて、まず、ｎ＝１を設定する（ステップＳ１０１）。

続いて、制御回路ＣＴＬは、ＣＰＵからの入力データ、すなわち、図７における初段の入力データＤｉｎ［１］を用いて、演算器ＣＡＬに、ｎ段目の出力データ演算を行わせる（ステップＳ１０２）。次いで、制御回路ＣＴＬは、ｎをインクリメントしながら（ステップＳ１０３）、ｎが最大段数Ｎ（ここではＮ＝３）よりも大きくなるまでステップＳ１０２，Ｓ１０３の処理を繰り返し実行する（ステップＳ１０４）。

その結果、演算器ＣＡＬによって、最終段のＩＩＲフィルタの出力データ、すなわち、図７の出力データＤｏｕｔ［３］が得られる。ステップＳ１０４で、ｎがＮよりも大きくなると、制御回路ＣＴＬは、演算器ＣＡＬに、当該最終段のＩＩＲフィルタの出力データを、インタフェースＩＦを介してＣＰＵへ出力させる（ステップＳ１０５）。

その後、制御回路ＣＴＬは、再び、ｎ＝１を設定する（ステップＳ１０６）。続いて、制御回路ＣＴＬは、演算器ＣＡＬに、ｎ段目の遅延データ演算を行わせる（ステップＳ１０７）。次いで、制御回路ＣＴＬは、ｎをインクリメントしながら（ステップＳ１０８）、ｎが最大段数Ｎ（Ｎ＝３）よりも大きくなるまでステップＳ１０７，Ｓ１０８の処理を繰り返し実行する（ステップＳ１０９）。これにより、図７の各ＩＩＲフィルタＦＬＴ１～ＦＬＴ３内の遅延ブロックＤＢ１，ＤＢ２、ひいては図２のメモリＭＥＭに保持させる算出データ（遅延データ）Ｄ６’，Ｄ７’が定まり、３段のＩＩＲフィルタとしての一連の処理が完了する。

図９は、図８のフローにおいて、演算器による詳細な演算手順の一例を示す図である。ここでは、図２の演算器ＣＡＬは、２個のデータを加算する１個の加算器ＡＤＤと、２個のデータを乗算する１個の乗算器ＭＵＬとを備え、加算器ＡＤＤと乗算器ＭＵＬは、プロセッサＰＲＣの１クロック周期内で１回の演算を行い、かつ、並列に演算を行える場合を想定する。この場合、例えば、３個のデータの加算（Ｘ＝Ａ＋Ｂ＋Ｃ）は、２クロック周期での加算（ｔｍｐ＝Ａ＋Ｂ，Ｘ＝ｔｍｐ＋Ｃ）によって実現される。

図９の概略動作として、制御回路ＣＴＬは、ＣＰＵからの命令ＣＭＤを受けたのち、まず、演算器ＣＡＬに、複数段（ここでは３段）のＩＩＲフィルタにおける出力データ演算を初段から最終段まで順に行わせる。その後、制御回路ＣＴＬは、演算器ＣＡＬに、複数段のＩＩＲフィルタにおける遅延データ演算を初段から最終段まで順に行わせる。そして、制御回路ＣＴＬは、最終段のＩＩＲフィルタにおける出力データ演算を終えた時点で、演算器ＣＡＬに、当該最終段のＩＩＲフィルタの出力データＤｏｕｔ［３］をＣＰＵへ出力させる。

図９の詳細動作として、演算器ＣＡＬは、まず、１段目の出力データ演算を２クロック周期で行い、続けて、２段目および３段目の出力データ演算をそれぞれ２クロック周期で行う。１段目の出力データ演算において、演算器ＣＡＬは、ＣＰＵからの入力データＤｉｎ［１］を受け、１つ目のクロック周期で算出データＤ１［１］を生成し、２つ目のクロック周期で出力データＤｏｕｔ［１］を生成する。なお、ここでは、［ｘ］内の“ｘ”は、段数を表す。

２段目の出力データ演算において、演算器ＣＡＬは、１段目の出力データＤｏｕｔ［１］を入力データＤｉｎ［２］として受け、同様にして、算出データＤ１［２］および出力データＤｏｕｔ［２］を生成する。３段目の出力データ演算に関しても同様である。

その後、演算器ＣＡＬは、１段目の遅延データ演算を５クロック周期で行い、続けて、２段目および３段目の遅延データ演算をそれぞれ５クロック周期で行う。ここで、制御回路ＣＴＬは、前述した１段目の出力データ演算に先立って、ＣＰＵからの入力データＤｉｎ［１］をメモリＭＥＭに保持させる。そして、制御回路ＣＴＬは、当該保持させた入力データＤｉｎ［１］を用いて、演算器ＣＡＬに１段目から３段目までの遅延データ演算を順に行わせる。言い換えれば、演算器ＣＡＬは、複数段のＩＩＲフィルタの演算を最初からやり直す。

１段目の遅延データ演算において、演算器ＣＡＬは、５クロック周期中の１クロック周期目および２クロック周期目で順に算出データＤ１［１］，Ｄ２［１］を生成すると共に、２クロック周期目で出力データＤｏｕｔ［１］も並行して生成する。そして、演算器ＣＡＬは、３、４、５クロック周期目で順に算出データＤ３［１］，Ｄ４［１］，Ｄ５［１］を生成すると共に、これと並行して、３クロック周期目と５クロック周期目で算出データＤ６［１］を分割して生成する。算出データＤ６［１］に関し、具体的には、演算器ＣＡＬは、３クロック周期目で算出データＤ２［１］と遅延データＤ７’［１］とを加算し、５クロック周期目で、この加算結果と算出データＤ４［１］とを加算する。

２段目の遅延データ演算に関しても、次の２つの相違点を除いて１段目と同様である。１つ目の相違点として、演算器ＣＡＬは、１段目の出力データＤｏｕｔ［１］を２段目の入力データＤｉｎ［２］として演算処理を行う。２つ目の相違点として、演算器ＣＡＬは、５クロック周期中の１クロック周期目で、２段目の算出データＤ１［２］の生成と並行して１段目の算出データＤ７［１］を生成する。３段目の遅延データ演算に関しては、２段目と同様である。

図１０は、図９とは異なる演算手順の一例を示す図である。図１０において、１段目、２段目、３段目の出力データ演算に関しては、図９の場合と同じである。ただし、図１０では、図９の場合と異なり、制御回路ＣＴＬは、１段目から３段目までの出力データ演算によって得られた算出データ、この例では、出力データＤｏｕｔ［１］，Ｄｏｕｔ［２］，Ｄｏｕｔ［３］をメモリＭＥＭに保持させる。そして、制御回路ＣＴＬは、当該保持させた算出データを用いて、演算器ＣＡＬに１段目から３段目までの遅延データ演算を順に行わせる。

ここで、１段目のＩＩＲフィルタＦＬＴ１の遅延データ演算に際し、演算器ＣＡＬは、出力データＤｏｕｔ［１］が保持されている場合、算出データＤ１［１］を生成することなく算出データＤ４［１］，Ｄ５［１］等を生成することができる。２段目および３段目に関しても同様である。このため、図１０における１段目、２段目、３段目の遅延データ演算では、図９の場合と比較して、算出データＤ１［１］，Ｄ１［２］，Ｄ１［３］を生成するクロック周期が削除されている。

その結果、演算器ＣＡＬは、１段目の遅延データ演算を４クロック周期で行い、続けて、２段目および３段目の遅延データ演算をそれぞれ４クロック周期で行うことができる。また、演算器ＣＡＬは、図９において、算出データＤ１［２］，Ｄ１［３］と並行して生成していた前段の算出データＤ７［１］，Ｄ７［２］を、４クロック周期中の１クロック周期目で生成する。すなわち、演算器ＣＡＬは、２段目の遅延データ演算における１クロック周期目で、算出データＤ２［２］と並行して１段目の算出データＤ７［１］を生成し、３段目の遅延データ演算における１クロック周期目で、算出データＤ２［３］と並行して２段目の算出データＤ７［２］を生成する。

図９の方式と図１０の方式とを比較すると、遅延データ演算に要するクロック周期の数の観点では、図１０の方式が有益である。ただし、図１０の方式では、メモリＭＥＭに、ＩＩＲフィルタの段数分の出力データＤｏｕｔ［１］，Ｄｏｕｔ［２］，Ｄｏｕｔ［３］を保持させる必要があるため、回路規模（例えば、レジスタ数等）の観点では、図９の方式が有益となる。なお、ここでは、各段のＩＩＲフィルタに図３Ａの構成例を用いたが、図４Ａの構成例を用いて図１０の方式を用いる場合、制御回路ＣＴＬは、出力データ演算で得られた各段の算出データＤ１をメモリＭＥＭに保持させればよい。

《実施の形態１の主要な効果》
以上、実施の形態１の方式を用いることで、ＩＩＲフィルタからの出力データが得られるまでの時間を短縮することが可能になる。その結果、各種制御システムにおいて、例えば、プロセッサのクロック周波数の高速化等を図ることなく、制御周期内で必要な処理を完了させることができる。また、別の観点では、制御周期を短縮することができ、高精度な制御システムを構築することが可能になる。以下、これらの詳細について説明する。

図１４は、本発明の比較例となる半導体装置において、ハードウェアアクセラレータ内の制御回路の処理内容の一例を示すフロー図である。図１４に示すフローは、図８に示したフローと異なり、各段の処理の中で、ｎ段目の出力データ演算（ステップＳ１０２）に続いてｎ段目の遅延データ演算（ステップＳ１０７）が行われる。そして、最終段の出力データ演算および遅延データ演算を終えた時点で（ステップＳ１０４）、出力データがＣＰＵへ出力される（ステップＳ１０５）。

図１１は、図８における実施の形態のフローを用いた場合と図１４における比較例のフローを用いた場合とで、制御システムの処理の流れを比べた概念図である。図１１に示されるように、ＩＩＲフィルタを含んだ一般的な制御システムでは、制御周期Ｔｃの中に、ＣＰＵ処理期間ＣＰＵ＿Ｐ［１］，ＣＰＵ＿Ｐ［２］，ＣＰＵ＿Ｐ［３］と、ＩＩＲフィルタ演算の待ち期間ＩＩＲ＿Ｗ［１］，ＩＩＲ＿Ｗ［２］とが設けられる。

例えば、ＣＰＵは、ＣＰＵ処理期間ＣＰＵ＿Ｐ［１］の中で所定の処理を実行したのち、ハードウェアアクセラレータＨＷＡに、命令ＣＭＤおよび入力データＤｉｎを出力することでＩＩＲフィルタの演算を行わせる。続いて、ＣＰＵは、待ち期間ＩＩＲ＿Ｗ［１］で、当該ハードウェアアクセラレータＨＷＡからの出力データＤｏｕｔが得られるのを待つ。その後、ＣＰＵは、出力データＤｏｕｔが得られると、ＣＰＵ処理期間ＣＰＵ＿Ｐ［２］の中で、当該出力データＤｏｕｔを用いて次の処理を実行する。

このような制御システムの処理において、比較例の方式では、ＣＰＵは、出力データＤｏｕｔを得るために、最終段（ここでは３段目）の遅延データ演算が完了する、すなわち、複数段のＩＩＲフィルタにおける出力データ演算および遅延データ演算が全て完了するのを待つ必要がある。このため、待ち期間ＩＩＲ＿Ｗ［１］，ＩＩＲ＿Ｗ［２］が増加し、必要な処理時間が制御周期Ｔｃを超える恐れがある。また、必要な処理時間を短縮するためには、プロセッサのクロック周波数の高速化等が必要となり、コストの増大や消費電力の増大等を招き得る。

一方、実施の形態の方式では、ＣＰＵは、出力データＤｏｕｔを得るために、複数段のＩＩＲフィルタにおける出力データ演算のみが完了するのを待てばよい。ＣＰＵは、この出力データ演算によって得られた出力データＤｏｕｔを用いて次の処理を実行することが可能である。さらに、ＣＰＵは、当該次の処理と並行して、ハードウェアアクセラレータＨＷＡに複数段のＩＩＲフィルタにおける遅延データ演算を行わせることが可能である。

その結果、実施の形態の方式を用いることで、比較例の方式と比べて、待ち期間ＩＩＲ＿Ｗ［１］，ＩＩＲ＿Ｗ［２］を短縮することができ、制御周期Ｔｃ内で必要とされる処理時間をΔＴだけ短縮することが可能になる。これに伴い、制御周期Ｔｃを短縮することも可能である。

（実施の形態２）
《モータ制御装置への適用例》
図１２は、本発明の実施の形態２による半導体装置を適用したモータ制御装置周りの構成例を示す概略図である。図１２には、半導体装置ＤＥＶ、プリドライバＰＤＶ、インバータＩＮＶ、モータＭＴおよび位置センサＰＧを含むモータ制御システムが示される。この内、例えば、半導体装置ＤＥＶ、プリドライバＰＤＶおよびインバータＩＮＶは、配線基板上に実装され、モータ制御装置を構成する。モータＭＴは、例えば、３相（ｕ相、ｖ相、ｗ相）ブラシレスＤＣモータ等であり、制御対象物の位置を制御する。位置センサＰＧは、モータＭＴに取り付けられ、モータＭＴの回転位置を検出する。

インバータＩＮＶは、高電位側電源とモータＭＴの３相入力端子との間にそれぞれ接続される３相のハイサイドスイッチング素子と、低電位側電源とモータＭＴの３相入力端子との間にそれぞれ接続される３相のロウサイドスイッチング素子とを備える。インバータＩＮＶは、各スイッチング素子のスイッチングによってモータＭＴに電力、詳細には３相交流電力を供給する。プリドライバＰＤＶは、半導体装置ＤＥＶからの３相のＰＷＭ信号を受け、当該ＰＷＭ信号に基づいてインバータＩＮＶ内の各スイッチング素子をスイッチング制御する。

半導体装置ＤＥＶは、実施の形態１で述べたように、例えば、マイクロコントローラ等で構成され、位置・速度制御器ＰＳＣＴと、電流制御器ＩＣＴと、ＰＷＭユニットＰＷＭＵとを備える。位置・速度制御器ＰＳＣＴおよび電流制御器ＩＣＴは、例えば、図１のプロセッサＰＲＣによるプログラム処理等で実現され、ＰＷＭユニットＰＷＭＵは、例えば、図１の各種周辺回路ＰＥＲＩ内に含まれるハードウェアユニットで実現される。

半導体装置ＤＥＶは、概略的には、所定の制御周期で入力させるモータＭＴのセンシング結果に基づいてインバータＩＮＶを介してモータＭＴを制御する。モータＭＴのセンシング結果には、位置センサＰＧによる検出位置の値と、図示しない電流センサによるモータの３相検出電流値とが含まれる。半導体装置ＤＥＶは、センシング結果がアナログ値の場合、各種周辺回路ＰＥＲＩ内に含まれるアナログディジタル変換器を用いてディジタル値に変換したのち、位置・速度制御器ＰＳＣＴおよび電流制御器ＩＣＴへ出力する。

位置・速度制御器ＰＳＣＴは、位置センサＰＧからの検出位置の値に基づいて、モータＭＴの位置および速度を制御する。位置・速度制御器ＰＳＣＴにおいて、位置指令部１０は、例えば、予め定めた制御シーケンスに基づいて、制御対象物の位置を決めるための位置指令値を生成する。制振制御部１１は、この位置決めの際に生じ得る制御対象物の残留振動を抑制するため、位置指令部１０からの位置指令値を補正し、補正後位置指令値を生成する。速度フィードフォワード（ＦＦと略す）演算部１２は、制振制御部１１からの補正後位置指令値に基づいて、速度ＦＦ補償値を算出する。

ＰＩ（比例・積分）制御＆位相補償部１３は、制振制御部１１からの補正後位置指令値と位置センサＰＧからの検出位置の値との誤差に基づいて、誤差をゼロに近づけるための操作値、すなわち、速度指令値を算出する。この際に、ＰＩ制御＆位相補償部１３は、速度ＦＦ演算部１２からの速度ＦＦ補償値を反映させた上で、速度指令値を算出する。また、ＰＩ制御＆位相補償部１３は、速度指令値と瞬時速度オブザーバ１７からの検出速度値との誤差に基づいて、誤差をゼロに近づけるための操作値、すなわち、トルク指令値を算出する。

機械共振抑制フィルタ１４は、例えば、制御対象物の共振を抑制するためのノッチフィルタであり、ＰＩ制御＆位相補償部１３からの操作値をフィルタリングする。トルク補償部１５は、機械共振抑制フィルタ１４からのフィルタ後の操作値、すなわちトルク指令値を、例えば、モータＭＴの負荷の大きさに応じて補償する。

弱め磁束制御部１６は、トルク補償部１５からのトルク指令値に基づいてｄ軸電流指令値およびｑ軸電流指令値を生成する。瞬時速度オブザーバ１７は、位置センサＰＧからの検出位置の値と、トルク補償部１５からのトルク指令値とに基づいて、検出速度値を算出する。具体的には、瞬時速度オブザーバ１７は、例えば、検出位置の値の微分値と、トルク指令値の積分値とに基づいて検出速度値を算出する。

電流制御器ＩＣＴは、位置センサＰＧからの検出位置の値と、位置・速度制御器ＰＳＣＴからのｄ軸電流指令値およびｑ軸電流指令値と、前述した電流センサ（図示せず）からの３相検出電流値とに基づいて、モータＭＴの電流、ひいてはトルクを制御する。電流制御器ＩＣＴにおいて、ｄｑ変換部２５は、位置センサＰＧからの検出位置の値に基づいて、電流センサ（図示せず）からの３相検出電流値を、ｄ軸検出電流値およびｑ軸電流検出値に変換する。

デッドタイム補償部２４は、ＰＷＭユニットＰＷＭＵによって挿入されるデッドタイムによって生じる、電圧指令と実際に出力される電圧との誤差を補正するものであり、電流センサ（図示せず）からの３相検出電流値に基づいて、電圧指令値を補償する。デッドタイムとは、インバータＩＮＶの各相において、ハイサイドスイッチング素子のオン／オフ時点と、ロウサイドスイッチング素子のオフ／オン時点との間に設ける必要があるインターバルである。

電圧ＦＦ演算部２０は、位置・速度制御器ＰＳＣＴ、詳細には弱め磁束制御部１６からのｄ軸電流指令値およびｑ軸電流指令値に基づいて、電圧ＦＦ補償値を算出する。電圧ＦＦ補償値によって、例えば、デッドタイムに伴う電圧誤差等が補償される。ＰＩ制御＆位相補償部２１は、位置・速度制御器ＰＳＣＴからのｄ軸電流指令値およびｑ軸電流指令値と、ｄｑ変換部２５からのｄ軸電流検出値およびｑ軸電流検出値との誤差に基づいて、誤差をゼロに近づけるための操作値、すなわち、ｄ軸電圧指令値およびｑ軸電圧指令値を算出する。この際に、ＰＩ制御＆位相補償部２１は、電圧ＦＦ演算部２０からの電圧ＦＦ補償値を反映させた上で、ｄ軸電圧指令値およびｑ軸電圧指令値を算出する。

ｄｑ逆変換部２２は、ＰＩ制御＆位相補償部２１からのｄ軸電圧指令値およびｑ軸電圧指令値を、位置センサＰＧからの検出位置の値を用いた逆パーク変換によってα軸電圧指令値およびβ軸電圧指令値に変換する。空間ベクトル変調部２３は、ｄｑ逆変換部２２からのα軸電圧指令値およびβ軸電圧指令値を、規定の変調パターンに基づいて、３相電圧指令値、ひいては３相ＰＷＭデューティ指令値に変調する。

ＰＷＭユニットＰＷＭＵは、電流制御器ＩＣＴ、詳細には空間ベクトル変調部２３からの３相ＰＷＭデューティ指令値に基づいて、当該デューティ指令値を反映した３相ＰＷＭ信号を生成する。この際に、ＰＷＭユニットＰＷＭＵは、ハイサイドスイッチング素子とロウサイドスイッチング素子の同時にオンによる短絡防止の為のデッドタイムを挿入する。そして、ＰＷＭユニットＰＷＭＵは、当該３相ＰＷＭ信号を用いて、プリドライバＰＤＶを介してインバータＩＮＶ内の各スイッチング素子をスイッチング制御する。

このような半導体装置ＤＥＶにおいて、例えば、位置・速度制御器ＰＳＣＴ内の制振制御部１１、機械共振抑制フィルタ１４、トルク補償部１５および瞬時速度オブザーバ１７に、ｂｉｑｕａｄ ＩＩＲフィルタが搭載される。例えば、制振制御部１１には、縦続接続された６段のＩＩＲフィルタが搭載され、機械共振抑制フィルタ１４には、縦続接続された５段のＩＩＲフィルタが搭載される。また、トルク補償部１５には、縦続接続された５段のＩＩＲフィルタが搭載され、瞬時速度オブザーバ１７には、縦続接続された２段のＩＩＲフィルタが搭載される。

このようなモータ制御装置に用いられる半導体装置ＤＥＶでは、モータＭＴの制御周期内で、位置・速度制御器ＰＳＣＴ、電流制御器ＩＣＴおよびＰＷＭユニットＰＷＭＵからなる一連の処理を完了させる必要がある。一方、特に、モータＭＴを高速・高精度に制御することが求められる場合、図１２のように、ＩＩＲフィルタを搭載した多くの制御ブロックが必要とされ得る。このため、半導体装置ＤＥＶの処理時間が増加し、図１１で述べたように、制御周期Ｔｃを超過してしまう恐れがある。なお、モータＭＴの制御周期Ｔｃは、例えば、数１０μｓ等に定められる。

具体例として、図１１を参照して、半導体装置ＤＥＶ内のＣＰＵは、ＣＰＵ処理期間ＣＰＵ＿Ｐ［１］の中で位置指令部１０の処理を終えたのち、待ち期間ＩＩＲ＿Ｗ［１］の中で、ハードウェアアクセラレータＨＷＡに、制振制御部１１内のＩＩＲフィルタの演算を行わせる。続いて、ＣＰＵは、ハードウェアアクセラレータＨＷＡからの出力データＤｏｕｔを受け、ＣＰＵ処理期間ＣＰＵ＿Ｐ［２］の中で速度ＦＦ演算部１２およびＰＩ制御＆位相補償部１３の処理を実行する。その後、ＣＰＵは、待ち期間ＩＩＲ＿Ｗ［２］の中で、ハードウェアアクセラレータＨＷＡに、機械共振抑制フィルタ１４内のＩＩＲフィルタの演算を行わせる。以降も同様にして、必要な処理が順次実行される。

そこで、実施の形態１で述べたように、出力データ演算を先行させる方式を用いると、図１１で述べたように、このような半導体装置ＤＥＶの処理時間を短縮することが可能になる。その結果、モータ制御の高速化や高精度化等が実現可能になる。具体的には、例えば、制御周期を短縮することや、制御周期の中でＩＩＲフィルタの演算処理を多く実現できるようになる。

図１３Ａおよび図１３Ｂは、各種処理システムにおける演算方式の一例を示す概念図である。図１３Ａには、一括演算方式の処理の流れが示される。一括演算方式とは、例えば、非リアルタイム処理で用いられ、ある程度纏まった入力データＤｉｎに対して一括して演算処理を行ったのち、出力データＤｏｕｔを生成するような方式である。例えば、音声処理のように、ある程度の入力データＤｉｎをバッファリングして、定期的に、複数の入力データＤｉｎを一度に処理するような場合が挙げられる。

図１３Ｂには、単発演算方式の処理の流れが示される。単発演算方式とは、例えば、リアルタイム処理で用いられ、１回目の入力データＤｉｎに対する演算処理を２回目の入力データが入力される前に完了させればよい場合の方式である。図１３Ａの方式の場合、１回目の入力データＤｉｎに対して出力データ演算および遅延データ演算の両方を完了した後に、２回目の入力データＤｉｎに対する演算処理を行う必要がある。このため、出力データ演算を先行させることによる効果は得られ難く、例えば、最後の演算処理に伴う出力データが早めに得られる程度の効果となる。

一方、モータ制御では、図１３Ｂに示したような単発演算方式が用いられる。図１３Ｂの方式の場合、前述したように、出力データ演算を先行させることで大きな効果が得られる。実施の形態の方式は、このようなモータ制御に限らず、特に、単発演算方式を用いた処理システムや制御システムに適用して有益な効果が得られる。

《実施の形態２の主要な効果》
以上、実施の形態２の方式を用いることで、実施の形態１で述べた各種効果と同様の効果が得られる。これに加えて、モータ制御の高速化や高精度化等が実現可能になる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

ＡＢ 加算ブロック
ＡＤＤ 加算器
ＣＡＬ 演算器
ＣＭＤ 命令
ＣＴＬ 制御回路
Ｄ 算出データ
ＤＢ 遅延ブロック
ＤＥＶ 半導体装置
Ｄｉｎ 入力データ
Ｄｏｕｔ 出力データ
ＦＬＴ ＩＩＲフィルタ
ＨＷＡ ハードウェアアクセラレータ
ＩＮＶ インバータ
ＭＢ 乗算ブロック
ＭＥＭ メモリ
ＭＴ モータ
ＭＵＬ 乗算器
ＰＲＣ プロセッサ

Claims (13)

1. 乗算器および加算器を含む演算器と、
   算出データを保持するメモリと、
   前記演算器および前記メモリを制御する制御回路と、
   を有する半導体装置であって、
   前記制御回路は、外部からの命令を受け、前記演算器に、外部からの入力データと前記メモリで保持される前記算出データとを用いてＭ（Ｍは２以上の整数）回の演算を行わせることで、前記演算器および前記メモリを、乗算ブロック、加算ブロックおよび遅延ブロックを含むＩＩＲ（Infinite Impulse Response）フィルタとして機能させ、
   前記ＩＩＲフィルタは、前記Ｍ回中のＫ（Ｋ＜Ｍ）回の演算で出力データを確定させることが可能なフィルタであり、
   前記制御回路は、外部からの前記命令を受けたのち、前記演算器に、前記Ｋ回の演算を先行して行わせることで前記出力データを確定させ、当該確定させた時点で、前記出力データを外部へ出力させる、
   半導体装置。
2. 請求項１記載の半導体装置において、
   前記ＩＩＲフィルタにおける前記Ｍ回の演算は、前記出力データを確定させるために必要な出力データ演算と、前記遅延ブロックを担う前記メモリに保持させる前記算出データを確定させるために必要な遅延データ演算とに区別され、
   前記制御回路は、前記演算器に、前記出力データ演算を先行して行わせ、その後に前記遅延データ演算を行わせる、
   半導体装置。
3. 請求項２記載の半導体装置において、
   前記制御回路は、前記演算器および前記メモリを、縦続接続された複数段の前記ＩＩＲフィルタとして機能させ、外部からの前記命令を受けたのち、前記演算器に、前記複数段のＩＩＲフィルタにおける前記出力データ演算を初段から最終段まで順に行わせ、その後に前記複数段のＩＩＲフィルタにおける前記遅延データ演算を初段から最終段まで順に行わせ、最終段の前記ＩＩＲフィルタにおける前記出力データ演算を終えた時点で前記最終段のＩＩＲフィルタの前記出力データを外部へ出力させる、
   半導体装置。
4. 請求項３記載の半導体装置において、
   前記制御回路は、初段から最終段までの前記出力データ演算によって得られた前記算出データを前記メモリに保持させ、当該保持させた算出データを用いて前記演算器に初段から最終段までの前記遅延データ演算を順に行わせる、
   半導体装置。
5. 請求項３記載の半導体装置において、
   前記制御回路は、前記メモリに外部からの前記入力データを保持させ、当該保持させた入力データを用いて前記演算器に初段から最終段までの前記遅延データ演算を順に行わせる、
   半導体装置。
6. 請求項１～５のいずれか１項に記載の半導体装置において、
   前記ＩＩＲフィルタは、転置構成である、
   半導体装置。
7. 請求項１～５のいずれか１項に記載の半導体装置において、
   さらに、外部からの前記命令および外部からの前記入力データを出力するＣＰＵ（Central Processing Unit）を有する、
   半導体装置。
8. モータに電力を供給するインバータと、
   ＣＰＵ（Central Processing Unit）および前記ＣＰＵの処理を支援するハードウェアアクセラレータを含み、所定の制御周期で入力させる前記モータのセンシング結果に基づいて前記インバータを介して前記モータを制御する半導体装置と、
   を有するモータ制御装置であって、
   前記ハードウェアアクセラレータは、
   乗算器および加算器を含む演算器と、
   算出データを保持するメモリと、
   前記演算器および前記メモリを制御する制御回路と、
   を有し、
   前記制御回路は、前記ＣＰＵからの命令を受け、前記演算器に、前記ＣＰＵからの入力データと前記メモリで保持される前記算出データとを用いてＭ（Ｍは２以上の整数）回の演算を行わせることで、前記演算器および前記メモリを、乗算ブロック、加算ブロックおよび遅延ブロックを含むＩＩＲ（Infinite Impulse Response）フィルタとして機能させ、
   前記ＩＩＲフィルタは、前記Ｍ回中のＫ（Ｋ＜Ｍ）回の演算で出力データを確定させることが可能なフィルタであり、
   前記制御回路は、前記ＣＰＵからの命令を受けたのち、前記演算器に、前記Ｋ回の演算を先行して行わせることで前記出力データを確定させ、当該確定させた時点で、前記出力データを前記ＣＰＵへ出力させる、
   モータ制御装置。
9. 請求項８記載のモータ制御装置において、
   前記ＩＩＲフィルタにおける前記Ｍ回の演算は、前記出力データを確定させるために必要な出力データ演算と、前記遅延ブロックを担う前記メモリに保持させる前記算出データを確定させるために必要な遅延データ演算とに区別され、
   前記制御回路は、前記演算器に、前記出力データ演算を先行して行わせ、その後に前記遅延データ演算を行わせる、
   モータ制御装置。
10. 請求項９記載のモータ制御装置において、
    前記制御回路は、前記演算器および前記メモリを、縦続接続された複数段の前記ＩＩＲフィルタとして機能させ、前記ＣＰＵからの前記命令を受けたのち、前記演算器に、前記複数段のＩＩＲフィルタにおける前記出力データ演算を初段から最終段まで順に行わせ、その後に前記複数段のＩＩＲフィルタにおける前記遅延データ演算を初段から最終段まで順に行わせ、最終段の前記ＩＩＲフィルタにおける前記出力データ演算を終えた時点で前記最終段のＩＩＲフィルタの前記出力データを前記ＣＰＵへ出力させる、
    モータ制御装置。
11. 請求項１０記載のモータ制御装置において、
    前記制御回路は、初段から最終段までの前記出力データ演算によって得られた前記算出データを前記メモリに保持させ、当該保持させた算出データを用いて前記演算器に初段から最終段までの前記遅延データ演算を順に行わせる、
    モータ制御装置。
12. 請求項１０記載のモータ制御装置において、
    前記制御回路は、前記メモリに外部からの前記入力データを保持させ、当該保持させた入力データを用いて前記演算器に初段から最終段までの前記遅延データ演算を順に行わせる、
    モータ制御装置。
13. 請求項８～１２のいずれか１項に記載のモータ制御装置において、
    前記ＩＩＲフィルタは、転置構成である、
    モータ制御装置。

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