JP4142589B2 - フィールド指向制御システムのためのモジュラー機能ブロック - Google Patents

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Description

本発明は、電子制御システム(例えば、フィールド指向制御システム(field oriented control system))中で使用するためのモジュラー機能ブロック、および制御すべき機器の電子制御を実現するための方法に関する。
本出願は、その全体の内容が参照によって本明細書中に明確に組み込まれる「COMPUTATIONAL STRUCTURES WITH OPTIMIZED HANDSHAKING」という名称の2002年3月22日出願の米国仮出願第60/366,866号に基づいており、その恩典を請求するものである。
従来技術のデータサンプリングフィードバック制御システムでは、図9に示すように、サンプリングしたセンサデータを使用してアクチュエータを制御して所望のシステム応答を生成することができる。この制御システムでは、一般にアプリケーション依存の制御アルゴリズムが実装されており、このアルゴリズムは、次のデータサンプル期間以前に出力コマンドを生成するためにサンプルデータに対して計算を実施するものである。
様々な従来技術のモータ制御用途では、DSP(Digital Signal Processorデジタル信号処理プロセッサ)および/またはマイクロコントローラを使用してデジタルモータ制御機能などの制御機能を実装している。これらの実装された制御機能は、例えば、誘導マシンおよび永久磁石同期マシンのフィールド指向制御機構、ACインバータ駆動装置、ならびに高性能サーボ駆動装置を含んでいる。これらの従来技術による実装を制御するソフトウェアは、一般に割込み駆動型であり、期待される入出力の観点から完全には決定性でなく、また計算構造が固定されている。
前述の制御機能(例えば、モータ制御機能)は、ASIC(Application Specific Integrated Circuit特定用途向け集積回路)によって実施される高速計算タスクを用いて1つのマイクロコントローラ中に実装することができる。ASICによって実施される高速計算タスクは、例えば、PWM(pulse width modulatedパルス幅変調)波形生成、エンコーダ信号インターフェース、座標変換、PID(proportional-plus-integral比例積分)制御などを含むことができる。
ASICは、その利用可能性および設計の柔軟性によって、モータ制御機能など様々な制御機能のタスクで必要とされる高速な計算速度が可能になるので、制御用途で使用する場合に有利となる。しかし、ASICの計算速度は限られているので、ASIC設計による解決法は、さらに高い性能および柔軟性を必要とする今日の制御用途では最適でないこともある。
DSPおよび/またはASICが必要なタスクを実施するのに必要な計算速度をもたない状況では、様々なDSPおよび/またはマイクロコントローラ間で計算タスクを分割することが知られている。例えば、1つのDSPまたはマイクロコントローラでは、トルク制御を実施することができるのに対して、別のDSPまたはマイクロコントローラでは、デジタル制御用途における様々なパラメータの制御など他の機能を実施することができる。しかし、様々なDSPおよび/またはマイクロコントローラ間で機能を分けることによって、制御回路設計(例えば、モータ制御回路設計)には、様々な構成要素間で複雑な相互接続および信号が必要になることもあり、それによって設計時間が増大し、ドルベースのコストが増大してしまうこともある。
様々な構成要素間で複雑な相互接続および信号を回避するために、ソフトウェアに追加および/または補助的な機能を提供することが知られている。しかし、特定用途向けのソフトウェアを開発する時間およびコストは、さらに低速で、コスト効率の悪い開発プロセスをもたらすと考えられている。さらに、必要となるソフトウェアの複雑さが増すにつれ、かかるソフトウェアをプログラムするために必要とされる工数は、特にプログラミングの取組みを様々な個人間で分割する必要がある設計では、指数関数的に増大してしまう。ソフトウェアが必要な計算速度で実施できるようにするためには、しばしば独特の熟練および技法が必要になる。かかる熟練および技法では、ソフトウェアコード実行の速度を向上させながら、しばしばコードの保守性のための追加のコストが必要になり、またしばしば必要な計算速度を実現するためにネイティブのアセンブリ言語で実装することが必要になる。その結果、Cなどの高位言語は、一般に避けられ、それによってコードの保守性の欠如がもたらされることになる。
本発明の一目的は、電子制御システム(例えば、フィールド指向制御システム)、および上記欠点を回避することができる方法を提供することである。
この目的を達成するために、本発明では、モジュール化されたハードウェア制御ブロックが提供され、これらのブロックがインターフェースハンドシェーク方式(すなわち、「ハンドシェークオンターミネート(Handshake-on-Terminate)」法)の独特の方法を使用して一緒に縦続接続される。この「ハンドシェークオンターミネート」法では、この電子制御システムが非常に高速な制御で、例えばトルク制御が一般に数マイクロ秒より小さな程度で実現できるようになる。例えば、典型的な制御ブロックでは、2マイクロ秒より短時間で実行することができる。本発明の動作は、モジュール化されているので、いくつかの計算タスクを並列に実行してプログラムされた命令を順次実行する必要をなくすることができる。本発明が提供する計算能力の増強によって、付随する通信信号を使用して様々な処理モジュール間の情報交換を制御する順次プログラムの線形ボトルネックはなくなる。
従来技術の制御用途とは違って、本発明では、ループ実行の過程中にレジスタの組が書き込まれ、または上書きされる中央処理メカニズムも状態機械も使用していない。その代わりに、本発明の「ハンドシェークオンターミネート」法によれば、データは、「ハンドシェークオンターミネート」パルス(すなわち、各モジュールが所定の計算を完了したことを示す完了パルス(done pulse))と連携して、1モジュールから別のモジュールへと流れることによりこの制御システムを介してカスケードされる。
この「ハンドシェークオンターミネート」法を用いて、全体がカスケードされた電子制御ループを1つの開始パルスで起動することができ、この開始パルスは、例えば特定のモータ制御アプリケーションに割り当てられるデジタルデータ獲得レートと同期化させることができる。例えば、この起動する開始パルスは、この電子制御システムの所与のパラメータのサンプリングレートに同期化させることができる。
この「ハンドシェークオンターミネート」法により、フィールド指向制御システムがN個の並列パスとして構成できるようになり、ここで、Nは、特定の用途で使用可能なゲート数(例えば、制御IC、FPGA、またはASIC上で使用可能なゲート数)に依存している。実際上、本発明により、N個の並列デジタルハードウェア制御装置が同時に動作することが可能になる。
さらに、起動する開始パルスは、デジタルフィードバックデータの獲得と同期させられ、制御システム全体を通してカスケードされるので、この起動する開始パルスは、電子制御システムの性能に強い影響を与えることなく意のままに圧縮し伸張することができる。したがって、サンプリング期間の下限(ならびに、パルス幅の下限)は、出力する最長の待ち時間を有する機能ブロックに従って(すなわち、最も遅い機能ブロックが有効な出力を生成するためにかかる時間に従って)決定することができる。このようにして、最大データスループットレートは、単に合成されたデジタルハードウェアの速度によって決定されることになる。
ここで、図1を参照すると、本発明による電子制御システム100の一例が示されている。制御システム100は、マスタ制御装置150と、このマスタ制御装置150に対して情報のやりとり可能に結合され、制御信号160a、160b、160c、...、160nを制御すべき機器165に対して提供するように構成されたアプリケーション制御装置155とを含んでいる。
マスタ制御装置150は、このアプリケーション制御装置155に高速のカスケード式計算を開始させて制御すべき機器165を制御信号160a、160b、160c、...、160nを介して制御するように構成された回路を含んでいる。この目的で、このマスタ制御装置150は、パラメータ入力170(静的および/または動的パラメータ)および初期データ175をアプリケーション制御装置155に伝え、これは、これらのパラメータ入力170およびこの初期データ175に従ってその高速カスケード式計算を実施する。マスタ制御装置150はまた、初期開始パルス180をアプリケーション制御装置155に伝えてこのカスケード式計算を開始させる。
マスタ制御装置150は、制御すべき機器165からの少なくとも1つのフィードバックパラメータ185を監視するように動作可能でもある。例えば、この制御すべき機器がモータを含む場合、フィードバックパラメータ185は、例えばこのモータの感知された速度、モータの感知されたトルク、モータの感知された温度などを含むことができる。このようにして、マスタ制御装置150は、例えば、フィードバックパラメータ185の変化に応答して初期データ175および/またはパラメータ入力170を修正することができ、それによってアプリケーション制御装置155は、フィードバックパラメータ185に従って制御すべき機器165を制御するようになる。
アプリケーション制御装置155は、一斉に高速カスケード式計算を実施するように作用する複数の機能ブロック105a、105b、105c、...、105n(図示せず)を含んでいる。次に図2を参照すると、本発明による例示の機能ブロック105xのさらなる詳細が示されている。機能ブロック105xは、あらかじめ定義された部分計算を実施して出力データ205xと、この制御装置155の1つまたは複数の残りの機能ブロック105a、105b、105c、...、105nに伝えるべき完了パルス220xとを生成するように構成されている。機能ブロック105xのあらかじめ定義された部分計算は、様々な入力に従って実施され、これらの入力は、例えばパラメータ入力170の少なくとも一部分、初期データ175の少なくとも一部分、および/または少なくとも1つの他の機能ブロック105a、105b、105c、...、105nからの出力データ205a、205b、205c、...、205nおよび開始パルス220a、220b、220c、...、220nを含むことができる。
パラメータ入力170の静的パラメータは、機能ブロック105xの計算中には変化しないが、局所メモリ(図示せず)にラッチする必要はなく、またこのようにしてこの計算ハードウェアおよび/または機能ブロック105xのソフトウェアに直接に伝えることができることを理解されたい。これとは対照的に、パラメータ入力170の動的に変化するパラメータは、例えば、計算ハードウェアおよび/または機能ブロック105xのソフトウェアに提供される以前に機能ブロック105xの局所メモリ(図示せず)に適切にラッチすることができる。
機能ブロック105xは、この機能ブロック105xの入力が接続された各機能ブロック105a、105b、105c、...、105nから有効な出力データ205a、205b、205c、...、205nを受け取った後に、そのあらかじめ定義された部分計算を開始し、出力データ205xを生成するように構成されている。出力データ205xは、機能ブロック105xによって実施される部分計算からの結果情報を含んでいる。出力データ205xは、少なくとも1つの他の機能ブロック105a、105b、105c、...、105nへと伝えることができ、または機能ブロック105xがこの制御装置155の下流の最後の機能ブロックである場合には、制御すべき機器165を制御するための少なくとも1つの制御信号160a、160b、160c、...、160nとして伝えることができ、あるいはその両方を行うことができる。
出力データ205a、205b、205c、...、205nおよび開始パルス220a、220b、220c、...、220nは、他の機能ブロック105a、105b、105c、...、105nによって機能ブロック205xに伝えられる。出力データ205a、205b、205c、...、205nは、各機能ブロック105a、105b、105c、...、105nが実施する部分計算からの結果情報を含んでおり、出力データ205a、205b、205c、...、205nは、各開始パルス220a、220b、220c、...、220nの存続期間の間、有効で安定にとどまることができる。
完了パルス220xは、機能ブロック105xの部分計算の完了を示し、このようにして、出力データ205xの有効性を示す。この出力データ205xは、完了パルス220xの存続期間の間、安定で有効にとどまり、これは下流の機能ブロック105a、105b、105c、...、105nのための少なくとも1つの開始パルスとしての役割を果たすことができる。
次に図4を参照すると、少なくとも1つの他の機能ブロック105a、105b、105c、...、105nから有効な入力データを受け取った後にあらかじめ定義された部分計算を開始するように構成された、図2に示す例示の機能ブロック105xのさらなる詳細が示されている。図4に示すように機能ブロック105xは、機能ブロック105a、105b、105c、...、105n-1によって伝えられる出力データ205a、205b、205c、...、205n-1を記憶する(n-1)個のラッチ式メモリバンク405a、405b、405c、...、405n-1を含んでいる。ラッチ式メモリバンク405a、405b、405c、...、405n-1のラッチされた出力410a、410b、410c、...、410n-1は、計算装置415xに伝えられ、この計算装置415xは、機能ブロック105xのあらかじめ定義された部分計算を実施して出力データ205xおよび完了パルス220xを生成するように構成されている。計算装置415xはまた、ラッチされていない出力データ205n、完了パルス220n、およびパラメータ入力210xを受け取る。
図4に示す例示の実施形態では、機能ブロック105xに伝えられるn番目の出力データ205nは、他の出力データ205a、205b、205c、...、205n-1に比べて最大の待ち時間をもつ出力データとなるように選択される(すなわち、n番目の出力データ205nが、機能ブロック105xに伝えられる最後の有効な入力となるように選択される)。したがって、機能ブロック105xによって伝えられる完了パルス220nが、確実に所与の計算サイクルについてアサートすべき最後の完了パルスとなる。このようにして、このラッチ式メモリバンク405a、405b、405c、...、405n-1が、ラッチされた出力410a、410b、410c、...、410n-1に有効で安定した出力データ205a、205b、205c、...、205n-1をラッチして始めて、完了パルス220nがアサートされるようにすることができる。
完了パルス220nは、ラッチされた出力データ205a、205b、205c、...、205n-1、ラッチされていない出力データ205n、およびパラメータ入力210xに従ってあらかじめ定義された部分計算をこの計算装置415xに開始させるように動作可能である。計算装置415xがこの所定の部分計算を完了した後に、計算装置415xは、出力データ205xおよび完了パルス220xを生成し、これらを、例えば少なくとも1つの下流の他の機能ブロック105a、105b、105c、...、105nへと伝えることができる。
次に図5を参照すると、図4に示す機能ブロック105xの計算サイクルの一例についてのタイミング図が示されている。図5に示すように、ラッチ式メモリバンク405a、405b、405c、...、405n-1は、出力データ205a、205b、205c、...、205n-1をラッチしてラッチされた出力410a、410b、410c、...、410n-1を出力し、その結果、計算装置415xは、完了パルス220xによって時刻505に所定の部分計算が開始される時に有効で安定した入力データを受け取る。あらかじめ定義された部分計算が完了した後に、計算装置415xは、完了パルス220xをアサートし、時刻510に有効な安定した出力データ205xを生成する。
図5には、出力データ205a、205b、205c、...、205が、関連する完了パルス220a、220b、220c、...、220nの存続期間の間だけ有効であるものとして示されているが、出力データ205a、205b、205c、...、205nは、関連する完了パルス220a、220b、220c、...、220nの存続期間を超える期間にわたって有効にとどまることもできることを理解されたい。例えば、出力データ205a、205b、205c、...、205nは、連続した出力データ205a、205b、205c、...、205nをクロック出力する関連する完了パルス220a、220b、220c、...、220nとともに連続した完了パルス220a、220b、220c、...、220n間の全存続期間の間、有効で安定にとどまることもできる。このようにして、ラッチ式メモリバンク405a、405b、405c、...、405n-1には、完了パルス220nが機能ブロック105xのあらかじめ定義された部分計算を開始する時に出力データ205a、205b、205c、...、205n-1が有効になって以来ずっと、それを提供し続けることができる。
図2〜図5は、それぞれ機能ブロック105a、105b、105c、...、105nからの(n個の)入力を有する機能ブロック105の一例を示しているが、機能ブロック105xは、図3に示すように1つの機能ブロック105nだけからの入力を受け取ることができることも理解されたい。この場合には、機能ブロック105xは、出力データ205a、205b、205c、...、205n-1をラッチするためのラッチ式メモリバンク405a、405b、405c、...、405n-1を含んでいる必要はなく、計算装置415xは、この1つの完了パルス220nのアサートに応じてこのあらかじめ定義された部分計算を開始することができる。
次に図6を参照すると、図2の例示の機能ブロック105xの変形形態が示されている。この実施形態の一例では、機能ブロック105xは、アサートすべき最後の完了パルス220a、220b、220c、...、220nを検出し、またこの最後の完了パルス220a、220b、220c、...、220nが検出されるときに信号610xを伝えて計算装置415xがこの所定の部分計算を開始するように構成された最終入力検出装置605xを含んでいる。最終入力検出装置605xが、アサートすべき最後の完了パルス220a、220b、220c、...、220n(すなわち、最大の待ち時間を伴う機能ブロックの完了パルス)を自動的に検出することから、最後の完了パルス220a、220b、220c、...、220nが最終入力検出装置605xによって検出されるまで、この計算装置415xがその所定の計算を開始しないので、本発明のこの例示の変形形態では、設計エンジニアがこの機能ブロック105xに伝えられるn番目の出力データ205nの待ち時間を決定する必要はない。
前述した本発明の例示の機能ブロックは、個々の機能ブロック105a、105b、105c、...、105nが非常に柔軟な構成で相互接続されて高度で複雑な計算を速やかに実施できるようにする「ハンドシェークオンターミネート」法を示している。各機能ブロック105a、105b、105c、...、105nは、グラフィックコンパイラの一部として実装され、それには他のブロックとの調停のための様々な要件および入出力判断基準が割り当てられる。したがって、設計者は、任意に機能ブロック105a、105b、105c、...、105nを構成することができ、グラフィックコンパイラ(図示せず)は、設計者に各ブロックごとに特定の要件が満たされているかどうかを通知することができる。
機能ブロック105a、105b、105c、...、105nを適切に構成することによって、適切なタスクのために様々なモジュール構造を作成し、記憶し、再利用することができ、それによって、フィールド指向構成要素として使用するためのモジュール構成のライブラリを作成することができる。かかる階層的なモジュール構成を作成するために、機能ブロック105a、105b、105c、...、105nを図7aに示すように直列に、かつ/または図7bに示すように並列に接続してあらかじめ定義された機能を表すことができる。
各機能ブロック105a、105b、105c、...、105nはまた、一斉に作用して機能ブロック205xの所定の部分計算を実施して機能ブロック105xの出力データ205xおよび完了パルス220xを生成する1つまたは複数の機能ブロック105a、105b、105c、...、105nを含む所与の機能ブロック105xを伴うネストされた構成にも構成することができる。
次に図8を参照すると、ネストされた構成に配置されたサブブロックを含む、本発明による例示のベクトル回転機能ブロック105xが示されている。ベクトル回転機能ブロック105xは、外部機能ブロック105a、105b(図示せず)から伝えられる出力データ205a、205bに従って、あらかじめ定義された部分計算を実施するように構成されている。この所定の計算を完了した後、このベクトル回転機能ブロック105xは、以上で説明した「ハンドシェークオンターミネート」法に従って出力データ205x(例えば、電流出力Iq、Id)および関連する完了パルス220xを生成する。
所定の計算を実施するために、ベクトル回転機能ブロック105xは、2つのネストされた「ハンドシェークオンターミネート」機能ブロック、すなわちサイン/コサイン機能ブロック810と、このサイン/コサイン機能ブロック810に情報のやりとり可能に結合された電流生成機能ブロック820を含んでいる。
このサイン/コサイン機能ブロック810は、機能ブロック105a(図示せず)から出力データ205aおよび完了パルス220aを受け取り、サインおよびコサイン直交信号810aを出力データ205aの関数として生成する。「ハンドシェークオンターミネート」法に従って、サイン/コサイン機能ブロック810はまた、サイン/コサイン機能ブロック810がサインおよびコサイン直交信号810aの計算を完了するときに関連する完了パルス815を生成する。
電流生成機能ブロック820は、ベクトル回転機能ブロック105xの出力データ205xおよび関連する完了パルス220xを生成するように構成されている。この目的のために、電流生成機能ブロック820は、サインおよびコサイン直交信号810aおよび完了パルス815をサイン/コサイン機能ブロック810から受け取り、同様に出力データ205bおよび完了パルス220bを機能ブロック105b(図示せず)から受け取る。本発明による「ハンドシェークオンターミネート」法に従って、電流生成機能ブロック820は、サインおよびコサイン直交信号810aと出力データ205bの関数として出力データ205xおよび関連する完了パルス220xを生成する。
サインおよびコサイン直交信号810aを計算するために、サイン/コサイン機能ブロック810は、「ハンドシェークオンターミネート」法に従って接続される3つのネストされた機能ブロック850a、850b、850cを含んでいる。ネストされた機能ブロック850a、850bはそれぞれ、出力データ205aおよび完了パルス220aを機能ブロック105a(図示せず)から受け取り、各出力データ855a、855bおよび各完了パルス860a、860bを生成して、それぞれ機能ブロック850a、850bに割り当てられる所定の計算の完了を示す。出力データ855a、855bおよび完了パルス860a、860bは、機能ブロック850cに提供され、この機能ブロック850cは、「ハンドシェークオンターミネート」法に従って出力データ855cおよび完了パルス860cを生成する。次いで、この出力データ855cと完了パルス860cは、それぞれサイン/コサイン機能ブロック810のサインおよびコサイン直交信号810aと完了パルス815として提供される。
図8の例示のベクトル回転機能ブロック105xは、パラメータ入力210xを受け取らないが、そのネストされた機能ブロック850a、850b、850c、810、820のうちのどれかまたはすべてを含めて機能ブロック105xが、パラメータ入力210xを受け取ることができ、これらのパラメータ入力は、例えばマスタ制御装置150によって伝えられる静的信号から構成されても構成されなくてもよいことを理解されたい。
次に図10を参照すると、電子制御システムの別の例が、基準電流1035(すなわち、IqRef)、モータ位相電流1040(すなわち、Iu、Iv、Iw)、パラメータ入力1030、および回転子角1050(すなわち、シータ(theta))に従って制御出力1055(すなわち、モータ位相電圧Vu、Vv、およびVw)を生成することによってACモータ(図示せず)のトルクを制御するためのフィールド指向制御システム1000として示されている。
この制御システム1000は、本発明の「ハンドシェークオンターミネート」法に従って直列に接続された複数の機能ブロックを含んでいる。特に、この制御システム1000は、クラーク逆変換(inverse Clark transformation)機能ブロック1005、このクラーク逆変換機能ブロック1005に情報のやりとり可能に結合されたベクトル回転機能ブロック1010、このベクトル回転機能ブロック1010に情報のやりとり可能に結合されたPI制御装置1015、このPI制御装置1015に情報のやりとり可能に結合された逆ベクトル回転機能ブロック1020、およびこの逆ベクトル回転機能ブロック1020に情報のやりとり可能に結合されたクラーク変換機能ブロック1025を含んでいる。
PI制御装置1015は、その入力基準電流を追跡できるようにその同期フレームまたは回転フレーム中のQ軸電流を制御するように構成されている。このPI制御装置1015は、このサンプリング周期の開始時に基準電流1035、モータ電流1040、およびモータ角1050を同時にサンプリングし、モータ電圧計算を実施し、このサンプリング周期の終了時に新しいモータ電圧コマンドを出力する。
このサンプリング周期を開始するために、この開始/サンプルのパルス(start/sample pulse)1045をこの制御システム1000に対してアサートし、それによって本発明の「ハンドシェークオンターミネート」法に従ってこのシステム1000の機能ブロックによってカスケード式計算が実施されるようにする。図11は、この開始/サンプルのパルス1045のアサート後のこのフィールド指向制御システム1000のタイミング図を示している。
本発明をその特定の実施形態に関して説明してきたが、多数の他の変形形態および変更形態ならびに他の使用法が、当業者には明らかとなろう。したがって、本発明を本明細書中の特定の開示によっては限定せず、ただし、添付特許請求の範囲によってのみ限定することが好ましい。
本発明による電子制御システムの一例のブロック図である。 本発明による機能ブロックの一例のブロック図である。 本発明による機能ブロックの他の例のブロック図である。 本発明による機能ブロックのさらに他の例のブロック図である。 図4に示す機能ブロックの動作を示すタイミング図である。 本発明による機能ブロックのさらに他の例のブロック図である。 直列に接続された、本発明による3つの機能ブロックを示すブロック図である。 並列に接続された、本発明による7つの機能ブロックを示すブロック図である。 本発明による、追加のネストされた機能ブロックを含む機能ブロックのさらに他の例のブロック図である。 従来技術による、従来の制御システムを示すブロック図である。 ACモータのトルクを制御するための、本発明による電子制御システムのブロック図である。 図10の電子制御システムの動作を示すタイミング図である。
符号の説明
100 電子制御システム
105a〜105n 機能ブロック
150 マスタ制御装置
160a〜160n 制御信号
165 制御すべき機器
170 パラメータ入力
175 初期データ
180 初期開始パルス
185 フィードバックパラメータ
205a〜205n 出力データ
210x パラメータ入力
220a〜220n 開始パルス、完了パルス
405a〜405n-1 ラッチ式メモリバンク
410a〜410n-1 ラッチされた出力
415x 計算装置
605x 最終入力検出装置
610x 信号
810 サイン/コサイン機能ブロック
810a サインおよびコサイン直交信号
815 完了パルス
820 電流生成機能ブロック
850a〜850c ネストされた機能ブロック
855a〜855c 出力データ
860a〜860c 完了パルス
1000 フィールド指向制御システム
1005 クラーク逆変換機能ブロック
1010 ベクトル回転機能ブロック
1015 PI制御装置
1020 逆ベクトル回転機能ブロック
1025 クラーク変換機能ブロック
1030 パラメータ入力
1035 基準電流
1040 モータ位相電流
1045 開始/サンプルのパルス
1050 回転子角

Claims (14)

  1. 制御すべき機器と、
    カスケード式計算を実施するように構成された複数の機能ブロックを含み、前記カスケード式計算に従って制御信号を生成して前記機器を制御するように構成されたアプリケーション制御装置と、
    前記アプリケーション制御装置に情報のやりとり可能に結合され、前記アプリケーション制御装置にパラメータ入力、および前記カスケード式計算を開始するように動作可能な初期開始パルスを伝えるように構成されたマスタ制御装置と
    を備え、前記各機能ブロックが、所定の部分計算に従って出力データおよび完了パルスを生成するように構成され、前記出力データは、少なくとも前記完了パルスの存続期間の間、有効であり、前記各機能ブロックの前記所定の部分計算が、少なくとも1つの入力機能ブロックによって伝えられる入力データおよび入力完了パルスの関数として実施され、前記所定の部分計算が、前記入力完了パルスによって開始される、電子制御システム。
  2. 制御すべき前記機器が、ACモータおよびDCモータのうちの一方を含む、請求項1に記載の電子制御システム。
  3. 前記制御信号が、電流信号および電圧信号のうちの少なくとも1つを含み、速度およびトルクの少なくとも一方が、前記制御信号に従って制御される、請求項2に記載の電子制御システム。
  4. 前記機能ブロックのうちの少なくとも1つの前記所定の計算が、前記パラメータ入力の少なくとも一部分の関数として実施される、請求項1に記載の電子制御システム。
  5. 前記機能ブロックのうちの少なくとも1つが、前記少なくとも1つの入力機能ブロックによって伝えられる前記入力データおよび前記入力完了パルスにそれぞれ割り当てられた少なくとも1つのラッチ式メモリバンクを含み、前記少なくとも1つの機能ブロックが、前記ラッチ式メモリバンクに情報のやりとり可能に結合された計算装置をさらに含み、前記ラッチ式メモリバンクが、ラッチされた入力データを生成し、前記計算装置に前記ラッチされた入力データを伝えるように構成されており、前記計算装置が、前記ラッチされた入力データに従って前記所定の部分計算を実施するように構成されている、請求項1に記載の電子制御システム。
  6. 前記少なくとも1つの機能ブロックが、前記入力完了パルスのうちの最後の1つを検出するように構成されたパルス検出装置をさらに含み、前記最後の完了パルスが前記所定の部分計算を開始するように動作可能である、請求項5に記載の電子制御システム。
  7. 前記機能ブロックのうちの少なくとも一部が、直列に接続されている、請求項1に記載の電子制御システム。
  8. 前記機能ブロックのうちの少なくとも一部が、並列に接続されている、請求項1に記載の電子制御システム。
  9. 前記機能ブロックのうちの少なくとも1つが、前記所定の部分計算を実施するように構成された複数のネストされた機能ブロックを含む、請求項1に記載の電子制御システム。
  10. 電子制御システムのアプリケーション制御装置の、出力データおよび完了パルスを生成する機能ブロックであって、
    少なくとも1つの入力機能ブロックによって伝えられる入力データおよび入力完了パルスに従って所定の部分計算を実施するように構成された計算装置を備え、
    前記計算装置がさらに、前記所定の部分計算に従って前記出力データおよび前記完了パルスを生成するように構成され、前記出力データは、少なくとも前記完了パルスの存続期間の間、有効であり、前記所定の部分計算が、前記入力完了パルスによって開始される機能ブロック。
  11. 前記少なくとも1つの入力機能ブロックによって伝えられる前記入力データおよび前記入力完了パルスにそれぞれ割り当てられた少なくとも1つのラッチ式メモリバンクをさらに備え、
    前記計算装置が、前記ラッチ式メモリバンクに情報のやりとり可能に結合され、前記ラッチ式メモリバンクが、ラッチされた入力データを生成し、前記ラッチされた入力データを前記計算装置に伝えるように構成されており、前記計算装置が、前記ラッチされた入力データに従って前記所定の部分計算を実施するように構成されている、請求項10に記載の機能ブロック。
  12. 前記入力完了パルスのうちの最後の1つを検出するように構成されたパルス検出装置をさらに備え、前記最後の完了パルスが、前記所定の部分計算を開始するように動作可能である、請求項11に記載の機能ブロック。
  13. 前記計算装置が、前記所定の部分計算を実施するように構成された複数のネストされた機能ブロックを含む、請求項10に記載の機能ブロック。
  14. 制御すべき機器の電子制御を提供する方法であって、
    制御すべき前記機器を提供するステップと、
    カスケード式計算を実施するように構成された複数の機能ブロックを含み、前記カスケード式計算に従って制御信号を生成して前記機器を制御するように構成されたアプリケーション制御装置を提供するステップと、
    前記アプリケーション制御装置に情報のやりとり可能に結合され、前記アプリケーション制御装置にパラメータ入力、および前記カスケード式計算を開始するように動作可能な初期開始パルスを伝えるように構成されたマスタ制御装置を提供するステップと
    を含み、前記各機能ブロックが、所定の部分計算に従って出力データおよび完了パルスを生成するように構成され、前記出力データは、少なくとも前記完了パルスの存続期間の間、有効であり、前記各機能ブロックの前記所定の部分計算が、少なくとも1つの入力機能ブロックによって伝えられる入力データおよび入力完了パルスの関数として実施され、前記所定の部分計算が、前記入力完了パルスによって開始される方法。
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