CN114978106A - 半导体设备和电机控制设备 - Google Patents

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Abstract

本公开涉及半导体设备和电机控制设备。控制电路接收来自外部的指令，并且使用来自外部的输入数据和保持在存储器中的算出数据使算术单元执行M次(M为2或更大的整数)算术运算，从而使算术单元和存储器充当IIR滤波器。IIR滤波器是能够通过M次(K＜M)中的K次算术运算来确定输出数据的滤波器。控制电路接收到来自外部的指令，然后使算术单元预先执行K次算术运算，从而确定输出数据并且在此时将输出数据输出到外部。

Description

半导体设备和电机控制设备
相关申请的交叉引用
在2021年2月25日提交的日本专利申请号2021-028740的公开内容(包括说明书、附图和摘要)，通过整体引用并入本文。
技术领域
本发明涉及半导体设备和电机控制设备，并且例如涉及包括无线脉冲响应(IIR)滤波器的半导体设备和包括该半导体设备的电机控制设备。
背景技术
专利文献1公开了一种能够以高速执行IIR滤波器运算的微处理器。该微处理器包括多个寄存器和滤波运算电路，该滤波运算电路被配置为使用来自多个寄存器的数据执行IIR滤波运算，并且输出与一个样本相对应的运算数据并且传输数据用于下一滤波运算。多个寄存器被配置为利用新的传输数据来覆写并更新过去的传输数据、并且利用运算数据来覆写并更新待被运算的数据。
下面列出公开的技术。
[专利文献1]日本未审查专利申请公开号2009-33371
发明内容
如专利文献1所描述的，IIR滤波运算例如通过使安装在微处理器中的滤波运算电路执行循环处理来实现。另一方面，IIR滤波器在很多情况下通常是级联连接的。在这种情况下，滤波运算电路通常执行串行处理，其从第一级的IIR滤波器的运算处理开始，并且在所有运算处理完成后转移到下一级的IIR滤波器的运算处理。然后，当末级的IIR滤波器的运算处理完成时，滤波运算电路输出多级IIR滤波器的输出数据。
然而，当使用这种串行处理时，从将输入数据给予多级的IIR滤波器到获得输出数据需要时间。例如，当IIR滤波器被应用于各种类型的控制系统时，控制系统通常需要执行多级的IIR滤波器的运算处理，并且在控制周期内使用输出数据进一步执行处理。如果获得输出数据需要较长时间，则恐怕可能难以在控制周期内完成必要的处理。
下面描述的实施例是考虑了上述情况而做出的，并且根据说明书描述和附图，其他问题和新颖特征将是清楚的。
根据实施例的半导体设备包括：算术单元，其包括乘法器和加法器；存储器，其被配置为保持算出数据；控制电路，其被配置为控制算术单元和存储器。控制电路接收来自外部的指令，并且通过使用来自外部的输入数据和保持在存储器中的算出数据、使算术单元执行M次(M为2或更大的整数)算术运算，从而使算术单元和存储器充当包括乘法块、加法块和延迟块的IIR滤波器。在这里，IIR滤波器是能够通过M次(K＜M)中的K次算术运算来确定输出数据的滤波器。控制电路接收来自外部的指令，然后使算术单元预先执行K次算术运算，从而确定输出数据并且在确定时将输出数据输出到外部。
根据上述实施例，可以缩短获得来自IIR滤波器的输出数据前的时间。
附图说明
图1是示出本发明第一实施例的半导体设备的配置示例的示意图。
图2是示出图1中的硬件加速器的配置示例的示意图。
图3A是示出由图2中的硬件加速器实现的IIR滤波器的配置示例的框图。
图3B是用于描述图3A中的IIR滤波器的运算示例的图。
图4A是示出由图2中的硬件加速器实现的另一IIR滤波器的配置示例的框图。
图4B是用于描述图4A中的IIR滤波器的运算示例的图。
图5是示出与图3A不同的IIR滤波器的配置示例的框图。
图6是示出与图4A不同的IIR滤波器的配置示例的框图。
图7是示出在实际使用由图2中的硬件加速器实现的IIR滤波器时的配置示例的框图。
图8是示出图2中的硬件加速器的控制电路的处理内容的示例的流程图。
图9是示出图8中的流程中的算术单元的详细的算术运算程序的示例的图。
图10是示出与图9不同的算术运算程序的示例的图。
图11是示出比较使用图8中的实施例的流程的情况与使用图14中的比较示例流程的情况的控制系统处理流程的概念图。
图12是示出关于根据本发明第二实施例的电机控制设备的配置示例的示意图。
图13A是示出各种处理系统中的算术运算方法的示例的概念图。
图13B是示出各种处理系统中的算术运算方法的示例的概念图。
图14是示出在根据本发明比较示例的半导体设备中的硬件加速器的控制电路的处理内容的示例的流程图。
具体实施方式
在下面描述的实施例中，为方便起见，将在需要时在多个部分或实施例中描述本发明。然而，除非另有说明，否则这些部分或实施例不是彼此无关的，而是一个实施例涉及作为对其的修改、细节或补充解释的另一实施例部分的整体或一部分。而且，在下面描述的实施例中，当提及要素的数量(包括个数、值、量、范围等)时，原则上除非另有说明或除将该数量明显限制为具体数字的情况外，否则要素的数量并不限于具体数字，并且大于或小于具体数字也是适用的。
此外，在下面描述的实施例中，不言而喻，原则上除非另有明确规定或除非该组件明显是必不可少的，否则每个组件(包括元素步骤)都不是必不可少的。同样，在下面描述的实施例中，当提及组件的形状、位置关系等时，原则上除非另有明确规定或除非从上下文中看出组件的形状、位置关系等明显不同，否则都包括大致近似的形状、类似的形状等。这同样适用于上述的数值和范围。
而且，构成实施例中每个功能块的电路元件也没有被特别限定，并且通过诸如CMOS(互补型MOS晶体管)之类的熟知的集成电路技术被形成在由单晶硅等制成的半导体衬底上。
在下文中，将参考附图对本发明的实施例进行详细描述。注意，在用于描述实施例的附图各处，原则上相同的构件由相同的参考字符标示，并且将省略其重复的描述。
(第一实施例)
(半导体设备的概要)
图1是示出本发明第一实施例的半导体设备的配置示例的示意图。图1中所示的半导体设备DEV通常是微控制器、SoC(片上系统)等。半导体设备DEV包括处理器PRC、诸如RAM(随机存取存储器)和非易失性存储器NVM之类的存储器、各种外围电路PERI、以及硬件加速器HWA。这些部件中的每一个通过总线BS相互连接。
处理器PRC包括CPU(中央处理单元)。CPU通过执行存储器中存储的程序来实现预定功能。硬件加速器HWA是支持CPU处理的电路。硬件加速器HWA经由总线BS接收来自CPU的指令，并且响应于来自CPU的指令执行例如IIR滤波运算等。
各种外围电路PERI包括以模数转换器、数模转换器、PWM(脉冲宽度调制)单元、外部通信接口等为代表的各种电路。例如，除了微控制器等之外，根据第一实施例的半导体设备还可以是FPGA(现场可编程门阵列)、ASIC(专用集成电路)等。
图2是示出图1中的硬件加速器的配置示例的示意图。图2中所示的硬件加速器HWA包括接口IF、算术单元CAL、存储器MEM、以及控制电路CTL。接口IF将来自CPU的输入数据Din输出到算术单元CAL，并且将来自算术单元CAL的输出数据Dout输出到CPU。
例如，存储器MEM包括多个寄存器等。存储器MEM使用多个寄存器等保持被用于IIR滤波器中的参数数据a和b以及在IIR滤波运算期间获得的算出数据D。与此同时，存储器MEM还具有IIR滤波器中包括的延迟块(DB)的功能。
算术单元CAL包括乘法器MUL和加法器ADD。乘法器MUL充当在IIR滤波器中包括的乘法块(MB)，并且将预定数据与来自存储器MEM的参数数据a和b相乘。加法器ADD充当在IIR滤波器中包括的加法块(AB)，并且将多个预定数据相加。
控制电路CTL从外部(即，CPU)接收指令CMD，并且控制接口IF、算术单元CAL、以及存储器MEM。一般而言，控制电路CTL接收来自CPU的指令CMD，并且通过使用来自CPU的输入数据Din和算出数据D以及保持在存储器MEM中的参数数据a和b，使算术单元CAL执行M次(M为2或更大的整数)算术运算。因此，控制电路CTL使算术单元CAL和存储器MEM充当包括乘法块、加法块和延迟块的IIR滤波器。此外，控制电路CTL使算术单元CAL经由接口IF将IIR滤波器的输出数据Dout输出到CPU。
(由硬件加速器实现IIR滤波器的方法)
图3A是示出由图2中的硬件加速器实现的IIR滤波器的配置示例的框图，并且图3B是用于描述图3A中的IIR滤波器的运算示例的图。图3A中所示的IIR滤波器是二阶双二阶IIR滤波器，并且具有直接形式II的翻转配置。IIR滤波器包括两个延迟块DB1和DB2，五个乘法块MB1到MB5，以及三个加法块AB1到AB3。在图3A中，左半部分用作前馈部分，而右半部分用作反馈部分。
乘法块MB1、MB2和MB3通过将输入数据Din分别地乘以参数数据b0、b1和b2而生成算出数据D1、D2和D3。乘法块MB4和MB5通过将输出数据Dout分别地乘以参数数据a1和a2而生成算出数据D4和D5。加法块AB3通过将算出数据D3和算出数据D5相加而生成算出数据D7。延迟块DB2通过将算出数据D7延迟一个采样周期而生成算出数据(换言之，延迟数据)D7'。
加法块AB2通过将算出数据D2、算出数据D4和算出数据(延迟数据)D7'相加而生成算出数据D6。延迟块DB1通过将算出数据D6延迟一个采样周期而生成算出数据(延迟数据)D6'。加法块AB1通过将算出数据D1和算出数据(延迟数据)D6'相加而生成输出数据Dout。
乘法块MB1至MB5由图2中的算术单元CAL中的乘法器MUL来实现。此时的参数数据b0、b1、b2、a1、a2被预先保持在存储器MEM中。加法块AB1至AB3由算术单元CAL中的加法器ADD来实现。延迟块DB1和DB2由存储器MEM来实现。即，存储器MEM将算出数据D6、D7作为延迟数据D6'、D7'保持1个采样周期。
在图3A中的IIR滤波器中，为了获得算出数据D4，必需以输出数据Dout为前提，并且为了得到输出数据Dout，又必需以算出数据D1为前提。以这种方式，每个数据都具有依赖关系。图3B示出了基于这种数据依赖关系的处理顺序。图2中的控制电路CTL使算术单元CAL基于这种数据依赖关系来执行M次(这个示例中M＝8)的算术运算，从而使算术单元CAL、存储器MEM等充当图3A中的IIR滤波器。
在这里，从图3B可以看出，图3A的IIR滤波器具有这种配置，其中通过在K＜M的情况下执行M次(M＝8)中的K次(在这个示例中K＝2)算术运算可以确定输出数据Dout。即，控制电路CTL只使算术单元CAL执行乘法块MB1的算术运算，然后执行加法块AB1的算术运算。在加法块AB1进行算术运算时，算术单元CAL只将与乘法块MB1相关联的算出数据D1和由存储器MEM保持的算出数据(延迟数据)D6'相加。
在第一实施例中的硬件加速器HWA中，在从CPU接收指令CMD之后，控制电路CTL使算术单元CAL预先执行K次(K＝2)算术运算，从而确定输出数据Dout。然后，在确定的时候，控制电路CTL使算术单元CAL将输出数据Dout输出到CPU。
例如，当图3B中所示的M次(M＝8)所有算术运算完成时，作为比较示例的硬件加速器将输出数据Dout输出到CPU。另一方面，当M次中的K次(K＝2)算术运算完成时，第一实施例的硬件加速器HWA可以将输出数据Dout输出到CPU。结果，有可能缩短获得输出数据Dout之前的时间。
注意，在图3B中所示的M次(M＝8)算术运算被划分为输出数据运算和延迟数据运算。输出数据运算是确定输出数据Dout所必需的算术运算，并且对应于图3B示例中的算出数据D1的算术运算和输出数据Dout的算术运算。另一方面，延迟数据运算是确定在充当延迟块DB1、DB2的存储器MEM中保持的数据(即，与延迟数据D6'和D7'相对应的算出数据D6、D7)所必需的算术运算。
延迟数据运算对应于至少6次算术运算，除了图3B的示例中的输出数据运算。然而，为了确定与延迟数据相对应的算出数据D6和D7，输出数据Dout也是必需的。因此，在输出数据Dout未知的前提下，延迟数据运算对应一共8次算术运算。在第一实施例的硬件加速器HWA中，控制电路CTL使算术单元CAL预先执行输出数据运算，然后执行延迟数据运算。
图4A是示出由图2中的硬件加速器实现的另一IIR滤波器的配置示例的框图，而图4B是用于描述图4A中的IIR滤波器的运算示例的图。图4A中所示的IIR滤波器也是二阶双二阶IIR滤波器，但具有与图3A中滤波器不同的直接形式I的翻转配置。IIR滤波器包括四个延迟块DB1到DB4、五个乘法块MB1到MB5、以及四个加法块AB1到AB4。在图4A中，左半部分用作反馈部分，而右半部分用作前馈部分。
加法块AB1通过将输入数据Din和算出数据(延迟数据)D7'相加而生成算出数据D1。乘法块MB1、MB2和MB3通过将算出数据D1分别乘以参数数据b0、b1和b2而生成算出数据D2、D3和D4。乘法块MB4和MB5通过将算出数据D1分别乘以参数数据a1和a2而生成算出数据D5和D6。
延迟块DB2通过将算出数据D6延迟一个采样周期而生成算出数据(延迟数据)D6'。延迟块DB4通过将算出数据D4延迟一个采样周期而生成算出数据(延迟数据)D4'。加法块AB2通过将算出数据D5和算出数据(延迟数据)D6'相加而生成算出数据D7。加法块AB4通过将算出数据D3和算出数据(延迟数据)D4'相加而生成算出数据D8。
延迟块DB1通过将算出数据D7延迟一个采样周期而生成算出数据(延迟数据)D7'。延迟块DB3通过将算出数据D8延迟一个采样周期而生成算出数据(延迟数据)D8'。加法块AB3通过将算出数据D2和算出数据(延迟数据)D8'相加而生成输出数据Dout。
与图3A的情况类似，图4A中的乘法块MB1到MB5由乘法器MUL实现，加法块AB1到AB4由加法器ADD实现，而延迟块DB1到DB4由存储器MEM实现。此外，图4B示出了基于与图4A的情况类似的数据依赖关系的用于图4A的IIR滤波器的处理顺序。图2中的控制电路CTL使算术单元CAL基于这种数据依赖关系执行M次(在这个示例中M＝9)的算术运算，从而使算术单元CAL、存储器MEM等充当图4A中的IIR滤波器。
在这里，从图4B可以看出，类似于图3A的情况，图4A中的IIR滤波器还具有这样的配置，其中可以通过执行M次(M＝9)中的K次(在该示例中为K＝3)算术运算来确定输出数据Dout。即，控制电路CTL仅使算术单元CAL执行加法块AB1的处理，随后执行乘法块MB1的处理，然后执行加法块AB3的处理。
与图3A和3B的情况类似，在接收到来自CPU的指令CMD后，图2中的控制电路CTL使算术单元CAL预先执行算术运算K次(K＝3)，从而确定输出数据Dout。然后，在确定的时候，控制电路CTL使算术单元CAL将输出数据Dout输出到CPU。
因此，第一实施例的硬件加速器HWA可以在M次(M＝9)中的K次(K＝3)算术运算完成时将输出数据Dout输出到CPU。结果，有可能缩短获得输出数据Dout之前的时间。此时，在图3A中所示的配置示例中，与图4A中所示的配置示例相比，可以将时间缩短相当于一次算术运算的量。注意，类似于图3A和图3B的情况，控制电路CTL在使算术单元CAL预先执行输出数据运算之后，使算术单元CAL执行延迟数据运算。
图5是示出与图3A不同的IIR滤波器的配置示例的框图，而图6是示出与图4A不同的IIR滤波器的配置示例的框图。图5中所示的IIR滤波器具有与图3A中所示的直接形式II的翻转配置不同的直接形式I的配置。图6中所示的IIR滤波器具有与图4A中所示的直接形式I的翻转配置不同的直接形式II的配置。
图3A中直接形式II的翻转配置和图5中直接形式I的配置在延迟块位置上有所不同。类似地，图4A中直接形式I的翻转配置和图6中直接形式II的配置在延迟块位置上也有所不同。即，在图3A和图4A的情况下，在执行乘法和加法之后执行延迟，而在图5和图6的情况下，在执行延迟之后执行乘法和加法。
当配置不是如图5和图6中所示的翻转配置时，与图3A和图4A中所示的翻转配置的情况不同，使用所有的乘法块和加法块的M次算术运算是必需的，以便确定输出数据Dout。即，输出数据运算的次数K等于运算的总次数M，在图5中K＝M＝8而在图6中K＝M＝9。因此，当配置不是翻转配置时，即使输出数据运算在先，也可能难以缩短在获得输出数据Dout之前的时间。
(硬件加速器详情)
图7是示出由图2中的硬件加速器实现的IIR滤波器的实际使用的配置示例的框图。如图7中所示，在实际使用中，IIR滤波器在很多情况下被用作以多级(这里为三级)级联连接的IIR滤波器。第一级的IIR滤波器FLT1、第二级的IIR滤波器FLT2、以及末级的IIR滤波器FLT3中的每一个都具有图3A中所示的直接形式II的翻转配置。
第一级的IIR滤波器FLT1接收输入数据Din[1]并输出输出数据Dout[1]。第二级的IIR滤波器FLT2接收第一级的输出数据Dout[1]作为输入数据Din[2]，并且输出输出数据Dout[2]。末级的IIR滤波器FLT3接收第二级的输出数据Dout[2]作为输入数据Din[3]，并输出输出数据Dout[3]。以这种方式，三级IIR滤波器接收输入数据Din[1]，并且将输出数据Dout[3]作为整体输出。
图8是示出图2中的硬件加速器的控制电路的处理内容的示例的流程图。在此，假设一种情况，即，控制电路CTL使算术单元CAL和存储器MEM充当图7中所示的三级IIR滤波器。在图8中，控制电路CTL接收来自CPU的指令CMD，并且首先设置n＝1(步骤S101)。
随后，控制电路CTL通过使用来自CPU的输入数据(即，图7中第一级处的输入数据Din[1])使算术单元CAL执行在第n级处的输出数据运算(步骤S102)。接着，控制电路CTL重复执行步骤S102和S103的处理，同时使n递增(步骤S103，直到n变得大于最大级数N(这里，N＝3)(步骤S104)。
结果，末级的IIR滤波器的输出数据，即，图7的输出数据Dout[3]由算术单元CAL获得。当在步骤S104中n变得大于N时，控制电路CTL使算术单元CAL经由接口IF将末级的IIR滤波器的输出数据输出到CPU(步骤S105)。
此后，控制电路CTL再次设置n＝1(步骤S106)。随后，控制电路CTL使算术单元CAL在第n级处执行延迟数据运算(步骤S107)。接着，控制电路CTL重复执行步骤S107和S108的处理，同时使n递增(步骤S108)，直到n变得大于最大级数N(N＝3)(步骤S109)。结果，将被保持在图7中的IIR滤波器FLT1到FLT3的每一个中的延迟块DB1和DB2中和图2的存储器MEM中的算出数据(延迟数据)D6'和D7'被确定，并且作为三级IIR滤波器的一系列处理被完成。
图9是示出图8中的流程中的算术单元的详细的算术运算程序的示例的图。在这里假设这样一种情况，即，图2中的算术单元CAL包括一个被配置为将两个数据相加的加法器ADD和一个被配置为将两个数据相乘的乘法器MUL，并且加法器ADD和乘法器MUL可以在处理器PRC的一个时钟周期内执行一个算术运算并且可以并行执行该算术运算。在这种情况下，例如，三个数据相加(X＝A+B+C)通过在两个时钟周期中相加来实现(tmp＝A+B，X＝tmp+C)。
作为图9的示意性运算，在接收来自CPU的指令CMD后，控制电路CTL首先使算术单元CAL从第一级到末级顺序执行多级(这里为三级)IIR滤波器中的输出数据运算。此后，控制电路CTL使算术单元CAL从第一级到末级顺序执行多级IIR滤波器中的延迟数据运算。然后，在末级的IIR滤波器中的输出数据运算完成时，控制电路CTL使算术单元CAL将末级IIR滤波器的输出数据Dout[3]输出到CPU。.
作为图9的详细运算，算术单元CAL首先在两个时钟周期中执行第一级的输出数据运算，然后分别在两个时钟周期中执行第二级和第三级的输出数据运算。在第一级的输出数据运算中，算术单元CAL从CPU接收输入数据Din[1]，在第一时钟周期中生成算出数据D1[1]，并且在第二时钟周期中生成输出数据Dout[1]。在这里，[x]中的“x”表示级数。
在第二级的输出数据运算中，算术单元CAL接收第一级的输出数据Dout[1]作为输入数据Din[2]，并且类似地生成算出数据D1[2]和输出数据Dout[2]。这同样适用于第三级的输出数据运算。
此后，算术单元CAL在五个时钟周期中在第一级处执行延迟数据运算，随后分别在五个时钟周期中在第二级和第三级处执行延迟数据运算。在这里，控制电路CTL在如上所述的第一级的输出数据运算之前使存储器MEM保持来自CPU的输入数据Din[1]。然后，控制电路CTL通过使用所保持的输入数据Din[1]使算术单元CAL从第一级到第三级顺序执行延迟数据运算。换言之，算术单元CAL从头开始再次执行多级处的IIR滤波器的运算。
在第一级的延迟数据运算中，算术单元CAL在五个时钟周期中的第一个时钟周期和第二时钟周期中顺序生成算出数据D1[1]和D2[1]，并且还在第二时钟周期中并行生成输出数据Dout[1]。然后，算术单元CAL在第三、第四和第五时钟周期中顺序生成算出数据D3[1]、D4[1]和D5[1]，并且与之并行，在第三时钟周期和第五时钟周期中分别生成算出数据D6[1]。关于算出数据D6[1]，具体而言，算术单元CAL在第三时钟周期中将算出数据D2[1]与延迟数据D7'[1]相加，并且在第五时钟周期中将相加结果与算出数据D4[1]相加。
除以下两个不同之外，在第二级处的延迟数据计算与第一级处的相同。第一个不同之处在于，算术单元CAL通过将第一级的输出数据Dout[1]用作第二级的输入数据Din[2]来执行运算处理。第二个不同之处在于，与在第二级处生成算出数据D1[2]并行，算术单元CAL在五个时钟周期中的第一时钟周期中在第一级处生成算出数据D7[1]。在第三级处的延迟数据运算与在第二级处的相同。
图10是示出与图9不同的算术运算程序的示例的图。在图10中，第一级、第二级和第三级处的输出数据运算与图9相同。然而，在图10中，不同于图9的情况，控制电路CTL使存储器MEM保持通过在第一至第三级处的输出数据运算而获得的算出数据，在这个示例中是输出数据Dout[1]、Dout[2]和Dout[3]。然后，控制电路CTL通过使用所保持的算出数据使算术单元CAL执行第一级到第三级处的延迟数据运算。
在此，在第一级处的IIR滤波器FLT1的延迟数据运算的时候，当输出数据Dout[1]被保持时，算术单元CAL可以生成算出数据D4[1]，D5[1]等，而不生成算出数据D1[1]。这同样适用于第二级和第三级。因此，在图10中的第一级、第二级和第三级处的延迟数据运算中，与图9的情况相比，删除了用于生成算出数据D1[1]、D1[2]和D1[3]的时钟周期。
结果，算术单元CAL可以在四个时钟周期中执行在第一级处的延迟数据运算，随后分别在四个时钟周期中执行在第二级和第三级处的延迟数据运算。此外，在四个时钟周期中的第一时钟周期中，算术单元CAL在前一级生成算出数据D7[1]和D7[2]，它们与图9中的算出数据D1[2]和D1[3]并行地被生成。即，算术单元CAL在第二级处的延迟数据运算中的第一时钟周期中与算出数据D2[2]并行地生成第一级的算出数据D7[1]，并且在第三级处的延迟数据运算中的第一时间周期中与算出数据D2[3]并行地生成第二级的算出数据D7[2]。
当对图9的方法和图10的方法进行比较时，从延迟数据运算所需的时钟周期数的观点来看，图10的方法是有益的。然而，在图10的方法中，由于有必要使存储器MEM保持与IIR滤波器的级数相对应的输出数据Dout[1]、Dout[2]和Dout[3]，因此图9的方法从电路规模(例如，寄存器数量等)的观点来看是有益的。虽然图3A的配置示例在此被用于每一级的IIR滤波器，但是当图10的方法通过使用图4A的配置示例而被使用时，控制电路CTL只是使存储器MEM保持在输出数据运算中获得的每一级的算出数据D1。
(第一实施例的主要效果)
如上所述，通过使用第一实施例的方法，有可能缩短获得来自IIR滤波器的输出数据之前的时间。结果，在各种控制系统中，可以在控制周期内完成必要的处理，而不用例如增加处理器的时钟频率的速度。从另一角度来看，可以缩短控制周期，并且可以构建高精度控制系统。下面将描述其细节。
图14是流程图，其示出根据本发明的比较示例的半导体设备中的硬件加速器中的控制电路的处理内容的示例。在图14中所示的流程中，与图8中所示的流程不同，在每一级的处理中，第n级的延迟数据运算(步骤S107)在第n级的输出数据运算(步骤S102)之后被执行。然后，在末级的输出数据运算和延迟数据运算被完成时(步骤S104)，输出数据被输出到CPU(步骤S105)。
图11是概念图，其示出使用图8的实施例的流程的情况与使用图14中的比较示例的流程之间的控制系统的处理流程的比较。如图11中所示，在包括IIR滤波器的一般控制系统中，在控制周期Tc中提供CPU处理周期CPU_P[1]、CPU_P[2]和CPU_P[3]以及IIR滤波器运算等待周期IIR_W[1]和IIR_W[2]。
例如，CPU在CPU处理周期CPU_P[1]内执行预定处理，然后通过输出指令CMD和输入数据Din使硬件加速器HWA执行IIR滤波器的运算。随后，CPU等待，直到在等待周期IIR_W[1]中获得来自硬件加速器HWA的输出数据Dout。此后，当获得输出数据Dout时，CPU通过在CPU处理周期CPU_P[2]中使用输出数据Dout来执行下一处理。
在上述控制系统的处理中，为了获得输出数据Dout，比较示例的方法中的CPU需要等待，直到末级(在这里是第三级)的延迟数据运算被完成，即，多级的IIR滤波器中所有的输出数据运算和延迟数据运算被完成。因此，担心的是，等待周期IIR_W[1]、IIR_W[2]变长并且必需的处理时间超过控制周期Tc。此外，为了缩短必需的处理时间，需要提高处理器的时钟频率的速度，这可能导致成本增加和功耗增加。
另一方面，为了获得输出数据Dout，本实施例方法中的CPU只等待到多级的IIR滤波器中的输出数据运算被完成。CPU可以通过使用通过该输出数据运算获得的输出数据Dout来执行下一处理。此外，CPU可以使硬件加速器HWA在多级的IIR滤波器中与下一处理并行地执行延迟数据运算。
结果，通过使用本实施例的方法，与比较示例的方法相比，可以缩短等待周期IIR_W[1]和IIR_W[2]，并且可以在控制周期Tc内将必需的处理时间缩短时间ΔT。因此，也可以缩短控制周期Tc。
(第二实施例)
(电机控制设备的应用示例)
图12是示意图，其示出本发明第二实施例的电机控制设备周围的配置示例。图12示出了包括半导体设备DEV、预驱动器PDV、逆变器INV、电机MT和位置传感器PG的电机控制系统。其中例如，半导体设备DEV、预驱动器PDV、逆变器INV被安装在布线板上以形成电机控制设备。电机MT例如是三相(u相、v相、w相)无刷直流电机等，并且对被控制对象的位置执行控制。位置传感器PG被附接到电机MT并检测电机MT的旋转位置。
逆变器INV包括三相高侧开关元件和三相低侧开关元件，三相高侧开关元件被连接在高电位侧电源与电机MT的三相输入端子之间，三相低侧开关元件被连接在低电位侧电源与电机MT的三相输入端子之间。逆变器INV通过切换每个开关元件向电机MT供给电功率，具体而言是三相交流电功率。预驱动器PDV接收来自半导体设备DEV的三相PWM信号，并且基于PWM信号来控制逆变器INV中的每个开关元件。
如第一实施例中所描述的，半导体设备DEV例如由微控制器等构成，并且包括位置/速度控制器PSCT、电流控制器ICT、以及PWM单元PWMU。位置/速度控制器PSCT和电流控制器ICT例如通过图1中的处理器PRC的程序处理而被实现，并且PWM单元PWMU例如由图1中的各种外围电路PERI中包括的硬件单元来实现。
基于将以预定控制周期输入的电机MT的感测结果，半导体设备DEV经由逆变器INV示意性地控制电机MT。电机MT的感测结果包括由位置传感器PG检测的位置值和由电流传感器(未示出)检测的电机的三相电流值。当感测结果是模拟值时，半导体设备DEV通过使用在各种外围电路PERI中包括的模数转换器将其转换成数字值，然后将数字值输出到位置/速度控制器PSCT和电流控制器ICT。
位置/速度控制器PSCT基于来自位置传感器PG的位置检测值来控制电机MT的位置和速度。在位置/速度控制器PSCT中，例如基于预定的控制序列，位置指令单元10生成用于确定受控对象位置的位置指令值。减振控制单元11校正来自位置指令单元10的位置指令值并生成校正的位置指令值，以便抑制受控对象在该位置确定期间可能发生的残余振动。速度前馈(简称FF)运算单元12基于校正的来自减振控制单元11的位置指令值，来计算速度FF补偿值。
PI(比例/积分)控制与相位补偿单元13计算用于使该误差接近零的操纵值，即，基于来自减振控制单元11的校正的位置指令值与来自位置传感器PG的位置检测值之间的误差的速度指令值。此时，PI控制与相位补偿单元13计算该速度指令值，同时反映来自速度FF运算单元12的速度FF补偿值。此外，PI控制与相位补偿单元13计算用于使误差接近零的操纵值，即，基于速度指令值与来自瞬时速度观测器17的检测速度值之间的误差的转矩指令值。
例如，机械共振抑制滤波器14是用于抑制受控对象共振的陷波滤波器，并且对来自PI控制与相位补偿单元13的操纵值进行滤波。转矩补偿单元15对来自机械共振抑制滤波器14的滤波后的操纵值进行补偿，即，例如根据电机MT的负载大小的转矩指令值。
基于来自转矩补偿单元15的转矩指令值，弱磁通控制单元16生成d轴电流指令值和q轴电流指令值。瞬时速度观测器17基于来自位置传感器PG的位置检测值和来自转矩补偿单元15的转矩指令值来计算该速度检测值。具体而言，例如基于位置检测值的微分值和转矩指令值的积分值，瞬时速度观测器17计算该速度检测值。
基于来自位置传感器PG的位置检测值、来自位置/速度控制器PSCT的d轴电流指令值和q轴电流指令值、以及来自电流传感器(未示出)的上面提及的三相检测电流值，电流控制器ICT控制电机MT的电流并最终控制转矩。在电流控制器ICT中，基于来自位置传感器PG的位置检测值，dq转换单元25将来自电流传感器(未示出)的三相电流检测值转换成d轴检测电流值和q轴检测电流。
死区时间补偿单元24校正由PWM单元PWMU插入的死区时间引起的电压指令与实际输出电压之间的误差，并且基于来自电流传感器(未显示)的三相检测电流值对电压指令值进行补偿。死区时间是需要在逆变器INV每个相位中的高侧开关元件的导通/截止时间与低侧开关元件的截止/导通时间之间提供的间隔。
基于来自位置/速度控制器PSCT、具体而言来自弱磁通控制单元16的d轴电流指令值和q轴电流指令值，电压FF运算单元20计算电压FF补偿值。电压FF补偿值例如对由于死区时间引起的电压误差进行补偿。基于来自位置/速度控制器PSCT的d轴电流指令值和q轴电流指令值与来自dq转换单元25的d轴电流检测值和q轴电流检测值之间的误差，PI控制与相位补偿单元21计算使误差接近零的操纵值，即，d轴电压指令值和q轴电压指令值。此时，PI控制与相位补偿单元21计算d轴电压指令值和q轴电压指令值，同时反映来自电压FF运算单元20的电压FF补偿值。
通过使用来自位置传感器PG的位置检测值来执行逆停车转换，dq逆转换单元22将来自PI控制与相位补偿单元21的d轴电压指令值和q轴电压指令值转换成α轴电压指令值和β轴电压指令值。基于指定的调制模式，空间矢量调制单元23将来自dq逆转换单元22的α轴电压指令值和β轴电压指令值调制成三相电压指令值，并且最终调制成三相PWM占空比指令值。
基于来自电流控制器ICT，具体地来自空间矢量调制单元23的三相PWM占空比指令值，PWM单元PWMU生成反映占空比指令值的三相PWM信号。此时，PWM单元PWMU插入死区时间，以防止由于高侧开关元件和低侧开关元件同时导通而导致短路。然后，PWM单元PWMU通过使用三相PWM信号经由预驱动器PDV来控制逆变器INV中的每个开关元件。
在上述的半导体设备DEV中，例如，双二阶IIR滤波器被安装在位置/速度控制器PSCT中的减振控制单元11、机械共振抑制滤波器14、转矩补偿单元15和瞬时速度观测器17中。例如，级联连接的六级IIR滤波器被安装在减振控制单元11中，级联连接的五级IIR滤波器被安装在机械共振抑制滤波器14中。此外，级联连接的五级IIR滤波器被安装在转矩补偿单元15中，级联连接的两级IIR滤波器被安装在瞬时速度观测器17中。
在这种电机控制设备中使用的半导体设备DEV中，有必要在电机MT的控制周期内完成包括位置/速度控制器PSCT、电流控制器ICT和PWM单元PWMU在内的一系列处理。另一方面，特别是当需要以高速和高精度控制电机MT时，可能如图12中所示需要许多提供了IIR滤波器的控制块。因此，担心的是，如图11中所示，半导体设备DEV的处理时间会增加并超过控制周期Tc。电机MT的控制周期Tc例如被设置为几十μs。
作为具体的示例，参考图11，半导体设备DEV中的CPU在CPU处理周期CPU_P[1]内完成位置指令单元10的处理，然后在等待周期IIR_W[1]内使硬件加速器HWA执行减振控制单元11中的IIR滤波器的算术运算。随后，CPU接收来自硬件加速器HWA的输出数据Dout，并且在CPU处理周期CPU_P[2]内执行速度FF运算单元12和PI控制与相位补偿单元13的处理。此后，CPU在等待周期IIR_W[2]内使硬件加速器HWA执行机械谐振抑制滤波器14中的IIR滤波器的算术运算。然后，以相同的方式顺序执行必要的过程。
因此，如果如第一实施例中所述使用预先执行输出数据运算的方法，则有可能如图11中所述缩短半导体设备DEV的处理时间。结果，实现高速和高精度的电机控制变成可能。具体地，例如，可以缩短控制周期，并且可以在控制周期内实现IIR滤波器的更多运算处理。
图13A和图13B是概念图，其示出各种处理系统中的算术运算方法的示例。图13A示出了批量运算方法的处理流程。批量运算方法例如是在非实时处理中使用的方法，其中对在一定程度上收集的输入数据Din执行一次运算处理，然后生成输出数据Dout。例如，可以呈现一种情况，即，如在音频处理中，缓冲一定量的输入数据Din被缓冲并且定期对多个输入数据Din进行一次处理。
图13B示出了单一运算方法的处理流程。单一运算方法例如是在实时处理中使用的方法，其中只需要在输入第二输入数据之前完成对第一输入数据Din的运算处理。在图13A的方法的情况下，有必要在完成对第一输入数据Din的输出数据运算和延迟数据运算之后对第二输入数据Din执行运算处理。因此，难以获得预先执行输出数据运算的效果，并且例如，仅能较早获得与最终运算处理相关联的输出数据的效果。
另一方面，在电机控制中，图13B中所示的单一运算方法可以在电机控制中被使用。在图13B的方法的情况下，如上所述，通过预先执行输出数据运算可以获得大的效果。在将其应用于除了上述的电机控制之外还使用单一运算方法的处理系统和控制系统时，本实施例的方法能够获得有益效果。
(第二实施例的主要效果)
如上所述，通过使用第二实施例的方法，可以获得与第一实施例中描述的各种效果相同的效果。除此之外，还可以实现高速、高精度的电机控制。
在上文中，基于实施例具体描述了本发明人做出的发明，但本发明不限于上述实施例，并且可以在不脱离其主旨的范围内对其进行各种修改。例如，为了让本发明容易理解，对上述实施例进行了详细描述，但本发明不必限定于具有全部所述配置的实施例。此外，可以将一个实施例的配置的一部分替换为另一实施例的配置，并且可以将一个实施例的配置添加到另一实施例的配置。此外，也可以将另一配置添加到每个实施例的配置的一部分，并且每个实施例的配置的一部分也可以被去除或者用另一配置来替换。

Claims (13)

1.一种半导体设备，包括：
算术单元，所述算术单元包括乘法器和加法器；
存储器，所述存储器被配置为保持算出数据；和
控制电路，所述控制电路被配置为控制所述算术单元和所述存储器，
其中所述控制电路接收来自外部的指令，并且通过使用来自外部的输入数据和保持在所述存储器中的算出数据、使所述算术单元执行M次(M为2或更大的整数)算术运算，从而使所述算术单元和所述存储器充当无限脉冲响应IIR滤波器，所述IIR滤波器包括乘法块、加法块和延迟块，
其中所述IIR滤波器是能够通过M次(K＜M)中的K次算术运算来确定输出数据的滤波器，并且
其中所述控制电路接收来自外部的指令，并且然后使所述算术单元预先执行K次算术运算，从而确定所述输出数据并在所述确定时将所述输出数据输出到外部。
2.根据权利要求1所述的半导体设备，
其中在所述IIR滤波器中执行了M次的算术运算被划分为用于确定所述输出数据所需的输出数据运算、以及用于确定所述算出数据所需的延迟数据运算，所述算出数据被保持在用作所述延迟块的所述存储器中，并且
其中所述控制电路使所述算术单元预先执行所述输出数据运算，并且然后执行所述延迟数据运算。
3.根据权利要求2所述的半导体设备，
其中所述控制电路使所述算术单元和所述存储器充当级联连接的多级处的IIR滤波器，使所述算术单元在从外部接收指令之后，从第一级到末级顺序执行所述多级处的所述IIR滤波器中的所述输出数据运算，并且然后从第一级到末级顺序执行所述多级处的所述IIR滤波器中的所述延迟数据运算，并且使所述算术单元在完成所述末级处的所述IIR滤波器的所述输出数据运算时、将所述末级处的所述IIR滤波器的输出数据输出到外部。
4.根据权利要求3所述的半导体设备，
其中所述控制电路使所述存储器保持通过从第一级到末级的所述输出数据运算而获得的所述算出数据，并且使所述算术单元通过使用所保持的算出数据从第一级到末级执行所述延迟数据运算。
5.根据权利要求3所述的半导体设备，
其中所述控制电路使所述存储器保持来自外部的所述输入数据，并通过使用所保持的所述输入数据使所述算术单元从第一级到末级顺序执行所述延迟数据运算。
6.根据权利要求1所述的半导体设备，
其中所述IIR滤波器具有翻转配置。
7.根据权利要求1所述的半导体设备，还包括：
中央处理器(CPU)，所述CPU被配置为输出来自外部的所述指令和来自外部的所述输入数据。
8.一种电机控制设备，包括：
逆变器，所述逆变器被配置为向电机提供电功率；和
半导体设备，所述半导体设备包括中央处理单元(CPU)和硬件加速器，所述硬件加速器被配置为支持所述CPU的处理，并且在预定控制周期内基于电机输入的感测结果、经由所述逆变器来控制所述电机，
其中所述硬件加速器包括：
算术单元，所述算术单元包括乘法器和加法器；
存储器，所述存储器被配置为保持算出数据；和
控制电路，所述控制电路被配置为控制所述算术单元和所述存储器，
其中所述控制电路接收来自所述CPU的指令，并且通过使用来自所述CPU的输入数据和保持在所述存储器中的算出数据，使所述算术单元执行M次(M为2或更大的整数)算术运算，从而使所述算术单元和所述存储器充当无限脉冲响应IIR滤波器，所述IIR滤波器包括乘法块、加法块和延迟块，
其中所述IIR滤波器是能够通过M次(K＜M)中的K次算术运算来确定输出数据的滤波器，并且
其中所述控制电路接收来自所述CPU的所述指令，然后使所述算术单元预先执行K次算术运算，从而确定所述输出数据并在所述确定时将所述输出数据输出到所述CPU。
9.根据权利要求8所述的电机控制设备，
其中在所述IIR滤波器中执行了M次的算术运算被划分为用于确定所述输出数据所需的输出数据运算、以及用于确定所述算出数据所需的延迟数据运算，所述算出数据被保持在用作所述延迟块的所述存储器中，并且
其中所述控制电路使所述算术单元预先执行所述输出数据运算，然后执行所述延迟数据运算。
10.根据权利要求9所述的电机控制设备，
其中所述控制电路使所述算术单元和所述存储器充当级联连接的多级处的所述IIR滤波器，使所述算术单元在接收到来自所述CPU的所述指令之后，从第一级到末级顺序执行多级处的所述IIR滤波器中的所述输出数据运算，并且然后从第一级到末级顺序执行多级处的所述IIR滤波器中的所述延迟数据运算，并且使所述算术单元在完成所述末级处的所述IIR滤波器中的所述输出数据运算时，将所述末级处的所述IIR滤波器的输出数据输出到所述CPU。
11.根据权利要求10所述的电机控制设备，
其中所述控制电路使所述存储器保持通过从第一级到末级的所述输出数据运算而获得的所述算出数据，并且使所述算术单元通过使用所保持的算出数据从第一级到末级执行所述延迟数据运算。
12.根据权利要求10所述的电机控制设备，
其中所述控制电路使所述存储器保持来自外部的所述输入数据，并通过使用所保持的所述输入数据、使所述算术单元从第一级到末级顺序执行所述延迟数据运算。
13.根据权利要求8所述的电机控制设备，
其中所述IIR滤波器具有翻转配置。
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