JP2022126486A - アクセス装置及び方法並びにメモリ装置 - Google Patents

Abstract

【課題】装置の小型化に有利なアクセス装置及び方法並びにそれを用いたメモリ装置を提供する。【解決手段】メモリ装置１０は、信号線１４に複数のメモリセル１５が接続されている。アクセス部１２は、先行パルスを信号線１４に出力した後、第１パルスを出力する。先行パルスは、信号線１４の他端１４ａで反射し第２パルスとして信号線１４を伝播する。第１パルスは、アクセス対象となるメモリセル１５が信号線１４に接続された位置で第２パルスと重なるタイミングで出力される。同極性の第１パルスと第２パルスとが重なることにより生成される合成電圧でメモリセル１５内のツェナーダイオードが導通して、キャパシタが充電されてデータが書き込まれる。【選択図】図１

Description

本発明は、アクセス装置及び方法並びにメモリ装置に関するものである。

ダイナミックＲＡＭ（ＤＲＡＭ）に代表されるメモリ装置では、互いに直交する方向に延びた複数のワード線と複数のビット線と、ワード線とビット線との各交点にメモリセルが配置されたいわゆるクロスポイント型の構造を有している（例えば非特許文献１を参照）。すなわち、マトリクス状に配列された複数のメモリセルのうちの１つをワード線とビット線を使って選択し、その選択したメモリセルに対して二値データの書き込みやデータの読み出しを行っている。

Alessio Spessot, Hyungrock Oh，"1T-1C Dynamic Random Access Memory Status, Challenges, and Prospects"，IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 67, NO. 4, APRIL 2020, p.1382-1393

ところで、上記のようなクロスポイント型のメモリ装置では、ワード線同士及びビット線同士において信号線の間隔が必要であり、面積あたりの記憶容量を高くしてメモリ装置を小型化するうえでの妨げになっていた。

本発明は、上記事情に鑑みてなされたものであり、装置の小型化に有利なアクセス装置及び方法並びにそれを用いたメモリ装置を提供することを目的とする。

本発明のメモリ装置は、印加される電圧が正電圧である第１閾値電圧より高いときに導通した第１導通状態及び負電圧である第２閾値電圧より低いときに導通した第２導通状態になる非線形導通部と、前記非線形導通部に直列に接続され、前記非線形導通部が前記第１導通状態のときに印加される電圧または流れる電流によって第１記憶状態と、前記非線形導通部が前記第２導通状態のときに印加される電圧または流れる電流によって第２記憶状態とに変化する記憶素子部とを有する複数のメモリセルと、前記複数のメモリセルの一端が所定の間隔で接続された導電部材と、パルス電圧が第１極性と前記第１極性と異なる第２極性とから選択した極性で前記非線形導通部を導通させない範囲内の第１パルスを前記導電部材の一端に出力する第１パルス発生部及びパルス電圧が前記第１パルスと同極性で前記非線形導通部を導通させない範囲内の第２パルスを前記導電部材の他端に出力する第２パルス発生部とを有し、前記複数のメモリセルのうちから選択した１つのメモリセルにアクセスする際に、前記選択した１つのメモリセルが接続された前記導電部材の位置で前記第１パルスと前記第２パルスとを重ね、前記第１閾値電圧よりも高いまたは前記第２閾値電圧よりも低い電圧を前記非線形導通部に印加するアクセス部とを備えるものである。

本発明のアクセス装置は、印加される電圧が閾値電圧を超えたときに導通状態になり作動対象部に電圧を印加または電流を流す非線形導通部を含む複数の被アクセス回路部と、前記複数の被アクセス回路部の一端が所定の間隔で接続された導電部材と、パルス電圧が前記非線形導通部を導通させない範囲内の第１パルスを前記導電部材の一端に出力する第１パルス発生部及びパルス電圧が前記第１パルスと同極性で前記非線形導通部を導通させない範囲内の第２パルスを前記導電部材の他端に出力する第２パルス発生部とを有し、前記複数の被アクセス回路部のうちから選択した１つの被アクセス回路部にアクセスする際に、前記選択した１つの被アクセス回路部が接続された前記導電部材の位置で同極性の前記第１パルスと前記第２パルスとを重ね、前記閾値電圧を超える電圧を前記非線形導通部に印加するアクセス部とを備えるものである。

本発明のアクセス方法は、印加される電圧が閾値電圧を超えたときに導通状態になり作動対象部に電圧を印加または電流を流す非線形導通部を含む複数の被アクセス回路部が所定の間隔で接続された導電部材の一端に、パルス電圧が前記非線形導通部を導通させない範囲内の第１パルスを前記導電部材の一端に出力する第１パルス発生ステップと、前記複数の被アクセス回路部のうちのアクセスする１つの被アクセス回路部が接続された前記導電部材の位置で前記第１パルスと重なるタイミングで、パルス電圧が前記第１パルスと同極性で前記非線形導通部を導通させない範囲内の第２パルスを前記導電部材の他端に出力する第２パルス発生ステップと、を有し、同極性の前記第１パルスと前記第２パルスを重ねることにより前記閾値電圧を超える電圧を前記非線形導通部に印加するものである。

本発明のメモリ装置によれば、アクセスするメモリセルの接続位置で互いに同極性の第１パルスと第２パルスとを重ねて非線形導通部を導通させる電圧を発生させて、非線形導通部が導通状態のときに印加される電圧または流れる電流によって記憶素子部の記憶状態を変化させるから、１つの導電部材で複数のメモリセルの１つを選択してアクセスすることができ、装置の小型化に有利になる。

本発明のアクセス装置及び方法によれば、複数の被アクセス回路部のうちのアクセスする１つの被アクセス回路部が接続された導電部材の位置で第１パルスと重なるタイミングで第１パルスと同極性の第２パルスを出力し、第１パルスと第２パルスを重ねることにより閾値電圧を超える電圧を非線形導通部に印加して、作動対象部に電圧を印加または電流を流すので、複数の被アクセス回路部の１つを選択してアクセスするための配線を少なくすることができ、装置の小型化に有利になる。

実施形態に係るメモリ装置の概略を示す説明図である。 メモリ装置の回路構成を示す回路図である。 メモリセルの構造を示す断面図である。 メモリセルに「１」のデータを書き込む際の各パルスを示す説明図である。 メモリセルに「０」のデータを書き込む際の各パルスを示す説明図である。 信号線の両端にパルス発生部を設けた例を示す回路図である。 互いに逆向きに直列接続したツェナーダイオードで構成した非線形導通部を示す回路図である。 互いに逆向きに並列接続したダイオードで構成した非線形導通部を示す回路図である。 導電部材を板状の導電板で構成したメモリ装置の概略を示す説明図である。

図１において、メモリ装置１０は、複数のメモリアレイ１１と、メモリアレイ１１ごとに設けられたアクセス部１２とを備えている。各メモリアレイ１１とアクセス部１２とは、例えば半導体基板１３に形成されている。各メモリアレイ１１は、導電材料で作製された導電部材としての信号線１４と、これに接続された複数のメモリセル１５を有している。メモリセル１５は、二値データすなわち「１」または「０」を記憶する。この例では、複数のメモリセル１５が複数の被アクセス回路部である。

アクセス部１２は、信号線１４によって接続されたメモリアレイ１１の被アクセス回路部としてのメモリセル１５にアクセスする。この例におけるアクセスは、メモリセル１５へのデータの書き込み及びメモリセル１５からのデータの読み出しである。アクセス部１２は、詳細を後述するように、第１パルスを出力する第１パルス発生部としてのパルス発生部１６、データの読み出しのための検出部１７等を有している（いずれも図２参照）。アクセス部１２によるメモリセル１５へのアクセスは、信号線１４を介してメモリセル１５を１つずつ選択しながら行う。

なお、この例では、メモリアレイ１１ごとにアクセス部１２を設けているが、複数のメモリアレイ１１に対して共通な１つのアクセス部１２を設け、アクセスするメモリアレイ１１を選択するように構成してもよい。

信号線１４は、この例では、一方向（図１の左右方向）に線状に延び、その延びる方向と直交する方向に複数の信号線１４が所定のピッチＬ_１で並べて設けられている。メモリアレイ１１の各メモリセル１５は、信号線１４に沿ってピッチＬ_２で並べて設けられている。例えば、ピッチＬ_１は２Ｆ（Ｆ：最小加工寸法）であり、ピッチＬ_２は１Ｆである。

各メモリアレイ１１において、各メモリセル１５は、互いに所定の間隔、この例ではピッチＬ_２で信号線１４に接続されている。アクセス部１２は、１つのメモリアレイ１１に対して１本の信号線１４を用いて複数のメモリセル１５のうちのアクセスするメモリセル１５を選択する。

アクセス対象となるメモリセル１５、すなわち実際にデータの書き込みまたは読み出しを行うメモリセル１５の選択は、信号線１４上で同極性のパルスを重ねること、より詳細には信号線１４におけるアクセス対象となるメモリセル１５の接続位置で同極性のパルスを重ねることで行う。したがって、クロスポイント型メモリのように信号線１４と直交する他の信号線が不要であり、基板上におけるメモリセル１５の密度を高めることができ小型化に有利である。ワード線とビット線を用いたクロスポイント型メモリにおけるメモリセルのピッチは、行方向及び列方向にそれぞれ最小で２Ｆが必要であるが、このメモリ装置１０では、上記のようにピッチＬ_１を２Ｆ、ピッチＬ_２を１Ｆとすることができる。

アクセス部１２は、信号線１４の一端に接続されている。この信号線１４は、その他端１４ａがグランドされており、終端が短絡されて反射係数が「－１」となった伝送路になっている。これにより、信号線１４の他端１４ａは、アクセス部１２からの先行パルスをその極性を反転させた第２パルス（反射波）として反射する。このような信号線１４の他端１４ａは、第２パルスを発生する第２パルス発生部として機能する。

信号線１４の長さは、予め決められており、またアクセス部１２及び他端１４ａから各メモリセル１５までの各距離は、それぞれ予め決められている。これにより、アクセス部１２からの先行パルスが他端１４ａに到達するのに要する時間、アクセス部１２から各メモリセル１５に第１パルスが、また他端１４ａから各メモリセル１５に第２パルスが到達するのに要する時間、さらには第２パルスがアクセス部１２に到達するのに要する時間がそれぞれ既知になっている。

図２にメモリアレイ１１とアクセス部１２との回路を示す。なお、図２では、メモリセル１５について、アクセス部１２側から並べた順番に符号１５ａ、１５ｂ、１５ｃ・・・を付してある。以下では、個々のメモリセル１５ａ、１５ｂ、１５ｃ・・・を区別しない場合には、メモリセル１５と総称して説明する。

メモリセル１５は、直列に接続された、非線形導通部としてのツェナーダイオード２１と記憶素子部としてのキャパシタ２２とから構成される。ツェナーダイオード２１は、そのアノードが信号線１４に接続され、カソードがキャパシタ２２の一端に接続されている。キャパシタ２２は、その他端がグランドされている。なお、グランドを基準電位（０Ｖ）とする。

ツェナーダイオード２１は、閾値電圧Ｖ_ＴＨよりも高い順方向電圧が端子間電圧として印加されたときに導通するとともに、ツェナー電圧Ｖ_ＢＲより低い逆方向電圧が端子間電圧として印加されたときに導通する。閾値電圧Ｖ_ＴＨは、正電圧であり（Ｖ_ＴＨ＞０）、ツェナー電圧Ｖ_ＢＲは、負電圧である（Ｖ_ＢＲ＜０）。ツェナーダイオード２１は、これまでのツェナーダイオードと同様のものである。この例では、閾値電圧Ｖ_ＴＨが第１閾値電圧であって、閾値電圧Ｖ_ＴＨよりも高い電圧の印加で導通した状態がツェナーダイオード２１の第１導通状態であり、ツェナー電圧Ｖ_ＢＲが第２閾値電圧であって、ツェナー電圧Ｖ_ＢＲよりも低い電圧の印加で導通した状態がツェナーダイオード２１の第２導通状態である。また、このようなツェナーダイオード２１については、閾値電圧を超えるとは、閾値電圧Ｖ_ＴＨよりも高いこと、またツェナー電圧Ｖ_ＢＲよりも低いことを意味する。

キャパシタ２２は、メモリセル１５が記憶する二値データに対応して２つの充電状態になる。この例では、キャパシタ２２の正の充電電圧Ｖ_１（Ｖ_１＞０）が「１」のデータに、負の充電電圧Ｖ_２（Ｖ_２＜０）が「０」のデータにそれぞれ対応している。充電電圧Ｖ_１のキャパシタ２２は、ツェナーダイオード２１との接続点（カソード）を第１電位である電位Ｖ_１にし、充電電圧Ｖ_２のキャパシタ２２は、ツェナーダイオード２１との接続点を第２電位である電位Ｖ_２にする。この例では、キャパシタ２２が充電電圧Ｖ_１となっている状態がメモリセル１５の第１記憶状態であり、キャパシタ２２が充電電圧Ｖ_２となっている状態がメモリセル１５の第２記憶状態である。

上記充電電圧Ｖ_１は、ツェナーダイオード２１の閾値電圧Ｖ_ＴＨ、及び詳細を後述する第１パルスと第２パルスの重なったときの合成電圧で決まり、充電電圧Ｖ_２は、ツェナーダイオード２１のツェナー電圧Ｖ_ＢＲ及び合成電圧で決まる。「１」のデータを書き込む場合の合成電圧をＶ_Ａ＋（＞０）、「０」のデータを書き込む場合の合成電圧をＶ_Ａ－（＜０）としたときに、充電電圧Ｖ_１、Ｖ_２は、「Ｖ_１＝Ｖ_Ａ＋－Ｖ_ＴＨ」、「Ｖ_２＝Ｖ_Ａ－－Ｖ_ＢＲ」となる。なお、合成電圧をＶ_Ａ＋と合成電圧をＶ_Ａ－を特に区別しない場合には、合成電圧Ｖ_Ａと称して説明する。

アクセス部１２は、上述のパルス発生部１６、検出部１７の他、アイソレータを構成するサーキュレータ２４及び終端抵抗２５を有している。パルス発生部１６は、パルスを発生するパルス発生源１６ａと、このパルス発生源１６ａと信号線１４とのインピーダンスを整合するための抵抗１６ｂとを有しており、発生タイミングを制御して、先行パルスと第１パルスとを出力する。パルス発生部１６から出力される先行パルスと第１パルスとには、それぞれ正極性のものと負極性のものがある。先行パルスは、他端１４ａで第２パルスを発生させるためのものである。パルス発生部１６から出力される先行パルス及び第１パルスは、サーキュレータ２４を介して信号線１４の一端に出力される。先行パルス及び第１パルスを出力する際には、信号線１４をプリチャージする必要がなく、消費電力を低減する上で有利である。

データの書き込み及び読み出しのいずれの場合にも、パルス発生部１６は、先行パルスを出力した時点からアクセス対象となるメモリセル１５の信号線１４における接続位置に応じた遅延時間Ｔｄだけ遅延させて第１パルスを出力する。遅延時間Ｔｄは、後述の時間Ｔａ，Ｔｂを用いて「Ｔｄ＝Ｔａ－Ｔｂ」となるように制御される。

上記時間Ｔａは、パルス発生部１６が先行パルスを出力した時点から、この先行パルスが信号線１４の他端１４ａで反射することで生成される第２パルスがアクセス対象のメモリセル１５の信号線１４上の接続位置に到達するのに要する時間である。一方、時間Ｔｂは、パルス発生部１６が第１パルスを出力した時点から、この第１パルスがアクセス対象のメモリセル１５の信号線１４上の接続位置へ到達するのに要する時間である。すなわち、アクセス対象となるメモリセル１５の信号線１４上の接続位置において、第１パルスが第２パルスと重なるタイミングで出力される。これにより、アクセス対象となるメモリセル１５に対して、第１パルスのパルス電圧と第２パルスのパルス電圧とを重ね合わせた合成電圧Ｖ_Ａを印加する。各メモリセル１５の信号線１４上の接続位置は既知であるため遅延時間Ｔｄは予め決めておくことができる。

パルス発生部１６は、「１」のデータを書き込む場合には、負極性（パルス電圧がマイナス）の先行パルスを、また正極性（パルス電圧がプラス）の第１パルスを出力する。一方、「０」のデータを書き込む場合には、正極性の先行パルスを、また負極性の第１パルスを出力する。したがって、いずれのデータを書き込む場合にも、先行パルスが他端１４ａで反射して生成される第２パルスは、第１パルスと同極性となるが、「１」のデータを書き込む場合は、第２パルスは正極性パルスであり、「０」のデータを書き込む場合は、第２パルスは負極性パルスである。この例では、信号線１４の他端１４ａにおける反射係数が「－１」なので、先行パルスと第２パルスのパルス電圧の大きさ（絶対値）は等しい。なお、この例では、正極性、負極性のうちの一方が第１極性であり、他方が第２極性である。

メモリ装置１０では、個々のパルスではツェナーダイオード２１を導通させることがない先行パルス、第１パルス、第２パルスを用い、上述のように第１パルスと第２パルスとを重ねた合成電圧Ｖ_Ａをメモリセル１５に印加することでツェナーダイオード２１を導通させて複数のメモリセル１５のうちから１つのメモリセル１５をアクセス対象として選択し、当該メモリセル１５に対してデータの書き込み、読み出しを行う。

「１」のデータを書き込む場合の先行パルスと第１パルスの各パルス電圧は、第１パルスと第２パルスとから生成される合成電圧Ｖ_Ａ＋が、メモリセル１５に「０」のデータが書き込まれている状態で、ツェナーダイオード２１にそれを導通させるだけの順方向電圧を印加するように決められる。具体的には、合成電圧Ｖ_Ａ＋と充電電圧Ｖ_２との差が閾値電圧Ｖ_ＴＨよりも高い一定の電圧となるようにされ（Ｖ_Ａ＋－Ｖ_２＞Ｖ_ＴＨ）、合成電圧Ｖ_Ａ＋は、「Ｖ_Ａ＋＞Ｖ_ＴＨ＋Ｖ_２」を満たすように決めている。これにより、ツェナーダイオード２１に順方向電流を流して、キャパシタ２２を充電電圧Ｖ_１まで充電する。

一方、「０」のデータを書き込む場合の先行パルスと第１パルスの各パルス電圧は、第１パルスと第２パルスとが信号線１４上で重なり合ったときの合成電圧Ｖ_Ａ－が、メモリセル１５に「１」のデータが書き込まれている状態で、ツェナーダイオード２１にそれを導通させるだけの逆方向電圧を印加するように決められる。すなわち、合成電圧Ｖ_Ａ－と、「１」のデータが書き込まれているキャパシタ２２の充電電圧Ｖ_１との差が、ツェナー電圧Ｖ_ＢＲよりも低い一定の電圧となるようにされ（Ｖ_Ａ－－Ｖ_１＜Ｖ_ＢＲ）、合成電圧Ｖ_Ａは、「Ｖ_Ａ－＜Ｖ_ＢＲ＋Ｖ_１」を満たすように決められる。これにより、ツェナーダイオード２１に逆方向電流を流して、キャパシタ２２を充電電圧Ｖ_２まで充電する。

いずれの場合の先行パルス、第１パルス及び第２パルスのパルス電圧は、メモリセル１５に「１」または「０」のデータが書き込まれているいずれの状態であっても、ツェナーダイオード２１を導通させない電圧として設定される。すなわち、キャパシタ２２が充電電圧Ｖ_２であるときに、正極性のパルスによっても、ツェナーダイオード２１に閾値電圧Ｖ_ＴＨより高い電圧が印加されず、キャパシタ２２が充電電圧Ｖ_１であるときに、負極性のパルスによっても、ツェナーダイオード２１にツェナー電圧Ｖ_ＢＲより低い電圧が印加されないようにしている。具体的には、正極性の先行パルス、第１パルス及び第２パルスのパルス電圧をＶ_ｐ＋とすると、パルス電圧Ｖ_ｐ＋は「Ｖ_ｐ＋＜Ｖ_ＴＨ＋Ｖ_２」を満たすように決められる。また、負極性の先行パルス、第１パルス及び第２パルスのパルス電圧をＶ_ｐ－とすると、パルス電圧Ｖ_ｐ－は「Ｖ_ｐ－＞Ｖ_ＢＲ＋Ｖ_１」を満たすように決められる。同極性の先行パルス（第２パルス）と第１パルスとの各パルス電圧は、互いに同じにしてもよく、異なってもよい。

データを読み出す場合には、パルス発生部１６は、「１」のデータを書き込む場合と同様に先行パルスと第１パルスを出力する。これにより、読み出すメモリセル１５に対して、「１」のデータを書き込む場合と同じ合成電圧Ｖ_Ａ＋を印加する。この例では、「０」のデータの読み出しは、破壊読み出しとなるため、「０」のデータの読み出し後には「０」のデータの書き込みを行う。

サーキュレータ２４は、その３つの端子にパルス発生部１６、信号線１４、終端抵抗２５がそれぞれ接続されている。このサーキュレータ２４は、パルス発生部１６からの先行パルス、第１パルスを信号線１４に出力し、信号線１４からのパルスを終端抵抗２５に出力する。終端抵抗２５は、その一端がサーキュレータ２４に接続され他端がグランドされている。このサーキュレータ２４によって、信号線１４からのパルス（第２パルス）は、終端抵抗２５によって吸収される。

検出部１７は、メモリセル１５からのデータの読み出しの際に、アクセス部１２に第２パルスが到達するタイミングでアクセス部１２における信号線１４の電位変化を検出する。この例では、検出部１７は、サーキュレータ２４と終端抵抗２５との接続点に接続された例えば計装アンプ等で構成されており、サーキュレータ２４と終端抵抗２５との接続点の電位をアクセス部１２における信号線１４の電位として検出する。

読み出し対象のメモリセル１５が記憶しているデータに応じてメモリセル１５による第２パルスの吸収の有無が決まり、第２パルスの終端抵抗２５への到達の有無が変化する。このため、この検出部１７による電位の検出で読み出し対象のメモリセル１５に記憶されているデータを判別できる。具体的には、検出部１７によって第２パルス相当の電位が検出された場合に「１」のデータと判別し、その電位が検出されなかった場合に「０」のデータと判別する。

なお、第１パルスと第２パルスとを重ね合わせたパルスの持つエネルギーが、キャパシタ２２の状態を充電電圧Ｖ_１と充電電圧Ｖ_２との間で変化させるエネルギーを超える場合では、第１パルスと第２パルスが完全に消失しない場合がある。このような場合には、吸収されていない第２パルス相当の電位と完全に消失しない第２パルス相当の電位とのいずれが検出されるかによりデータを判別すればよい。第２パルスが完全に消失する場合、しない場合のいずれの場合でも、第２パルスの「１」のデータに対応する電位（吸収されない場合の電位）と「０」のデータに対応する電位（完全または不完全に吸収される場合の電位）との中間に設定される閾値を用いて、いずれの電位が検出されたかを判別するのが簡便である。

なお、「０」のデータを書き込む場合と同様に先行パルスと第１パルスを出力することでデータを読み出すこともできる。この場合には、検出部１７によって第２パルス相当の電位が検出された場合に「０」のデータと判別し、その電位が検出されなかった場合に「１」のデータと判別する。また、この場合では、「１」のデータの読み出しが破壊読み出しとなるため、「１」のデータの読み出し後には「１」のデータの書き込みを行う。

図３にメモリセル１５の構造の一例を示す。半導体基板１３には、有底穴であるトレンチ３２が例えばピッチＬ_２で形成されている。トレンチ３２の内面（底面および側面）に誘電体３３が設けられ、誘電体３３の内側に円柱形状のｎ型半導体からなるピラー３４が設けられている。このような誘電体３３と、一対の電極としての半導体基板１３のトレンチ３２の周囲の部分及びピラー３４とで、トレンチ型のキャパシタ２２が構成される。ピラー３４の上部にｐ型半導体からなるピラー３５が設けられており、ピラー３４とピラー３５によりツェナーダイオード２１が構成される。ピラー３５の上部にコンタクト３６が形成され、各コンタクト３６を接続するように信号線１４が形成されている。

次に上記構成の作用について説明する。以下では、メモリセル１５ｂにアクセスする場合を例に説明する。「１」のデータを書き込む場合、図４に模式的に示すように、パルス発生部１６は、サーキュレータ２４を介して、負極性の先行パルスＰ_ｐａを信号線１４の一端に出力する（時刻ｔ_１ａ）。この先行パルスＰ_ｐａは、信号線１４上を他端１４ａに向かって伝播し、他端１４ａに達すると反射して、正極性の第２パルスＰ_２ａとしてアクセス部１２に向かって信号線１４上を伝播する。

先行パルスＰ_ｐａを出力した時点から、上述のようにしてメモリセル１５ｂについて予め決められている遅延時間Ｔｄが経過した時刻ｔ_２ａで、パルス発生部１６は、正極性の第１パルスＰ_１ａを出力する。すなわち、書き込み対象であるメモリセル１５ｂと信号線１４との接続位置に、第２パルスＰ_２ａと同時に第１パルスＰ_１ａが到達するタイミングで第１パルスＰ_１ａが出力される。

なお、図４では、先行パルスＰ_ｐａが他端１４ａで反射された後に、第１パルスＰ_１ａが出力されるように描いてあるが、信号線１４上でのアクセス対象となるメモリセル１５の接続位置、信号線１４の長さなどにより遅延時間Ｔｄは変わるため、先行パルスＰ_ｐａが他端１４ａで反射されるのと同時あるいは反射前に第１パルスＰ_１ａが出力される場合もある。

第１パルスＰ_１ａは、信号線１４を他端１４ａに向かって伝播し、信号線１４上のメモリセル１５ｂの接続位置で第２パルスＰ_２ａと重なる（時刻ｔ_３ａ）。この結果、信号線１４上のメモリセル１５ｂの接続位置に第１パルスＰ_１ａと第２パルスＰ_２ａの各パルス電圧を加算した正の合成電圧Ｖ_Ａ＋が生じ、これがメモリセル１５ｂに印加される。

メモリセル１５ｂがデータ「０」を保持している場合には、キャパシタ２２は充電電圧Ｖ２（＜０）である。このため、ツェナーダイオード２１には、電圧Ｖ_Ａ＋－Ｖ_２が順方向電圧として印加される。「１」のデータを書き込む場合では、第１パルスＰ_１ａと第２パルスＰ_２ａ（先行パルスＰ_ｐａ）の各パルス電圧がそれらによって生成される合成電圧Ｖ_Ａ＋について「Ｖ_Ａ＋＞Ｖ_ＴＨ＋Ｖ_２」を満たすようにされている。このため、ツェナーダイオード２１は、閾値電圧Ｖ_ＴＨよりも高い順方向電圧が印加されて導通し、順方向電流が流れる。この順方向電流によりキャパシタ２２が充電され、その充電にともないツェナーダイオード２１のカソードの電位が上昇する。

キャパシタ２２の充電が進み充電電圧Ｖ_１まで充電されると、すなわちツェナーダイオード２１のカソードの電位がＶ_１になると、ツェナーダイオード２１に印加されている順方向電圧が閾値電圧Ｖ_ＴＨと同じになる。この結果、ツェナーダイオード２１が非導通に転じ、キャパシタ２２の充電が停止する。したがって、キャパシタ２２が充電電圧Ｖ_１に充電された状態になり、メモリセル１５のデータが「０」から「１」に書き換えられる。なお、第１パルスＰ_１と第２パルスＰ_２とは、上記のようにキャパシタ２２を充電することで消失する。

なお、メモリセル１５ｂがデータ「１」を保持している場合には、キャパシタ２２は充電電圧Ｖ_１（＞０）である。この場合には、ツェナーダイオード２１には電圧Ｖ_Ａ＋－Ｖ_１が印加される。ツェナーダイオード２１には、順方向電圧が印加されることになるが、その順方向電圧は閾値電圧Ｖ_ＴＨと同じであるため、ツェナーダイオード２１は導通しない。このため、キャパシタ２２を充電する順方向電流がツェナーダイオード２１に流れることはない。したがって、キャパシタ２２は充電電圧Ｖ_１を維持し、メモリセル１５ｂはデータ「１」を保持したままとなる。そして、二点鎖線で示すように、第１パルスＰ_１ａは、他端１４ａに向かって、また第２パルスＰ_２ａは、アクセス部１２に向かって伝播し、この第２パルスＰ_２ａが時刻ｔ_４ａでアクセス部１２のサーキュレータ２４を介して終端抵抗２５に達して終端抵抗２５により吸収される。一方の、第１パルスＰ_１ａは、他端１４ａで反射された後、アクセス部１２に伝播し、第２パルスＰ_２ａと同様に終端抵抗２５により吸収される。

上記のようにして、「１」のデータの書き込みを行うが、負極性パルスの先行パルスＰ_ｐａ、正極性パルスの第１パルスＰ_１ａ、第２パルスＰ_２ａは、上述のように「１」または「０」のデータが書き込まれているメモリセル１５のツェナーダイオード２１を導通させない電圧として設定されているので、これらの単独のパルスによって、各メモリセル１５のツェナーダイオード２１が導通状態になることはない。したがって、上記のようにデータ「０」を記憶しているメモリセル１５ｂを除く他のメモリセル１５のデータが書き換わってしまうことはない。

「０」のデータを書き込む場合は、図５に示すように、パルス発生部１６は、サーキュレータ２４を介して、正極性の先行パルスＰ_ｐｂを信号線１４に出力する（時刻ｔ_１ｂ）。先行パルスＰ_ｐｂは、信号線１４上を他端１４ａに向かって伝播し、他端１４ａで反射して負極性の第２パルスＰ_２ｂとしてアクセス部１２に向かって信号線１４上を伝播する。

「０」のデータを書き込む場合においても、先行パルスＰ_ｐｂを出力した時点から、書き込み対象であるメモリセル１５ｂについて予め決められている遅延時間Ｔｄが経過した時点で、パルス発生部１６は、第１パルスＰ_１ｂを出力する（時刻ｔ_２ｂ）が、この場合の第１パルスＰ_１ｂは、負極性のパルスである。このように出力される第１パルスＰ_１ｂは、信号線１４上のメモリセル１５ｂの接続位置で第２パルスＰ_２ｂと重なる（時刻ｔ_３ｂ）。この結果、信号線１４上のメモリセル１５ｂの接続位置に第１パルスＰ_１ｂと第２パルスＰ_２ｂの各パルス電圧を加算した合成電圧Ｖ_Ａ－が生じ、これがメモリセル１５ｂに印加される。この「０」のデータを書き込む場合では、第１パルスＰ_１ｂ、第２パルスＰ_２ｂは、いずれも負極性であるから、合成電圧Ｖ_Ａ－は、負電圧である。

メモリセル１５ｂが「１」のデータを保持している場合は、キャパシタ２２は充電電圧Ｖ_１（＞０）である。このため、ツェナーダイオード２１には、電圧（Ｖ_Ａ－－Ｖ_１）が印加される。第１パルスＰ_１ｂと第２パルスＰ_２ｂから生成される合成電圧Ｖ_Ａ－は「Ｖ_Ａ－＜Ｖ_ＢＲ＋Ｖ_１」を満たしている。このため、ツェナーダイオード２１は、ツェナー電圧Ｖ_ＢＲよりも低い逆方向電圧が印加されて導通し、逆方向電流が流れる。この逆方向電流によりキャパシタ２２が充電される。この充電にともなって、ツェナーダイオード２１のカソードの電位が低下し、ツェナーダイオード２１の端子間電圧の大きさ（絶対値）が小さくなる。このカソードの電位の低下により、ツェナーダイオード２１に印加されている逆方向電圧がツェナー電圧Ｖ_ＢＲとなると、すなわちキャパシタ２２が充電電圧Ｖ_２になると、ツェナーダイオード２１が非導通に転じ、キャパシタ２２の充電が停止する。したがって、キャパシタ２２が充電電圧Ｖ_２に充電された状態になり、メモリセル１５のデータが「１」から「０」に書き換えられる。なお、第１パルスＰ_１ｂと第２パルスＰ_２ｂとは、キャパシタ２２を充電することで消失する。

なお、メモリセル１５ｂがデータ「０」を保持している場合は、キャパシタ２２は充電電圧Ｖ_２（＜０）である。この場合には、ツェナーダイオード２１には電圧（Ｖ_Ａ－－Ｖ_２）が印加されて、逆方向電圧が印加されることなるが、その逆方向電圧は、ツェナー電圧Ｖ_ＢＲと同じである。このため、ツェナーダイオード２１は導通せず、キャパシタ２２を充電する逆方向電流がツェナーダイオード２１に流れることはない。したがって、キャパシタ２２は充電電圧Ｖ_２を維持し、メモリセル１５ｂはデータ「０」を保持したままとなる。この場合、二点鎖線で示すように、第２パルスＰ_２ｂは、時刻ｔ_４ｂにアクセス部１２のサーキュレータ２４を介して終端抵抗２５まで伝播し、この終端抵抗２５により吸収される。第１パルスＰ_１ｂは、他端１４ａで反射された後、終端抵抗２５により吸収される。

この「０」のデータの書き込みの場合においても、正極性パルスの先行パルスＰ_ｐｂ、負極性パルスの第１パルスＰ_１ｂ、第２パルスＰ_２ｂは、上述のように「１」または「０」のデータが書き込まれているメモリセル１５のツェナーダイオード２１を導通させない電圧として設定されているので、これらの単独のパルスによって、各メモリセル１５のツェナーダイオード２１が導通状態になることはない。したがって、上記のようにデータ「１」を記憶しているメモリセル１５ｂを除く他のメモリセル１５のデータが書き換わってしまうことはない。

メモリセル１５ｂからデータを読み出す場合には、パルス発生部１６は、メモリセル１５ｂに「１」のデータを書き込む場合と同様にして先行パルスＰ_ｐａと第１パルスＰ_１ａとを信号線１４に出力する。すなわち、図４に示されるように、負極性の先行パルスＰ_ｐａを信号線１４に出力し、その後メモリセル１５ｂについて予め決められている遅延時間Ｔｄが経過した時点で正極性の第１パルスＰ_１ａを出力する（時刻ｔ_１ａ、ｔ_２ａ）。先行パルスＰ_ｐａが信号線１４の他端１４ａで反射した第２パルスＰ_２ａと第１パルスＰ_１ａとが、信号線１４上のメモリセル１５ｂの接続位置で重なり、合成電圧Ｖ_Ａ＋をメモリセル１５ｂに印加する（時刻ｔ_３ａ）。

一方、検出部１７は、先行パルスＰ_ｐａが他端１４ａで反射した第２パルスＰ_２ａが終端抵抗２５に達する検出タイミング（時刻ｔ_４ａ）における終端抵抗２５のサーキュレータ２４側の一端の電位を検出する。この検出タイミングは、先行パルスＰ_ｐａが出力された時点から信号線１４の長さ等に基づいて決まる一定時間の経過したタイミングとして予め知ることができる。

「１」のデータを書き込む場合と同様に、メモリセル１５ｂに「０」のデータが書き込まれている場合には、ツェナーダイオード２１が導通するため、第１パルスＰ_１ａ、第２パルスＰ_２ａは、メモリセル１５ｂのキャパシタ２２を充電電圧Ｖ_１まで充電することにより、メモリセル１５ｂの接続位置で消失する。したがって、上記検出タイミングにおいて、第２パルスＰ_２ａが終端抵抗２５に達することはないから、検出部１７が電位を検出しても第２パルスＰ_２ａに相当する電位は検出されない。したがって、この場合には、検出部１７の検出結果に基づいて、メモリセル１５ｂに「０」のデータが書き込まれていたと判別される。このように「０」のデータと判別された場合には、メモリセル１５ｂのキャパシタ２２が充電電圧Ｖ１に充電されるため、上記と同じ手順により、パルス発生部１６が信号線１４に先行パルスＰ_ｐｂ、第１パルスＰ_１ｂを出力して、メモリセル１５ｂに対して「０」のデータの書き込みを行う。

一方、メモリセル１５ｂに「１」のデータが書き込まれている場合には、ツェナーダイオード２１が導通しないため、第１パルスＰ_１ａ、第２パルスＰ_２ａは、メモリセル１５ｂの接続位置で消失することなく、信号線１４を伝播する。したがって、図１に二点鎖線で示されるように、検出タイミングにおいて、第２パルスＰ_２ａが終端抵抗２５に達し、その第２パルスＰ_２ａの電位が検出部１７で検出される。したがって、この場合には、検出部１７の検出結果に基づいて、メモリセル１５ｂに「１」のデータが書き込まれていたと判別される。なお、この場合には、メモリセル１５ｂのキャパシタ２２が充電電圧に変化はないので先行パルス、第１パルスは出力されない。

なお、上記では第２パルスＰ_２ａの電位が検出部１７で検出されるか否かでデータを判別しているが、第１パルスＰ_１ａが信号線１４の他端１４ａで反射したパルスも終端抵抗２５に達するから、第１パルスＰ_１ａが反射したパルスに相当する電位が検出部１７で検出されるか否かでデータを判別することもできる。

上記の例では、信号線１４の他端１４ａを短絡しているが、第２パルス発生部としての信号線１４の他端１４ａを開放端としてもよい。この場合、信号線１４の他端１４ａでの反射係数が「１」となるので、先行パルスが反射した第２パルスは、先行パルスと同極性のパルスとなる。したがって、「１」のデータを書き込む場合には、先行パルス及び第１パルスをそれぞれ正極性パルスとし、「０」のデータを書き込む場合には、先行パルス及び第１パルスをそれぞれ負極性パルスとする。

図６に示すように、信号線１４の一端にパルス発生部１６を、他端に第２パルス発生部としてのパルス発生部１６Ａを設けた構成としてもよい。この場合には、パルス発生部１６は、第１パルスを信号線１４に出力し、パルス発生部１６Ａは、第２パルスを信号線１４に出力する。なお、図６に示す例では、信号線１４の他端には、さらにサーキュレータ２４Ａと終端抵抗２５Ａとを設けてあり、読み出しまたは書き込みにおいて消失しなかった第１パルスを終端抵抗２５Ａで吸収する。なお、サーキュレータ２４Ａと終端抵抗２５Ａとを省略することもできる。

メモリセルのツェナーダイオードを信号線にアノードをキャパシタにカソードを接続しているが、信号線にカソードをキャパシタにアノードを接続してもよい。この場合には、正の電圧である閾値電圧Ｖ_ＴＨ（＞０）及び負の電圧であるツェナー電圧Ｖ_ＢＲ（＜０）を用いて「１」のデータを書き込む際の合成電圧Ｖ_Ａ＋は、「Ｖ_Ａ＋＞Ｖ_２－Ｖ_ＢＲ」、「０」のデータを書き込む場合の合成電圧Ｖ_Ａ－は、「Ｖ_Ａ－＜Ｖ_１－Ｖ_ＴＨ」をそれぞれ満たすように決めればよい。

非線形導通部は、上記のように接続されたツェナーダイオードに限定されない。例えば、図７は、２個のツェナーダイオード４１ａ、４１ｂにより非線形導通部４１を構成する例を示している。ツェナーダイオード４１ａ、４１ｂは、カソード同士を接続して互いに逆向きにして直列接続されており、ツェナーダイオード４１ａのアノードがキャパシタ２２にツェナーダイオード４１ｂのアノードが信号線１４にそれぞれ接続されている。ツェナーダイオード４１ａのツェナー電圧をＶ_ＢＲａ（＜０）、ツェナーダイオード４１ｂのツェナー電圧をＶ_ＢＲｂ（＜０）とすれば、第１閾値電圧は「－Ｖ_ＢＲａ」、第２閾値電圧は「Ｖ_ＢＲｂ」である。なお、ツェナーダイオード４１ａ、４１ｂのカソード同士を接続する代わりにアノード同士を接続してもよい。

図８は、互いに逆向きにして並列接続した２個のダイオード４３ａ、４３ｂにより非線形導通部４３を構成する例を示している。ダイオード４３ａの閾値電圧をＶ_ＴＨａ（＞０）、ダイオード４３ｂの閾値電圧をＶ_ＴＨｂ（＞０）とすれば、第１閾値電圧は「Ｖ_ＴＨａ」、第２閾値電圧は「－Ｖ_ＴＨｂ」である。

図７、図８の例のように構成される非線形導通部では、同じ特性のツェナーダイオードまたはダイオードを用いることで、メモリセル１５に印加される双方向の電圧に対する第１閾値電圧と第２閾値電圧をほぼ同じ大きさ（絶対値）にすることができる。

なお、上記の各例では、作動対象部であるキャパシタの充電電圧により、非線形導通部の作動対象部側の一端であるツェナーダイオードのカソードの電位が変化するため、合成電圧、先行パルス、第１パルス及び第２パルスのパルス電圧について、キャパシタの充電電圧を考慮しているが、非線形導通部の作動対象部側の一端の電位が作動対象部によって変化しない場合、このように非線形導通部の作動対象部側の一端の電位を考慮する必要はない。

図９に示すメモリ装置５０は、マトリクス状に配列した複数のメモリセル１５に導電部材としての面状（矩形状）の導電板５１を接続したものである。導電板５１は、１つの辺５１ａ上に設けた点状の入力ポイント５２にアクセス部１２が電気的に接続されている。この入力ポイント５２を設けた辺５１ａと直交する各辺５１ｂには、それらの辺５１ｂに沿って例えばポリシリコン製の抵抗体５３がそれぞれ形成され、この抵抗体５３はグランドされている。これにより、辺５１ｂに入射するパルス信号を吸収して反射しないようにしている。辺５１ａに対向する辺５１ｃは、この例では、電気的に短絡されており、入射するパルス信号を反射係数－１で反射する。なお、辺５１ｃを電気的に開放して入射するパルス信号を反射係数１で反射するように構成してもよい。

アクセス部１２は、最初の例と同様に先行パルスと第１パルスとを出力する。入力ポイント５２から導電板５１に入力される先行パルス、第１パルスは、入力ポイント５２を中心に同心円上に広がって伝搬する。このように伝搬する先行パルスが辺５１ｃで反射したものを第２パルスとして用いる。この場合にも、パルス発生部１６は、１つのメモリセル１５にアクセスする場合には、先行パルスを出力した時点から遅延時間Ｔｄが経過したときに第１パルスを出力する。これにより、マトリクス状に配された複数のメモリセル１５のうちアクセス対象となるメモリセル１５が導電板５１と接続された接続位置で第１パルスと第２パルスとを重ねる。また、データの読み出しでは、検出部１７によってメモリセル１５による第２パルスの吸収の有無を検出する。

なお、入力ポイント５２は、それが出力する第１パルスと、先行パルスが辺５１ｃで反射した第２パルスとが、同時に２以上のメモリセル１５上で重ならない位置に設定される。この例では、図９に示されるように、辺５１ａ上であって、この辺５１ａに最も近いメモリセル１５の列のうちの端部（この例では上端）のメモリセル１５に最も近づく位置に設定されている。検出部１７によって電位を検出する第２パルスが入力される位置についても入力ポイント５２と同じ位置とすることが好ましい。なお、各々の列は、辺５１ａに沿った方向（図９の上下方向）に１列に並ぶ複数のメモリセル１５で構成される。

上記の各例では、記憶素子部としてキャパシタを用いているが、記憶素子部はこれに限定されない。例えば、電極間に強誘電体を挟んだ構造の強誘電体キャパシタ（強誘電体メモリ(FeRAM)を記憶素子部に用いることもできる。また、キャパシタに代えて、電気抵抗の違いすなわち低抵抗状態と高抵抗状態とによってデータを記憶する素子（メモリ）を用いてもよい。このような素子として、電界誘起巨大抵抗変化を利用し、電極に挟まれた金属酸化膜の電気抵抗の違いでデータを記憶する抵抗変化型メモリ(ReRAM)、トンネル磁気抵抗効果を利用し、磁化の状態（平行/反平行）による電気抵抗の違いによってデータを記憶する磁気トンネル接合素子（ＭＴＪ素子）、カルコゲナイド系合金の結晶状態と非結晶状態における電気抵抗の違いによってデータを記憶する相変化メモリ(PCM)、電極間に設けたカーボンナノチューブ層におけるカーボンナノチューブ同士の接続状態に応じた電気抵抗の違いによってデータを記憶するカーボンナノチューブメモリ（NRAM）等を用いることができる。電気抵抗の違いを利用してデータを記憶する素子（メモリ）では、その低抵抗状態と高抵抗状態とによって合成電圧が印加されたときの非線形導通部との接続点の電位が変化するので、それらの電位を第１電位、第２電位とする。

上記では、作動対象部としてメモリセルを用いたメモリセルを被アクセス回路部としたメモリ装置の例について説明しているが、信号線上において第１パルスと第２パルスとを重ねることによる被アクセス回路部を選択するアクセス手法及びその手法を用いたアクセス装置は、メモリ装置以外の回路装置にも利用できる。

例えば、１本の信号線に複数のＬＥＤ（発光ダイオード）を接続し、アクセス対象としての点灯させるＬＥＤの信号線上の接続位置で同極性の第１パルスと第２パルスとを重ねてＬＥＤに閾値電圧よりも高い順方向電圧を印加するようにし、第１パルスと第２パルスとはいずれもＬＥＤの閾値電圧以下とすれば、信号線に接続された任意のＬＥＤを選択して点灯することができる。この場合、ＬＥＤは、非線形導通部であると同時にアクセス対象となる作動対象部であり、ＬＥＤそれ自体が被アクセス回路部である。なお、信号線に、アノードを接続した第１のＬＥＤとカソードを接続した第２のＬＥＤとを設け、第１パルスと第２パルスの極性によって第１のＬＥＤと第２のＬＥＤのどちらを点灯させるかを制御することもできる。この場合、信号線上の１つの接続位置に第１のＬＥＤと第２のＬＥＤを接続することもできる。なお、信号線は、半導体基板等に形成された配線に限られない。

また、信号線上において第１パルスと第２パルスとを重ねることによって被アクセス回路部を選択する手法は、液晶ディスプレイの駆動にも利用できる。この場合には、同極性の第１パルスと第２パルスとを重ねた合成電圧が、液晶層の個々の領域にダイオードやツェナーダイオードなどの非線形導通部を介して選択的に電圧が印加すればよい。さらには、上記被アクセス回路部を選択する手法は、通信等にも利用可能であり、例えばアービトレーションが不要な１対多のシリアル通信を実現できる。

１０、５０ メモリ装置
１２ アクセス部
１４ 信号線
１４ａ 他端
１５ メモリセル
１６、１６Ａ パルス発生部
２１ ツェナーダイオード
２２ キャパシタ
５１ 導電板

Claims (9)

1. 印加される電圧が正電圧である第１閾値電圧より高いときに導通した第１導通状態及び負電圧である第２閾値電圧より低いときに導通した第２導通状態になる非線形導通部と、前記非線形導通部に直列に接続され、前記非線形導通部が前記第１導通状態のときに印加される電圧または流れる電流によって第１記憶状態と、前記非線形導通部が前記第２導通状態のときに印加される電圧または流れる電流によって第２記憶状態とに変化する記憶素子部とを有する複数のメモリセルと、
   前記複数のメモリセルの一端が所定の間隔で接続された導電部材と、
   パルス電圧が第１極性と前記第１極性と異なる第２極性とから選択した極性で前記非線形導通部を導通させない範囲内の第１パルスを前記導電部材の一端に出力する第１パルス発生部及びパルス電圧が前記第１パルスと同極性で前記非線形導通部を導通させない範囲内の第２パルスを前記導電部材の他端に出力する第２パルス発生部とを有し、前記複数のメモリセルのうちから選択した１つのメモリセルにアクセスする際に、前記選択した１つのメモリセルが接続された前記導電部材の位置で前記第１パルスと前記第２パルスとを重ね、前記第１閾値電圧よりも高いまたは前記第２閾値電圧よりも低い電圧を前記非線形導通部に印加するアクセス部と
   を備えることを特徴とするメモリ装置。
2. 前記導電部材は、線状に延びた信号線であることを特徴とする請求項１に記載のメモリ装置。
3. 前記第２パルス発生部は、前記導電部材の電気的に開放または短絡された他端であり、
   前記第１パルス発生部は、前記導電部材で反射されて前記第２パルスとなる先行パルスを出力するとともに、前記先行パルスから遅延して前記第１パルスを出力する
   ことを特徴とする請求項１または２に記載のメモリ装置。
4. 前記記憶素子部は、前記非線形導通部に直列に接続されたキャパシタであることを特徴とする請求項１ないし３のいずれか１項に記載のメモリ装置。
5. 前記非線形導通部は、ツェナーダイオードであることを特徴とする請求項１ないし４のいずれか１項に記載のメモリ装置。
6. 前記非線形導通部は、互いに逆向きに直列接続された一対のツェナーダイオードであることを特徴とする請求項１ないし４のいずれか１項に記載のメモリ装置。
7. 前記非線形導通部は、互いに逆向きに並列接続された一対のダイオードであることを特徴とする請求項１ないし４のいずれか１項に記載のメモリ装置。
8. 印加される電圧が閾値電圧を超えたときに導通状態になり作動対象部に電圧を印加または電流を流す非線形導通部を含む複数の被アクセス回路部と、
   前記複数の被アクセス回路部の一端が所定の間隔で接続された導電部材と、
   パルス電圧が前記非線形導通部を導通させない範囲内の第１パルスを前記導電部材の一端に出力する第１パルス発生部及びパルス電圧が前記第１パルスと同極性で前記非線形導通部を導通させない範囲内の第２パルスを前記導電部材の他端に出力する第２パルス発生部とを有し、前記複数の被アクセス回路部のうちから選択した１つの被アクセス回路部にアクセスする際に、前記選択した１つの被アクセス回路部が接続された前記導電部材の位置で同極性の前記第１パルスと前記第２パルスとを重ね、前記閾値電圧を超える電圧を前記非線形導通部に印加するアクセス部と
   を備えることを特徴とするアクセス装置。
9. 印加される電圧が閾値電圧を超えたときに導通状態になり作動対象部に電圧を印加または電流を流す非線形導通部を含む複数の被アクセス回路部が所定の間隔で接続された導電部材の一端に、パルス電圧が前記非線形導通部を導通させない範囲内の第１パルスを前記導電部材の一端に出力する第１パルス発生ステップと、
   前記複数の被アクセス回路部のうちのアクセスする１つの被アクセス回路部が接続された前記導電部材の位置で前記第１パルスと重なるタイミングで、パルス電圧が前記第１パルスと同極性で前記非線形導通部を導通させない範囲内の第２パルスを前記導電部材の他端に出力する第２パルス発生ステップと、を有し、
   同極性の前記第１パルスと前記第２パルスを重ねることにより前記閾値電圧を超える電圧を前記非線形導通部に印加する、ことを特徴とするアクセス方法。
   
   

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