JP2022118877A - 半導体装置及び半導体装置の製造方法 - Google Patents
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- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45139—Silver (Ag) as principal constituent
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- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
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- H01L2224/45147—Copper (Cu) as principal constituent
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- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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- H01L2224/45663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/45664—Palladium (Pd) as principal constituent
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
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- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
- H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/85417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/85424—Aluminium (Al) as principal constituent
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
- H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/85444—Gold (Au) as principal constituent
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- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06506—Wire or wire-like electrical connections between devices
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- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
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- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
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- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
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- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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Abstract
【課題】傷がつきにくくシールド性のよい半導体装置および半導体装置の製造方法を提供する。【解決手段】半導体装置は、基板と、基板に設けられた半導体チップと、半導体チップを被覆する樹脂と、樹脂に設けられた金属膜を備える。金属膜は第1金属層と、第1金属層に設けられた第2金属層と第2金属層に設けられた第3金属層と、を備える。第1金属層と第2金属層とは同一の材料を含む。第2金属層の粒径は第1金属層の粒径よりも小さい、または/及び第2金属層の比抵抗は第1金属層の比抵抗よりも大きい。【選択図】図5
Description
本発明の実施形態は、半導体装置及び半導体装置の製造方法に関する。
半導体装置から発生するEMI(Electro Magnetic Interference)を抑制するため、半導体装置の表面に電磁シールドとして複数の金属膜が形成されることがある。半導体装置の特性検査等において複数の金属膜のうち外側の金属膜が削られて、内側の金属膜が露出してしまうことがある。
本実施形態は、傷がつきにくくシールド性のよい半導体装置および半導体装置の製造方法を提供する。
本実施形態による半導体装置は、基板と、基板に設けられた半導体チップと、半導体チップを被覆する樹脂と、樹脂に設けられた金属膜を備える。金属膜は第1金属層と、第1金属層に設けられた第2金属層と第2金属層に設けられた第3金属層と、を備える。第1金属層と第2金属層とは同一の材料を含む。第2金属層の粒径は第1金属層の粒径よりも小さい、または/及び、第2金属層の比抵抗は第1金属層の比抵抗よりも大きい。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、上下方向は、配線基板において半導体チップを搭載する面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。金属層の断面をX線、光学顕微鏡等で撮影し、断面に表れたある結晶粒の断面積を求めたとき、その断面積を円の面積と仮定し、その円の直径を結晶粒の粒径としてもよい。ここで、断面に複数の結晶粒があるとき、測定範囲の全結晶粒の平均値を粒径としてもよい。
(第1実施形態)
図1は、第1実施形態による半導体装置の構成の一例を示す上面図である。図2は、図1におけるII―II線における断面図である。
図1は、第1実施形態による半導体装置の構成の一例を示す上面図である。図2は、図1におけるII―II線における断面図である。
半導体装置1は、配線基板10、半導体チップ50、52、ボンディングワイヤ30、樹脂層70及び金属膜90を備える。配線基板10は、第1面10Aと、第1面10Aに対して反対側にある第2面10Bと、第1面10Aと第2面10Bとの間にある側面10Cとを有する。配線基板10の内部には、配線層13~16(図3参照)および配線層間を絶縁する層間絶縁膜17(図3参照)が設けられている。層間絶縁膜17は、ガラスエポキシ樹脂またはセラミックス等でよい。配線基板10は、例えば、ガラスエポキシ樹脂を用いたプリント基板やインタポーザ等でよい。配線基板10は、その内部配線のいずれかに電気的に接続されたパッド12を有する。配線基板10のパッド12以外の第1面10Aは、図示しないソルダレジスト等の絶縁膜で被覆されていてもよい。パッド12はアルミ、金、銅またはこれらの複合材料を含む。
半導体チップ50は、配線基板10の第1面10A上に設けられる。半導体チップ50は、接着層40によって配線基板10の第1面10A上に接着されている。半導体チップ52は、接着層40によって半導体チップ50上に接着されている。接着層40は、例えば、NCP(Non Conductive Past)、DAF(Die Attach Film)のようにペースト状またはフィルム状の樹脂でよい。尚、積層される半導体チップの数は2よりも多くてもよい。積層せずに、半導体チップ50のみでもよい。他半導体チップ50、52を制御するコントローラチップが積層されてもよい。コントローラチップが第1面10Aの上に別に設けられてもよい。
半導体チップ50は、その表面に形成された半導体素子のいずれかに電気的に接続されたパッド54を有する。半導体チップ52は、その表面に形成された半導体素子のいずれかに電気的に接続されたパッド56を有する。パッド54、56は、アルミ、金、銅またはこれらの複合材料を含む。
ボンディングワイヤ30は、パッド12と54との間を接続する。ボンディングワイヤ30は、パッド54と56との間を接続する。ボンディングワイヤ30は例えば、Auワイヤ、Cuワイヤ、Agワイヤ、PdコートしたCuワイヤ等を含む金属ワイヤである。
樹脂層70は、配線基板10上において半導体チップ50、52およびボンディングワイヤ30を封止し、保護する。また、樹脂層70は、配線基板10の側面10Cには設けられていなくてもよい。樹脂層70は、熱硬化樹脂であり、例えば、エポキシ樹脂またはアクリル樹脂でよい。樹脂層70は、図示しない無機フィラーを含有する樹脂材料であってもよい。無機フィラーは、例えば、シリカ、つまり酸化シリコンである。無機フィラーは、シリカに加えて、例えば、水酸化アルミニウム、炭酸カルシウム、酸化アルミニウム、窒化ホウ素、酸化チタン、チタン酸バリウムなどを添加してもよい。
金属膜90は、樹脂層70の表面および側面を被覆する。金属膜90は、配線基板10の側面10Cまで被覆し、側面10Cにおいて配線基板10の配線の一部と電気的に接続される。
図3は、図2の枠IIIの構成をより詳細に示す断面図である。配線基板10は、配線層の一部として、配線層13~16を含む。配線層16が第2面10B側に設けられている。配線層16の上方に配線層15が設けられている。配線層15の上方に配線層13、14が設けられている。配線基板10は、さらに他の配線層を含んでよい。配線層13~16の間には、層間絶縁膜17が設けられている。尚、配線層13は、パッド12に接続され、あるいは、パッド12として機能してもよい。配線層16も第2面10B側においてパッドとして機能してもよいし、さらに配線層16にCuピラー等を設けて、図示しない外部端子と接続してもよい。
配線基板10の側面10Cでは一部の配線層14、15が層間絶縁膜17から露出されている。層間絶縁膜17から露出された配線層14、15は、例えば、所定電圧(例えば、接地電圧)に接続されている。金属膜90は、配線基板10の側面10Cを被覆しており、配線層14、15に電気的に接続されている。よって、金属膜90は、配線層14、15を介して接地される。これにより、金属膜90は、電磁シールドとしての機能を果たすことができる。
図4は、図2の枠IVの構成をより詳細に示す断面図である。尚、図4には、半導体装置1の上部のみ示す。樹脂層70の表面および側面に被覆された金属膜90は、金属層91、金属層92、金属層93、金属層94の積層膜を含む。
金属層91は、樹脂層70の表面、側面、及び配線基板10の側面10Cを被覆している。金属層91には、例えば、ステンレス、ニッケルまたはチタンを含む金属材料が用いられる。金属層91の膜厚は、例えば、約100nm~300nmである。
金属層92は、金属層91上に設けられており、金属層91を介して樹脂層70の表面、側面及び配線基板10の側面10Cを被覆している。金属層92は、金属層91および金属層94とは異なる材料であり、金属層91、金属層93および金属層94よりも低抵抗である。金属層92には、例えば、銅または銅を含む化合物等の金属材料が用いられる。金属層92の膜厚は、例えば、約1.5μm~2.5μmである。その平均粒径は約0.15μm~0.5μmである。金属層92は、比抵抗は2.0μΩ・cm未満である。
金属層93は、金属層92上に設けられており、金属層91、金属層92を介して樹脂層70の表面、側面及び配線基板10の側面10Cを被覆している。金属層93は、例えば、銅または銅を含む化合物等の金属材料が用いられ、金属層92を構成する材料と同一である。図5に示すように金属層93の粒径は金属層92の粒径よりも小さい。金属層93の膜厚は、例えば、約0.3μm~1.5μmである。その平均粒径は0.15μm未満である。金属層93は、比抵抗は2.0μΩ・cm以上である。尚、金属層92、93の総膜厚は、例えば、1.7μm~4.0μmである。1.7μmから3.0μmがより好ましい。
金属層94は、金属層93上に設けられており、金属層91、金属層92、金属層93を介して樹脂層70の表面、側面及び配線基板10の側面10Cを被覆している。金属層94は、金属層93上を被覆しており、半導体装置1の最外層になる。金属層94には、例えば、ステンレス、ニッケルまたはチタンを含む金属材料が用いられる。金属層94は、金属層91と同一材料でよい。金属層94の膜厚は、例えば、約300nm~900nmである。
(効果)
図6Aに金属層93の粒径の大きさと金属層94との密着力との説明図を示す。図6Aの縦軸はどの程度の力を加えると金属層94から金属層93が露出するかを示す。横軸は金属層93の粒径を示す。図6Aより、例えば剥離しないための力の規格値がCmNだったとした場合、粒径が小さいAの場合は規格を満たすが、粒径が大きいBの場合は規格を満たすことができなくなる。これより、金属層93の粒径を小さくするこすることによって、金属層93と金属層94との密着性が向上し、金属層94が金属層93から剥がれ難くなる。即ち、金属層94が金属層93をより確実に保護することができる。
図6Aに金属層93の粒径の大きさと金属層94との密着力との説明図を示す。図6Aの縦軸はどの程度の力を加えると金属層94から金属層93が露出するかを示す。横軸は金属層93の粒径を示す。図6Aより、例えば剥離しないための力の規格値がCmNだったとした場合、粒径が小さいAの場合は規格を満たすが、粒径が大きいBの場合は規格を満たすことができなくなる。これより、金属層93の粒径を小さくするこすることによって、金属層93と金属層94との密着性が向上し、金属層94が金属層93から剥がれ難くなる。即ち、金属層94が金属層93をより確実に保護することができる。
図6Bに金属層93の抵抗値と粒径の依存性を示す。図6Bの線Bで粒径が大きいBの場合、同一膜厚であれば抵抗率を下げることができ、十分な電磁シールド効果を得ることができる。一方、図6Bの線Aで粒径が小さいAの場合、抵抗率が高くなってしまう。この場合、十分な電磁シールド効果を得ることができない。たとえば、抵抗率の規格値がCmΩ/Sqの場合、粒径が大きい場合X1μmでよいが、粒径が小さい場合X1μmよりも大きいX2μmが必要である。したがって、金属層92を挟まずに、金属層91、金属層93、金属層94のみで金属膜90を形成し、密着力と抵抗率とを満足しようとすると、金属層93の膜厚を十分厚くする必要がある。しかしながら、金属層93の膜厚を十分に厚くすると成膜に時間を要するためコストが高くなってしまう。
(a)そこで、金属層91と金属層93との間に粒径の大きい金属層92を挟む。金属層92は膜厚が薄くても抵抗率を下げることができる。このため、金属層93を十分に厚くするよりも低コストで、十分な密着力と電磁シールド効果とを得ることができる。
(b)また金属層92と金属層93とに同一の材料を使用することで、金属層92と金属層93との間の密着力も異種材料同士を使用するよりも強くすることができる。
(b)また金属層92と金属層93とに同一の材料を使用することで、金属層92と金属層93との間の密着力も異種材料同士を使用するよりも強くすることができる。
(第1実施形態の半導体装置の製造方法)
次に、第1実施形態による半導体パッケージ1の製造方法について説明する。図7および図8は、第1実施形態による半導体パッケージの製造方法の一例を示すフロー図である。
次に、第1実施形態による半導体パッケージ1の製造方法について説明する。図7および図8は、第1実施形態による半導体パッケージの製造方法の一例を示すフロー図である。
図7のステップ1を行う前の半導体装置の製造方法について説明する。配線基板10の第1面10A上に接着層40を介して半導体チップ50が設けられる。半導体チップ50上に、接着層40を介して半導体チップ52が設けられる。このとき、複数の配線基板10は、まだ連結された状態であり、各半導体パッケージごとに個片化されていない。
次に、配線基板10をプラズマ洗浄した後、配線基板10のパッド12、半導体チップ50のパッド54、および、半導体チップ52のパッド56をボンディングワイヤ30で接続する。
尚、半導体チップ50、52は、第1面10Aに対して略垂直方向に積層しているが、半導体チップは、第1面10A上に横並びに配置してもよい。
次に、ステップS1において、樹脂層70を配線基板10上に設け、半導体チップ50、52、ボンディングワイヤ30を封止する。
ステップS2において、ブレードを用いて各半導体装置単位に配線基板10を個片化し、半導体装置1を形成する。
ステップS3において、個片化された半導体装置1の樹脂層70の上面にマーキングを行う。マーキングは、製品名や製造者、ロット番号等を、レーザマーカを用いて刻印(engraving)する。
ステップS4において、半導体装置1は、オーブンに入れられ、ベーク処理される。ベーク処理は、例えば、100度から260度の間の温度で処理される。ベーク処理により、樹脂層70に含まれる水分を蒸発させ、後述する金属膜90の密着性を向上させることができる。また、はんだの融点温度以下、例えば、260度以下のベーク処理により、ボンディング部分、配線、トランジスタ等の信頼性の劣化を抑制する。さらに、真空にすることで、樹脂層70や配線基板10が含むガスを放出させてもよい。
ステップS5において、複数の半導体装置1を、図示しない金属または耐熱プラスチック等、200℃以上の温度に耐性のあるトレイ上に積載する。
ステップS6において、複数の半導体装置1は、トレイに載置された状態で、大気圧より圧力が低い減圧チャンバへ搬入される。
ステップS7において、半導体装置1は、エッチングチャンバへ搬送され、樹脂層70は、エッチングチャンバにおいてエッチングされる。樹脂層70は、例えば、アルゴン(Ar)と窒素(N)を含んだプラズマを用いて、エッチング(スパッタエッチング)される。アルゴンと窒素の流量の比は、例えば3:7~7:3とすることができる。この範囲から外れると、樹脂層70と金属膜90との密着性が低下する場合がある。このエッチングにより、無機フィラーに対して樹脂層75が選択的に1~100nm程度エッチングされる。無機フィラーは金属膜90との密着性が高いので、無機フィラーを露出させることによって樹脂層70と金属膜90との密着性が向上する。
ステップS8において半導体装置1は、成膜チャンバへ導入され、金属膜90が、樹脂層70の上面および側面と、半導体装置1の側面10Cとに形成される。金属膜90は、例えば、スパッタ法を用いて、複数の半導体装置1をトレイに載置した状態で形成される。ここでエッチングチャンバと成膜チャンバは同一のチャンバであってもよい。
上述のとおり、金属膜90は、金属層91~94の積層膜である。金属層91~94は、同一の減圧チャンバ内において、スパッタの材料ソースを変更しながら連続して成膜する。図5に示すように、まず、金属層91を樹脂層70上に成膜する(S81)。例えば、金属層91としてステンレスを用いる場合には、ステンレスのソースを用いてスパッタにより成膜する。ステンレス膜の膜厚は、例えば、100nm~300nmである。
次に、約200℃で金属層92を金属層91上に成膜する(S82)。このときヒーター等によりトレイと半導体装置1とを加熱してもよい。金属層92として銅または銅を含む合金をソースに用いてスパッタにより成膜する。成膜時の半導体装置1の温度は、約200℃である。図6Bで示すように、金属層92の粒径は、150℃で成膜された銅の粒径よりも大きくなり、金属層92は比較的低抵抗となる。金属層92の膜厚は、例えば、約1.5μm~2.5μmである。その平均粒径は約0.20μm~0.5μmである。
次に、約150℃で金属層93を金属層92上に成膜する(S83)。このときヒーター等の加熱を止め半導体装置1の温度が下がるのを待ってもよい。金属層93として金属層92と同一の材料をソースに用いてスパッタにより成膜する。このとき図6Aで示すように、金属層93の銅合金の粒径は比較的小さくなる。図6Bで示すように金属層93は金属層92よりも高抵抗となる。金属層93の膜厚は、例えば、約0.3μm~1.5μmである。その平均粒径は0.15μm以下である。
次に、金属層94を金属層93上に成膜する(S84)。例えば、金属層94としてステンレスを用いる場合には、ステンレスのソースを用いてスパッタにより成膜する。ステンレス膜の膜厚は、例えば、300nm~900nmである。このとき、下地の金属層93に従って、金属層94も、比較的平坦かつ粒径の小さな膜となる。なお、金属層91、金属層93、金属層94の成膜時の温度は略同一でもよい。
尚、金属層91~94は、CVD(Chemical Vapor Deposition)法、真空蒸着法、イオンプレーティング法により形成されても構わない。
以上の製造方法により、半導体装置1が完成する。
(効果)
(a)もし、150℃以上の温度に対して耐性を有しない、例えば樹脂テープ上に半導体装置1を載せてスパッタを行う場合、当然、150℃未満の温度で金属膜92、93を成膜する必要がある。従って、金属膜92、93の粒径は小さくなり、抵抗値が比較的高くなってしまう。これに対し、本実施形態では、樹脂テープよりも高温に耐性を有するトレイに配線基板10を搭載してスパッタ処理を行っている。従って、金属層92を150℃以上の温度である200℃で成膜することができ、その粒径を大きくすることができる。その結果、金属層92は、比較的低抵抗となる。このように、金属層92を約200℃の高温、金属層93を150℃の低温で成膜することで、低抵抗だが金属層94との密着力が低い金属層92と、高抵抗だが金属層94との密着力が高い金属層93とを組み合わせ、電磁シールド性と密着力とを両立させることができる。
(b)金属層92と金属層93とが同一の材料であるので、同一ソースを使用して成膜することができるのでコストを低くすることができる。
(c)金属層92と金属層93とを同一のチャンバで成膜するので、成膜チャンバの数を減らすことができるのでコストを低くすることができる。
(効果)
(a)もし、150℃以上の温度に対して耐性を有しない、例えば樹脂テープ上に半導体装置1を載せてスパッタを行う場合、当然、150℃未満の温度で金属膜92、93を成膜する必要がある。従って、金属膜92、93の粒径は小さくなり、抵抗値が比較的高くなってしまう。これに対し、本実施形態では、樹脂テープよりも高温に耐性を有するトレイに配線基板10を搭載してスパッタ処理を行っている。従って、金属層92を150℃以上の温度である200℃で成膜することができ、その粒径を大きくすることができる。その結果、金属層92は、比較的低抵抗となる。このように、金属層92を約200℃の高温、金属層93を150℃の低温で成膜することで、低抵抗だが金属層94との密着力が低い金属層92と、高抵抗だが金属層94との密着力が高い金属層93とを組み合わせ、電磁シールド性と密着力とを両立させることができる。
(b)金属層92と金属層93とが同一の材料であるので、同一ソースを使用して成膜することができるのでコストを低くすることができる。
(c)金属層92と金属層93とを同一のチャンバで成膜するので、成膜チャンバの数を減らすことができるのでコストを低くすることができる。
(他の製造方法)
図9は、半導体装置1の他の製造方法である。金属膜90は、金属層91~94の積層膜である。なお、金属層91~94の膜厚、成膜方法、成膜温度等は第1実施形態における半導体装置1の製造方法と略同一とする。金属層91~94は、異なった減圧チャンバ内において、成膜する。
図9は、半導体装置1の他の製造方法である。金属膜90は、金属層91~94の積層膜である。なお、金属層91~94の膜厚、成膜方法、成膜温度等は第1実施形態における半導体装置1の製造方法と略同一とする。金属層91~94は、異なった減圧チャンバ内において、成膜する。
金属層91を樹脂層70上に成膜する(S181)。
半導体装置1を金属層91を成膜した成膜装置から搬出する(S182)。
半導体装置1を第1チャンバとは異なる高温用成膜装置に搬入する(S183)。
高温成膜装置のステージ等は既に予熱され目標の成膜温度になっている。そのため、高温成膜装置に搬入された半導体装置1は、温度が上昇するまでの待機時間が少なく金属層92が成膜される(S184)。
高温成膜装置から、半導体装置1を搬出する(S185)。
半導体装置1を成膜装置に搬入する(S186)。このとき、成膜装置は他の金属層91を成膜した装置でもよいし、第1チャンバ、第2チャンバとも異なった「第3チャンバ」としての成膜装置でもよい。
成膜装置のステージ等は目標の成膜温度になっている。そのため、成膜装置に搬入された半導体装置1は、温度が低下するまでの待機時間が少なく金属層93が成膜される(S187)。
金属層93が成膜後、金属層94を成膜する(S188)。
以上の製造方法により、他の製造方法にて半導体装置1が完成する。
(効果)
(d)金属層92と金属層93とを、異なったチャンバで成膜する。したがって、チャンバの昇温、降温の待機時間が少なくなる。そのため、第1実施形態の半導体装置の製造方法の(a)、(b)の効果に加え、より少ない時間で半導体装置1を処理することができる。
(d)金属層92と金属層93とを、異なったチャンバで成膜する。したがって、チャンバの昇温、降温の待機時間が少なくなる。そのため、第1実施形態の半導体装置の製造方法の(a)、(b)の効果に加え、より少ない時間で半導体装置1を処理することができる。
(他の実施形態)
(a)上記実施形態では、金属層92と金属層93の成膜には同一のソースを使用した。しかし、金属層92にのみ純度は4N(99.99%)以上の金属銅のソースを使用し、金属層93に4Nより純度が低い銅のソースを使用してもよい。これにより、金属層92の純度も銅99.99%以上になるため、より低抵抗にできる。さらに、低抵抗にする必要性が薄い金属層93には純度が低いソースを使用して、コストも下げることができる。たとえばスパッタで成膜する際は金属層92には4N以上の銅のスパッタターゲットを用いる。金属層93には4N以下の銅のスパッタターゲットを用いる。
また、このとき、金属層93の銅の純度が多少低くなったとしても、主たる構成材料は銅であるので、金属層92と金属層93との間の密着力は維持できる。
(b)上記実施形態では金属層93の成膜温度は150℃であるが、150℃以下であってもよく、好ましくは120℃以下、さらに好ましくは100℃以下である。この場合、さらに第3金属層93の粒径を小さくできるので、第4金属層との密着力が向上する。
(c)上記実施形態では金属層92の成膜温度は200℃であるが、150℃よりも高い温度であれば200℃以下でも粒径を大きくする効果は得られる。成膜温度は200℃以上であってもよく、好ましくは200℃~230℃、さらに好ましくは230℃~250℃である。この場合、さらに金属層92の粒径を大きくできるので、金属層92の比抵抗を小さくできる。
(d)図10に示すように、金属層91と金属層92との間にさらに金属層92と同一の材料を含み、金属層92よりも粒径の小さい金属層95を設けてもよい。金属層95の膜厚は金属層93より薄くてもよい。金属層91と金属層95との密着力は強化される。さらに、金属層92と金属層95とは同一材料を含むため、金属層92と金属層95との密着性も強くすることができる。このとき、金属層95は金属層93と同様に150℃以下で成膜してもよい。
(e)上記実施形態では成膜温度は成膜装置のステージ等の設定温度である。しかし、半導体装置に例えば温度センサ等を取り付けて成膜しつつ温度を測定し、そのときの半導体装置の実測した温度を成膜温度としてもよい。
(a)上記実施形態では、金属層92と金属層93の成膜には同一のソースを使用した。しかし、金属層92にのみ純度は4N(99.99%)以上の金属銅のソースを使用し、金属層93に4Nより純度が低い銅のソースを使用してもよい。これにより、金属層92の純度も銅99.99%以上になるため、より低抵抗にできる。さらに、低抵抗にする必要性が薄い金属層93には純度が低いソースを使用して、コストも下げることができる。たとえばスパッタで成膜する際は金属層92には4N以上の銅のスパッタターゲットを用いる。金属層93には4N以下の銅のスパッタターゲットを用いる。
また、このとき、金属層93の銅の純度が多少低くなったとしても、主たる構成材料は銅であるので、金属層92と金属層93との間の密着力は維持できる。
(b)上記実施形態では金属層93の成膜温度は150℃であるが、150℃以下であってもよく、好ましくは120℃以下、さらに好ましくは100℃以下である。この場合、さらに第3金属層93の粒径を小さくできるので、第4金属層との密着力が向上する。
(c)上記実施形態では金属層92の成膜温度は200℃であるが、150℃よりも高い温度であれば200℃以下でも粒径を大きくする効果は得られる。成膜温度は200℃以上であってもよく、好ましくは200℃~230℃、さらに好ましくは230℃~250℃である。この場合、さらに金属層92の粒径を大きくできるので、金属層92の比抵抗を小さくできる。
(d)図10に示すように、金属層91と金属層92との間にさらに金属層92と同一の材料を含み、金属層92よりも粒径の小さい金属層95を設けてもよい。金属層95の膜厚は金属層93より薄くてもよい。金属層91と金属層95との密着力は強化される。さらに、金属層92と金属層95とは同一材料を含むため、金属層92と金属層95との密着性も強くすることができる。このとき、金属層95は金属層93と同様に150℃以下で成膜してもよい。
(e)上記実施形態では成膜温度は成膜装置のステージ等の設定温度である。しかし、半導体装置に例えば温度センサ等を取り付けて成膜しつつ温度を測定し、そのときの半導体装置の実測した温度を成膜温度としてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1 半導体パッケージ、10 配線基板、40 接着層、50、52 半導体チップ、12、54、56 パッド、60 ボンディングワイヤ、70 樹脂層、90 金属膜、91~94 金属層、13~16 配線層、17 絶縁層
Claims (15)
- 基板と、
前記基板に設けられた半導体チップと、
前記半導体チップを被覆する樹脂と、
前記樹脂に設けられた金属膜と、を備え、
前記金属膜は、前記樹脂に設けられた第1金属層、前記第1金属層に設けられた第2金属層、及び前記第2金属層に設けられた第3金属層を有し、
前記第1金属層と前記第2金属層とは同一の材料を含み、前記第2金属層の粒径は前記第1金属層の粒径よりも小さい、半導体装置。 - 基板と、
前記基板に設けられた半導体チップと、
前記半導体チップを被覆する樹脂と、
前記樹脂に設けられた金属膜と、を備え、
前記金属膜は、前記樹脂に設けられた第1金属層、前記第1金属層に設けられた第2金属層、及び前記第2金属層に設けられた第3金属層を有し、
前記第1金属層と前記第2金属層とは同一の材料を含み、前記第2金属層の比抵抗は前記第1金属層の比抵抗よりも大きい、半導体装置。 - 基板と、
前記基板に設けられた半導体チップと、
前記半導体チップを被覆する樹脂と、
前記樹脂に設けられた金属膜と、を備え、
前記金属膜は、前記樹脂に設けられた第1金属層、前記第1金属層に設けられた第2金属層、及び前記第2金属層に設けられた第3金属層を有し、
前記第1金属層と前記第2金属層とは同一の材料を含み、前記第2金属層の粒径は前記第1金属層の粒径よりも小さく、前記第2金属層の比抵抗は前記第1金属層の比抵抗よりも大きい、半導体装置。 - 前記金属膜は、前記第1金属層と前記樹脂との間に前記1金属層と同一の材料を含み、前記1金属層よりも粒径の小さい第4金属層を有する請求項1から3のいずれか一項に記載の半導体装置。
- 前記第1金属層と、前記第2金属層は銅を含む、請求項1から4のいずれか一項に記載の半導体装置。
- 前記第1金属層の比抵抗は比抵抗は2.0μΩ・cm未満である、請求項1から5のいずれか一項に記載の半導体装置。
- 前記第1金属層の粒径は0.20μm~0.5μmであり、前記第2金属層の粒径は0.15μm以下である、請求項1~6のいずれか一項に記載の半導体装置。
- 前記第1金属層の膜厚は1.5μm~2.5μmであり、前記第2金属層の膜厚は0.3μm~1.5μmである、請求項1~7のいずれか一項に記載の半導体装置。
- 前記第1金属層は純度99.99%以上の銅を含み、前記第2金属層には純度99.99%未満の銅を含む請求項1~8のいずれか一項に記載の半導体装置。
- 基板に半導体チップを設け、
前記半導体チップを覆う樹脂を設け、
前記樹脂層に第1金属層を200℃以上で設け、
前記第1金属層に前記第1金属層と同一の材料を含む第2金属層を150℃以下で設け、
前記第2金属層に第3金属層を設けることを含む、半導体装置の製造方法。 - 前記樹脂と第1金属層との間に第4金属層を150℃以下で設けることを含む請求項10に記載の半導体装置の製造方法。
- 前記第1金属層と前記第2金属層とを異なったチャンバで設ける、請求項10または11に記載の半導体装置の製造方法。
- 前記第1金属層と前記第2金属層とは銅を含む請求項10~12のいずれか一項に記載の半導体装置の製造方法。。
- 前記第1金属層と前記第2金属層と前記第3金属層とはスパッタにより形成される請求項10~13のいずれか一項に記載の半導体装置の製造方法。。
- 前記第1金属層の成膜には純度99.99%以上の銅を使用し、第2金属層には純度99.99%未満の銅を使用する請求項10~14のいずれか一項に記載の半導体装置の製造方法。。
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