JP2022115656A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体装置を製造する際に、被加工層に凹部を高い加工精度で形成する。【解決手段】実施形態の半導体装置の製造方法は、反応性イオンエッチング法を用いて被加工層に凹部を形成する第１のエッチングを行い、第１のエッチングの後に、凹部にシリル化剤を供給する第１の処理を行い、第１の処理の後に、反応性イオンエッチング法を用いて凹部の少なくとも底面をエッチングする第２のエッチングを行う。【選択図】図３

Description

本発明の実施形態は、半導体装置の製造方法に関する。
半導体装置の微細化に伴い、被加工層に高いアスペクト比の凹部を高い加工精度で形成することが必要となる。例えば、３次元半導体メモリを製造する際には、高いアスペクト比のメモリホールの形状が、ボーイング形状となることを抑制することが望まれる。
特開２０１９－１１０２７５号公報
Ｒｙａｎ Ｊ．Ｇａｓｖｏｄａ ｅｔ ａｌ．"Ｓｕｒｆａｃｅ ｐｒｅｆｕｎｃｔｉｏｎａｌｉｚａｔｉｏｎ ｏｆ ＳｉＯ２ ｔｏ ｍｏｄｉｆｙ ｔｈｅ ｅｔｃｈ ｐｅｒ ｃｙｃｌｅ ｄｕｒｉｎｇ ｐｌａｓｍａ－ａｓｓｉｓｔｅｄ ａｔｏｍｉｃ ｌａｙｅｒ ｅｔｃｈｉｎｇ"，Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌｏ．Ａ ３７，０５１００３（２０１９）
本発明の一実施形態では、半導体装置を製造する際に、被加工層に凹部を高い加工精度で形成することを課題とする。
実施形態の半導体装置の製造方法は、反応性イオンエッチング法を用いて被加工層に凹部を形成する第１のエッチングを行い、前記第１のエッチングの後に、前記凹部にシリル化剤を供給する第１の処理を行い、前記第１の処理の後に、反応性イオンエッチング法を用いて前記凹部の底面をエッチングする第２のエッチングを行う。
第１の実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法に用いられる反応性イオンエッチング装置の一例の模式図。 第１の実施形態の半導体装置の製造方法を示す模式図。 第１の実施形態の半導体装置の製造方法を示す模式図。 第１の実施形態の半導体装置の製造方法を示す模式図。 第１の実施形態の半導体装置の製造方法を示す模式図。 第１の実施形態の半導体装置の製造方法の作用の説明図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する場合がある。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とは、例えば、図面内での相対的位置関係を示す用語である。「上」、又は、「下」という用語は、必ずしも、重力に対する位置関係を規定する用語ではない。
本明細書中の半導体装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）又は走査型電子顕微鏡（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）を用いることが可能である。
以下、実施形態の半導体装置の製造方法を、図面を参照して説明する。
（第１の実施形態）
第１の実施形態の半導体装置の製造方法は、反応性イオンエッチング法を用いて被加工層に凹部を形成する第１のエッチングを行い、第１のエッチングの後に、凹部にシリル化剤を供給する第１の処理を行い、第１の処理の後に、反応性イオンエッチング法を用いて凹部の底面をエッチングする第２のエッチングを行う。
図１は、第１の実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図である。第１の実施形態の半導体装置の製造方法で製造される半導体装置は、メモリセルが３次元的に配置された不揮発性メモリ１００である。図１は、不揮発性メモリ１００のメモリセルアレイの断面図である。
不揮発性メモリ１００は、シリコン基板１０、チャネル層１１、複数の層間絶縁層１２、ゲート絶縁層１３、複数のワード線ＷＬ、及び複数のビット線ＢＬを備える。不揮発性メモリ１００は、３次元的に配置された複数のメモリセルＭＣを備える。図１中の点線で囲まれた領域が一個のメモリセルＭＣに相当する。
チャネル層１１は、シリコン基板１０の表面の法線方向に延びる。チャネル層１１は、シリコン基板１０に電気的に接続される。チャネル層１１は、メモリセルＭＣのトランジスタのチャネル領域として機能する。チャネル層１１は、半導体である。チャネル層１１は、例えば、多結晶シリコンである。
ワード線ＷＬは、シリコン基板１０の表面の法線方向に積層される。ワード線ＷＬは、メモリセルＭＣのトランジスタのゲート電極として機能する。ワード線ＷＬは、例えば、板状の導電体である。ワード線ＷＬは、例えば、タングステン（Ｗ）である。チャネル層１１は、複数のワード線ＷＬを貫通する。
層間絶縁層１２は、ワード線ＷＬとワード線ＷＬとの間に設けられる。層間絶縁層１２は、ワード線ＷＬとワード線ＷＬとを電気的に分離する。
ビット線ＢＬは、シリコン基板１０の表面に平行な方向に延びる。ビット線ＢＬは、チャネル層１１に電気的に接続される。
ゲート絶縁層１３は、チャネル層１１とワード線ＷＬとの間に設けられる。ゲート絶縁層１３は、例えば、図示しないトンネル絶縁膜、電荷蓄積膜、ブロック絶縁膜を含む。トンネル絶縁膜は、例えば、酸化シリコン膜である。電荷蓄積膜は、例えば、窒化シリコン膜である。ブロック絶縁膜は、例えば、酸化アルミニウム膜である。
ゲート絶縁層１３の電荷蓄積膜に蓄えられる電荷によって、メモリセルＭＣがデータを記憶する。電荷蓄積膜に蓄えられる電荷の量で、メモリセルＭＣのトランジスタの閾値電圧が変化する。トランジスタの閾値電圧に応じて変化する、ワード線ＷＬとビット線ＢＬとの間に流れる電流をモニタすることにより、メモリセルＭＣに記憶されたデータを読み出す。
図２は、第１の実施形態の半導体装置の製造方法に用いられる反応性イオンエッチング装置の一例の模式図である。図２の反応性イオンエッチング装置（ＲＩＥ装置）は、二周波型の容量結合プラズマ装置（ＣＣＰ装置）である。
ＲＩＥ装置は、例えば、チャンバ２０、ホルダ２２、第１の高周波電源２４、第２の高周波電源２６、第１のガス供給口３０ａ、第２のガス供給口３０ｂ、及び第３のガス供給口３０ｃを備える。
ホルダ２２は、チャンバ２０の中に設けられる。ホルダ２２は、例えば、半導体基板Ｗを載置する。ホルダ２２は、例えば、静電チャックである。
第１の高周波電源２４は、チャンバ２０に高周波電力を印加する機能を有する。第１の高周波電源２４により、チャンバ２０にプラズマが生成される。第１の高周波電源２４により印加される高周波電力は、例えば、５０Ｗ以上５０００Ｗ以下である。第１の高周波電源２４により印加される周波数は、例えば、２０ＭＨｚ以上２００ＭＨｚ以下である。
第２の高周波電源２６は、ホルダ２２に高周波電力を印加する機能を有する。ホルダ２２に高周波電力を印加することで、半導体基板Ｗに衝突するイオンのエネルギーを制御する。ホルダ２２に印加される高周波電力は、例えば、１００Ｗ以上３０００Ｗ以下である。ホルダ２２に印加される周波数は、第１の高周波電源２４によりチャンバ２０に印加される周波数よりも低い。ホルダ２２に印加される周波数は、例えば、０．１ＭＨｚ以上１０ＭＨｚ以下である
半導体基板Ｗは、チャンバ２０の中に生成されるプラズマを用いて、異方性エッチングされる。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
図３、図４、図５、及び図６は、第１の実施形態の半導体装置の製造方法を示す模式図である。図３、図４、図５、及び図６は、図１の一つのチャネル層１１を含む部分に対応する。
最初に、シリコン基板１０の上に、積層体４０を形成する（図３（ａ））。積層体４０は、絶縁層である。積層体４０は被加工層の一例である。
積層体４０は、酸化シリコン膜４０ａと窒化シリコン膜４０ｂとが交互に積層された構造を含む。酸化シリコン膜４０ａは第１の膜の一例である。窒化シリコン膜４０ｂは、第２の膜の一例である。酸化シリコン膜４０ａ及び窒化シリコン膜４０ｂは、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。
酸化シリコン膜４０ａの一部は、最終的に層間絶縁層１２となる。
次に、積層体４０の上に、穴パターン４２ａを有する炭素層４２を形成する（図３（ｂ））。炭素層４２は、マスク層の一例である。炭素層４２は、例えば、スパッタ法により形成する。穴パターン４２ａは、例えば、リソグラフィ法及びＲＩＥ法を用いて形成する。
マスク層として、例えば、レジスト層、絶縁層、又は金属層を用いることも可能である。
次に、ＲＩＥ装置のチャンバ２０にシリコン基板１０を搬入する。ＲＩＥ装置のチャンバ２０の中で、炭素層４２をマスクに第１のエッチングを行う。第１のエッチングにより積層体４０に、メモリホールＭＨを形成する（図３（ｃ））。メモリホールＭＨは、凹部の一例である。
第１のエッチングの際、メモリホールＭＨは積層体４０を貫通しない。第１のエッチングの際、積層体４０の途中でエッチングを停止する。第１のエッチングの際の積層体４０の第１のエッチング量は、図３（ｃ）中にＥ１で示される。
第１のエッチングの際、例えば、第１のガス供給口３０ａからチャンバ２０の中に、第１のエッチングガスが供給される。第１のエッチングガスを用いて第１のエッチングが行われる。
次に、メモリホールＭＨにトリメチルシリルジメチルアミン（ＴＭＳＤＭＡ）を供給する第１の処理を行う（図３（ｄ））。トリメチルシリルジメチルアミンは、シリル化剤の一例である。
第１の処理は、例えば、ＲＩＥ装置を用いて行われる。第１の処理は、例えば、第１のエッチングと同一のチャンバ２０内で行われる。例えば、第１のエッチングを行った後、シリコン基板１０を大気中に出さずに、第１のエッチングと第１の処理が連続して行われる。
第１の処理は、例えば、ＲＩＥ装置の第２のガス供給口３０ｂから、ＴＭＳＤＭＡをチャンバ２０の中に供給することで行われる。第１の処理において、ＴＭＳＤＭＡは、メモリホールＭＨに気体で供給される。
第１の処理により、メモリホールＭＨの側壁に保護膜４４ａが形成される。保護膜４４ａは炭素を含む。
次に、ＲＩＥ装置のチャンバ２０の中で、炭素層４２をマスクに第２のエッチングを行う。第２のエッチングによりメモリホールＭＨの少なくとも底面をエッチングする（図４（ａ））。
メモリホールＭＨは、第１のエッチング直後よりも更に深くなる。第２のエッチングの際、メモリホールＭＨは積層体４０を貫通しない。第２のエッチングの際、積層体４０の途中でエッチングを停止する。第２のエッチングの際の積層体４０の第２のエッチング量は、図４（ａ）中にＥ２で示される。
例えば、第１のエッチングにおける積層体４０の第１のエッチング量Ｅ１は、第２のエッチングにおける積層体４０の第２のエッチング量Ｅ２よりも大きい。なお、第１のエッチング量Ｅ１は、第２のエッチング量Ｅ２と同じか小さくても構わない。
第２のエッチングの際、例えば、第１のガス供給口３０ａからチャンバ２０の中に、第２のエッチングガスが供給される。第２のエッチングガスを用いて第２のエッチングが行われる。
次に、メモリホールＭＨにＴＭＳＤＭＡを供給する第２の処理を行う（図４（ｂ））。ＴＭＳＤＭＡは、シリル化剤の一例である。
第２の処理は、例えば、ＲＩＥ装置を用いて行われる。第２の処理は、例えば、第２のエッチングと同一のチャンバ２０内で行われる。例えば、第２のエッチングを行った後、シリコン基板１０を大気中に出さずに、第２のエッチングと第２の処理が連続して行われる。
第２の処理は、ＲＩＥ装置の第２のガス供給口３０ｂから、ＴＭＳＤＭＡをチャンバ２０の中に供給することで行われる。ＴＭＳＤＭＡは、メモリホールＭＨに気体で供給される。
第２の処理により、メモリホールＭＨの側壁に保護膜４４ｂが形成される。保護膜４４ｂは炭素を含む。
次に、ＲＩＥ装置のチャンバ２０の中で、炭素層４２をマスクに第３のエッチングを行う。第３のエッチングによりメモリホールＭＨの少なくとも底面をエッチングする（図４（ｃ））。
メモリホールＭＨは、第２のエッチング直後よりも更に深くなる。第３のエッチングの際、メモリホールＭＨは積層体４０を貫通しない。第３のエッチングの際、積層体４０の途中でエッチングを停止する。
第３のエッチングの際、例えば、第１のガス供給口３０ａからチャンバ２０の中に、第３のエッチングガスが供給される。第３のエッチングガスを用いて第３のエッチングが行われる。
次に、メモリホールＭＨにＴＭＳＤＭＡを供給する第３の処理を行う（図４（ｄ））。ＴＭＳＤＭＡは、シリル化剤の一例である。
第３の処理は、例えば、ＲＩＥ装置を用いて行われる。第３の処理は、例えば、第３のエッチングと同一のチャンバ２０内で行われる。例えば、第３のエッチングを行った後、シリコン基板１０を大気中に出さずに、第３のエッチングと第３の処理が連続して行われる。
第３の処理は、例えば、ＲＩＥ装置の第２のガス供給口３０ｂから、ＴＭＳＤＭＡをチャンバ２０の中に供給することで行われる。ＴＭＳＤＭＡは、メモリホールＭＨに気体で供給される。
第３の処理により、メモリホールＭＨの側壁に保護膜４４ｃが形成される。保護膜４４ｃは炭素を含む。
次に、ＲＩＥ装置のチャンバ２０の中で、炭素層４２をマスクに第４のエッチングを行う。第４のエッチングによりメモリホールＭＨの少なくとも底面をエッチングする（図５（ａ））。
メモリホールＭＨは、第３のエッチング直後よりも更に深くなる。第４のエッチングの際、メモリホールＭＨは積層体４０を貫通し、シリコン基板１０に達する。
第４のエッチングの際、例えば、第１のガス供給口３０ａからチャンバ２０の中に、第４のエッチングガスが供給される。第４のエッチングガスを用いて第４のエッチングが行われる。
積層体４０を貫通したメモリホールＭＨのアスペクト比は、例えば、３０以上である。
第４のエッチングの後、ＲＩＥ装置のチャンバ２０からシリコン基板１０を搬出する。
なお、第１のエッチングガス、第２のエッチングガス、第３のエッチングガス、及び第４のエッチングガスは、例えば、炭素及びフッ素を含む。また、第１のエッチングガス、第２のエッチングガス、第３のエッチングガス、及び第４のエッチングガスは、例えば、酸素を含む。また、第１のエッチングガス、第２のエッチングガス、第３のエッチングガス、及び第４のエッチングガスは、例えば、水素を含む。
第１のエッチングガス、第２のエッチングガス、第３のエッチングガス、及び第４のエッチングガスは、例えば、ＣｘＨｙＦｚ（ｘは１以上の整数、ｙは０以上の整数、ｚは１以上の整数）を含む。第１のエッチングガス、第２のエッチングガス、第３のエッチングガス、及び第４のエッチングガスは、例えば、Ｃ４Ｆ６、Ｃ４Ｆ８、ＣＨ２Ｆ２を含む。
第１のエッチングガス、第２のエッチングガス、第３のエッチングガス、及び第４のエッチングガスは、例えば、酸素ガスを含む。
第１のエッチングガス、第２のエッチングガス、第３のエッチングガス、及び第４のエッチングガスは、例えば、Ｃ４Ｆ６、Ｃ４Ｆ８、ＣＨ２Ｆ２、及び酸素ガスの混合ガスである。
第１のエッチングガス、第２のエッチングガス、第３のエッチングガス、及び第４のエッチングガスは、例えば、同一のガスである。また、例えば、第１のエッチングガス、第２のエッチングガス、第３のエッチングガス、及び第４のエッチングガスの少なくもいずれか一つのガスが他のガスと異なる。
シリル化剤は、シリル化を実現する薬品である。シリル化は物質上の活性な水素を三置換シリル基（―ＳｉＲ３）で置換することを意味する。シリル化剤は、シリコンを含む。
シリル化剤は、例えば、炭素及び水素を含む。シリル化剤は、例えば、メチル基、アルキル基、又はフェニル基を含む。
シリル化剤は、例えば、アミノ基を含む。シリル化剤は、例えば、（Ｒ３）－Ｓｉ－Ｎ（Ｒ２）の構造を有する。シリル化剤は、例えば、トリメチルシリルジメチルアミン（ＴＭＳＤＭＡ）、ビスターシャリーブチルアミノシラン（ＢＴＢＡＳ）、ビス(ジメチルアミノ)ジメチルシラン（ＢＤＭＡＤＭＳ）、又は、フェニルジメチルシリルジメチルアミンである。
シリル化剤は、例えば、メトキシ基を含む。シリル化剤は、例えば、Ｒ－Ｓｉ－（Ｏ（Ｍｅ））ｘの構造を有する。シリル化剤は、例えば、ＣＨ３－（ＣＨ２）ｚ－Ｓｉ－（Ｏ－Ｍｅ）３の構造を有する。シリル化剤は、例えば、トリメチルメトキシシラン（ＴＭＳＯＭＥ）、ジメチルジメトキシシラン（ＤＭＤＭＳ）、メチルトリメトキシシラン（ＭＴＭＳ）、又は、メトキシジメチルフェニルシランである。
第１の処理、第２の処理、及び第３の処理で用いられるシリル化剤は、例えば、同一である。また、第１の処理、第２の処理、及び第３の処理で用いられるシリル化剤は、例えば、少なくとも一つの処理で用いられるシリル化剤が、他の処理で用いられるシリル化剤と異なる。
次に、炭素層４２、保護膜４４ａ、保護膜４４ｂ、及び保護膜４４ｃを除去する（図５（ｂ））。炭素層４２、保護膜４４ａ、保護膜４４ｂ、及び保護膜４４ｃの除去は、例えば、第１ないし第４のエッチングと異なる装置、又は異なる条件を用いて行う。炭素層４２、保護膜４４ａ、保護膜４４ｂ、及び保護膜４４ｃの除去は、例えば、第１ないし第４のエッチングと異なるガスを用いて行う。炭素層４２、保護膜４４ａ、保護膜４４ｂ、及び保護膜４４ｃの除去は、例えば、酸素プラズマを用いたアッシング処理により行う。
次に、メモリホールＭＨの中に、積層絶縁層４６を形成する（図５（ｃ））。積層絶縁層４６は、例えば、酸化シリコン膜、窒化シリコン膜、及び酸化アルミニウム膜の積層構造を有する。積層絶縁層４６は、最終的にゲート絶縁層１３となる。
次に、メモリホールＭＨの中に、多結晶シリコン層４８を形成する（図５（ｄ））。多結晶シリコン層４８は、最終的にチャネル層１１となる。
次に、窒化シリコン膜４０ｂを選択的に除去する（図６（ａ））。
次に、窒化シリコン膜４０ｂを除去した領域に第１のタングステン層５０を形成する（図６（ｂ））。第１のタングステン層５０は、最終的にワード線ＷＬとなる。
次に、多結晶シリコン層４８の上に第２のタングステン層５２を形成する（図６（ｃ））。第２のタングステン層５２は、最終的にビット線ＢＬとなる。
以上の製造方法により、図１に示す不揮発性メモリ１００が製造される。
次に、第１の実施形態の半導体装置の製造方法の作用及び効果について説明する。
メモリセルが３次元的に配置された不揮発性メモリ１００では、メモリを大容量化するために、例えば、メモリホールの穴径を縮小し、ワード線ＷＬの積層数を増加させる。メモリホールの穴径を縮小し、ワード線ＷＬの積層数を増加させると、高いアスペクト比（メモリホールの深さ／メモリホールの穴径）のメモリホールの形成が必要となる。
メモリホールのアスペクト比が高くなると、メモリホールの形状がボーイング形状になるという問題が生じる。メモリホールのボーイング形状は、メモリホールを形成するエッチングの途中で穴径が広がることにより生ずる。エッチングの途中で穴径が広がる原因として、エッチングの際にメモリホールの側壁に形成される保護膜の一部が消滅することが考えられる。
メモリホールのエッチングの際には、プラズマ化したエッチングガスに由来する物質が側壁に付着し、側壁に保護膜が形成される。メモリホールの側壁に保護膜が形成されることで、側壁のエッチングが防止され、穴径が広がることが抑制される。メモリホールの側壁の保護膜が消滅すると、メモリホールの側壁のエッチングが進行し、メモリホールの穴径が広がる。
メモリホールの側壁に形成される保護膜は、例えば、炭素及びフッ素を含むフルオロカーボン膜である。
メモリホールの側壁に形成される保護膜の厚さは、側壁に付着する物質の量と、側壁に付着した物質のエッチング量とのバランスで決まる。
例えば、メモリホールの浅い部分の側壁では、プラズマ化したエッチングガスが到達しやすく、側壁に付着する物質の量も多くなる。一方、メモリホールの浅い部分は、斜めに入射するイオンの量が多く、エッチングに晒される時間も長くなる。このため、側壁に付着した物質のエッチング量も大きくなる。側壁に付着する物質の量よりもエッチング量が上回り、側壁の保護膜が消滅しメモリホールの穴径が広がるおそれがある。
また、例えば、メモリホールの深い部分の側壁では、プラズマ化したエッチングガスが到達しにくく、側壁に付着する物質の量が少なくなる。このため、側壁に付着する物質の量よりもエッチング量が上回ると、側壁の保護膜が消滅しメモリホールの穴径が広がるおそれがある。
第１の実施形態の半導体装置の製造方法では、メモリホールＭＨを形成する際に、被加工層である積層体４０のエッチングと、シリル化剤を用いた処理を交互に行う。シリル化剤を用いた処理により、メモリホールの側壁に保護膜を形成する。シリル化剤を用いた処理により、エッチングの際に形成された保護膜が消滅した部分にも、新しい保護膜が形成される。したがって、メモリホールの形状がボーイング形状になることが抑制できると考えられる。
図７は、第１の実施形態の半導体装置の製造方法の作用の説明図である。
図７（ａ）に示すように、メモリホールＭＨの側壁に露出する酸化シリコン膜４０ａ及び窒化シリコン膜４０ｂの表面には、水酸基（－ＯＨ）が存在する。図７（ｂ）に示すように、第１の実施形態の不揮発性メモリ１００の製造方法では、第１の処理、第２の処理、及び第３の処理の際に、メモリホールＭＨの側壁の表面にシリル化剤であるＴＭＳＤＭＡが供給される。
図７（ｃ）に示すように、メモリホールＭＨの側壁の表面に供給されたＴＭＳＤＭＡのＳｉ－Ｎ結合が切れ、側壁の表面にトリメチルシリル基が結合する。メモリホールＭＨの側壁の表面に、シリル化反応によりトリメチルシリル基が結合する。
第１の処理、第２の処理、及び第３の処理で形成される保護膜４４ａ、保護膜４４ｂ、及び保護膜４４ｃは、例えば、シリル化反応により形成されたトリメチルシリル基である。
シリル化反応は、反応性が高く低温でも生じやすい。シリル化反応のために、材料をプラズマ化し、イオンやラジカルを形成することは不要である。
シリル化反応は、反応性が高いため、メモリホールＭＨの深い部分でも保護膜が形成されやすい。また、トリメチルシリル基で側壁の表面が完全に覆われると、シリル化反応は終了する。したがって、保護膜の形成はセルフリミッティングなプロセスとなる。よって、第１の処理、第２の処理、及び第３の処理で側壁に形成される保護膜４４ａ、保護膜４４ｂ、及び保護膜４４ｃは、均一な厚さで形成されると考えられる。
保護膜４４ａ、保護膜４４ｂ、及び保護膜４４ｃが形成されることで、側壁のエッチングが抑制され、メモリホールＭＨの形状がボーイング形状になることが抑制できると考えられる。
第１の実施形態の不揮発性メモリ１００の製造方法では、第１のエッチング、第１の処理、第２のエッチング、第２の処理、第３のエッチング、第３の処理、及び第４のエッチングは、同一のＲＩＥ装置の同一のチャンバ２０内で連続して行われる。したがって、不揮発性メモリ１００の製造時間が短くなり、不揮発性メモリ１００の製造コストの増加を抑制できる。
第１ないし第４のエッチングガスに酸素が含まれることが好ましい。また、第１ないし第４のエッチングガスに酸素ガスが含まれることが好ましい。
第１ないし第４のエッチングガスに酸素又は酸素ガスが含まれることで、メモリホールＭＨの側壁の窒化シリコン膜４０ｂの表面が酸化される。このため、側壁に露出する酸化シリコン膜４０ａの表面状態と窒化シリコン膜４０ｂの表面状態とが類似する。このため、酸化シリコン膜４０ａの表面のシリル化反応と、窒化シリコン膜４０ｂの表面のシリル化反応が同様に進行する。したがって、保護膜４４ａ、保護膜４４ｂ、及び保護膜４４ｃが均一な膜となる。よって、側壁の窒化シリコン膜４０ｂが、側壁の酸化シリコン膜４０ａに対して選択的にエッチングされることが抑制される。
第１ないし第４のエッチングガスに水素が含まれることが好ましい。第１ないし第４のエッチングガスに水素が含まれることで、窒化シリコン膜４０ｂのエッチング速度が増加する。よって、第１ないし第４のエッチングのエッチング時間が短くできる。
第１のエッチングにおける積層体４０の第１のエッチング量Ｅ１は、第２のエッチングにおける積層体４０の第２のエッチング量Ｅ２よりも大きいことが好ましい。仮に、メモリホールＭＨの深い部分でのシリル化反応が抑制されると、メモリホールＭＨの深い部分の保護膜４４ｂが薄くなるおそれがある。第２のエッチング量Ｅ２を第１のエッチング量Ｅ１より少なくすることで、第２のエッチングの際の側壁のエッチングが抑制される。よって、メモリホールＭＨの形状がボーイング形状になることが抑制できる。なお、第１のエッチング量Ｅ１は、第２のエッチング量Ｅ２と同じか小さくても構わない。
第１ないし第４のエッチングの際に、積層体４０が載置されたホルダ２２に印加される高周波電力は５００Ｗ以上であることが好ましく、７５０Ｗ以上であることがより好ましく、１０００Ｗ以上であることが更に好ましい。ホルダ２２に印加される高周波電力が高くなることで、第１ないし第４のエッチングの際に積層体４０に衝突するイオンのエネルギーが高くなる。よって、高いアスペクト比のメモリホールＭＨを形成することが容易となる。
以上、第１の実施形態の半導体装置の製造方法によれば、メモリホールの形状がボーイング形状になることを抑制でき、メモリホールを高い加工精度で形成できる。
（第２の実施形態）
第２の実施形態の半導体装置の製造方法は、第１ないし第３の処理を、第１ないし第４のエッチング処理を行うＲＩＥ装置と異なる装置で行う点で、第１の実施形態の製造方法と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第２の実施形態の半導体装置の製造方法は、第１ないし第３の処理を、ウェットエッチング装置を用いて行う。
例えば、図３（ｃ）に示した第１のエッチングの後、シリコン基板１０をＲＩＥ装置のチャンバ２０から搬出する。次に、ウェットエッチング装置を用いて第１の処理を行う。
例えば、シリコン基板１０の表面にＴＭＳＤＭＡを塗布する。例えば、シリコン基板１０をＴＭＳＤＭＡの中に漬ける。第１の処理において、ＴＭＳＤＭＡは、メモリホールＭＨに液体で供給される。
第１の処理の後、シリコン基板１０をＲＩＥ装置のチャンバ２０に搬入し、第２のエッチングを行う。
その後、ウェットエッチング装置を用いて第２の処理、ＲＩＥ装置を用いて第３のエッチング、ウェットエッチング装置を用いて第３の処理、ＲＩＥ装置を用いて第４のエッチングを行う。
以上、第２の実施形態の半導体装置の製造方法によれば、第１の実施形態と同様、メモリホールの形状がボーイング形状になることを抑制でき、メモリホールを高い加工精度で形成できる。
（第３の実施形態）
第３の実施形態の半導体装置の製造方法は、第１の処理の処理時間と第２の処理の処理時間は、異なる点で、第１又は第２の実施形態の製造方法と異なる。以下、第１又は第２の実施形態と重複する内容については、一部記述を省略する場合がある。
第３の実施形態の半導体装置の製造方法は、例えば、第２の処理の処理時間が第１の処理の処理時間よりも長い。メモリホールＭＨの深い部分に保護膜４４ｂを形成する第２の処理の処理時間を、第１の処理の処理時間よりも長くする。第２の処理の処理時間を長くすることで、例えば、保護膜４４ｂの均一性が向上する。
第３の実施形態の半導体装置の製造方法は、例えば、第２の処理の処理時間が第１の処理の処理時間よりも短い。メモリホールＭＨの深い部分では、メモリホールＭＨの順テーパ形状によりメモリホール径が小さくなる場合がある。第２の処理の処理時間を短くすることで、メモリホール径の小さい部分につく保護膜４４ｂを薄くする。保護膜４４ｂを薄くすることで、例えば、第３のエッチングの際の積層体４０のエッチング速度の低下を抑制できる。
以上、第３の実施形態の半導体装置の製造方法によれば、第１又は第２の実施形態と同様、メモリホールの形状がボーイング形状になることを抑制でき、メモリホールを高い加工精度で形成できる。
（第４の実施形態）
第４の実施形態の半導体装置の製造方法は、第１のエッチングの後、第１の処理の前に、凹部に水を供給する点で、第１の実施形態の製造方法と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第４の実施形態の半導体装置の製造方法は、例えば、第１のエッチングの後、第１の処理の前に、積層体４０に形成されたメモリホールＭＨに水を供給する。
例えば、図３（ｃ）に示した第１のエッチングの後、第３のガス供給口３０ｃからチャンバ２０の中に、水が供給される。水は、チャンバ２０の中に気体として供給される。チャンバ２０の中に水蒸気が供給される。
次に、図３（ｄ）に示した第１の処理を行う。
第１のエッチングの後、メモリホールＭＨに水を供給することで、例えば、メモリホールＭＨの側壁の表面の水酸基（－ＯＨ）の面密度及び均一性が高くなる。したがって、第１の処理における保護膜４４ａの形成が促進される。
したがって、例えば、保護膜４４ａの均一性が向上する。また、例えば、第１の処理の処理時間を短くできる。
なお、例えば、第２のエッチングと第２の処理との間、第３のエッチングと第３の処理との間に、積層体４０に形成されたメモリホールＭＨに水を供給しても構わない。
以上、第４の実施形態の半導体装置の製造方法によれば、第１の実施形態と同様、メモリホールの形状がボーイング形状になることを抑制でき、メモリホールを高い加工精度で形成できる。
（第５の実施形態）
第５の実施形態の半導体装置の製造方法は、第１のエッチングの後、第１の処理の前に、凹部に酸素を供給する点で、第１の実施形態の製造方法と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第５の実施形態の半導体装置の製造方法は、例えば、第１のエッチングの後、第１の処理の前に、積層体４０に形成されたメモリホールＭＨに酸素を供給する。
例えば、図３（ｃ）に示した第１のエッチングの後、第３のガス供給口３０ｃからチャンバ２０の中に、酸素ガスが供給される。高周波電力が印加され、酸素ガスは、チャンバ２０の中で酸素プラズマとなる。
次に、図３（ｄ）に示した第１の処理を行う。
第１のエッチングの後、メモリホールＭＨに酸素プラズマを供給することで、例えば、メモリホールＭＨの側壁の窒化シリコン膜４０ｂの表面の酸化が進行する。このため、側壁に露出する酸化シリコン膜４０ａの表面状態と窒化シリコン膜４０ｂの表面状態とが類似する。このため、第１の処理における酸化シリコン膜４０ａの表面のシリル化反応と、窒化シリコン膜４０ｂの表面のシリル化反応が同様に進行する。したがって、保護膜４４ａの均一性が向上する。よって、側壁の窒化シリコン膜４０ｂが、側壁の酸化シリコン膜４０ａに対して選択的にエッチングされることが抑制される。
なお、例えば、第２のエッチングと第２の処理との間、第３のエッチングと第３の処理との間に、積層体４０に形成されたメモリホールＭＨに酸素を供給しても構わない。
以上、第５の実施形態の半導体装置の製造方法によれば、第１の実施形態と同様、メモリホールの形状がボーイング形状になることを抑制でき、メモリホールを高い加工精度で形成できる。
（第６の実施形態）
第６の実施形態の半導体装置の製造方法は、被加工層が単層である点で、第１ないし第５の実施形態の製造方法と異なる。以下、第１ないし第５の実施形態と重複する内容については、一部記述を省略する場合がある。
第６の実施形態の半導体装置の製造方法は、被加工層が単層である。言い換えれば、被加工層が異なる２種以上の膜で形成された積層構造を備えない。
被加工層は、例えば、単層の絶縁層である。絶縁層は、例えば、酸化物層、窒化物層、又は酸窒化物層である。
被加工層は、例えば、単層の金属層である。
また、被加工層は、例えば、単層の半導体層である。半導体層は、例えば、単結晶又は多結晶のシリコン層である。
第６の実施形態の半導体装置の製造方法では、形成される凹部のパターンは、例えば、穴パターン又は溝パターンである。
以上、第６の実施形態の半導体装置の製造方法によれば、第１ないし第５の実施形態と同様の作用により、メモリホールの形状がボーイング形状になることを抑制でき、メモリホールを高い加工精度で形成できる。
第１ないし第５の実施形態では、エッチングを４回、それぞれのエッチングの間にシリル化剤を供給する処理を３回行う場合を例に説明したが、エッチングの回数は４回、シリル化剤を供給する処理の回数は３回に限定されるものではない。エッチングの回数は２回以上、シリル化剤を供給する処理は１回以上であれば、任意の回数とすることが可能である。
第１ないし第５の実施形態では、半導体装置が不揮発性メモリである場合を例に説明したが、半導体装置は、不揮発性メモリに限定されるものではない。
第１の実施形態では被加工層の第１の膜が酸化シリコン膜、第２の膜が窒化シリコン膜である場合を例に説明したが、第１の膜と第２の膜は、異なる膜であれば酸化シリコン膜と窒化シリコン膜の組み合わせに限定されない。例えば、絶縁膜と半導体膜、絶縁膜と金属膜の組み合わせであっても構わない。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２０ チャンバ
２２ ホルダ
４０ 積層体（被加工層）
４０ａ 酸化シリコン膜（第１の膜）
４０ｂ 窒化シリコン膜（第２の膜）
４２ 炭素層（マスク層）
１００ 不揮発性メモリ（半導体装置）
Ｅ１ 第１のエッチング量
Ｅ２ 第２のエッチング量
ＭＨ メモリホール（凹部）

Claims (18)

  1. 反応性イオンエッチング法を用いて被加工層に凹部を形成する第１のエッチングを行い、
    前記第１のエッチングの後に、前記凹部にシリル化剤を供給する第１の処理を行い、
    前記第１の処理の後に、反応性イオンエッチング法を用いて前記凹部の底面をエッチングする第２のエッチングを行う半導体装置の製造方法。
  2. 前記被加工層は、シリコン又は金属を含む請求項１記載の半導体装置の製造方法。
  3. 前記被加工層は、第１の膜と前記第１の膜と異なる第２の膜とが交互に積層された構造を含む請求項１記載の半導体装置の製造方法。
  4. 前記第１の膜は酸化シリコン膜であり、前記第２の膜は窒化シリコン膜である請求項３記載の半導体装置の製造方法。
  5. 前記第１のエッチングの際に、炭素及びフッ素を含むガスを用いる請求項１記載の半導体装置の製造方法。
  6. 前記第１のエッチングの際に、酸素を含むガスを用いる請求項１記載の半導体装置の製造方法。
  7. 前記シリル化剤は炭素及び水素を含む請求項１記載の半導体装置の製造方法。
  8. 前記シリル化剤は、メチル基、アミノ基、又はメトキシ基を含む請求項１記載の半導体装置の製造方法。
  9. 前記第１のエッチングを行う前に、前記被加工層の上にパターンを有するマスク層を形成し、前記マスク層をマスクに前記凹部を形成する請求項１記載の半導体装置の製造方法。
  10. 前記第２のエッチングの後に、前記凹部にシリル化剤を供給する第２の処理を行い、
    前記第２の処理の後に、反応性イオンエッチング法を用いて前記凹部の底面をエッチングする第３のエッチングを行う請求項１記載の半導体装置の製造方法。
  11. 前記第１の処理の処理時間と前記第２の処理の処理時間は、異なる請求項１０記載の半導体装置の製造方法。
  12. 前記シリル化剤は、トリメチルシリルジメチルアミン、ビスターシャリーブチルアミノシラン、ビス(ジメチルアミノ)ジメチルシラン、フェニルジメチルシリルジメチルアミン、トリメチルメトキシシラン、ジメチルジメトキシシラン、メチルトリメトキシシラン、及び、メトキシジメチルフェニルシランからなる群から選ばれる少なくとも一つの薬品を含む請求項１記載の半導体装置の製造方法。
  13. 前記第１のエッチングの際に、前記被加工層が載置されたホルダに、５００Ｗ以上の電力が印加される請求項１記載の半導体装置の製造方法。
  14. 前記第１のエッチングの後、前記第１の処理の前に、前記凹部に水を供給する請求項１記載の半導体装置の製造方法。
  15. 前記第１のエッチングの後、前記第１の処理の前に、前記凹部に酸素を供給する請求項１記載の半導体装置の製造方法。
  16. 前記シリル化剤は液体で供給する請求項１記載の半導体装置の製造方法。
  17. 前記シリル化剤は気体で供給する請求項１記載の半導体装置の製造方法。
  18. 前記第１のエッチング、前記第１の処理、前記第２のエッチングは、同一のチャンバ内で行われる請求項１記載の半導体装置の製造方法。
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