JP2022109141A - 設計支援装置、設計支援システム、電気装置、設計支援方法、プログラム、及び記憶媒体 - Google Patents

Abstract

【課題】制御値をより効率的に探索可能な、設計支援装置、設計支援システム、電気装置、設計支援方法、プログラム、及び記憶媒体を提供する。【解決手段】実施形態に係る設計支援装置は、第１処理を実行する。前記設計支援装置は、前記第１処理において、第１ゲート及び第２ゲートを含む複数のゲートが設けられた半導体素子について、前記第１ゲートへ電圧を印加する第１タイミングと前記第２ゲートへ電圧を印加する第２タイミングとの第１時間差を含む制御値群を設定する。前記設計支援装置は、前記第１処理において、前記制御値群に対応した電気信号が前記半導体素子へ入力されたときの出力結果から、前記半導体素子の特性を示す特性値を算出する。前記設計支援装置は、前記第１処理において、前記特性値に基づくスコアと前記制御値群とのデータセットを１つ以上含む履歴データから第１関数を算出する。前記設計支援装置は、新たな前記制御値群を前記第１関数を用いて設定する。【選択図】図１

Description

本発明の実施形態は、設計支援装置、設計支援システム、電気装置、設計支援方法、プログラム、及び記憶媒体に関する。

複数のゲートを含む半導体素子について、ゲートに関する制御値をより効率的に探索できる技術が求められている。

特開２０１９－１５４１３４号公報

本発明の実施形態は、制御値をより効率的に探索可能な、設計支援装置、設計支援システム、電気装置、設計支援方法、プログラム、及び記憶媒体を提供する。

実施形態に係る設計支援装置は、第１処理を実行する。前記設計支援装置は、前記第１処理において、第１ゲート及び第２ゲートを含む複数のゲートが設けられた半導体素子について、前記第１ゲートへ電圧を印加する第１タイミングと前記第２ゲートへ電圧を印加する第２タイミングとの第１時間差を含む制御値群を設定する。前記設計支援装置は、前記第１処理において、前記制御値群に対応した電気信号が前記半導体素子へ入力されたときの出力結果から、前記半導体素子の特性を示す特性値を算出する。前記設計支援装置は、前記第１処理において、前記特性値に基づくスコアと前記制御値群とのデータセットを１つ以上含む履歴データから第１関数を算出する。前記設計支援装置は、新たな前記制御値群を前記第１関数を用いて設定する。

図１は、実施形態に係る設計支援システムの機能構成を示すブロック図である。 図２は、実施形態に係る設計支援方法を示すフローチャートである。 図３は、実施形態に係る設計支援方法を示すフローチャートである。 図４は、半導体素子の一例を示す模式的断面図である。 図５は、半導体素子の一例を示す模式的断面図である。 図６は、半導体素子の一例を示す模式的断面図である。 図７は、半導体素子の一例を示す模式的断面図である。 図８は、半導体素子の一例を示す模式的断面図である。 図９は、半導体素子の一例を示す模式的断面図である。 図１０は、半導体素子の一例を示す模式的断面図である。 図１１は、ハードウェア構成を例示する模式図である。 図１２は、実施形態の第１変形例に係る設計支援方法を示すフローチャートである。 図１３は、実施形態の第２変形例に係る設計支援システムの機能構成を示すブロック図である。 図１４は、実施形態の第３変形例に係る電気装置の機能構成を示すブロック図である。 図１５は、実施形態の第３変形例に係る電気装置の動作を示すフローチャートである。 図１６は、実施形態の第４変形例に係る電気装置の機能構成を示すブロック図である。

以下に、本発明の各実施形態について図面を参照しつつ説明する。本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

図１は、実施形態に係る設計支援システムの機能構成を示すブロック図である。
図１に示すように、設計支援システム１は、設計支援装置１０、駆動回路２０、半導体素子３０、及び検出回路４０を含む。

設計支援システム１及び設計支援装置１０は、半導体素子３０に関する制御値群を設定するために用いられる。半導体素子３０には、第１ゲート及び第２ゲートを含む複数のゲートが設けられる。半導体素子３０は、Insulated Gate Bipolar Transistor（ＩＧＢＴ）を含む。半導体素子３０は、ダイオード及びＩＧＢＴを有するReverse-Conducting IGBT（ＲＣ－ＩＧＢＴ）を含んでも良い。制御値群は、第１ゲートへ電圧を印加する第１タイミングと第２ゲートへ電圧を印加する第２タイミングとの第１時間差を含む。設計支援装置１０は、制御値群を探索する。

設計支援装置１０は、制御値群を設定する。駆動回路２０は、制御値群に対応した電気信号を半導体素子３０へ入力する。検出回路４０は、電気信号が半導体素子３０へ入力されたときの半導体素子３０の出力を検出する。検出回路４０は、検出された出力結果を、設計支援装置１０へ送信する。設計支援装置１０は、出力結果に基づいて、新たな制御値群を設定する。

設計支援システム１の具体的な動作について説明する。
設計支援装置１０は、設定部１１、特性値算出部１２、スコア算出部１３、関数算出部１４、記憶部１５、入力部１８、及び出力部１９を含む。

設定部１１は、制御値群を設定し、駆動回路２０へ送信する。設計支援装置１０が検出回路４０から送信された出力結果を受信すると、特性値算出部１２は、出力結果から、半導体素子３０の特性を示す特性値を算出する。例えば、出力結果は、時間に対する電流の変化及び時間に対する電圧の変化を含む。特性値は、電力損失、電流のスイッチング速度、電圧のスイッチング速度、及びスイッチング時間からなる群より選択される少なくとも１つを含む。電力損失として、半導体素子３０をターンオン又はターンオフさせたときのスイッチング損失と、半導体素子３０がオン状態のときの導通損失と、が算出されても良い。電流のスイッチング速度は、時間（ｔ）に対する電流（ｉ）の変化（ｄｉ／ｄｔ）である。電圧のスイッチング速度は、時間（ｔ）に対する電流（Ｖ）の変化（ｄＶ／ｄｔ）である。特性値は、前記群より選択される少なくとも１つを用いて算出される値を含んでも良い。例えば、特性値は、電力損失及び電圧のスイッチング速度を含むベクトル空間における、電力損失及び電圧のスイッチング速度の大きさを含んでも良い。特性値算出部１２は、特性値をスコア算出部１３に送信する。

スコア算出部１３は、特性値に基づき、スコアを算出する。スコアは、特性値の基となった制御値群に対する評価を示す。高い評価は、ユーザにとって好ましい特性値がその制御値群によって得られていることを示す。スコア算出部１３は、目的関数に特性値を入力することで、スコアを算出する。目的関数は、特性値からスコアを算出するための関数であり、ユーザにより予め設定される。例えば、特性値が好ましいほど、スコアが高く算出されるように、目的関数が設定される。スコア算出部１３は、スコアを関数算出部１４へ送信する。スコア算出部１３は、算出されたスコアを、目的関数に入力した特性値と、その特性値の基となった制御値群と、に紐付けて記憶部１５に保存する。

記憶部１５は、履歴データを保存する。履歴データは、１つ以上のデータセットを含む。それぞれのデータセットは、制御値群とスコアの組み合わせを含む。記憶部１５に新たなデータセットが保存されると、関数算出部１４は、記憶部１５にアクセスし、それまでに得られた履歴データを取得する。関数算出部１４は、履歴データから第１関数を算出する。第１関数は、新たな制御値群の設定に用いられる。

第１関数の算出には、最適化方法を適用できる。最適化方法として、ベイズ最適化、応答曲面法、及びシミュレイテッドアニーリング法からなる群より選択される少なくとも１つを用いることができる。例えば、応答曲面法が用いられる場合、第１関数として、応答曲面が算出される。ベイズ最適化が用いられる場合、第１関数として、獲得関数が算出される。関数算出部１４は、第１関数を設定部１１へ送信する。関数算出部１４は、第１関数を記憶部１５に保存する。

設定部１１は、第１関数を受信すると、新たな制御値群を設定する。例えば、設定部１１は、第１関数において、最良の特性値が得られると予想される第１時間差を採用する。設定部１１は、採用した第１時間差を含む新たな制御値群を設定する。

設計支援装置１０は、上述した、制御値群の設定、特性値の算出、スコアの算出、及び第１関数の算出を含む第１処理を実行する。設計支援装置１０は、第１処理を繰り返す。これにより、より好ましい制御値群が探索される。

入力部１８は、ユーザがデータを入力するために用いられる。ユーザは、入力部１８を用いて、設計支援装置１０の処理に必要なデータを記憶部１５に保存する。

出力部１９は、設計支援装置１０の処理によって得られたデータを、ユーザに向けて出力する。例えば、出力部１９は、第１処理の繰り返しによって得られた最良の特性値を出力する。出力部１９は、最良のスコアが得られた制御値群を出力しても良い。出力部１９は、第１処理の繰り返し回数と、特性値と、の関係を出力しても良い。

駆動回路２０は、パルス生成部２１及びドライバ２２を含む。パルス生成部２１は、制御値群に対応したパルス信号を生成し、そのパルス信号をドライバ２２へ送信する。パルス生成部２１は、制御値群及び他の制御信号に対応したパルス信号を生成しても良い。例えば、パルス生成部２１は、他の電気回路から送信される第１タイミングを示すデータを受信する。パルス生成部２１は、第１タイミングに基づいて、半導体素子３０の第１ゲートへ電圧を印加するための第１パルスを生成する。パルス生成部２１は、第１タイミングと、制御値群に含まれる第１時間差と、に基づいて、半導体素子３０の第２ゲートへ電圧を印加するための第２パルスを生成する。ドライバ２２は、複数のゲートと電気的に接続される。ドライバ２２は、パルス信号に対応した電気信号を生成し、その電気信号を複数のゲートへ送信する。

例えば、パルス生成部２１は、パルスジェネレータ及びレベルシフタを含む。パルス生成部２１は、集積回路を含んでも良い。ドライバ２２は、集積回路を含む。パルス生成部２１及びドライバ２２の機能が、１つの集積回路によって実現されても良い。

検出回路４０は、半導体素子３０の例えばコレクタ１１１及びエミッタ１１２と電気的に接続される。検出回路４０は、コレクタ１１１とエミッタ１１２との間の電圧及びコレクタ１１１とエミッタ１１２との間に流れる電流を検出する。

図２は、実施形態に係る設計支援方法を示すフローチャートである。
例えば、設計支援装置１０は、図２に示す設計支援方法ＤＭ０を実行する。設定部１１は、制御値群を設定する（ステップＳ１）。特性値算出部１２は、半導体素子３０の出力結果から、特性値を算出する（ステップＳ２）。スコア算出部１３は、特性値に基づいてスコアを算出する（ステップＳ３）。関数算出部１４は、履歴データから第１関数を算出する（ステップＳ４）。設計支援装置１０は、ステップＳ１～Ｓ４を繰り返す。ステップＳ１～Ｓ４は、第１処理に対応する。

図３は、実施形態に係る設計支援方法を示すフローチャートである。
例えば、設計支援システム１は、図３に示す設計支援方法ＤＭ１を実行する。初期サンプリングが実行される（ステップＳ１１）。初期サンプリングでは、設定部１１が、制御値群をランダムに設定する。特性値算出部１２は、出力結果から特性値を算出する。スコア算出部１３は、特性値に基づいてスコアを算出する。初期サンプリングでは、制御値群の設定、特性値の算出、及びスコアの算出が繰り返される。例えば、初期サンプリングは、２回～５回繰り返される。初期サンプリングの繰り返しにより、制御値群とスコアのデータセットが記憶部１５に繰り返し保存される。

関数算出部１４は、記憶部１５に保存された複数のデータセットから、第１関数を算出する（ステップＳ１２）。設定部１１は、第１関数に基づいて新たな制御値群を生成する（ステップＳ１３）。駆動回路２０は、制御値群に対応した電気信号を半導体素子３０に入力する（ステップＳ１４）。検出回路４０は、半導体素子３０からの出力を検出する（ステップＳ１５）。特性値算出部１２は、半導体素子３０の出力結果から、特性値を算出する（ステップＳ１６）。スコア算出部１３は、特性値に基づいてスコアを算出する（ステップＳ１７）。ステップＳ１３、Ｓ１６、Ｓ１７、及びＳ１２は、第１処理に対応する。

関数算出部１４は、終了条件が充足されたか判定する（ステップＳ１８）。終了条件が充足されるまで、ステップＳ１２～Ｓ１７が繰り返される。終了条件の一例として、ステップＳ１２～Ｓ１７の繰り返し回数が規定回数に達すること、又はスコアが予め設定された目標値に達すること、が設定される。ステップＳ１２～Ｓ１７の繰り返しにより、半導体素子に関する好ましい制御値群が探索される。

図４～図１０は、半導体素子の一例を示す模式的断面図である。
例えば、図４～図１０に示す半導体素子１００及び１００ａ～１００ｆのいずれかを、半導体素子３０として用いることができる。

図４に示す半導体素子１００は、第１半導体領域１０１、第２半導体領域１０２、第３半導体領域１０３、第４半導体領域１０４、半導体領域１０５、コレクタ１１１、エミッタ１１２、第１ゲート１２１、第１絶縁層１２１ａ、第２ゲート１２２、及び第２絶縁層１２２ａを含む。半導体素子１００は、ＩＧＢＴを含む。以下で説明する各半導体領域の導電形は、反転されても良い。

コレクタ１１１からエミッタ１１２に向かう方向をＺ方向とする。第１半導体領域１０１は、Ｚ方向において、コレクタ１１１とエミッタ１１２との間に設けられる。第１半導体領域１０１の導電形は、ｐ形である。第１半導体領域１０１は、コレクタ１１１と電気的に接続される。第２半導体領域１０２は、Ｚ方向において、第１半導体領域１０１とエミッタ１１２との間に設けられる。第２半導体領域１０２の導電形は、ｎ形である。第３半導体領域１０３は、Ｚ方向において、第２半導体領域１０２の一部とエミッタ１１２との間に設けられる。第３半導体領域１０３の導電形は、ｐ形である。第４半導体領域１０４は、Ｚ方向において、第３半導体領域１０３の一部とエミッタ１１２との間に設けられる。第４半導体領域１０４の導電形は、ｎ形である。第３半導体領域１０３及び第４半導体領域１０４は、エミッタ１１２と電気的に接続される。

第１半導体領域１０１と第２半導体領域１０２との間には、半導体領域１０５が設けられても良い。半導体領域１０５の導電形は、ｎ形である。半導体領域１０５におけるｎ形不純物濃度は、第２半導体領域１０２におけるｎ形不純物濃度よりも高い。

第１ゲート１２１及び第２ゲート１２２は、Ｚ方向において、第２半導体領域１０２の別の一部とエミッタ１１２との間に設けられる。複数の第１ゲート１２１が、Ｚ方向と交差するＸ方向に沿って並ぶ。複数の第２ゲート１２２が、Ｘ方向に沿って並ぶ。Ｘ方向は、例えばＺ方向に対して垂直である。図４に示す例では、複数の第１ゲート１２１と複数の第２ゲート１２２が、Ｘ方向において交互に設けられる。

それぞれの第１ゲート１２１と第２半導体領域１０２との間には、第１絶縁層１２１ａが設けられる。それぞれの第２ゲート１２２と第２半導体領域１０２との間には、第２絶縁層１２２ａが設けられる。第１ゲート１２１及び第２ゲート１２２は、エミッタ１１２とは電気的に分離される。

第１ゲート１２１には、第１ゲート端子１２１ｔが電気的に接続される。第２ゲート１２２には、第２ゲート端子１２２ｔが電気的に接続される。駆動回路２０は、第１ゲート端子１２１ｔ及び第２ゲート端子１２２ｔと電気的に接続される。

エミッタ１１２に対してコレクタ１１１に正の電圧が印加された状態で、第１ゲート１２１及び第２ゲート１２２の一方又は両方に、閾値以上の電圧が印加される。これにより、第３半導体領域１０３にチャネル（反転層）が形成される。電子は、チャネルを通ってエミッタ１１２から第２半導体領域１０２に注入される。電子の注入によりコレクタ１１１と第２半導体領域１０２との間の電位差が小さくなると、正孔が、第１半導体領域１０１を通ってコレクタ１１１から第２半導体領域１０２に注入される。第２半導体領域１０２において伝導度変調が生じ、第２半導体領域１０２の電気抵抗が減少する。これにより、半導体素子１００がオン状態に切り替わる。

その後、第１ゲート１２１及び第２ゲート１２２の両方に印加される電圧が閾値よりも低くなると、エミッタから第２半導体領域１０２への電子の注入が停止する。これにより、コレクタ１１１から第２半導体領域１０２への正孔の注入も停止する。この結果、半導体素子１００がオフ状態に切り替わる。

半導体素子１００がオフ状態からオン状態に切り替わるとき、第２半導体領域１０２にキャリア（電子及び正孔）が蓄積されるまでの間に、スイッチング損失が生じる。また、半導体素子１００がオン状態からオフ状態に切り替わるとき、第２半導体領域１０２に蓄積された電子及び正孔は、コレクタ１１１及びエミッタ１１２へそれぞれ排出される。第２半導体領域１０２からキャリアが排出されるまでの間に、スイッチング損失が生じる。導通損失は、半導体素子１００がオン状態の間での電力損失である。

図５に示す半導体素子１００ａは、第１半導体領域１０１の構造について、半導体素子１００と差異を有する。半導体素子１００ａは、ＲＣ－ＩＧＢＴを含む。

第１半導体領域１０１は、第１サブ領域１０１ａ及び第２サブ領域１０１ｂを含む。第１サブ領域１０１ａの導電形は、ｐ形である。第２サブ領域１０１ｂの導電形は、ｎ形である。図５に示す例では、複数の第１サブ領域１０１ａと複数の第２サブ領域１０１ｂは、Ｘ方向において交互に設けられる。

半導体素子１００ａは、第１サブ領域１０１ａ、第２半導体領域１０２、第３半導体領域１０３、第４半導体領域１０４、第１ゲート１２１、及び第２ゲート１２２を含むＩＧＢＴを含む。半導体素子１００ａは、第２サブ領域１０１ｂ、第２半導体領域１０２、及び第３半導体領域１０３を含むダイオードを含む。

誘導起電力等によってコレクタ１１１に対してエミッタ１１２に正の電圧が印加されたとき、半導体素子１００ａのダイオードが動作する。第３半導体領域１０３から、第２半導体領域１０２及び第２サブ領域１０１ｂへ電流が流れる。

図６に示す半導体素子１００ｂは、第３ゲート１２３をさらに含む。第３ゲート１２３は、Ｚ方向において、第２半導体領域１０２とエミッタ１１２との間に設けられる。複数の第３ゲート１２３が、Ｘ方向に沿って並ぶ。図６に示す例では、１つの第１ゲート１２１と１つの第２ゲート１２２と１つの第３ゲート１２３が、Ｘ方向において交互に設けられる。

それぞれの第３ゲート１２３と第２半導体領域１０２との間には、第３絶縁層１２３ａが設けられる。第３ゲート１２３は、エミッタ１１２とは電気的に分離される。第３ゲート１２３には、第３ゲート端子１２３ｔが電気的に接続される。駆動回路２０は、第３ゲート端子１２３ｔと電気的に接続される。

図７に示す半導体素子１００ｃは、第１半導体領域１０１、第２半導体領域１０２、第３半導体領域１０３、第４半導体領域１０４、半導体領域１０５～１０７、コレクタ１１１、エミッタ１１２、第１ゲート１２１、第１絶縁層１２１ａ、第２ゲート１２２、及び第２絶縁層１２２ａを含む。

コレクタ１１１から第２ゲート１２２への方向は、Ｘ方向に沿う。第２ゲート１２２は、コレクタ１１１から離れており、コレクタ１１１とは電気的に分離される。第１半導体領域１０１は、Ｚ方向において、コレクタ１１１とエミッタ１１２との間に設けられる。半導体領域１０７は、Ｚ方向において、第２ゲート１２２とエミッタ１１２との間に設けられる。第１半導体領域１０１から半導体領域１０７への方向は、Ｘ方向に沿う。半導体領域１０６及び１０７の導電形は、ｎ形である。

半導体領域１０６は、Ｘ方向において、半導体領域１０７から離れている。コレクタ１１１の一部から半導体領域１０６へ向かう方向は、Ｚ方向に沿う。第２ゲート１２２の一部から半導体領域１０６へ向かう方向は、Ｚ方向に沿う。第２絶縁層１２２ａは、第２ゲート１２２と第１半導体領域１０１との間、第２ゲート１２２と半導体領域１０６との間、及び第２ゲート１２２と半導体領域１０７との間に設けられる。

第２半導体領域１０２は、Ｚ方向において、第１半導体領域１０１とエミッタ１１２との間、及び半導体領域１０７とエミッタ１１２との間に設けられる。第３半導体領域１０３は、Ｚ方向において、第２半導体領域１０２の一部とエミッタ１１２との間に設けられる。第４半導体領域１０４は、Ｚ方向において、第３半導体領域１０３の一部とエミッタ１１２との間に設けられる。

第１ゲート１２１は、Ｚ方向において、第２半導体領域１０２の別の一部とエミッタ１１２との間に設けられる。複数の第１ゲート１２１が、Ｚ方向と交差するＸ方向に沿って並ぶ。

エミッタ１１２に対してコレクタ１１１に正の電圧が印加された状態で、第１ゲート１２１に、閾値以上の電圧が印加される。この結果、半導体素子１００ｃがオン状態に切り替わる。第１ゲート１２１への印加電圧が閾値よりも大きいときに、第２ゲート１２２に閾値以上の電圧が印加される。半導体領域１０７にチャネルが形成され、このチャネルを通して第２半導体領域１０２からコレクタ１１１へ電子が排出される。第２ゲート１２２に閾値以上の電圧が印加された状態で、第１ゲート１２１への印加電圧が閾値未満に低下すると、第２半導体領域１０２からの電子の排出を早めることができる。これにより、ターンオフ時のスイッチング損失を低減できる。

図８に示す半導体素子１００ｄは、半導体素子１００と比べて、半導体領域１０７、第３ゲート１２３、第３絶縁層１２３ａ、第４ゲート１２４、第４絶縁層１２４ａをさらに含む。

第１半導体領域１０１、第３ゲート１２３、及び第４ゲート１２４は、Ｚ方向において、コレクタ１１１と第２半導体領域１０２との間に設けられる。第３ゲート１２３には、第３ゲート端子１２３ｔが電気的に接続される。第４ゲート１２４には、第４ゲート端子１２４ｔが電気的に接続される。駆動回路２０は、第３ゲート端子１２３ｔ及び第４ゲート端子１２４ｔと電気的に接続される。複数の第３ゲート１２３が、Ｘ方向に沿って並ぶ。複数の第４ゲート１２４が、Ｘ方向に沿って並ぶ。図８に示す例では、複数の第３ゲート１２３と複数の第４ゲート１２４が、Ｘ方向において交互に設けられる。

それぞれの第３ゲート１２３と第２半導体領域１０２との間には、第３絶縁層１２３ａが設けられる。それぞれの第４ゲート１２４と第２半導体領域１０２との間には、第４絶縁層１２４ａが設けられる。第３ゲート１２３及び第４ゲート１２４は、コレクタ１１１とは電気的に分離される。

第１半導体領域１０１及び半導体領域１０７は、Ｘ方向において隣り合う第３ゲート１２３と第４ゲート１２４との間に設けられる。半導体領域１０７の導電形は、ｎ形である。Ｘ方向において隣り合う第３ゲート１２３と第４ゲート１２４との間に、互いに離れた複数の半導体領域１０７が設けられても良い。半導体領域１０７は、Ｚ方向において、コレクタ１１１と第１半導体領域１０１の一部との間に設けられる。

エミッタ１１２に対してコレクタ１１１に正の電圧が印加された状態で、第１ゲート１２１に、閾値以上の電圧が印加される。これにより、エミッタ１１２から第２半導体領域１０２へ、電子が注入される。また、第２ゲート１２２に、閾値以上の電圧が印加される。これにより、コレクタ１１１から第２半導体領域１０２へ、正孔が注入される。第２半導体領域１０２への電子及び正孔の注入によって、半導体素子１００ｄがオン状態に切り替わる。

半導体素子１００ｄがターンオフされる前に、第２ゲート１２２に閾値以上の電圧が印加される。これにより、第２半導体領域１０２におけるエミッタ１１２側の正孔が、エミッタ１１２へ排出される。また、第４ゲート１２４に閾値以上の電圧が印加される。これにより、第２半導体領域１０２におけるコレクタ１１１側の電子が、コレクタ１１１へ排出される。ターンオフ前に、第２半導体領域１０２に蓄積されたキャリアが排出されることで、ターンオフ時のスイッチング損失を低減できる。

図９に示す半導体素子１００ｅは、半導体素子１００ｄと比べて、第５ゲート１２５をさらに含む。第１ゲート１２１、第２ゲート１２２、及び第５ゲート１２５は、Ｚ方向において、第２半導体領域１０２とエミッタ１１２との間に設けられる。第５ゲート１２５と第２半導体領域１０２との間には、第５絶縁層１２５ａが設けられる。第５ゲート１２５には、第５ゲート端子１２５ｔが電気的に接続される。駆動回路２０は、第１ゲート端子１２１ｔ及び第２ゲート端子１２２ｔと電気的に接続される。図９に示す例では、１つの第１ゲート１２１と、１つの第２ゲート１２２と、１つの第５ゲート１２５と、がＸ方向において交互に設けられる。

第１ゲート１２１～第４ゲート１２４の動作は、半導体素子１００ｄと同様である。半導体素子１００ｅでは、ターンオン時に、第５ゲート１２５に閾値以上の電圧が印加される。これにより、第２半導体領域１０２への電子の注入が促進され、ターンオン時のスイッチング損失が低減される。また、半導体素子１００ｅがオン状態のとき、第５ゲート１２５への印加電圧は、閾値未満である。第２半導体領域１０２からエミッタ１１２への正孔の排出が抑制され、第２半導体領域１０２におけるキャリア密度を増大できる。これにより、半導体素子１００ｅにおける導通損失を低減できる。

図１０に示す半導体素子１００ｆは、第１半導体領域１０１が第１サブ領域１０１ａ及び第２サブ領域１０１ｂを含む点で、半導体素子１００ｄと異なる。半導体素子１００ｆは、ＲＣ－ＩＧＢＴを含む。

半導体素子１００ｆのＩＧＢＴとして動作は、半導体素子１００ｄと同様である。半導体素子１００ｆがダイオードとして動作するとき、ダイオード動作の終了前に、第１ゲート１２１及び第２ゲート１２２の少なくとも一方に、閾値以上の電圧が印加される。これにより、エミッタ１１２への電子の排出が促進される。また、第３ゲート１２３及び第４ゲート１２４の少なくとも一方に、閾値以上の電圧が印加される。これにより、コレクタ１１１への正孔の排出が促進される。この結果、ダイオード動作時のリカバリ損失が低減される。

半導体素子１００ｂが用いられる場合、制御値群は、第１ゲートへ電圧を印加する第１タイミングと第３ゲートへ電圧を印加する第３タイミングとの第２時間差をさらに含んでも良い。制御値群は、第３ゲート１２３へ印加される第３電圧値及び第３ゲート１２３の第３電気抵抗からなる群より選択される少なくとも１つを含んでも良い。

半導体素子１００ｄが用いられる場合、制御値群は、第２時間差をさらに含んでも良い。制御値群は、第１ゲートへ電圧を印加する第１タイミングと第４ゲートへ電圧を印加する第４タイミングとの第３時間差をさらに含んでも良い。制御値群は、第３ゲート１２３へ印加される第３電圧値、第３ゲート１２３の第３電気抵抗、第４ゲート１２４へ印加される第４電圧値、及び第４ゲート１２４の第４電気抵抗からなる群より選択される少なくとも１つを含んでも良い。

図１１は、ハードウェア構成を例示する模式図である。
実施形態に係る設計支援装置１０は、図１１に示すハードウェア構成により実現可能である。図１１に示す処理装置９０は、ＣＰＵ９１、ＲＯＭ９２、ＲＡＭ９３、記憶装置９４、入力インタフェース９５、出力インタフェース９６、及び通信インタフェース９７を含む。

ＲＯＭ９２は、コンピュータの動作を制御するプログラムを格納している。ＲＯＭ９２には、上述した各処理をコンピュータに実現させるために必要なプログラムが格納されている。ＲＡＭ９３は、ＲＯＭ９２に格納されたプログラムが展開される記憶領域として機能する。

ＣＰＵ９１は、処理回路を含む。ＣＰＵ９１は、ＲＡＭ９３をワークメモリとして、ＲＯＭ９２又は記憶装置９４の少なくともいずれかに記憶されたプログラムを実行する。プログラムの実行中、ＣＰＵ９１は、システムバス９８を介して各構成を制御し、種々の処理を実行する。

記憶装置９４は、プログラムの実行に必要なデータや、プログラムの実行によって得られたデータを記憶する。

入力インタフェース（Ｉ／Ｆ）９５は、処理装置９０と入力装置９５ａとを接続する。入力Ｉ／Ｆ９５は、例えば、ＵＳＢ等のシリアルバスインタフェースである。ＣＰＵ９１は、入力Ｉ／Ｆ９５を介して、入力装置９５ａから各種データを読み込むことができる。

出力インタフェース（Ｉ／Ｆ）９６は、処理装置９０と出力装置９６ａとを接続する。出力Ｉ／Ｆ９６は、例えば、Digital Visual Interface（ＤＶＩ）やHigh-Definition Multimedia Interface（ＨＤＭＩ：登録商標）等の映像出力インタフェースである。ＣＰＵ９１は、出力Ｉ／Ｆ９６を介して、出力装置９６ａにデータを送信する。出力装置９６ａは、データを出力する。

通信インタフェース（Ｉ／Ｆ）９７は、処理装置９０外部のサーバ９７ａと、処理装置９０と、を接続する。通信Ｉ／Ｆ９７は、例えば、ＬＡＮカード等のネットワークカードである。ＣＰＵ９１は、通信Ｉ／Ｆ９７を介して、サーバ９７ａから各種データを読み込むことができる。

記憶装置９４は、Hard Disk Drive（ＨＤＤ）及びSolid State Drive（ＳＳＤ）から選択される１つ以上を含む。入力装置９５ａは、マウス、キーボード、マイク（音声入力）、及びタッチパッドから選択される１つ以上を含む。出力装置９６ａは、モニタ、プリンタ、スピーカ、及びプロジェクタから選択される１つ以上を含む。タッチパネルのように、入力装置９５ａと出力装置９６ａの両方の機能を備えた機器が用いられても良い。

処理装置９０は、設定部１１、特性値算出部１２、スコア算出部１３、及び関数算出部１４として機能する。設定部１１、特性値算出部１２、スコア算出部１３、及び関数算出部１４の機能は、複数の処理装置の協働によって実現されても良い。設定部１１、特性値算出部１２、スコア算出部１３、及び関数算出部１４の機能を実現する際に、一部の処理装置と別の処理装置が、ネットワークを介して接続されても良い。例えば、設定部１１、特性値算出部１２、スコア算出部１３、及び関数算出部１４の機能の一部が、クラウドサーバによって提供されても良い。

記憶装置９４は、記憶部１５として機能する。入力装置９５ａは、入力部１８として機能する。出力装置９６ａは、出力部１９として機能する。

実施形態の利点を説明する。
複数のゲートを含む半導体素子について、ゲートへ電圧を印加するタイミングを、ゲート同士の間でずらす方法がある。これにより、半導体素子の特性を改善できる。例えば、電力損失を低減できる。特性を効果的に改善させるためには、ゲート同士の間での電圧印加の時間差を、半導体素子の構造に応じて設定することが望ましい。従来、人が時間差を変化させながら半導体素子の特性を確認し、時間差が探索される。

実施形態によれば、第１時間差を含む制御値群が、履歴データから算出された第１関数を用いて設定される。例えば、人が経験、勘などに基づいて制御値群を設定する場合に比べて、より良い制御値群を効率的に探索できる。実施形態に係る設計支援装置１０によれば、制御値群が自動的に探索される。人による制御値群の探索が不要となり、設計効率を向上できる。

第１関数は、ベイズ推定によって算出されることが好ましい。例えば、図３に示す設計支援方法ＤＭ１のステップＳ１２において、関数算出部１４は、履歴データから、スコアの代理モデルを推定する。関数算出部１４は、スコアの代理モデルから、第１関数としての獲得関数を算出する。設定部１１は、獲得関数を用いて新たな制御値群を設定する。

ベイズ推定によれば、応答曲面法に比べて、好ましい制御値群をより少ない処理時間で得られる可能性が高い。又は、ベイズ推定によれば、応答曲面法に比べて、より好ましい制御値群が探索される可能性を向上できる。より好ましい制御値群とは、より良い特性値が得られる制御値群を指す。

第１関数を用いて設定される制御値群は、第１時間差に代えて、第１ゲート１２１へ印加される第１電圧値、第２ゲート１２２へ印加される第２電圧値、第１ゲート１２１の第１電気抵抗、及び第２ゲート１２２の第２電気抵抗からなる群より選択される少なくとも１つを含んでも良い。制御値群は、第１時間差に加えて、前記群より選択される少なくとも１つを含んでも良い。

例えば、第１ゲート１２１及び第２ゲート１２２のそれぞれは、第２半導体領域１０２中に設けられた電極部分と直列に接続されるゲート抵抗を含む。第１ゲート抵抗及び第２ゲート抵抗は、可変抵抗を含む。第１ゲート１２１の第１ゲート抵抗及び第２ゲート１２２の第２ゲート抵抗は、独立してそれぞれ調整可能である。

前記群より選択される少なくとも１つの制御値について、探索により、より好ましい値を得ることが可能である。例えば、探索により、より消費電力の小さい制御値を得ることができる。

（第１変形例）
図１２は、実施形態の第１変形例に係る設計支援方法を示すフローチャートである。
設計支援装置１０は、第１サブ処理の実行中に、第２サブ処理を実行しても良い。第１サブ処理は、ステップＳ１２を含む。第２サブ処理は、図３に示すフローチャートのステップＳ１３～Ｓ１７を含む。すなわち、１つの第１処理において、第１サブ処理及び第２サブ処理が実行される。

図１２に示す第１変形例に係る設計支援方法ＤＭ１ａでは、初期サンプリングが実行される（ステップＳ１１）。関数算出部１４は、第１関数を算出する（ステップＳ１２）。第１関数の算出中に、設定部１１は、制御値群を設定する（ステップＳ１３）。駆動回路２０は、電気信号を半導体素子３０に入力する（ステップＳ１４）。検出回路４０は、半導体素子３０からの出力を検出する（ステップＳ１５）。特性値算出部１２は、特性値を算出する（ステップＳ１６）。スコア算出部１３は、スコアを算出する（ステップＳ１７）。１回目のステップＳ１２の実行中は、制御値群は、ランダムに設定される。

ステップＳ１７の後、設定部１１は、第２サブ処理の終了条件が充足されたか判定する（ステップＳ２１）。終了条件として、第１関数の算出が完了したことが設定される。終了条件として、ステップＳ１２～Ｓ１７の繰り返し回数が規定回数に達することが設定されても良い。

ステップＳ１２が完了し、ステップＳ２１において終了条件が充足されたと判定された後、設定部１１は、第１サブ処理及び第２サブ処理の繰り返しの終了条件が充足されたか判定する（ステップＳ１８）。終了条件が充足されない場合、ステップＳ１２及びＳ１３が再度実行される。このとき、ステップＳ１３では、直前のステップＳ１２によって得られた第１関数を用いて、制御値群が設定される。

第１関数の算出に要する時間は、半導体素子３０からの出力の検出や、特性値の算出、スコアの算出などに比べて、長い。第１サブ処理の実行中に、第２サブ処理を実行することで、制御値群の探索に要する処理時間を短縮できる。第１サブ処理の完了に応じて第２サブ処理の繰り返しを停止することで、１回の第１処理の時間を短縮できる。設計支援方法ＤＭ１ａによれば、設計支援方法ＤＭ１に比べて、同じ時間での第２サブ処理の実行回数を増やすことができる。好ましい制御値群をより早く探索できる可能性を向上できる。

（第２変形例）
図１３は、実施形態の第２変形例に係る設計支援システムの機能構成を示すブロック図である。
図１３に示すように、第２変形例に係る設計支援システム１ｂは、電気装置２、設計支援装置１０、及び検出回路４０を含む。電気装置２は、制御回路１０ａ、駆動回路２０、及び半導体素子３０を含む。

設定部１１は、設定した制御値群を制御回路１０ａに送信する。制御回路１０ａは、制御値群に対応した電気信号を半導体素子３０へ送信するように、駆動回路２０を制御する。

制御回路１０ａは、記憶部を含む。探索によって得られた制御値群は、記憶部に記憶される。例えば、第２変形例に係る設計支援システム１ｂでは、電気装置２が他の製品に組み込まれる前に、制御値群の探索が実行される。電気装置２が他の製品に組み込まれた後、制御回路１０ａは、記憶部に記憶された制御値群に基づいて、駆動回路２０を動作させる。

第２変形例によれば、より好ましい特性を発揮する電気装置２を提供できる。

（第３変形例）
図１４は、実施形態の第３変形例に係る電気装置の機能構成を示すブロック図である。
図１４に示すように、第３変形例に係る電気装置２ａは、制御回路１０ｂ、駆動回路２０、半導体素子３０、及び検出回路４０を含む。

制御回路１０ｂは、設計支援システム１における設計支援装置１０として機能する。制御回路１０ｂは、制御値群を設定する。制御回路１０ｂは、制御値群に対応した電気信号を半導体素子３０へ送信するように、駆動回路２０を制御する。例えば、第３変形例に係る電気装置２ａは、他の製品に組み込まれた後に、制御値群を探索する。

例えば、電気装置２ａは、図３に示す設計支援方法ＤＭ１を実行する。電気装置２ａは、半導体素子３０からの出力結果が得られるたびに、第１関数の算出、新たな制御値群の設定等を実行する。これにより、電気装置２ａの動作中に、リアルタイムで制御値群を改善することが可能となる。

図１５は、実施形態の第３変形例に係る電気装置の別の動作を示すフローチャートである。
電気装置２ａは、図１５に示す設計支援方法ＤＭ２を実行しても良い。設計支援方法ＤＭ２では、初期サンプリングが実行される（ステップＳ１１）。関数算出部１４は、第１関数を算出する（ステップＳ１２）。設定部１１は、算出された第１関数に基づいて制御値群を設定する（ステップＳ１３）。電気装置２ａは、設定された制御値群を用いてサンプリングを実行する（ステップＳ３１）。サンプリングでは、半導体素子３０への入力、検出、特性値の算出、及びスコアの算出が繰り返される。制御値群とスコアのデータセットが記憶部１５に繰り返し保存される。

電気装置２ａは、終了条件が充足されるまで、データセットを蓄積する。例えば、終了条件は、電気装置２ａの稼働時間が経過することである。終了条件が充足されると、関数算出部１４は、履歴データから第１関数を算出する。

例えば、設計支援方法ＤＭ２によれば、電気装置２ａの稼働時間帯は、データセットが蓄積され、設計値群は変更されない。電気装置２ａの非稼働時間帯に、設計値群が変更される。設計支援方法ＤＭ２によれば、例えば、電気装置２ａの動作をより安定させることができる。
（第４変形例）
図１６は、実施形態の第４変形例に係る電気装置の機能構成を示すブロック図である。
第４変形例に係る電気装置２ｂは、電気部品３１を含む点で、電気装置２ａと異なる。電気部品３１は、半導体素子３０を含む。電気部品３１は、例えばモータである。

検出回路４０は、電気部品３１の出力を検出する。特性値算出部１２は、出力結果から、電気部品３１の特性を示す特性値を算出する。電気部品３１がモータである場合、検出回路４０は、モータを流れる電流値を検出する。この場合、検出回路４０は、例えば電流検出抵抗器（シャント抵抗）を含む。又は、検出回路４０は、モータの位置（角度）を検出しても良い。この場合、検出回路４０は、回転角センサ（例えばホールセンサ又はレゾルバ）を含む。特性値算出部１２は、出力結果から、電気部品３１の特性を示す特性値を算出する。いずれの場合も、特性値は、例えばモータの回転速度である。

設計支援システム１によれば、制御値群を探索しているときの半導体素子３０の動作条件が、実際に半導体素子３０が使用されるときの動作条件と異なりうる。すなわち、探索時に得られた特性が、実際の半導体素子３０の使用時に得られる特性と異なりうる。第３変形例によれば、実際に半導体素子３０が使用されたときの出力に基づいて、制御値群を設定できる。このため、実際の半導体素子３０の使用時に得られる特性を、より好ましい値に設定できる。

上記の種々のデータの処理は、コンピュータに実行させることのできるプログラムとして、磁気ディスク（フレキシブルディスク及びハードディスクなど）、光ディスク（ＣＤ－ＲＯＭ、ＣＤ－Ｒ、ＣＤ－ＲＷ、ＤＶＤ－ＲＯＭ、ＤＶＤ±Ｒ、ＤＶＤ±ＲＷなど）、半導体メモリ、又は、他の非一時的なコンピュータで読取可能な記録媒体（non-transitory computer-readable storage medium）に記録されても良い。

例えば、記録媒体に記録された情報は、コンピュータ（または組み込みシステム）により読み出されることが可能である。記録媒体において、記録形式（記憶形式）は任意である。例えば、コンピュータは、記録媒体からプログラムを読み出し、このプログラムに基づいてプログラムに記述されている指示をＣＰＵで実行させる。コンピュータにおいて、プログラムの取得（または読み出し）は、ネットワークを通じて行われても良い。

以上で説明した各実施形態によれば、制御値群をより効率的に探索可能な、設計支援装置、設計支援システム、電気装置、設計支援方法、プログラム、及び記憶媒体を提供できる。

本願明細書において、「垂直」は、厳密な垂直だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直であれば良い。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、設計支援装置、制御回路、駆動回路、半導体素子、検出回路などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。

また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した設計支援装置、設計支援システム、電気装置、設計支援方法、プログラム、及び記憶媒体を基にして、当業者が適宜設計変更して実施し得る全ての設計支援装置、設計支援システム、電気装置、設計支援方法、プログラム、及び記憶媒体も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１ｂ：設計支援システム、 ２，２ａ，２ｂ：電気装置、 １０：設計支援装置、 １０ａ，１０ｂ：制御回路、 １１：設定部、 １２：特性値算出部、 １３：スコア算出部、 １４：関数算出部、 １５：記憶部、 １８：入力部、 １９：出力部、 ２０：駆動回路、 ２１：パルス生成部、 ２２：ドライバ、 ３０：半導体素子、 ３１： 電気部品、 ４０：検出回路、 ９０：処理装置、 ９１：ＣＰＵ、 ９２：ＲＯＭ、 ９３：ＲＡＭ、 ９４：記憶装置、 ９５：入力インタフェース、 ９５ａ：入力装置、 ９６：出力インタフェース、 ９６ａ：出力装置、 ９７：通信インタフェース、 ９７ａ：サーバ、 ９８：システムバス、 １００，１００ａ～１００ｆ：半導体素子、 １０１：第１半導体領域、 １０１ａ：第１サブ領域、 １０１ｂ：第２サブ領域、 １０２：第２半導体領域、 １０３：第３半導体領域、 １０４：第４半導体領域、 １０５～１０７：半導体領域、 １１１：コレクタ、 １１２：エミッタ、 １２１：第１ゲート、 １２１ａ：第１絶縁層、 １２１ｔ：第１ゲート端子、 １２２：第２ゲート、 １２２ａ：第２絶縁層、 １２２ｔ：第２ゲート端子、 １２３：第３ゲート、 １２３ａ：第３絶縁層、 １２３ｔ：第３ゲート端子、 １２４：第４ゲート、 １２４ａ：第４絶縁層、 １２４ｔ：第４ゲート端子、 １２５：第５ゲート、 １２５ａ：第５絶縁層、 １２５ｔ：第５ゲート端子、 ＤＭ０，ＤＭ１，ＤＭ１ａ：設計支援方法

Claims (20)

1. 第１ゲート及び第２ゲートを含む複数のゲートが設けられた半導体素子について、前記第１ゲートへ電圧を印加する第１タイミングと前記第２ゲートへ電圧を印加する第２タイミングとの第１時間差を含む制御値群を設定し、
   前記制御値群に対応した電気信号が前記半導体素子へ入力されたときの出力結果から、前記半導体素子の特性を示す特性値を算出し、
   前記特性値に基づくスコアと前記制御値群とのデータセットを１つ以上含む履歴データから第１関数を算出する、
   第１処理を実行し、新たな前記制御値群を前記第１関数を用いて設定する、設計支援装置。
2. 前記第１処理を繰り返し実行する、請求項１記載の設計支援装置。
3. １つの前記第１処理は、
   前記第１関数の算出を含む第１サブ処理と、
   前記制御値群の設定及び前記特性値の算出を含む第２サブ処理と、
   を含み、
   前記第１サブ処理の実行中に、前記第２サブ処理を実行する、請求項２記載の設計支援装置。
4. 前記１つの第１処理において、前記第１サブ処理の実行中に前記第２サブ処理を繰り返し、前記第１サブ処理の完了に応じて前記第２サブ処理の繰り返しを停止する、請求項３記載の設計支援装置。
5. 前記スコアは、前記特性値の目的関数への入力によって算出され、
   前記第１関数は、前記履歴データに基づくベイズ推定によって算出され、
   前記新たな制御値群は、前記第１関数に基づいて設定される、請求項１～４のいずれか１つに記載の設計支援装置。
6. 前記制御値群は、前記第１ゲートへ印加される第１電圧値、前記第２ゲートへ印加される第２電圧値、前記第１ゲートの第１電気抵抗、及び前記第２ゲートの第２電気抵抗からなる群より選択される少なくとも１つをさらに含む、請求項１～５のいずれか１つに記載の設計支援装置。
7. 前記出力結果は、時間に対する電流の変化及び時間に対する電圧の変化を含み、
   前記特性値は、電力損失を含む、請求項１～６のいずれか１つに記載の設計支援装置。
8. 前記複数のゲートは、第３ゲートをさらに含み、
   前記制御値群は、前記第１タイミングと前記第３ゲートへ電圧を印加する第３タイミングとの第２時間差をさらに含む、請求項１～７のいずれか１つに記載の設計支援装置。
9. 前記半導体素子は、ＩＧＢＴを含む、請求項１～８のいずれか１つに記載の設計支援装置。
10. 請求項１～９のいずれか１つに記載の設計支援装置と、
    前記半導体素子へ前記電気信号を入力する駆動回路と、
    前記半導体素子からの出力を検出し、前記出力結果を生成する検出回路と、
    を備えた設計支援システム。
11. 第１ゲート及び第２ゲートを含む複数のゲートが設けられた半導体素子と、
    前記複数のゲートと電気的に接続された制御回路であって、
    前記第１ゲートへ電圧を印加する第１タイミングと前記第２ゲートへ電圧を印加する第２タイミングとの第１時間差を含む制御値群を設定し、
    前記制御値群に対応した電気信号が前記半導体素子へ入力されたときの出力結果から、前記半導体素子を含む電気部品の特性を示す特性値を算出し、
    前記特性値に基づくスコアと前記制御値群とのデータセットを１つ以上含む履歴データから第１関数を算出し、新たな前記制御値群は前記第１関数を用いて設定される、
    前記制御回路と、
    を備えた電気装置。
12. 第１ゲート及び第２ゲートを含む複数のゲートが設けられた半導体素子について、前記第１ゲートへ電圧を印加する第１タイミングと前記第２ゲートへ電圧を印加する第２タイミングとの第１時間差を含む制御値群を設定し、
    前記制御値群に対応した電気信号が前記半導体素子へ入力されたときの出力結果から、前記半導体素子の特性を示す特性値を算出し、
    前記特性値に基づくスコアと前記制御値群とのデータセットを１つ以上含む履歴データから第１関数を算出する、
    第１処理を実行し、新たな前記制御値群を前記第１関数を用いて設定する、設計支援方法。
13. 前記第１処理を繰り返し実行する、請求項１２記載の設計支援方法。
14. １つの前記第１処理は、
    前記第１関数の算出を含む第１サブ処理と、
    前記制御値群の設定及び前記特性値の算出を含む第２サブ処理と、
    を含み、
    前記第１サブ処理の実行中に、前記第２サブ処理を実行する、請求項１３記載の設計支援方法。
15. 前記１つの第１処理において、前記第１サブ処理の実行中に前記第２サブ処理を繰り返し、前記第１サブ処理の完了に応じて前記第２サブ処理の繰り返しを停止する、請求項１４記載の設計支援方法。
16. 処理装置に、
    第１ゲート及び第２ゲートを含む複数のゲートが設けられた半導体素子について、前記第１ゲートへ電圧を印加する第１タイミングと前記第２ゲートへ電圧を印加する第２タイミングとの第１時間差を含む制御値群を設定させ、
    前記制御値群に対応した電気信号が前記半導体素子へ入力されたときの出力結果から、前記半導体素子の特性を示す特性値を算出させ、
    前記特性値に基づくスコアと前記制御値群とのデータセットを１つ以上含む履歴データから第１関数を算出させる、
    第１処理を実行させ、新たな前記制御値群を前記第１関数を用いて設定させる、プログラム。
17. 前記処理装置に、前記第１処理を繰り返し実行させる、請求項１６記載のプログラム。
18. １つの前記第１処理は、
    前記第１関数の算出を含む第１サブ処理と、
    前記制御値群の設定及び前記特性値の算出を含む第２サブ処理と、
    を含み、
    前記処理装置に、前記第１サブ処理の実行中において、前記第２サブ処理を実行させる、請求項１７記載のプログラム。
19. 前記処理装置に、前記１つの第１処理において、前記第１サブ処理の実行中に前記第２サブ処理を繰り返させ、前記第１サブ処理の完了に応じて前記第２サブ処理の繰り返しを停止させる、請求項１８記載のプログラム。
20. 請求項１６～１９のいずれか１つに記載のプログラムを記憶した記憶媒体。

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