JP2022092136A - 画像形成装置 - Google Patents

Abstract

【課題】画像形成装置から露光ヘッドに画像信号を伝送する画像通信線の不良を容易な構成で検出することができる画像形成装置を提供する。
【解決手段】画像形成装置において、ＣＰＵ７３は、画像信号生成部７１から画像信号線７７ａを介して露光ヘッド６の駆動部８０ａ、８０ｂに伝送されたテストパターンの画像信号と、画像信号生成部７１から画像信号線７７ａを介して駆動部８０ａ、８０ｂに伝送されてＲＡＭ８８に記憶され、レジスタ設定制御部７５によって通信信号線７７ｂを介してＲＡＭ８８から読み出されたテストパターンの画像信号とを比較して画像信号線７７ａの不良を検出し、画像信号線７７ａの不良を操作部３００に報知させるモードを有する。
【選択図】図８

Description

本発明は、電子写真画像形成方式を用いてシートに画像を形成する電子写真複写機、電子写真プリンタなどの画像形成装置に関する。

電子写真方式の画像形成装置で画像を形成する場合、まず感光体の表面に画像データに応じた光を照射して露光処理を行うことにより静電潜像を形成する。その後、現像装置によって感光体の表面に形成された静電潜像にトナーを付着させてトナー像を形成し、トナー像をシートに転写し、シートに転写されたトナー像を定着装置によって加熱してシートに定着させて画像を形成する。

ここで特許文献１では、感光体に光を照射して静電潜像を形成する光走査装置として、ＬＥＤを用いた発光部と、この発光部から照射される光を感光体の表面に結像させるレンズを有する露光ヘッドを用いる構成が記載されている。このような露光ヘッドを用いることで、レーザ光を回転多面鏡により偏向走査して静電潜像を形成するレーザ走査方式の光走査装置を用いる構成と比較して、部品点数の削減を図ることができ、画像形成装置の小型化や製造コストの削減を図ることができる。

また露光ヘッドやレーザ走査方式の光走査装置は、画像形成装置から画像信号線を介して伝送された画像信号と、通信信号線を介して伝送された制御信号に応じて発光部を発光させる駆動部を有する。画像信号線に断線や接続不良等の不良がある場合、光走査装置に画像信号が正常に伝送されないため、露光処理が正常に行われず、シート上に出力される画像に画像不良が生じる可能性がある。これに対して特許文献２では、伝送監視ユニットを設けることにより画像信号線の不良を検出し、画像信号線の不良を報知する構成が記載されている。

特開２００６－１９２６０３号公報 特開２００７－０６０５６９号公報

しかしながら、特許文献２の構成では、伝送監視ユニットとして、プルアップ抵抗や電圧検出部を新たに設けて画像信号線の不良を検出している。このように画像信号線の不良を検出するためにプルアップ抵抗や電圧検出部を新たに設けると、画像形成装置の製造コストの増加を招来する。

そこで本発明は、画像形成装置から露光ヘッドに画像信号を伝送する画像通信線の不良を容易な構成で検出することができる画像形成装置を提供することを目的とする。

上記目的を達成するための本発明に係る画像形成装置の代表的な構成は、感光体の表面に光を照射して静電潜像を形成し、該静電潜像にトナーを付着させて画像を形成する画像形成装置において、画像信号を生成する画像信号生成部と、前記感光体の表面に光を照射して前記静電潜像を形成する露光ヘッドであって、前記感光体の回転軸線方向に配列された複数の発光部と、前記画像信号生成部から画像信号線を介して伝送された画像信号に応じて前記複数の発光部が発光するように前記複数の発光部を駆動する駆動部と、前記駆動部に設けられ、情報が記憶される記憶部と、を有する露光ヘッドと、前記駆動部との間で通信信号線を介して通信を行うことにより、前記駆動部の設定を行う設定部と、前記画像信号線の不良に関する情報を報知する報知部と、前記画像信号生成部と前記設定部と前記報知部を制御する制御部と、を備え、前記制御部は、前記画像信号生成部から前記画像信号線を介して前記駆動部に伝送されたテストパターンの画像信号と、前記画像信号生成部から前記画像信号線を介して前記駆動部に伝送されて前記記憶部に記憶され、前記設定部によって前記通信信号線を介して前記記憶部から読み出された前記テストパターンの画像信号とを比較して前記画像信号線の不良を検出し、前記画像信号線の不良を前記報知部に報知させるモードを有することを特徴とする。

本発明によれば、画像形成装置において、画像形成装置から露光ヘッドに画像信号を伝送する画像通信線の不良を容易な構成で検出することができる。

画像形成装置の断面概略図である。 感光ドラムと露光ヘッドの斜視図と断面図である。 露光ヘッドが備えるプリント基板の実装面を示す図である。 画像コントローラ部と露光ヘッドのシステム構成を示すブロック図である。 発光素子アレイチップの回路を説明する図である。 シフトサイリスタのゲート電位の分布状態を説明する図である。 発光素子アレイチップの駆動信号波形を示す図である。 画像信号線の不良を検出するシーケンスのフローチャートである。 画像信号線の不良を検出するシーケンスのフローチャートである。 テストパターンを例示した図である。

＜画像形成装置＞
以下、本発明に係る画像形成装置Ａの全体構成を画像形成時の動作とともに図面を参照しながら説明する。なお、以下に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。

画像形成装置Ａは、イエローＹ、マゼンダＭ、シアンＣ、ブラックＫの４色のトナーをシートに転写して画像を形成するフルカラー画像形成装置である。なお、以下の説明において、上記各色のトナーを使用する部材には添え字としてＹ、Ｍ、Ｃ、Ｋを付するものの、各部材の構成や動作は使用するトナーの色が異なることを除いて実質的に同じであるため、区別を要する場合以外は添え字を適宜省略する。

図１は、画像形成装置Ａの断面概略図である。図１に示す様に、画像形成装置Ａは、画像を形成する画像形成部を有する。画像形成部は、感光体としての感光ドラム１（１Ｙ、１Ｍ、１Ｃ、１０Ｋ）、帯電装置２（２Ｙ、２Ｍ、２Ｃ、２Ｋ）、露光ヘッド６（６Ｙ、６Ｍ、６Ｃ、６Ｋ）、現像装置４（４Ｙ、４Ｍ、４Ｃ、４Ｋ）、転写装置５（５Ｙ、５Ｍ、５Ｃ、５Ｋ）を有する。

また画像形成装置Ａは、ユーザが操作することによって画像形成に関する各種の設定を行うタッチパネル方式の操作部３００（報知部）を備える。ユーザは、操作部３００を操作することで画像形成の枚数、画像が形成されるシートのサイズなどを指定することができる。ユーザによる操作部３００の操作情報はＣＰＵ７３（図４）に送られる。またＣＰＵ７３（図４）は、操作部３００に各種の情報を表示させることができる。

次に、画像形成装置Ａによる画像形成動作について説明する。画像を形成する場合、まずシートカセット９９ａ又はシートカセット９９ｂに収納されたシートＳが、ピックアップローラ９１ａ、９１ｂ、給送ローラ９２ａ、９２ｂ、搬送ローラ９３ａ～９３ｃによってレジストローラ９６に送られる。その後、シートＳは、レジストローラ９６によって所定のタイミングで搬送ベルト１１に送り込まれる。

一方、画像形成部においては、まず帯電装置２Ｙにより感光ドラム１Ｙの表面が帯電させられる。次に、画像読取部９０によって読み取られた画像データ又は不図示の外部機器から送信された画像データに応じて露光ヘッド６Ｙが感光ドラム１Ｙの表面に光を照射し、感光ドラム１Ｙの表面に静電潜像を形成する。その後、現像装置４Ｙにより感光ドラム１Ｙの表面に形成された静電潜像にイエローのトナーを付着させ、感光ドラム１Ｙの表面にイエローのトナー像を形成する。感光ドラム１Ｙの表面に形成されたトナー像は、転写装置５Ｙに転写バイアスが印加されることで、搬送ベルト１１によって搬送されているシートＳに転写される。

同様のプロセスにより、感光ドラム１Ｍ、１Ｃ、１Ｋにも、露光ヘッド６Ｍ、６Ｃ、６Ｋから光が照射されて静電潜像が形成され、現像装置４Ｍ、４Ｃ、４Ｋによってマゼンダ、シアン、ブラックのトナー像が形成される。そして転写装置５Ｍ、５Ｃ、５Ｋに転写バイアスが印加されることで、これらのトナー像がシートＳ上のイエローのトナー像に対して重畳的に転写される。これによりシートＳの表面には画像データに応じたフルカラーのトナー像が形成される。

その後、トナー像を担持するシートＳは、搬送ベルト９７によって定着装置９４に搬送され、定着装置９４において加熱、加圧処理が施される。これによりシートＳ上のトナー像がシートＳに定着される。その後、トナー像が定着されたシートＳは、排出ローラ９８によって排出トレイ９５に排出される。

＜露光ヘッド＞
次に、露光ヘッド６の構成について説明する。

図２（ａ）は、感光ドラム１と露光ヘッド６の斜視図である。図２（ｂ）は、感光ドラム１と露光ヘッド６の断面図である。図３（ａ）、図３（ｂ）は、露光ヘッド６が備えるプリント基板２２の一方側と他方側の実装面を示す図である。図３（ｃ）は、矢印Ｙ方向に隣接する発光素子アレイチップ４０の位置関係を示す概略図である。

図２に示す様に、露光ヘッド６は、感光ドラム１の表面と対向する位置に、不図示の固定部材によって固定されている。露光ヘッド６は、光を出射するＬＥＤアレイである発光素子アレイチップ４０と、発光素子アレイチップ４０を実装するプリント基板２２を有する。また発光素子アレイチップ４０から出射された光を感光ドラム１上に結像（集光）させるロッドレンズアレイ２３と、ロッドレンズアレイ２３とプリント基板２２が固定されるハウジング２４を有する。

図３に示す様に、プリント基板２２には、２９個の発光素子アレイチップ４０が千鳥状に二列に配列されて実装されている。また各々の発光素子アレイチップ４０内には、その長手方向（矢印Ｘ方向）に所定の解像度ピッチで５１６個の発光部５０（発光素子）が配列されている。

本実施形態において、発光素子アレイチップ４０の上記解像度ピッチは１２００ｄｐｉ（約２１．１６μｍ）である。また各々の発光素子アレイチップ４０が有する発光部５０の長手方向の一端部から他端部までの距離は約１０．９ｍｍである。つまり露光ヘッド６は、矢印Ｘ方向に合計で１４９６４個の発光部５０を備えており、これにより約３１６ｍｍ（≒約１０．９ｍｍ×２９チップ）の長手方向の画像幅に対応した露光処理が可能となっている。

発光素子アレイチップ４０の長手方向において、隣接する発光素子アレイチップ４０の発光部５０の間隔Ｌ１は約２１.１６μｍとなっている。つまり各々の発光素子アレイチップ４０の境界部において発光部５０の長手方向のピッチは１２００ｄｐｉの解像度のピッチとなっている。また発光素子アレイチップ４０の短手方向（矢印Ｙ方向）において、隣接する発光素子アレイチップ４０の発光部５０の間隔Ｌ２は約８４μｍ（１２００ｄｐｉで４画素分、２４００ｄｐｉで８画素分）となっている。

また発光素子アレイチップ４０には、発光素子アレイチップ４０に信号を出入力するためのワイヤボンディングパッド４８が設けられている。発光素子アレイチップ４０の転送部４９や発光部５０は、ワイヤボンディングパッド４８から入力された信号によって駆動する。

またプリント基板２２における発光素子アレイチップ４０の実装面と反対側の面にはコネクタ２１が実装されている。またコネクタ２１の矢印Ｘ方向の両側には、発光素子アレイチップ４０－１～４０－１５を駆動する駆動部８０ａと、発光素子アレイチップ４０－１６～４０－２９を駆動する駆動部８０ｂが設けられている。

駆動部８０ａ、８０ｂから各々の発光素子アレイチップ４０へは、発光素子アレイチップ４０を駆動するための配線がプリント基板２２の内層を通って接続されている。コネクタ２１は、画像コントローラ部７０（図４）から送信される駆動部８０ａ、８０ｂの制御信号の伝送、電源ライン、グランド線を接続するために設けられている。

本実施形態において、発光素子アレイチップ４０の長手方向である矢印Ｘ方向は、感光ドラム１の回転軸線方向であり、主走査方向でもある。また発光素子アレイチップ４０の短手方向である矢印Ｙ方向は、感光ドラム１の回転方向であり、副走査方向でもある。また矢印Ｚ方向は、矢印Ｘ方向と矢印Ｙ方向に直交する方向である。なお、発光素子アレイチップ４０の長手方向は、感光ドラム１の回転軸線方向に対して±１°程度傾いていても構わない。また発光素子アレイチップ４０の短手方向も感光ドラム１の回転方向に対して±１°程度傾いていても構わない。

＜露光ヘッドのシステム構成＞
次に、露光ヘッド６と露光ヘッド６の制御を行う画像コントローラ部７０の構成について説明する。画像コントローラ部７０は、画像形成装置Ａの本体側に設けられている。なお、以下では、単色の処理について説明するものの、画像形成動作を行う場合は、イエロー、マゼンダ、シアン、ブラックの四色について同様の処理を並列処理するものとする。また以下で説明する駆動部８０ａと発光素子アレイチップ４０－１～４０－１５との構成と、駆動部８０ｂと発光素子アレイチップ４０－１６～４０－２９との構成は同様であるものとする。

図４は、画像コントローラ部７０と露光ヘッド６のシステム構成を示すブロック図である。図４に示す様に、画像コントローラ部７０は、画像信号生成部７１、データ送信部７２、ＣＰＵ７３（制御部）、同期信号生成部７４、レジスタ設定制御部７５（設定部）を備える。

画像コントローラ部７０は、上述した部位により、画像データの処理や画像形成タイミングの処理を行い、露光ヘッド６のプリント基板２２に対して露光ヘッド６を制御するための制御信号を送信する。具体的には、制御信号は、画像信号、ライン同期信号、レジスタ設定制御部７５の通信信号などであり、これらの信号は画像コントローラ部７０のコネクタ７６からケーブル７７を介して露光ヘッド６のコネクタ２１に伝送される。

画像信号生成部７１には、画像読取部９０により読み取られた原稿の画像データや外部機器からネットワークを介して転送された画像データが入力される。画像信号生成部７１は、入力された画像データに対して、ＣＰＵ７３により指示された解像度でディザリング処理を行い、画像を出力するための画像信号を生成する。また画像信号生成部７１は、ＣＰＵ７３の指示により所定のテストパターンを生成して出力する。所定のテストパターンは、画像コントローラ部７０の不図示の記憶部に予め記憶されている。

同期信号生成部７４は、１ライン分の時間間隔を示す信号であるライン同期信号を周期的に生成する。ＣＰＵ７３は、予め設定された感光ドラム１の回転速度に対し、感光ドラム１表面が回転方向に画像形成装置Ａで形成される画像の副走査方向の解像度に応じた画素サイズ移動する周期を１ライン周期とし、同期信号生成部７４に信号周期の時間間隔を指示する。

例えば画像形成装置Ａによって形成される画像の副走査方向の解像度は２４００ｄｐｉであり、感光ドラム１は２００ｍｍ／ｓで回転すると仮定する。この場合、感光ドラム１が２４００ｄｐｉの画素サイズの距離（約１０．５μｍ）移動する時間は５２．９ｕｓとなり、ライン同期信号の周期は５２．９ｕｓとなる。なお、感光ドラム１の回転速度は、不図示の記憶部に記憶された設定値に基づいてＣＰＵ７３が算出する。

レジスタ設定制御部７５は、ＣＰＵ７３の指示に応じて、通信信号線７７ｂを介して露光ヘッド６の駆動部８０との間で通信を行い、駆動部８０ａが有する不図示のＬＵＴ（ＬｏｏｋＵｐ Ｔａｂｌｅ）、データ格納ゲート部８７、ＲＡＭ８８、駆動電圧生成部８６、発光データゲート部８９の設定を行う。またレジスタ設定制御部７５は、ＣＰＵ７３の指示に応じて、通信信号線７７ｂを介して駆動部８０との間で通信を行い、駆動部８０が有するＲＡＭ８８（記憶部）へのデータの書き込みや、ＲＡＭ８８やＲＯＭ５５からデータの読み出しを行う。本実施形態では、レジスタ設定制御部７５と駆動部８０ａとの通信方式は、双方向通信であり、Ｉ２Ｃ（Ｉｎｔｅｒ－ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）が想定されるものの、他の通信方式であってもよい。

データ送信部７２は、露光ヘッド６のデータ受信部８１に対し、画像信号生成部７１から出力された画像信号と、同期信号生成部７４で生成されたライン同期信号を、ケーブル７７の画像信号線７７ａを介して送信する。具体的には、データ送信部７２は、データ受信部８１に対し、ライン同期信号に同期してライン単位で画像信号を送信する。本実施形態では、データ送信部７２からデータ受信部８１への通信は片方向通信であり、ＬＶＤＳ（ＬＯＷ ＶＯＬＴＡＧＥ ＤＩＦＦＥＲＥＮＴＩＡＬ ＳＩＧＮＡＬＩＮＧ）を用いて複数のデータレーンによるシリアル通信を想定している。しかし通信方式はこの限りでなく、露光ヘッド６の作像条件に適合する通信を実施できればよい。

データ受信部８１で受信された画像信号及びライン同期信号は、データ格納ゲート部８７を介してＲＡＭ８８に送信されると共に、発光データゲート部８９に送信される。発光データゲート部８９は、レジスタ設定制御部７５によってゲートのオープン、クローズの切り替え設定が行われる。発光データゲート部８９のゲートがオープンの場合、データ受信部８１から入力された画像信号及びライン同期信号はデータ分離部８２に送信される。発光データゲート部８９のゲートがクローズの場合、データ受信部８１から入力された画像信号及びライン同期信号のデータ分離部８２への入力が遮断される。

データ分離部８２は、画像信号とライン同期信号を分離し、画像信号を発光パルス生成部８３に送信し、ライン同期信号をタイミング制御部８４に送信する。なお、駆動部８０ａは、発光素子アレイチップ４０－１～４０－１５に対応する画像信号を発光素子アレイチップ４０毎に並列に処理する回路を有する。

発光パルス生成部８３は、データ分離部８２から受信した画像信号を、発光素子アレイチップ４０の主走査方向の解像度に対応する解像度に変換する。また発光パルス生成部８３は、発光素子アレイチップ４０の発光特性に応じたＬＵＴを参照し、ＬＵＴに応じて発光素子アレイチップ４０が１画素区間内で発光する発光時間に対応したパルス幅信号（ＰＷＭ信号）を生成する。発光パルス生成部８３がＰＷＭ信号を出力するタイミングは、タイミング制御部８４によって制御される。

駆動電圧生成部８６は、ＰＷＭ信号に同期して発光素子アレイチップ４０を駆動する駆動電圧を生成する。駆動電圧生成部８６は、発光素子アレイチップ４０の発光部５０の光量が所定の光量となるようにＣＰＵ７３により出力信号の電圧レベルを５Ｖ中心に調整可能な構成となっている。本実施形態では、各々の発光素子アレイチップ４０は、同時に四つの発光部５０を独立して駆動できる構成である。駆動電圧生成部８６は、発光素子アレイチップ４０毎に駆動信号４ライン、露光ヘッド６全体では、千鳥状構成の１ライン（１５チップ）×４＝６０ラインに駆動信号を供給する。各々の発光素子アレイチップ４０に供給される駆動信号は、ΦＷ１～ΦＷ４とする（図５参照）。一方、後述するシフトサイリスタ（図５参照）の動作により、順次、発光素子アレイチップ４０が駆動される。制御信号生成部８５は、タイミング制御部８４で生成された画素区間に対応する同期信号より、画素毎にシフトサイリスタを転送するための制御信号Φｓ、Φ１、Φ２を生成する（図５参照）。

データ格納ゲート部８７は、レジスタ設定制御部７５から通信信号線７７ｂを介して送信される信号に応じてゲートをオープン、クローズする。データ格納ゲート部８７のゲートがオープンの場合、データ受信部８１で受信された画像信号がＲＡＭ８８に入力されて格納される。このようにデータ格納ゲート部８７を設けて画像信号の格納の要否を選択することにより、画像信号の格納が不要な場合の消費電流を低減することができる。またＲＡＭ８８は、レジスタ設定制御部７５から通信信号線７７ｂを介して送信された信号に応じて、格納している画像信号をレジスタ設定制御部７５に送信する。

また駆動部７０ａのＲＯＭ５５には、プリント基板２２に千鳥状に実装された発光素子アレイチップ４０－１～４０－１５の各々の発光部５０の副走査方向の相対的な位置関係から演算された補正データが記憶されている。例えばＲＯＭ５５には、次のような測定データに基づく補正データが記憶されている。即ち、発光素子アレイチップ４０－１の発光部５０に対し、他の発光素子アレイチップ４０－２～４０－１５の各々の発光部５０が副走査方向に２４００ｄｐｉ相当で何画素ずれてプリント基板２２に実装されているかを示す補正データが記憶されている。測定データは、プリント基板２２に発光素子アレイチップ４０－１～４０－１５を実装した後、測定装置によって各々の発光素子アレイチップ４０の発光部５０を点灯させ、その受光結果に基づいて計測される。

ＣＰＵ７３は、画像形成装置Ａの電源がオンされたことに応じてＲＯＭ５５から読み出した補正データをＲＡＭ８８に設定する。ＣＰＵ７３は、ＲＡＭ８８に設定された補正データに基づいてシートＳの１ページ内の画像領域全域に対し、画像信号生成部７１から入力された画像データ（ラインデータ）を２４００ｄｐｉ単位でシフト処理する。このシフト処理により、画像形成位置の補正が行われる。

なお、ＣＰＵ７３は、シートＳの１ページ内の画像領域を複数に分割し、分割された複数の画像領域毎にシフト処理を実行する構成としてもよい。例えば発光素子アレイチップ４０－１の発光部５０に対し、発光素子アレイチップ４０－２の発光部５０が２４００ｄｐｉ相当で副走査方向に８画素ずれて駆動基板に実装されている場合、ＣＰＵ７３は次の処理を行う。即ちＣＰＵ７３は、プリント基板２２への発光素子アレイチップ４０－１に対応する画像データの出力タイミングに対し、同一ラインをなす発光素子アレイチップ４０－２に対応する画像データの出力タイミングを８画素分、遅延させる。このため、ＣＰＵ７３は、発光素子アレイチップ４０－１に対応する画像データに対し、発光素子アレイチップ４０－２に対応する全ラインデータをシフトさせる。このようにＣＰＵ７３は、通信信号線７７ｂを介して、ＲＡＭ８８やＲＯＭ５５へのデータの書き込み又は読み出しを行う。

＜ＳＬＥＤ回路＞
次に、ＳＬＥＤ回路について説明する。

図５は、本実施形態の自己走査型発光素子（Ｓｅｌｆ－Ｓｃａｎｎｉｎｇ ＬＥＤ：ＳＬＥＤ）チップアレイの一部分を抜き出した等価回路である。図５において、Ｒａ、Ｒｇはそれぞれアノード抵抗、ゲート抵抗であり、Ｔｎはシフトサイリスタ、Ｄｎは転送ダイオード、Ｌｎは発光サイリスタを示す。また、Ｇｎは、対応するシフトサイリスタＴｎ、及びシフトサイリスタＴｎに接続されている発光サイリスタＬｎの共通ゲートを表している。ここで、ｎは２以上の整数とする。Φ１は奇数番目のシフトサイリスタＴの転送ライン、Φ２は偶数番目のシフトサイリスタＴの転送ラインである。ΦＷ１～ΦＷ４は発光サイリスタＬの点灯信号ラインであり、それぞれ抵抗ＲＷ１～ＲＷ４と接続されている。ＶＧＫはゲートラインであり、Φｓはスタートパルスラインである。図５に示す様に、１個のシフトサイリスタＴｎに対し、発光サイリスタはＬ４ｎ－３～Ｌ４ｎまでの４個が接続されており、同時に４個の発光サイリスタＬ４ｎ－３～Ｌ４ｎが点灯可能な構成となっている。

次に、図５に示すＳＬＥＤ回路の動作について説明する。なお、図５の回路図において、ゲートラインＶＧＫには５Ｖが印加されているものとし、転送ラインΦ１、Φ２、及び点灯信号ラインΦＷ１～ΦＷ４に入力される電圧も、同じく５Ｖとする。

図５において、シフトサイリスタＴｎがオン状態にあるとき、シフトサイリスタＴｎ、及びシフトサイリスタＴｎに接続されている発光サイリスタＬｎの共通ゲートＧｎの電位は約０．２Ｖまで引き下げられる。発光サイリスタＬｎの共通ゲートＧｎと発光サイリスタＬｎ＋１の共通ゲートＧｎ＋１との間は、結合ダイオードＤｎで接続されているため、結合ダイオードＤｎの拡散電位に略等しい電位差が発生する。本実施形態では、結合ダイオードＤｎの拡散電位は約１．５Ｖであるので、発光サイリスタＬｎ＋１の共通ゲートＧｎ＋１の電位は、発光サイリスタＬｎの共通ゲートＧｎの電位の０．２Ｖに、拡散電位の１．５Ｖを加えた１．７Ｖ（＝０．２Ｖ＋１．５Ｖ）となる。

以下、同様に、発光サイリスタＬｎ＋２の共通ゲートＧｎ＋２の電位は３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）、発光サイリスタＬｎ＋３（不図示）の共通ゲートＧｎ＋３（不図示）の電位は４．７Ｖ（＝３．２Ｖ＋１．５Ｖ）となる。ただし、発光サイリスタＬｎ＋４の共通ゲートＧｎ＋４以降の電位は、ゲートラインＶＧＫの電圧が５Ｖであり、これ以上の高い電圧にはならないので、５Ｖとなる。また、発光サイリスタＬｎの共通ゲートＧｎより前（図５の共通ゲートＧｎよりも左側）の共通ゲートＧｎ－１の電位については、結合ダイオードＤｎ－１が逆バイアス状態になっているため、ゲートラインＶＧＫの電圧がそのまま印加され、５Ｖとなっている。

図６（ａ）は、上述したシフトサイリスタＴｎがオン状態のときの各発光サイリスタＬｎの共通ゲートＧｎのゲート電位の分布を示す図であり、共通ゲートＧｎ－１、Ｇｎ、Ｇｎ＋１・・・は、図５中の発光サイリスタＬの共通ゲートを指している。また図６（ａ）の縦軸は、ゲート電位を示す。

各シフトサイリスタＴｎがオンするために必要な電圧（以下、「閾値電圧」）は、各々の発光サイリスタＬｎの共通ゲートＧｎのゲート電位に拡散電位（１．５Ｖ）を加えたものと、略同じ電位である。シフトサイリスタＴｎがオンしているとき、同じシフトサイリスタＴｎの転送ラインΦ２のラインに接続されているシフトサイリスタの中で、共通ゲートのゲート電位が最も低いのはシフトサイリスタＴｎ＋２である。シフトサイリスタＴｎ＋２に接続されている発光サイリスタＬｎ＋２の共通ゲートＧｎ＋２の電位は、先に説明したように３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）（図６（ａ））である。したがって、シフトサイリスタＴｎ＋２の閾値電圧は４．７Ｖ（＝３．２Ｖ＋１．５Ｖ）となる。しかしながら、シフトサイリスタＴｎがオンしているため、転送ラインΦ２の電位は約１．５Ｖ（拡散電位）に引き込まれており、シフトサイリスタＴｎ＋２の閾値電圧より低いために、シフトサイリスタＴｎ＋２はオンすることができない。同じ転送ラインΦ２に接続されている他のシフトサイリスタは、シフトサイリスタＴｎ＋２よりも閾値電圧が高いため、同様にオンすることができず、シフトサイリスタＴｎのみがオン状態を保つことができる。

また、転送ラインΦ１に接続されているシフトサイリスタについては、閾値電圧が最も低い状態であるシフトサイリスタＴｎ＋１の閾値電圧は３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）である。そして、次に閾値電圧の低いシフトサイリスタＴｎ＋３（図５では不図示）は６．２Ｖ（＝４．７Ｖ＋１．５Ｖ）である。この状態で、転送ラインΦ１に５Ｖが入力されると、シフトサイリスタＴｎ＋１のみがオン状態に遷移できる。この状態では、シフトサイリスタＴｎとシフトサイリスタＴｎ＋１が同時にオンした状態である。そのため、シフトサイリスタＴｎ＋１から図５の回路図中、右側に設けられたシフトサイリスタＴｎ＋２、Ｔｎ＋３等のゲート電位は、各々、拡散電位（１．５Ｖ）分、引き下げられる。ただし、ゲートラインＶＧＫの電圧が５Ｖであり、発光サイリスタＬの共通ゲートの電圧はゲートラインＶＧＫの電圧で制限されるため、シフトサイリスタＴｎ＋５より右側のゲート電位は５Ｖとなる。図６（ｂ）は、このときの各共通ゲートＧｎ－１～Ｇｎ＋４のゲート電圧分布を示す図であり、縦軸はゲート電位を示す。

この状態で、転送ラインΦ２の電位を０Ｖに下げると、シフトサイリスタＴｎがオフし、シフトサイリスタＴｎの共通ゲートＧｎの電位がＶＧＫ電位まで上昇する。図６（ｃ）は、このときのゲート電圧分布を示す図であり、縦軸はゲート電位を示す。こうして、シフトサイリスタＴｎからシフトサイリスタＴｎ＋１へのオン状態の転送が完了する。

次に、発光サイリスタの発光動作に関して説明する。シフトサイリスタＴｎのみがオンしているとき、発光サイリスタＬ４ｎ－３～Ｌ４ｎまでの４個の発光サイリスタのゲートはシフトサイリスタＴｎの共通ゲートＧｎに共通に接続されている。そのため、発光サイリスタＬ４ｎ－３～Ｌ４ｎのゲート電位は、共通ゲートＧｎと同じ０．２Ｖである。したがって、各々の発光サイリスタの閾値は１．７Ｖ（＝０．２Ｖ＋１．５Ｖ）であり、発光サイリスタの点灯信号ラインΦＷ１～ΦＷ４から、１．７Ｖ以上の電圧が入力されれば、発光サイリスタＬ４ｎ－３～Ｌ４ｎは点灯可能である。したがって、シフトサイリスタＴｎがオンしているときに、点灯信号ラインΦＷ１～ΦＷ４に点灯信号を入力することにより、発光サイリスタＬ４ｎ－３～Ｌ４ｎまでの４個の発光サイリスタを選択的に発光させることが可能である。このとき、シフトサイリスタＴｎの隣のシフトサイリスタＴｎ＋１の共通ゲートＧｎ＋１の電位は１．７Ｖであり、共通ゲートＧｎ＋１にゲート接続している発光サイリスタＬ４ｎ＋１～４ｎ＋４の閾値電圧は３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）となる。

点灯信号ラインΦＷ１～ΦＷ４から入力される点灯信号は５Ｖであるので、発光サイリスタＬ４ｎ－３～４ｎの点灯パターンと同じ点灯パターンで、発光サイリスタＬ４ｎ＋１～Ｌ４ｎ＋４も点灯しそうである。ところが、発光サイリスタＬ４ｎ－３～Ｌ４ｎまでの方が閾値電圧が低いため、点灯信号ラインΦＷ１～ΦＷ４から点灯信号が入力された場合には、発光サイリスタＬ４ｎ＋１～Ｌ４ｎ＋４よりも早くオンする。一旦、発光サイリスタＬ４ｎ－３～Ｌ４ｎがオンすると、接続されている点灯信号ラインΦＷ１～ΦＷ４が約１．５Ｖ（拡散電位）に引き下げられる。そのため、点灯信号ラインΦＷ１～ΦＷ４の電位が、発光サイリスタＬ４ｎ＋１～Ｌ４ｎ＋４の閾値電圧よりも低くなるため、発光サイリスタＬ４ｎ＋１～Ｌ４ｎ＋４はオンすることができない。このように、１個のシフトサイリスタＴに複数の発光サイリスタＬを接続することで、複数個の発光サイリスタＬを同時点灯させることができる。

図７は、図５に示すＳＬＥＤ回路の駆動信号のタイミングチャートである。図７では、上から順に、ゲートラインＶＧＫ、スタートパルスラインΦｓ、奇数番目、偶数番目のシフトサイリスタの転送ラインΦ１、Φ２、発光サイリスタの点灯信号ラインΦＷ１～ΦＷ４の駆動信号の電圧波形を表している。なお、各駆動信号は、オン時の電圧は５Ｖ、オフ時の電圧は０Ｖである。また、図７の横軸は時間を示す。また、Ｔｃは、クロック信号Φ１の周期を示し、Ｔｃ／２は、周期Ｔｃの半分（＝１／２）の周期を示す。

ゲートラインＶＧＫには常に５Ｖが供給される。また、奇数番目のシフトサイリスタ用のクロック信号Φ１、偶数番目のシフトサイリスタ用のクロック信号Φ２が同じ周期Ｔｃにて入力され、スタートパルスラインの信号Φｓは５Ｖが供給されている。奇数番目のシフトサイリスタ用のクロック信号Φ１が最初に５Ｖになる少し前に、ゲートラインＶＧＫに電位差をつけるために、スタートパルスラインの信号Φｓは０Ｖに落とされる。これにより、最初のシフトサイリスタＴｎ－１のゲート電位が５Ｖから１．７Ｖに引き込まれ、閾値電圧が３．２Ｖになって、転送ラインΦ１による信号でオンできる状態になる。転送ラインΦ１に５Ｖが印加され、最初のシフトサイリスタＴｎ－１がオン状態に遷移してから少し遅れて、スタートパルスラインΦｓに５Ｖが供給され、以降、スタートパルスラインΦｓには５Ｖが供給され続ける。

転送ラインΦ１と転送ラインΦ２は互いのオン状態（ここでは５Ｖ）が重なる時間Ｔｏｖを持ち、略相補的な関係になるように構成される。発光サイリスタ点灯用信号ラインΦＷ１～ΦＷ４は、転送ラインΦ１、Φ２の周期の半分の周期で送信され、対応するシフトサイリスタがオン状態のときに、５Ｖが印加されると点灯する。例えば期間ａでは同一のシフトサイリスタに接続されている４つの発光サイリスタが全て点灯している状態であり、期間ｂでは３つの発光サイリスタが同時点灯している。また、期間ｃでは全ての発光サイリスタは消灯状態であり、期間ｄでは２つの発光サイリスタが同時点灯している。期間ｅでは点灯する発光サイリスタは１つのみである。

本実施形態では、１個のシフトサイリスタに接続する発光サイリスタの数は４個としているがこれに限ったものではなく、用途に応じて４個より少なくても多くてもよい。なお、上述した回路では各サイリスタのカソードを共通とする回路について説明したが、アノード共通回路でも適宜極性を反転することで適用可能である。

＜画像信号線の不良を検出するシーケンス＞
次に、画像コントローラ部７０から露光ヘッド６へ画像信号を伝送する画像信号線７７ａの不良を検出するシーケンス（モード）について、図８、図９に示すフローチャートを用いて説明する。本実施形態では、ＣＰＵ７３は、ユーザから指示を受信することによりシーケンスを開始するものの、シーケンス開始のトリガはこれに限られず、例えば画像形成装置Ａの電源がオンされた後に自動的にシーケンスを実行する構成としてもよい。また露光ヘッド６の交換時のＩＤ変更をトリガとしてシーケンスを自動的に実行する構成としてもよい。

図８、図９に示す様に、シーケンスが開始されると、ＣＰＵ７３は、レジスタ設定制御部７５に対し、発光データゲート部８９のゲートをクローズする指令信号と、データ格納ゲート部８７のゲートをオープンする指令信号の駆動部８０ａ、８０ｂへの送信を指示する（Ｓ１、Ｓ２）。これにより発光データゲート部８９のゲートがクローズされ、データ格納ゲート部８７のゲートがオープンされる。

次に、ＣＰＵ７３は、画像信号生成部７１に対し、図１０（ａ）に示す第一テストパターンの画像信号の生成と駆動部８０ａ、８０ｂへの送信を指示する（Ｓ３）。これにより画像信号生成部７１は不図示の記憶部に記憶された情報に基づいて第一テストパターンの画像信号を生成し、データ送信部７２とケーブル７７の画像信号線７７ａを介して、データ受信部８１に第一テストパターンの画像信号が送られる。

ここでステップＳ２においてデータ格納ゲート部８７のゲートがオープンされているため、データ受信部８１で受信された第一テストパターンの画像信号はＲＡＭ８８に入力されて格納（記憶）される。一方、ステップＳ１において発光データゲート部８９のゲートはクローズされているため、第一テストパターンの画像信号はデータ分離部８２へは入力されない。従って、駆動電圧生成部８６において発光素子アレイチップ４０を駆動させるための駆動電圧も生成されないため、シーケンスの実行時に発光素子アレイチップ４０が意図せず駆動して感光ドラム１の表面に不要な光が照射されることが抑制される。

なお、ここではデータ送信部７２から送信される画像信号が一つのデータレーンにおいて一度の送信で送信するデータ量を７ビットと想定している。データレーンが複数ある場合は、各々のデータレーンで第一テストパターンの画像信号を送信する。各々のデータレーンでの画像信号の送信が完了すると、ＲＡＭ８８に各々のデータレーンの各ビットの画像信号が格納される。

次に、ＣＰＵ７３は、レジスタ設定制御部７５に対し、ＲＡＭ８８に格納されている第一テストパターンの画像信号を取得するように指示する（Ｓ４）。これによりレジスタ設定制御部７５からＲＡＭ８８に通信信号線７７ｂを介して信号が送信され、この信号に応じてＲＡＭ８８からレジスタ設定制御部７５に通信信号線７７ｂを介して第一テストパターンの画像信号が送信される。

次に、ＣＰＵ７３は、ステップＳ３で画像信号生成部７１から駆動部８０ａ、８０ｂに送信された第一テストパターンの画像信号とステップＳ４においてレジスタ設定制御部７５で取得された第一テストパターンの画像信号とが同じか否かを判定する（Ｓ５）。ここで画像信号生成部７１から駆動部８０ａ、８０ｂに送信された第一テストパターンの画像信号は、画像コントローラ部７０の不図示の記憶部に記憶された画像信号と同じである。従って、ＣＰＵ７３は、不図示の記憶部で記憶された画像信号と、レジスタ設定制御部７５で取得された画像信号を比較する。なお、ＣＰＵ７３は、画像信号生成部７１が第一テストパターンの画像信号を生成した際に、生成した画像信号を不図示の記憶部に一時的に記憶させておき、この記憶させた画像信号とレジスタ設定制御部７５で取得された画像信号とを比較する構成してもよい。

ここでＣＰＵ７３は、レジスタ設定制御部７５により取得された第一テストパターンの画像信号と、画像信号生成部７１で生成された第一テストパターンの画像信号とが異なる場合、画像信号線７７ａから画像信号が正常に送られていないため、次の処理を行う。即ち、ＣＰＵ７３は、操作部３００に対し、ケーブル７７の画像信号線７７ａの不良に関する情報を表示させる（Ｓ１３）。これによりユーザに画像信号線７７ａの不良が報知される。その後、ＣＰＵ７３は、画像信号生成部７１に対してテストパターンの画像信号の送信の停止を指示し（Ｓ１４）、シーケンスを終了する。

このようにＣＰＵ７３は、画像コントローラ部７０から露光ヘッド６の駆動部８０ａ、８０ｂに所定のテストパターンの画像信号を画像信号線７７ａを介して送信させ、駆動部８０ａ、８０ｂのＲＡＭ８８に記憶させる。そしてレジスタ設定制御部７５によって画像信号線７７ａとは別の通信線である通信信号線７７ｂを介してＲＡＭ８８に記憶されたテストパターンの画像信号を読み出させて画像信号の同一性を判定する。これによりＣＰＵ７３は、新たな部材を追加することなく、既存の構成により画像信号線７７ａの断線や接続不良等の不良を検出し、露光ヘッド６に画像信号が正常に送信されない状態で露光処理が行われて画像不良が生じることを抑制することができる。

またＣＰＵ７３は、レジスタ設定制御部７５により取得された第一テストパターンの画像信号と、画像信号生成部７１で生成された第一テストパターンの画像信号が同じ場合、次の処理を行う。即ち、ＣＰＵ７３は、画像信号生成部７１に対し、第一テストパターンの画像信号の送信の停止を指示する（Ｓ６）。

次に、ＣＰＵ７３は、画像信号生成部７１に対し、図１０（ｂ）に示す第二テストパターンの画像信号の生成と駆動部８０ａ、８０ｂへの送信を指示する（Ｓ７）。第二テストパターンは、第一テストパターンの各ビットの論理、即ちハイとローを反転させたパターンである。これにより画像信号生成部７１は不図示の記憶部に記憶された情報に基づいて第二テストパターンの画像信号を生成し、第二テストパターンの画像信号はデータ送信部７２とケーブル７７の画像信号線７７ａを介してデータ受信部８１に送られる。データ格納ゲート部８７のゲートはオープンされているため、データ受信部８１で受信された第二テストパターンの画像信号はＲＡＭ８８に入力されて格納（記憶）される。

次に、ＣＰＵ７３は、レジスタ設定制御部７５に対し、ＲＡＭ８８に格納されている第二テストパターンの画像信号を取得するように指示する（Ｓ８）。これによりレジスタ設定制御部７５からＲＡＭ８８に通信信号線７７ｂを介して信号が送信され、この信号に応じてＲＡＭ８８からレジスタ設定制御部７５に通信信号線７７ｂを介して第二テストパターンの画像信号が送信される。

次に、ＣＰＵ７３は、ステップＳ７で画像信号生成部７１から駆動部８０ａ、８０ｂに送信された第二テストパターンの画像信号とステップＳ８においてレジスタ設定制御部７５で取得された第二テストパターンの画像信号とが同じか否かを判定する（Ｓ９）。ここで画像信号生成部７１から駆動部８０ａ、８０ｂに送信された第二テストパターンの画像信号は、画像コントローラ部７０の不図示の記憶部に記憶された画像信号と同じである。従って、ＣＰＵ７３は、不図示の記憶部で記憶された画像信号と、レジスタ設定制御部７５で取得された画像信号とを比較する。なお、ＣＰＵ７３は、画像信号生成部７１が第二テストパターンの画像信号を生成した際に、生成した画像信号を不図示の記憶部に一時的に記憶させておき、この記憶させた画像信号とレジスタ設定制御部７５で取得された画像信号とを比較する構成してもよい。

ここでＣＰＵ７３は、レジスタ設定制御部７５により取得された第二テストパターンの画像信号と、画像信号生成部７１で生成された第二テストパターンの画像信号が異なる場合、画像信号線７７ａから画像信号が正常に送られていないため、次の処理を行う。即ち、ＣＰＵ７３は、操作部３００に対し、ケーブル７７の画像信号線７７ａの不良に関する情報を表示させる（Ｓ１３）。これによりユーザに画像信号線７７ａの不良が報知される。その後、ＣＰＵ７３は、画像信号生成部７１に対してテストパターンの画像信号の送信の停止を指示し（Ｓ１４）、シーケンスを終了する。

このようにＣＰＵ７３は、画像信号生成部７１から駆動部８０ａ、８０ｂに第一テストパターンから画像信号の各ビットのハイとローを切り替えた第二テストパターンの画像信号を送信させ、ハイとローが切り替えられた画像信号の同一性を判定する。これによりＣＰＵ７３は、新たな部材を追加することなく、ケーブル７７の画像信号線７７ａによってハイとローのいずれかの一方の信号のみしか伝送できない不良が生じている場合の画像信号線７７ａの不良を検出することができる。従って、露光ヘッド６に画像信号が正常に送信されない状態で露光ヘッド６によって露光処理が行われ、画像不良が生じることを抑制することができる。

またＣＰＵ７３は、レジスタ設定制御部７５により取得された第二テストパターンの画像信号と、画像信号生成部７１で生成された第二テストパターンの画像信号が同じ場合、次の処理を行う。即ち、ＣＰＵ７３は、画像信号生成部７１に対し、第一テストパターンの画像信号の送信の停止を指示する（Ｓ１０）。

次に、ＣＰＵ７３は、レジスタ設定制御部７５に対し、データ格納ゲート部８７のゲートをクローズする指令信号と、発光データゲート部８９のゲートをオープンする指令信号の駆動部８０ａ、８０ｂへの送信を指示する（Ｓ１１、Ｓ１２）。これによりデータ格納ゲート部８７のゲートがクローズされ、且つ、発光データゲート部８９のゲートがオープンされて、露光ヘッド６による露光処理が可能な状態となる。その後、ＣＰＵ７３は、シーケンスを終了する。

なお、本実施形態では、発光データゲート部８９を設けることで、上記シーケンスの実行時に発光素子アレイチップ４０の発光部５０を発光させない構成としたものの、他の方法で発光部５０を発光させない構成としてもよい。例えば発光パルス生成部８３に画像信号が入力された場合であってもＰＷＭ信号を出力させないように、レジスタ設定制御部７５によって発光パルス生成部８３の設定を変更する構成としてもよい。またレジスタ設定制御部７５によって駆動電圧生成部８６の設定を変更し、発光素子アレイチップ４０の発光部５０への駆動電圧の供給を遮断する構成としてもよい。

また上記シーケンスで生成された図１０に示す第一テストパターンや第二テストパターンは例示であり、他のパターンを使用してもよい。例えば第一テストパターンの全てのビットをハイとし、第二テストパターンの全てのビットをローとしてもよい。また画像コントローラ部７０と駆動部８０ａ、８０ｂとの間で送受信されるテストパターンの数は二つに限られず、必要に応じて増減させてもよい。またテストパターンの１レーンにおけるビット長は７ビットに限られず、通信方式に応じて変更してもよい。

１…感光ドラム（感光体）
６…露光ヘッド
５０…発光部
７１…画像信号生成部
７３…ＣＰＵ（制御部）
７５…レジスタ設定制御部（設定部）
７７ａ…画像信号線
７７ｂ…通信信号線
８０ａ、８０ｂ…駆動部
８８…ＲＡＭ（記憶部）
３００…操作部（報知部）
Ａ…画像形成装置

Claims (6)

1. 感光体の表面に光を照射して静電潜像を形成し、該静電潜像にトナーを付着させて画像を形成する画像形成装置において、
   画像信号を生成する画像信号生成部と、
   前記感光体の表面に光を照射して前記静電潜像を形成する露光ヘッドであって、前記感光体の回転軸線方向に配列された複数の発光部と、前記画像信号生成部から画像信号線を介して伝送された画像信号に応じて前記複数の発光部が発光するように前記複数の発光部を駆動する駆動部と、前記駆動部に設けられ、情報が記憶される記憶部と、を有する露光ヘッドと、
   前記駆動部との間で通信信号線を介して通信を行うことにより、前記駆動部の設定を行う設定部と、
   前記画像信号線の不良に関する情報を報知する報知部と、
   前記画像信号生成部と前記設定部と前記報知部を制御する制御部と、
   を備え、
   前記制御部は、前記画像信号生成部から前記画像信号線を介して前記駆動部に伝送されたテストパターンの画像信号と、前記画像信号生成部から前記画像信号線を介して前記駆動部に伝送されて前記記憶部に記憶され、前記設定部によって前記通信信号線を介して前記記憶部から読み出された前記テストパターンの画像信号とを比較して前記画像信号線の不良を検出し、前記画像信号線の不良を前記報知部に報知させるモードを有することを特徴とする画像形成装置。
2. 前記制御部は、前記モードにおいて、前記画像信号生成部から前記画像信号線を介して前記駆動部に伝送された第１テストパターンの画像信号と、前記画像信号生成部から前記画像信号線を介して前記駆動部に伝送されて前記記憶部に記憶され、前記設定部によって前記通信信号線を介して前記記憶部から読み出された前記第１テストパターンの画像信号とを比較し、且つ、前記画像信号生成部から前記画像信号線を介して前記駆動部に伝送され、前記第１テストパターンに対して各ビットの論理が反転した部分を有する第２テストパターンの画像信号と、前記画像信号生成部から前記画像信号線を介して前記駆動部に伝送されて前記記憶部に記憶され、前記設定部によって前記通信信号線を介して前記記憶部から読み出された前記第２テストパターンの画像信号とを比較して前記画像信号線の不良を検出し、前記画像信号線の不良を前記報知部に報知させるモードを有することを特徴とする請求項１に記載の画像形成装置。
3. 前記画像信号線は、前記画像信号生成部から前記駆動部へ片方向の通信が行われる信号線であり、前記通信信号線は、前記設定部と前記駆動部との間で双方向の通信が行われる信号線であることを特徴とする請求項１又は２に記載の画像形成装置。
4. 前記駆動部は、前記複数の発光部を発光させるための駆動電圧を生成する駆動電圧生成部を備え、前記モードが実行されている時、前記駆動電圧生成部による駆動電圧の生成は停止されていることを特徴とする請求項１乃至３のいずれか１項に記載の画像形成装置。
5. 前記制御部は、前記画像形成装置の電源がオンされたときに前記モードを実行することを特徴とする請求項１乃至４のいずれか１項に記載の画像形成装置。
6. 前記制御部は、前記露光ヘッドが交換されたときに前記モードを実行することを特徴とする請求項１乃至４のいずれか１項に記載の画像形成装置。

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