JP4536523B2 - 画像形成装置 - Google Patents

Description

本発明は、画像形成装置に関し、特に、画像処理部からヘッドへ転送するヘッドデータの多重化転送機構に関する。

アレイ状発光素子（例えばＬＥＤ）からなる露光ヘッドを用いた画像形成装置では、ヘッドデータを画像処理部で生成した後、順次露光ヘッドに転送して露光させる。画像処理部と露光ヘッドとは可撓性のプリント配線板からなるフレキシブルケーブルを介して接続され、複数ビット（通常４ビット単位）からなるパラレルヘッドデータ、転送や露光タイミングの基準になるクロック信号、及び制御信号をそれぞれ別々の信号線を介してパラレルに転送していた（特許文献１参照）。

一方、近年の画像形成装置では、更なる高速化、高精細化が求められている。高速化、高精細化に伴って、上述の信号線間の相互干渉や放射ノイズも増大する傾向にあった。その結果、信号の相互干渉により信号が正常に伝達されなかったり、放射ノイズの発生による装置内の周辺回路の誤動作や、装置外部へ悪影響を及ぼすことも無視出来なかった。
特開平１１−３４３９４号公報

解決しようとする問題点は、複数ビットからなるパラレルヘッドデータ、転送や露光タイミングの基準になるクロック信号、及び制御信号をそれぞれ別々の信号線を介してパラレルに転送していたため、大きなディジタルノイズが発生し、周辺回路の誤動作を誘起したり、あるいは又、ＥＭＩノイズ（放射ノイズ）となって装置外部へ悪影響を及ぼす点である。

本発明は、列状に配列させた複数の発光素子を含む露光ヘッドと、該露光ヘッドと所定のケーブルによって接続され該露光ヘッドに画像データを転送する転送制御部とを有し、上記発光素子を選択的に露光させることにより画像を形成する画像形成装置であって、上記転送制御部は、上記画像データと、上記発光素子を駆動するための制御信号とを受け入れて、複数ビットのパラレルデータに多重化して出力する多重化部と、上記多重化部により多重化された上記複数ビットのパラレルデータと、クロック信号とを受け入れて、差動シリアルデータ対と差動クロック信号対とに変換して出力する変換部を備え、上記露光ヘッドは、上記所定のケーブルを介して、上記差動シリアルデータ対と上記差動クロック信号対とを受け入れて、上記複数ビットのパラレルデータと上記クロック信号とに変換して出力する逆変換部と、上記逆変換部により変換された上記複数ビットのパラレルデータを上記画像データと上記制御信号とに分離して出力する分離部と、上記分離部により分離された上記画像データと上記制御信号を受け入れて上記発光素子を駆動する駆動部とを備え、上記多重化部は、上記変換部の入力側にシリアルデータ線を介して接続され、１ライン分の前記画像データの上位ｎビットと下位ｎビットを分割して順次、上記シリアルデータ線の下位ｎビットに出力し、その後、上記制御信号の下位ｎビットを上記シリアルデータ線の下位ｎビットに出力すると共に上記制御信号の上位ｍビットを上記シリアルデータ線の上位ｍビットに出力することを特徴とする。
他の発明は、列状に配列させた複数のＬＥＤ素子を含むＬＥＤヘッドと、該ＬＥＤヘッドと所定のケーブルによって接続され該ＬＥＤヘッドに画像データを転送する転送制御部とを有し、上記ＬＥＤ素子を選択的に露光させることにより画像を形成する画像形成装置であって、上記転送制御部は、上記画像データと、上記ＬＥＤ素子を駆動するための制御信号とを受け入れて、複数ビットのパラレルデータに多重化して出力する多重化部と、上記多重化部により多重化された上記複数ビットのパラレルデータと、クロック信号とを受け入れて、差動シリアルデータ対と差動クロック信号対とに変換して出力する変換部を備え、上記ＬＥＤヘッドは、上記所定のケーブルを介して、上記差動シリアルデータ対と上記差動クロック信号対とを受け入れて、上記複数ビットのパラレルデータと上記クロック信号とに変換して出力する逆変換部と、上記逆変換部により変換された上記複数ビットのパラレルデータを上記画像データと上記制御信号とに分離して出力する分離部と、上記分離部により分離された上記画像データと上記制御信号を受け入れて上記列状に配列された複数のＬＥＤ素子を駆動する駆動部とを備え、上記多重化部は、前記変換部の入力側にシリアルデータ線を介して接続され、１ライン分の前記画像データの上位ｎビットと下位ｎビットを分割して順次、前記シリアルデータ線の下位ｎビットに出力し、その後、前記制御信号の下位ｎビットを前記シリアルデータ線の下位ｎビットに出力すると共に前記制御信号の上位ｍビットを前記シリアルデータ線の上位ｍビットに出力することを特徴とする。
更に他の発明は、列状に配列させた複数のＬＥＤ素子を含むＬＥＤヘッドと、該ＬＥＤヘッドと所定のケーブルによって接続され該ＬＥＤヘッドに画像データを転送する転送制御部とを有し、上記ＬＥＤ素子を選択的に露光させることにより画像を形成する画像形成装置であって、上記転送制御部は、上記画像データと、上記ＬＥＤ素子を駆動するための制御信号、及び、クロック信号をパラレルに受け入れて、複数ビットのパラレルデータに多重化して出力する多重化部と、上記複数ビットのパラレルデータを受け入れて、差動シリアルデータ対に変換して出力する変換部を備え、上記ＬＥＤヘッドは、上記差動シリアルデータ対を上記所定のケーブルを介して受け入れて、複数ビットのパラレルデータに逆変換して出力する逆変換部と、上記複数ビットのパラレルデータに基づいてクロック信号を再生するクロック信号再生部と、上記複数ビットのパラレルデータを上記画像データと上記制御信号とに分離して出力する分離部と、上記画像データと上記制御信号を受け入れて上記列状に配列された複数のＬＥＤ素子を駆動する駆動部とを備え、上記多重化部は、前記変換部の入力側にシリアルデータ線を介して接続され、１ライン分の前記画像データの上位ｎビットと下位ｎビットを分割して順次、前記シリアルデータ線の下位ｎビットに出力し、その後、前記制御信号の下位ｎビットを前記シリアルデータ線の下位ｎビットに出力すると共に前記制御信号の上位ｍビットを前記シリアルデータ線の上位ｍビットに出力する、ことを特徴とする。

本発明では、差動シリアルデータ対、及び差動クロック信号対を、所定のシールドケーブルを介して転送制御部から露光ヘッドへ転送するので、所定のシールドケーブルから発生するノイズのノイズレベルが低下すると共に、同一タイミングで重なり合うノイズ発生系列の本数が激減する。その結果、相互干渉による信号転送の異常や、放射ノイズの発生による装置内の周辺回路の誤動作あるいは装置外部への悪影響を低減することが出来る。更に、露光データと制御信号とを多重化したものを更にシリアルデータ化して転送するため、同一タイミングで重なり合うノイズ発生源となる信号線の本数が減り、データ転送速度の増加が可能になるという効果を得る。

転送制御部と露光ヘッドを接続するケーブルとして、内部シールドされ、所定の特性インピータンスを有するツイストペアケーブルを２対内蔵するシールドケーブルを使用して、放射ノイズを低減させるとともに、転送制御部とケーブルとの接続、及びケーブルと露光ヘッドとの接続において、両終端でのインピータンスマッチングをとることにより、ケーブル終端における反射ノイズの発生をも抑制し、より一層のノイズ抑制効果を上げることが出来る。

本実施例では、転送制御部が、パラレルに受け入れたヘッドデータ、及び所定の制御信号を複数ビットの多重化データに変換し、更に、差動シリアルデータ対に変換すると共に、クロック信号を受け入れて差動クロック信号対に変換し、差動シリアルデータ対、及び差動クロック信号対を２対のツイストペアケーブルを介して露光ヘッドとしてのＬＥＤヘッドへ転送することとする。

図１は、実施例１の画像形成装置の全体構成図である。
図に示すように、実施例１の画像形成装置１００は、画像制御手段１、エンジン制御手段２、ケーブル３、４個のＬＥＤヘッド４、及びエンジン部５とを含んでいる。
画像制御手段１は、例えばＰＣ（パーソナルコンピュータ）等の上位装置１０から画像形成コマンドを受け入れて解読し、データ展開し、色毎（ＫＹＭＣの４色）に画像データを形成する手段である。複数ビットからなる画像データ、転送や露光タイミングの基準になるクロック信号、及び制御信号をそれぞれ別々の信号線を介してエンジン制御手段２へパラレルに転送する。

エンジン制御手段２は、エンジン部５のモータ等の機構部分の制御、及び電子写真形成のプロセス制御を行う手段である。その内部に備える転送制御部６は、画像制御手段１から画像データを受け入れて、ヘッドデータ、及び制御信号を生成する。更に、これらの信号を多重化した後、パラレル−シリアル変換を行い、４本のケーブル３を介して、４個のＬＥＤヘッド４へ各色毎に差動シリアルデータ対（ｄａｔａ＋／−）、及び差動クロック信号対（ｃｌｋ＋／−）として転送する回路ブロックである。

ケーブル３は、エンジン制御手段２の内部に備える転送制御部６と４個のＬＥＤヘッド４とを接続する信号ケーブルである。このケーブルの内部構造について説明する。
図２は、実施例１のケーブルの断面図である。
図に示すように、実施例１で用いられるケーブル３は、その内部にツイストペア線３−１、ツイストペア線３−２、信号線３−３、及び信号線３−４を含み、その外周は、網組シールド３ａによってシールドされている。
ツイストペア線３−１は、信号線３−１ａ、信号線３−１ｂ、ドレインワイヤ３−１ｃ、及び、両信号線をシールドする内部シールド３−１ｄからなり、信号線３−１ａは差動シリアルデータｄａｔａ＋を転送し、信号線３−１ｂは、差動シリアルデータｄａｔａ−を転送し、ドレインワイヤ３−１ｃは、ノイズ成分を排除するために、その両端が転送制御部６（図１）、及びＬＥＤヘッド４（図１）のアースにそれぞれ接続される。

ツイストペア線３−２は、信号線３−２ａ、信号線３−２ｂ、ドレインワイヤ３−２ｃ、及び、両信号線をシールドする内部シールド３−２ｄからなり、信号線３−２ａは差動クロック信号ｃｌｋ＋を転送し、信号線３−２ｂは、差動クロック信号ｃｌｋ−を転送し、ドレインワイヤ３−２ｃは、ノイズ成分を排除するために、その両端が転送制御部６（図１）、及びＬＥＤヘッド４（図１）のアースに接続される。
信号線３−３はｐｄｗｎ信号（後述）を転送し、信号線３−４はｅｅｐ−ｓｏ信号（後述）を転送する。

図１にもどって、ＬＥＤヘッド４は、転送制御部６からケーブル３を介して差動シリアルデータ対（ｄａｔａ＋／−）と、差動クロック信号対（ｃｌｋ＋／−）とを受け入れて、所定の画像データ、制御データ、及びクロック信号に逆変換して所定の感光ドラム上に所望の画像を露光する部分である。

エンジン部５は、エンジン制御手段２の制御に基づいて所定の印刷媒体を搬送し、所定の感光ドラム上にＬＥＤヘッドが露光する画像を印刷媒体上に再現し、定着して出力する機構部分である。

次に、上記転送制御部６、及びＬＥＤヘッド４の詳細について、機能を主にして説明する。
図３は、実施例１の要部機能説明図である。
この図は、ＫＹＭＣの４色系における任意の１色のみの機能を機能ブロックで表した図である。図に示すように実施例１の画像形成装置１００では、転送制御部６から差動シリアルデータ対（ｄａｔａ＋／−）、及び差動クロック信号対（ｃｌｋ＋／−）がケーブル３を介してＬＥＤヘッド４へ転送される。更に、転送制御部６からＬＥＤヘッド４へケーブル３を介してｐｄｗｎ信号が転送され、ＬＥＤヘッド４から転送制御部６へケーブル３を介してｅｅｐ−ｓｏ信号が転送される。尚、ｐｄｗｎ信号線は、一端が接地された抵抗器Ｒに接続されており、ＬＥＤヘッド４内でプルダウンされている。

転送制御部６は、上記の通り、エンジン制御手段２（図１）を構成する１回路ブロックあり、その内部にヘッド信号生成部１１と、多重化部１２と、シリアライザ１３とを備える。
ヘッド信号生成部１１は、画像制御手段１（図１）から受け入れる画像データを複数ライン分、格納するバッファと、そのバッファへの書き込みポインタと、バッファからの読み出しポインタと、これらのポインタの制御、及び１ライン毎のヘッド制御信号を生成するステートマシンとから構成される。

又、画像データから８ビットのヘッドデータｖｄ[７：０]、及び４ビットのヘッド制御信号ｖｃｔｌ[３：０]を生成し、更に、ステートマシンの状態を示すデータイネーブル信号ｄｔｅｎと、制御イネーブル信号ｃｔｅｎを生成する部分でもある。ここでデータイネーブル信号ｄｔｅｎは、ＬＥＤヘッド４への転送データが有効なときに１になる信号であり、制御イネーブル信号ｃｔｅｎは、ヘッド制御信号ｖｃｔｌ[３：０]が変化したタイミングのみで１になる信号である。

多重化部１２は、上記ヘッドデータｖｄ[７：０]と、ヘッド制御信号ｖｃｔｌ[３：０]と、データイネーブル信号ｄｔｅｎと、制御イネーブル信号ｃｔｅｎとをパラレルに受け入れて、７ビットの多重化データｔｄ[６：０]に変換して出力する部分である。この多重化は予め設定されている所定の規則に従って実行される。ここで、その規則の一例について説明する。

図４は、実施例１の多重化部の多重規則説明図である。
図４の最上段に、入力信号と、多重化によって生成されるパケットの種類[信号の内容）を表している。即ち、１列目に状態入力信号、２列目にデータ転送信号、３列目にポート制御信号、４列目に状態保持（ｎｏｐ）信号、５列目にソフトリセット信号、６列目にシリアルデータ線を表している。図の１行〜３行に記載したソフトリセット、データイネーブル信号ｄｔｅｎ、制御イネーブル信号ｃｔｅｎが入力される組合せによって、多重化される信号の内容が設定される。例えば、ソフトリセットがオフ状態（０）で、データイネーブル信号ｄｔｅｎが１、制御イネーブル信号ｃｔｅｎが０の場合には、０１０なので、出力される多重化データｔｄ[６：０]は、データ転送（２列目）を表すことになる。

そのときの主走査ラインが奇数回の場合には、多重化データｔｄ[６：０]としてヘッドデータｖｄ[７：０]の下位４ビット（データ０〜データ３）がシリアルデータ線（６列目）のｄ０（１０行目）〜ｄ３（７行目）に出力され、偶数回の場合には、多重化データｔｄ[６：０]としてヘッドデータｖｄ[７：０]の上位４ビット（データ４〜データ７）がシリアルデータ線（６列目）のｄ０（１０行目）〜ｄ３（７行目）に順番に出力されることを表している。ここで奇数回とは、奇数番目の転送回数を意味し、偶数回とは、偶数番目の転送回数を意味する。１ラインの画像データは、奇数回、偶数回に分けて転送されるがＬＥＤヘッド４の内部で再構成されて１本の主走査ラインとして露光される。

図３に戻って、シリアライザ１３は、多重化部１２から多重化データｔｄ[６：０]を（パラレルに）受け入れてパラレル−シリアル変換し、差動シリアルデータ対（ｄａｔａ＋／−）にして出力すると共にクロック信号ｃｌｋを画像制御手段１（図１）から受け入れて、差動クロック信号対（ｃｌｋ＋／−）に変換して出力する部分である。ここで差動シリアルデータ対（ｄａｔａ＋／−）とは、多重化部１２から受け入れる多重化データ（パラレルデータ）を変換してシリアルデータｄａｔａ＋とし、この信号と極性が反対の信号を生成してシリアルデータｄａｔａ−とし、両信号が同一タイミングで２本の信号線（ここではツイストペア線３−１（図２））に出力される信号の状態を言う。

同様に差動クロック信号対（ｃｌｋ＋／−）とは、画像制御手段１（図１）から受け入れるクロック信号をＰＬＬ回路１３−１を用いて所定の周波数に逓倍すると共に、多重化データと同期させたクロック信号ｃｌｋ＋とし、この信号と極性が反対の信号を生成してクロック信号ｃｌｋ−とし、両信号が同一タイミングで２本の信号線（ここではツイストペア線３−２（図２））に出力される信号の状態を言う。

ＬＥＤヘッド４は、既に図２を用いて詳細に説明したケーブル３を介してシリアライザ１３から差動シリアルデータ対（ｄａｔａ＋／−）、及び差動クロック信号対（ｃｌｋ＋／−）を受け入れて感光ドラム上に所望の画像を露光する部分であり、その内部に、デシリアライザ２５と、分離部２４と、ＥＥＰＲＯＭ２３と、ドライバ２２と、ＬＥＤアレイ２１とを備える。

デシリアライザ２５は、ケーブル３を介してシリアライザ１３から差動シリアルデータ対（ｄａｔａ＋／−）を受け入れて多重化（リカバリ）データｒｄ[６：０]に逆変換して出力すると共に、ケーブル３を介してシリアライザ１３から差動クロック信号対（ｃｌｋ＋／−）を受け入れてクロック信号ｃｌｋに逆変換し、ＰＬＬ回路２５−１を用いて所定の繰り返し周波数に逓倍し、更に多重化（リカバリ）データｒｄ[６：０]に同期したクロック（リカバリ）信号ｒｃｌｋとして出力する部分である。

分離部２４は、デシリアライザ２５から７ビットの多重化（リカバリ）データｒｄ[６：０]を受け入れて、下位４ビットのヘッドデータｈｄ[３：０]、上位４ビットのヘッドデータｈｄ[７：４]、及び制御信号[３：０]に分離して出力する部分である。又、デシリアライザ２５からクロック（リカバリ）信号ｒｃｌｋを受け入れてデータ転送クロックｈｃｌｋを出力する部分でもある。更に、ケーブル３を介してヘッド信号生成部１１からパワーダウン信号ｐｄｗｎ信号を受け入れる部分でもある。この信号はＬＥＤヘッド４の入力端でプルダウンされている。

ここで７ビットの多重化（リカバリ）データｒｄ[６：０]から下位４ビットのヘッドデータｈｄ[３：０]、上位４ビットのヘッドデータｈｄ[７：４]、及び制御信号[３：０]への分離は、図４の規則に従って、上記多重化部１２の逆の経過を辿って実行される。上記多重化部１２での説明と同様に、例えば、ソフトリセットがオフ状態（０）で、データイネーブル信号ｄｔｅｎが１、制御イネーブル信号ｃｔｅｎが０の場合には、０１０なので、受け入れる多重化（リカバリ）データｒｄ[６：０]は、データ転送（２列目）を表すことになる。

そのときの主転送回数が奇数回の場合には、下位４ビットのヘッドデータｈｄ[３：０]（データ０〜データ３）がシリアルデータ線（６列目）のｄ０（１０行目）〜ｄ３（７行目）に出力され、偶数回の場合には、上位４ビットのヘッドデータｈｄ[７：４]（データ４〜データ７）がシリアルデータ線（６列目）のｄ０（１０行目）〜ｄ３（７行目）に順番に出力されることを表している。

ＥＥＰＲＯＭ２３は、ＬＥＤヘッドのタイプ、補正すべき各種データ等が格納されているメモリである。分離部２４からヘッド制御信号ｈｃｔｌ[３：０]によってアクセスされ、その出力はｅｅｐ−ｓｏ信号としてケーブル３を介してヘッド信号生成部１１へ送出される。
ドライバ２２は、ヘッドデータｈｄ[７：０]、データ転送クロックｈｃｌｋ、及びヘッド制御信号ｈｃｔｌ[３：０]を受け入れてＬＥＤアレイ２１を駆動する部分である。後にＬＥＤアレイ２１と合わせて再度説明する。

ＬＥＤアレイ２１は、任意のドット数分のＬＥＤ素子をアレイ状に配列したものである。これを複数個配列することによって１ライン分のドットに対応出来るＬＥＤヘッド４が構成される。尚、上記ドライバ２２は、対応する複数個のＬＥＤアレイ２１を個々に駆動するものであって複数個のＬＥＤアレイ２１に個別に対応して同数個配列される。この複数個のドライバ２２は、カスケード接続され、受け入れたヘッドデータを順々にシフトしていくことになる。

本実施例では、上記のように、転送制御部６が、ヘッドデータ、及び所定の制御信号を複数ビットの多重化データに変換し、更に、差動シリアルデータ対に変換すると共に、クロック信号を受け入れて差動クロック信号対に変換し、差動シリアルデータ対、及び差動クロック信号対を所定のケーブルを介してＬＥＤヘッドへ転送することとした。その結果、ノイズによる悪影響が低減されデータ転送の高速化が可能になることを考慮して複数個のドライバ２２からなるドライバ列を左右２分割し、４ビットずつ左半分と右半分同時にビットデータを受け入れることとする。

次に本実施例に於ける信号多重化、及び分離化の動作について説明する。
図５は、実施例１の多重化部のタイムチャートである。
図の最上段に、全信号の時間経過の基準となるクロック信号ｃｌｋを表し、横軸に全信号共通の時間経過を表している。続いて、上から順番に、ヘッドデータｖｄ[７：０]、ヘッド制御信号ｖｃｔｌ[３：０]、データイネーブル信号ｄｔｅｎ、制御イネーブル信号ｃｔｅｎ、多重化データｔｄ[６：０]を表している。以下に図に記したクロック順に説明する。

クロックｃ０
ここでは、まだ、データイネーブル信号ｄｔｅｎ、制御イネーブル信号ｃｔｅｎが共に０である。従って、図４の４列目の状態（０００）である。即ち、ｎｏｐなので１クロック後その状態を保持する。

クロックｃ１
データイネーブル信号ｄｔｅｎが１になりデータ転送可能になる。同時にヘッドデータｖｄ[７：０]Ｄ１の下位４ビット（例えば奇数回）を受け入れる。この状態は、図４の２列目の状態（０１０）である。従って、１クロック後に多重化データｔｄ[[６：４]＝４ｈ、[３：０]＝Ｄ１Ｌ]が出力されることになる。ここで、Ｄ１Ｌは、シリアルデータ線（図４の６列目）のｄ０〜ｄ３にデータ０〜データ３が出力される。又図４中−の記号を０とし[６：４]＝４ｈとした。以下同様に扱うこととする。

クロックｃ２
データイネーブル信号ｄｔｅｎが１のままであり、同時にヘッドデータｖｄ[７：０]Ｄ１の上位４ビット（偶数回）を受け入れる。この状態は、図４の２列目の状態（０１０）である。従って、１クロック後に多重化データｔｄ[[６：４]＝４ｈ、[３：０]＝Ｄ１Ｈ]を出力することになる。ここで、Ｄ１Ｈは、シリアルデータ線（図４の６列目）のｄ０〜ｄ３にデータ４〜データ７が出力される。

クロックｃ３
データイネーブル信号ｄｔｅｎが１のままであり、同時に後に続くヘッドデータｖｄ[７：０]Ｄ２の下位４ビットを受け入れる。この状態は、図４の２列目の状態（０１０）である。従って、１クロック後に多重化データｔｄ[[６：４]＝４ｈ、[３：０]＝Ｄ２Ｌ]を出力することになる。ここで、Ｄ２Ｌは、シリアルデータ線（図４の６列目）のｄ０〜ｄ３にデータ０〜データ３が出力される。

クロックｃ４
データイネーブル信号ｄｔｅｎが１のままであり、同時にヘッドデータｖｄ[７：０]Ｄ２の上位４ビットを受け入れる。この状態は、図４の２列目の状態（０１０）である。従って、１クロック後に多重化データｔｄ[[６：４]＝４ｈ、[３：０]＝Ｄ２Ｈ]を出力することになる。ここで、Ｄ２Ｈは、シリアルデータ線（図４の６列目）のｄ０〜ｄ３にデータ４〜データ７が出力される。

クロックｃ５
データイネーブル信号ｄｔｅｎ、制御イネーブル信号ｃｔｅｎが共に０になる。従って、図４の４列目の状態（０００）である。即ち、１クロック後にｎｏｐ状態を保持することになる。

クロックｃ６
データイネーブル信号ｄｔｅｎが０、制御イネーブル信号ｃｔｅｎが１である。従って、図４の３列目の状態（００１）である。同時にヘッド制御信号ｖｃｔｌ[３：０]がｃｔｌからｃｔｌ＊に変化する。即ち、１クロック後に多重化データｔｄ[[６：４]＝３ｈ、[３：０]＝ｃｔｌ＊[３：０]]を出力することになる。ここで、ｃｔｌ＊[３：０]は、シリアルデータ線（図４の６列目）のｄ０〜ｄ３にｃｔｌ１〜ｃｔｌ３が出力される。

クロックｃ７
データイネーブル信号ｄｔｅｎが１、制御イネーブル信号ｃｔｅｎが０である。従って、図４の２列目の状態（０１０）である。同時にヘッドデータｖｄ[７：０]Ｄ５の下位４ビットを受け入れる。従って、１クロック後に多重化データｔｄ[[６：４]＝４ｈ、[３：０]＝Ｄ５Ｌ]を出力することになる。ここで、Ｄ５Ｌは、シリアルデータ線（図４の６列目）のｄ０〜ｄ３にデータ０〜データ３が出力される。

以上説明したように、多重化部１２（図３）は、クロック信号ｃｌｋ、ヘッドデータｖｄ[７：０]、ヘッド制御信号ｖｃｔｌ[３：０]、データイネーブル信号ｄｔｅｎ、及び制御イネーブル信号ｃｔｅｎを受け入れて、図４で説明した多重規則に基づいて多重化データｔｄ[６：０]に多重化したことになる。

次に、ここで多重化された多重化データｔｄ[６：０]が、図５の最下段に示す（ｎｏｐ）（ｎｏｐ）（Ｄ１Ｌ）（Ｄ１Ｈ）（Ｄ２Ｌ）（Ｄ２Ｈ）（Ｄ３Ｌ）（Ｄ３Ｈ）（Ｄ４Ｌ）（Ｄ４Ｈ）（ｎｏｐ）（ｎｏｐ）（ｃｔｌ＊）（ｎｏｐ）（Ｄ５Ｌ）（Ｄ５Ｈ）（Ｄ６Ｌ）（Ｄ６Ｈ）（ｎｏｐ）の順番で、シリアライザ１３（図３）に入力され、ここでパラレル−シリアル変換され、更に、差動シリアルデータ対（ｄａｔａ＋／−）に変換され、ケーブル３（図３）を経てデシリアライザ２５（図３）に入力され、デシリアライザ２５（図３）で多重化（リカバリ）データｒｄ[６：０]に変換され、分離部２４（図３）へ入力された場合に於ける分離部２４（図３）の動作について説明する。

図６は、実施例１の分離部のタイムチャートである。
図の最上段に、全信号の時間経過の基準となるクロック（リカバリ）信号ｒｃｌｋを表し、横軸に全信号共通の時間経過を表している。続いて、上から順番に、多重化（リカバリ）データｒｄ[６：０]、ヘッドデータｈｄ[７：０]、ヘッド制御信号ｈｃｔｌ[３：０]、データ転送クロックｈｃｌｋを表している。以下に図に記したクロック順に説明する。

クロックｒ０
分離部２４（図３）が、多重化（リカバリ）データとしてｎｏｐ（１０ｈ）を受け入れるので、２クロック後では状態が保持される。

クロックｒ１
分離部２４（図３）が、多重化（リカバリ）データｒｄ[６：０]として、Ｄ１Ｌ、即ち、ｒｄ[[６：４]＝４ｈ、[３：０]＝Ｄ１Ｌ]を受け入れるので奇数回目のデータ転送と判断され、１クロック後に分離部２４（図３）の内部レジスタ（図示しない）に下位４ビットとして[３：０]＝Ｄ１Ｌが格納される。

クロックｒ２
分離部２４（図３）が、多重化（リカバリ）データｒｄ[６：０]として、Ｄ１Ｈ、即ち、ｒｄ[[６：４]＝４ｈ、[３：０]＝Ｄ１Ｈ]を受け入れるので偶数回目のデータと判断され、内部レジスタに既に格納されている[３：０]＝Ｄ１Ｌを下位４ビットとし、ここで受け入れた[３：０]＝Ｄ１Ｈを上位ビットとし、１クロック後（ｒ３）にヘッドデータｈｄ[７：０）としてＤ１を出力する。又、ヘッドデータｈｄ[７：０]を出力するときには、同時にデータ転送クロックｈｃｌｋを出力することとする（以下同様）。

クロックｒ３
分離部２４（図３）が、多重化（リカバリ）データｒｄ[６：０]として、Ｄ２Ｌ、即ち、ｒｄ[[６：４]＝４ｈ、[３：０]＝Ｄ２Ｌ]を受け入れるので奇数回目のデータ転送と判断され、１クロック後に分離部２４（図３）の内部レジスタに下位４ビットとして[３：０]＝Ｄ２Ｌが格納される。

クロックｒ４
分離部２４（図３）が、多重化（リカバリ）データｒｄ[６：０]として、Ｄ２Ｈ、即ち、ｒｄ[[６：４]＝４ｈ、[３：０]＝Ｄ２Ｈ]を受け入れるので偶数回目のデータと判断され、内部レジスタに既に格納されている[３：０]＝Ｄ２Ｌを下位４ビットとし、ここで受け入れた[３：０]＝Ｄ２Ｈを上位ビットとし、１クロック後にヘッドデータｈｄ[７：０]としてＤ２を出力する。同時にデータ転送クロックｈｃｌｋを出力する。

クロックｒ５
分離部２４（図３）が、多重化（リカバリ）データｒｄ[６：０]としてｎｏｐ（１０ｈ）を受け入れるので、２クロック後では状態が保持される。

クロックｒ６
分離部２４（図３）が、多重化（リカバリ）データｒｄ[６：０]として、ｃｔｌ＊、即ち、ｒｄ[[６：４]＝３ｈ、[３：０]＝ｃｔｌ＊[３：０]]を受け入れる。ここで、ｃｔｌ＊[３：０]は、シリアルデータ線（図４の６列目）のｄ０〜ｄ３にｃｔｌ１〜ｃｔｌ３が出力されている。このｃｔｌ１〜ｃｔｌ３が、２クロック後にヘッド制御信号ｈｃｔｌ[３：０]として出力される。

クロックｒ７
分離部２４（図３）が、多重化（リカバリ）データｒｄ[６：０]として、Ｄ５Ｌ、即ち、ｒｄ[[６：４]＝４ｈ、[３：０]＝Ｄ５Ｌ]を受け入れるので奇数回目のデータ転送と判断され、１クロック後に分離部２４（図３）の内部レジスタに下位４ビットとして[３：０]＝Ｄ５Ｌが格納される。

以下同様の動作がくりかえされ、多重化（リカバリ）データｒｄ[６：０]が、ヘッドデータｈｄ[７：０]、ヘッド制御信号ｈｃｔｌ[３：０]、及びデータ転送クロックｈｃｌｋとに分離されることになる。

次に、装置の起動開始時、及び断線時における動作について説明する。パワーダウン信号ｐｄｗｎは、装置の起動開始時にハードリセット信号がヘッド信号生成部１１（図３）に入力されると０レベルになる。このパワーダウン信号ｐｄｗｎの０レベルはデシリアライザ２５（図３）、及び分離部２４（図３）に入力される。パワーダウン信号ｐｄｗｎが０レベルの間、デシリアライザ２５（図３）は出力を停止する。又、その間に分離部２４（図３）の内部回路は初期設定される。

更に、その初期設定の間、ヘッド制御信号ｖｃｔｌ[３：０]は、ＬＥＤアレイ２１（図３）を露光停止する。以上の動作によって装置の起動開始時に於いて、ＬＥＤヘッド、及びデシリアライザ２５（図３）の誤動作を防止することが出来る。又、装置の起動開始後、所定の時間内に、ヘッド信号生成部１１（図３）からポート制御（図４の３列目）を用いて、ＥＥＰＲＯＭ２３（図３）に予め格納されているＬＥＤアレイ２１（図３）の特性データ等を読み出してヘッド信号生成部１１へ返信させることも可能になる。

このとき、合わせて、断線検出を実行することが可能になる。即ち、特性データ等の読み出し要求に対して、異常値が返信された場合には断線状態を検出することが出来る。断線が検出されると、エラーメッセージが画像形成装置の表示手段に表示され、操作者に通知される。同時にヘッド信号生成部１１（図３）にパワーダウン信号生成部（図示しない）を設け、パワーダウン信号ｐｄｗｎを０レベルにしてＬＥＤアレイ２１（図３）の露光を停止することも可能になる。尚、パワーダウン信号ｐｄｗｎ系自体が断線した場合には、ＬＥＤヘッド４内の抵抗器Ｒによりｐｄｗｎ＝０の状態になるため誤動作の防止が可能になる。

以上説明したように、多重化部１２（図３）が、パラレルに受け入れたヘッドデータｖｄ[７：０]、ヘッド制御信号ｖｃｔｌ[３：０]、データイネーブル信号ｄｔｅｎ、及び制御イネーブル信号ｃｔｅｎを７ビットの多重化データに変換し、更に、差動シリアルデータ対（ｄａｔａ＋／−）に変換すると共に、クロック信号を受け入れて差動クロック信号対（ｃｌｋ＋／−）に変換するので、パラレルヘッドデータ、クロック信号、及び制御信号をそれぞれ別々の信号線を介してパラレルに転送する必要が無くなるので、大きなディジタルノイズが発生して周辺回路の誤動作を誘起したり、ＥＭＩノイズ（放射ノイズ）となって装置外部へ悪影響を及ぼすことを抑制することが出来る。その結果ヘッドデータの転送速度を上げることが容易になり、パラレルヘッドデータをシリアルに転送することによるデータ転送効率の低下を補償して余りある、データ転送速度の増加が可能になるという効果を得る。

又、装置の起動開始時にヘッド信号生成部１１（図３）からパワーダウン信号ｐｄｗｎをデシリアライザ２５（図３）、及び分離部２４（図３）へ転送することによって装置の起動開始時における不安定な動作を排除することが出来るという効果を得る。更に、ヘッド信号生成部１１（図３）からポート制御（図４の３列目）を用いて、ＥＥＰＲＯＭ２３（図３）に予め格納されているＬＥＤアレイ２１（図３）の特性データ等を読み出してヘッド信号生成部１１へ返信させることも可能になる。このとき、合わせて、断線検出を実行することが可能になるという効果を得る。

本実施例では、作動クロック信号を独立したツイストペア信号線で転送するのではなく、作動シリアルデータにさらに多重化させて転送し、ＬＥＤヘッドの内部で、転送されてきた差動シリアルデータ対（ｄａｔａ＋／−）からクロック信号を再生することとする。従って、ここでは、多重化部が出力する多重化データｔｄを１０ビットに増やしている。

実施例２の画像形成装置の全体構成は、実施例１の画像形成装置１００の全体構成と同様なので説明を省略し、実施例２の画像形成装置に用いられる転送制御部、及びＬＥＤヘッドの詳細について、機能を主にして説明する。
図７は、実施例２の要部機能説明図である。
この図は、ＫＹＭＣの４色系における任意の１色のみの機能を機能ブロックで表した図である。図に示すように実施例２の画像形成装置２００では、転送制御部５６から差動シリアルデータ対（ｄａｔａ＋／−）が、ケーブル５３を介してＬＥＤヘッド部５４へ転送される。更に、転送制御部５６からＬＥＤヘッド５４へケーブル５３を介してｐｄｗｎ信号が転送され、ＬＥＤヘッド５４から転送制御部５６へケーブル５３を介してｅｅｐ−ｓｏ信号が転送される。以下に実施例１との相違部分のみについて説明する。実施例１と同様の部分には実施例１と同一の符合を付して説明を省略する。

転送制御部５６は、その内部にヘッド信号生成部１１と、多重化部３２と、シリアライザ３３とを備える。

多重化部３２は、ヘッドデータｖｄ[７：０]と、ヘッド制御信号ｖｃｔｌ[３：０]と、データイネーブル信号ｄｔｅｎと、制御イネーブル信号ｃｔｅｎとをパラレルに受け入れて、１０ビットの多重化データｔｄ[９：０]に変換して出力する部分である。この多重化は予め設定されている所定の規則に従って実行される。ここで、その規則の一例について説明する。

図８は、実施例２の多重化部の多重規則説明図である。
図８の最上段に、入力信号と、多重化によって生成されるパケットの種類（信号の内容）を表している。即ち、１列目に状態入力信号、２列目にデータ転送信号、３列目にポート制御信号、４列目に状態保持（ｎｏｐ）信号、５列目にソフトリセット信号、６列目にシリアルデータ線を表している。図の１行〜３行に記載したソフトリセット、データイネーブル信号ｄｔｅｎ、制御イネーブル信号ｃｔｅｎが入力される組合せによって、多重化される信号の内容が設定される。例えば、ソフトリセットがオフ状態（０）で、データイネーブル信号ｄｔｅｎが１、制御イネーブル信号ｃｔｅｎが０の場合には、０１０なので、出力される多重化データｔｄ[９：０]は、データ転送（２列目）を表すことになる。

そのときのデータ転送が奇数回の場合には、ヘッドデータｖｄ[７：０]の下位４ビット（データ０〜データ３）がシリアルデータ線（６列目）のｄ０〜ｄ３（７行目）に出力され、偶数回の場合には、ヘッドデータｖｄ[７：０]の上位４ビット（データ４〜データ７）がシリアルデータ線（６列目）のｄ０〜ｄ３に順番に出力されることを表している。ここで奇数回とは、奇数番目の転送回数を意味し、偶数回とは、偶数番目の転送回数を意味する。１ラインの画像データは、奇数回、偶数回に分けて転送されるがＬＥＤヘッド５４の内部で再構成されて１本の主走査ラインとして露光される。

図７に戻って、シリアライザ３３は、多重化部３２から多重化データｔｄ[９：０]をパラレルに受け入れてパラレル−シリアル変換し、差動シリアルデータ対（ｄａｔａ＋／−）にして出力する部分である。更に、クロック信号ｃｌｋを受け入れて、ＰＬＬ回路３３−１を用いて所定の周波数に逓倍し、タイミング制御回路３３−２を用いて差動シリアルデータ対（ｄａｔａ＋／−）のタイミングを調整し、所定の周波数に逓倍したクロック信号に同期させる部分でもある。

ここで差動シリアルデータ対（ｄａｔａ＋／−）とは、多重化部３２から受け入れる多重化データを変換してシリアルデータｄａｔａ＋とし、この信号と極性が反対の信号を生成してシリアルデータｄａｔａ−とし、両信号が同一タイミングで２本の信号線に出力される信号の状態を言う。

ケーブル５３は、転送制御部５６と４個のＬＥＤヘッド５４とを接続する信号ケーブルである。このケーブルの内部構造について説明する。
図９は、実施例２のケーブルの断面図である。
図に示すように、実施例２で用いられるケーブル５３は、その内部にツイストペア線５３−１、信号線５３−２、及び信号線５３−３を含み、その外周は、網組シールド５３ａによってシールドされている。
ツイストペア線５３−１は、信号線５３−１ａ、信号線５３−１ｂ、ドレインワイヤ５３−１ｃ、及び、両信号線をシールドする内部シールド５３−１ｄからなり、信号線５３−１ａは差動シリアルデータｄａｔａ＋を転送し、信号線５３−１ｂは、差動シリアルデータｄａｔａ−を転送し、ドレインワイヤ５３−１ｃは、ノイズ成分を排除するために、その両端が転送制御部５６（図７）、及びＬＥＤヘッド５４（図７）のアースに接続される。信号線５３−３はｐｄｗｎ信号（後述）を転送し、信号線５３−４はｅｅｐ−ｓｏ信号（後述）を転送する。

図７に戻って、ＬＥＤヘッド５４は、ケーブル５３を介してシリアライザ３３から差動シリアルデータ対（ｄａｔａ＋／−）を受け入れると共に、自己の内部で、差動シリアルデータ対（ｄａｔａ＋／−）に同期したクロック（リカバリ）信号ｒｃｌｋを生成し、感光ドラム上に所望の画像を露光する部分であり、その内部に、デシリアライザ４５と、分離部４４と、ＥＥＰＲＯＭ２３と、ドライバ２２と、ＬＥＤアレイ２１とを備える。

デシリアライザ４５は、ケーブル５３を介してシリアライザ３３から差動シリアルデータ対（ｄａｔａ＋／−）を受け入れて多重化（リカバリ）データｒｄ[９：０]に逆変換して出力する部分である。更に、発振器ＯＳＣ４６から発振出力信号を受け入れて、ＰＬＬ回路４５−１を用いて所定の周波数に逓倍し、タイミング制御回路４５−３を用いて発振出力信号のタイミングを調整し、差動シリアルデータ対（ｄａｔａ＋／−）に同期させ、クロックリカバリー回路４５−３を用いて多重化（リカバリ）データｒｄ[９：０]に同期したクロック（リカバリ）信号ｒｃｌｋを再生して出力する部分でもある。

分離部４４は、デシリアライザ４５から１０ビットの多重化（リカバリ）データｒｄ[９：０]を受け入れて、下位４ビットのヘッドデータｈｄ[３：０]、上位４ビットのヘッドデータｈｄ[７：４]、及び制御信号[３：０]に分離して出力する部分である。又、デシリアライザ４５からクロック（リカバリ）信号ｒｃｌｋを受け入れてデータ転送クロックｈｃｌｋを出力する部分でもある。更に、ケーブル５３を介してヘッド信号生成部１１からパワーダウン信号ｐｄｗｎ信号を受け入れる部分でもある。この信号はＬＥＤヘッド５４の入力端でプルダウンされている。

ここで１０ビットのシリアル（リカバリ）データｒｄ[９：０]から下位４ビットのヘッドデータｈｄ[３：０]、上位４ビットのヘッドデータｈｄ[７：４]、及び制御信号[３：０）への分離は、図８の規則に従って、上記多重化部３２の逆の経過を辿って実行される。上記多重化部３２での説明と同様に、例えば、ソフトリセットがオフ状態（０）で、データイネーブル信号ｄｔｅｎが１、制御イネーブル信号ｃｔｅｎが０の場合には、０１０なので、受け入れる多重化（リカバリ）データｒｄ[９：０]は、データ転送（２列目）を表すことになる。

そのときの転送回数が奇数回の場合には、ヘッドデータｈｄ[３：０]がシリアルデータ線（６列目）のｄ０〜ｄ３に出力され、偶数回の場合には、ヘッドデータｈｄ[７：４]がシリアルデータ線（６列目）のｄ０〜ｄ３に順番に出力されることを表している。尚、多重化部３２の動作タイムチャート、及び分離部４４の動作タイムチャートは、実施例１と全く同様なので説明を省略する。

以上説明したように、本実施例の画像形成装置２００では、転送制御部５６からＬＥＤヘッド５４へのクロック信号の転送を廃止し、ＬＥＤヘッド５４の内部で、転送されてきた差動シリアルデータ対（ｄａｔａ＋／−）からクロック信号を再生することとしたので、同一タイミングで相互に干渉しあうノイズを激減させることが出来る。その結果ヘッドデータのデータ転送量を大幅に増加させることが可能になり、画像形成装置の更なる高速化、高精細化を図ることが出来るという効果を得る。

上記実施例２では、分離部が出力する多重化（リカバリ）データは１０ビットであるが、一つのクロックで４ビットずつ転送することとしたので効率が低下している。本実施例では、多重化部に於ける多重規則を変更して１クロックで８ビットずつ転送することとする。

実施例３の画像形成装置の全体構成は、実施例１の画像形成装置１００の全体構成と同様なので説明を省略し、実施例３の画像形成装置に用いられる転送制御部、及びＬＥＤヘッドの詳細について、機能を主にして説明する。

図１０は、実施例３の要部機能説明図である。
この図は、ＫＹＭＣの４色系における任意の１色のみの機能を機能ブロックで表した図である。図に示すように実施例３の画像形成装置３００では、転送制御部７６から差動シリアルデータ対（ｄａｔａ＋／−）、がケーブル５３を介してＬＥＤヘッド７４へ転送される。更に、転送制御部７６からＬＥＤヘッド７４へケーブル５３を介してｐｄｗｎ信号が転送され、ＬＥＤヘッド７４から転送制御部７６へケーブル５３を介してｅｅｐ−ｓｏ信号が転送される。以下に実施例２との相違部分のみについて説明する。実施例１、又は実施例２と同様の部分には、実施例１、又は実施例２と同一の符合を付して説明を省略する。

転送制御部７６は、その内部にヘッド信号生成部６１と、多重化部６２と、シリアライザ３３とを備える。
ヘッド信号生成部６１は、画像制御手段１（図１）から受け入れる画像データを複数ライン分、格納するバッファと、そのバッファへの書き込みポインタと、バッファからの読み出しポインタと、これらのポインタの制御、及び１ライン毎のヘッド制御信号を生成するステートマシンとから構成される。

又、画像データから８ビットのヘッドデータｖｄ[７：０]、及び４ビットのヘッド制御信号ｖｃｔｌ[３：０]を生成し、更に、ステートマシンの状態を示すデータイネーブル信号ｄｔｅｎと、制御イネーブル信号ｃｔｅｎを生成する部分でもある。ここでデータイネーブル信号ｄｔｅｎは、ＬＥＤヘッド７４への転送データが有効なときに１になる信号であり、制御イネーブル信号ｃｔｅｎは、ヘッド制御信号ｖｃｔｌ[３：０]が変化したタイミングのみで１になる信号である。更に、実施例１及び実施例２では、８ビットのヘッドデータｖｄ[７：０]を４ビットずつ、２つのクロックに分けて出力したが、本実施例では、８ビットを１つのクロックで出力する。

多重化部６２は、ヘッドデータｖｄ[７：０]と、ヘッド制御信号ｖｃｔｌ[３：０]と、データイネーブル信号ｄｔｅｎと、制御イネーブル信号ｃｔｅｎとをパラレルに受け入れて、１０ビットの多重化データｔｄ[９：０]に変換して出力する部分である。この多重化は予め設定されている所定の規則に従って実行される。ここで、その規則の一例について説明する。

図１１は、実施例３の多重化部の多重規則説明図である。
図１１の最上段に、入力信号と、多重化によって生成されるパケットの種類（信号の内容）を表している。即ち、１列目に状態入力信号、２列目にデータ転送信号、３列目にポート制御信号、４列目に状態保持（ｎｏｐ）信号、５列目にソフトリセット信号、６列目にシリアルデータ線を表している。図の１行〜３行に記載したソフトリセット、データイネーブル信号ｄｔｅｎ、制御イネーブル信号ｃｔｅｎが入力される組合せによって、多重化される信号の内容が設定される。例えば、ソフトリセットがオフ状態（０）で、データイネーブル信号ｄｔｅｎが１、制御イネーブル信号ｃｔｅｎが０の場合には、０１０なので、出力される多重化データｔｄ[９：０]は、データ転送（２列目）を表すことになる。そのときの画像データは、奇数回、又は偶数回の区別なしに、ヘッドデータｈｄ[７：０]がシリアルデータ線（６列目）のｄ０〜ｄ７に出力されることを表している。

図１０に戻って、ＬＥＤヘッド７４は、ケーブル５３を介してシリアライザ３３から差動シリアルデータ対（ｄａｔａ＋／−）を受け入れると共に、自己の内部で、差動シリアルデータ対（ｄａｔａ＋／−）に同期したクロック（リカバリ）信号ｒｃｌｋを再生し、感光ドラム上に所望の画像を露光する部分であり、その内部に、デシリアライザ４５と、分離部６４と、ＥＥＰＲＯＭ２３と、ドライバ２２と、ＬＥＤアレイ２１とを備える。

分離部６４は、デシリアライザ４５から１０ビットのシリアル（リカバリ）データｒｄ[９：０]を受け入れて、８ビットのヘッドデータｈｄ[７：０]、及び制御信号[３：０]に分離して出力する部分である。又、デシリアライザ４５からクロック（リカバリ）信号ｒｃｌｋを受け入れてデータ転送クロックｈｃｌｋを出力する部分でもある。更に、ケーブル５３を介してヘッド信号生成部１１からパワーダウン信号ｐｄｗｎ信号を受け入れる部分でもある。この信号はＬＥＤヘッド５４の入力端でプルダウンされている。

ここで１０ビットの多重化（リカバリ）データｒｄ[９：０]から８ビットのヘッドデータｈｄ[７：０]、及び制御信号[３：０]への分離は、図１１の規則に従って、上記多重化部６２の逆の経過を辿って実行される。上記多重化部６２での説明と同様に、例えば、ソフトリセットがオフ状態（０）で、データイネーブル信号ｄｔｅｎが１、制御イネーブル信号ｃｔｅｎが０の場合には、０１０なので、受け入れる多重化（リカバリ）データｒｄ[９：０]は、データ転送（２列目）を表すことになる。そのときの転送回数が、奇数回又は偶数回に関係なく、ヘッドデータｈｄ[７：０]がシリアルデータ線（６列目）のｄ０〜ｄ７に出力されることを表している。

次に本実施例に於ける信号多重化、及び分離化の動作について説明する。
図１２は、実施例３の多重化部のタイムチャートである。
図の最上段に、全信号の時間経過の基準となるクロック信号ｃｌｋを表し、横軸に全信号共通の時間経過を表している。続いて、上から順番に、ヘッドデータｖｄ[７：０]、ヘッド制御信号ｖｃｔｌ[３：０]、データイネーブル信号ｄｔｅｎ、制御イネーブル信号ｃｔｅｎ、多重化データｔｄ[９：０]を表している。以下に図に記したクロック順に説明する。

クロックｃ０
ここでは、まだ、データイネーブル信号ｄｔｅｎ、制御イネーブル信号ｃｔｅｎが共に０である。従って、図１１の４列目の状態（０００）である。即ち、ｎｏｐなので１クロック後に状態を保持する。

クロックｃ１
データイネーブル信号ｄｔｅｎが１になりデータ転送可能になる。同時にヘッドデータｖｄ[７：０]Ｄ１の全ビットを受け入れる。この状態は、図１１の２列目の状態（０１０）である。従って、１クロック後に多重化データｔｄ[[９：８]＝２ｈ、[７：０]＝Ｄ１]を出力することになる。ここで、Ｄ１は、シリアルデータ線（図１１の６列目）のｄ０〜ｄ７にデータ０〜データ７が出力される。又図１１中−の記号を０とした。

クロックｃ２
データイネーブル信号ｄｔｅｎが１のままであり、同時にヘッドデータｖｄ[７：０]Ｄ２の全ビットを受け入れる。この状態は、図１１の２列目の状態（０１０）である。従って、１クロック後に多重化データｔｄ[[９：８]＝２ｈ、[７：０]＝Ｄ２]を出力することになる。ここで、Ｄ２は、シリアルデータ線（図１１の６列目）のｄ０〜ｄ７にデータ０〜データ７が出力される。

クロックｃ３
データイネーブル信号ｄｔｅｎが１のままであり、同時にヘッドデータｖｄ[７：０]Ｄ３の全ビットを受け入れる。この状態は、図１１の２列目の状態（０１０）である。従って、１クロック後に多重化データｔｄ[[９：８]＝２ｈ、[７：０]＝Ｄ３]を出力することになる。ここで、Ｄ３は、シリアルデータ線（図１１の６列目）のｄ０〜ｄ７にデータ０〜データ７が出力される。

クロックｃ４
データイネーブル信号ｄｔｅｎが１のままであり、同時にヘッドデータｖｄ[７：０]Ｄ４の全ビットを受け入れる。この状態は、図１１の２列目の状態（０１０）である。従って、１クロック後に多重化データｔｄ[[９：８]＝２ｈ、[７：０]＝Ｄ４]を出力することになる。ここで、Ｄ４は、シリアルデータ線（図１１の６列目）のｄ０〜ｄ７にデータ０〜データ７が出力される。

クロックｃ５
データイネーブル信号ｄｔｅｎ、制御イネーブル信号ｃｔｅｎが共に０になる。従って、図１１の４列目の状態（０００）である。即ち、１クロック後にｎｏｐ状態を保持することになる。

クロックｃ６
データイネーブル信号ｄｔｅｎが０、制御イネーブル信号ｃｔｅｎが１である。従って、図１１の３列目の状態（００１）である。同時にヘッド制御信号ｖｃｔｌ[３：０]がｃｔｌからｃｔｌ＊に変化する。即ち、１クロック後に多重化データｔｄ[[９：４]＝１８ｈ、[３：０]＝ｃｔｌ＊[３：０]]を出力することになる。ここで、ｃｔｌ＊[３：０]は、シリアルデータ線（図１１の６列目）のｄ０〜ｄ３にｃｔｌ１〜ｃｔｌ３が出力される。

クロックｃ７
データイネーブル信号ｄｔｅｎが１、制御イネーブル信号ｃｔｅｎが０である。従って、図１１の３列目の状態（００１）である。同時にヘッドデータｖｄ７[７：０]Ｄ９の全ビットを受け入れる。この状態は、図１１の２列目の状態（０１０）である。従って、１クロック後に多重化データｔｄ[[９：８]＝２ｈ、[７：０]＝Ｄ９]を出力することになる。ここで、Ｄ９は、シリアルデータ線（図１１の６列目）のｄ０〜ｄ７にデータ０〜データ７が出力される。

以上説明したように、多重化部６２（図１０）は、クロック信号ｃｌｋ、ヘッドデータｖｄ[７：０]、ヘッド制御信号ｖｃｔｌ[３：０]、データイネーブル信号ｄｔｅｎ、及び制御イネーブル信号ｃｔｅｎを受け入れて、図１１で説明した多重規則に基づいて多重化データｔｄ[９：０]に変換したことになる。

次に、ここで多重化された多重化データｔｄ[９：０]が、図１２の最下段に示す（ｎｏｐ）（ｎｏｐ）（Ｄ１）（Ｄ２）（Ｄ３）（Ｄ４）（Ｄ５）（Ｄ６）（Ｄ７）（Ｄ８）（ｎｏｐ）（ｎｏｐ）（ｃｔｌ＊）（ｎｏｐ）（Ｄ９）（Ｄ１０）（Ｄ１１）（Ｄ１２）（ｎｏｐ）の順番で、シリアライザ３３（図１０）に入力され、ここでパラレル−シリアル変換され、更に、差動シリアルデータ対（ｄａｔａ＋／−）に変換され、ケーブル５３（図１０）を経てデシリアライザ４５（図１０）に入力され、デシリアライザ４５（図１０）で多重化（リカバリ）データｒｄ[９：０]に変換され、分離部６４（図１０）へ入力された場合に於ける分離部６４（図１０）の動作について説明する。

図１３は、実施例３の分離部のタイムチャートである。
図の最上段に、全信号の時間経過の基準となるクロック（リカバリ）信号ｒｃｌｋを表し、横軸に全信号共通の時間経過を表している。続いて、上から順番に、多重化（リカバリ）データｒｄ[９：０]、ヘッドデータｈｄ[７：０]、ヘッド制御信号ｈｃｔｌ[３：０]、データ転送クロックｈｃｌｋを表している。以下に図に記したクロック順に説明する。

クロックｒ０
分離部６４（図１０）が、多重化（リカバリ）データｒｄ[９：０]としてｎｏｐ（１００ｈ）を受け入れるので、１クロック後で状態が保持される。

クロックｒ１
分離部６４（図１０）が、多重化（リカバリ）データｒｄ[９：０]として、Ｄ１、即ち、ｒｄ[[９：８]＝２ｈ、[７：０]＝Ｄ１]]を受け入れるので、１クロック後にヘッドデータｈｄ[７：０]としてＤ１を出力することになる。又、ヘッドデータｈｄ[７：０]を出力するときには、同時にデータ転送クロックｈｃｌｋを出力させることとする（以下同様）。

クロックｒ２
分離部６４（図１０）が、多重化（リカバリ）データｒｄ[９：０]として、Ｄ２、即ち、ｒｄ[[９：８]＝２ｈ、[７：０]＝Ｄ２]を受け入れるので、１クロック後にヘッドデータｈｄ[７：０]としてＤ２を出力することになる。

クロックｒ３
分離部６４（図１０）が、多重化（リカバリ）データｒｄ[９：０]として、Ｄ３、即ち、ｒｄ[[９：８]＝２ｈ、[７：０]＝Ｄ３]を受け入れるので、１クロック後にヘッドデータｈｄ[７：０]としてＤ３を出力することになる。

クロックｒ４
分離部６４（図１０）が、多重化（リカバリ）データｒｄ[９：０]として、Ｄ４、即ち、ｒｄ[[９：８]＝２ｈ、[７：０]＝Ｄ４]を受け入れるので、１クロック後にヘッドデータｈｄ[７：０]としてＤ４を出力することになる。

クロックｒ５
分離部６４（図１０）が、多重化（リカバリ）データｒｄ[９：０]としてｎｏｐ（１００ｈ）を受け入れるので、１クロック後で状態が保持される。

クロックｒ６
分離部６４（図１０）が、多重化（リカバリ）データｒｄ[９：０]として、ｃｔｌ＊、即ち、ｒｄ[[９：４]＝１８ｈ、[３：０]＝ｃｔｌ＊[３：０]]を受け入れる。ここで、ｃｔｌ＊[３：０]は、シリアルデータ線（図１１の６列目）のｄ０〜ｄ３にｃｔｌ１〜ｃｔｌ３が出力される。このｃｔｌ１〜ｃｔｌ３が、ヘッド制御信号ｈｃｔｌ[３：０]として出力される。

クロックｒ７
分離部６４（図１０）が、多重化（リカバリ）データｒｄ[９：０]として、Ｄ９、即ち、ｒｄ[[９：８]＝２ｈ、[７：０]＝Ｄ９]を受け入れるので、１クロック後にヘッドデータｈｄ[７：０]としてＤ９を出力することになる。

以下同様の動作がくりかえされ、多重化（リカバリ）データｒｄ[９：０]が、ヘッドデータｈｄ[７：０]、ヘッド制御信号ｈｃｔｌ[３：０]、及びデータ転送クロックｈｃｌｋとに分離されることになる。

以上説明したように本実施例では、多重化部に於ける多重規則を変更して１クロックで８ビットずつ転送することとしたので、上記実施例２の効果にプラスして転送効率を大幅に向上させることが出来る。その結果画像形成装置の更なる高速化、高精細化を図ることが出来るという効果を得る。

尚、実施例１では、多重化部が出力する多重化データのビット幅を７ビットとし、実施例２、及び実施例３では、１０ビットとして説明したが、本発明はこの例に限定されるものではない。即ち、シリアライザ、及びデシリアライザに備えるＰＬＬ回路の逓倍数Ｎを変更することによって任意に変更することも可能である。その場合には、多重化部に於ける多重規則を逓倍数Ｎの変更に合わせて変更することによって転送効率を大幅に向上させることも可能である。又、全ての実施例に於いて、ＬＥＤヘッドのドライバ列を２分割して説明したが、本発明はこの例に限定されるものではない。例えば４分割し、分離部から１６ビット幅の信号を出力することによって転送効率を大幅に向上させることも可能である。更に、図２、図９に示すケーブルは、本発明に用いられるケーブルの一例であって、この例に限定されるものでは無い。即ち、高速転送用のシールドケーブルであれば、使用可能である。又、以上記載した各実施例では、露光ヘッドがＬＥＤ素子を配列させたものとして説明したが、これは一例であってこの例に限定されるものではない。即ち、発光素子としては、ＥＬ（電場発光）素子等であっても良い。

以上説明した本発明は、プリンタのみならず、複写機、ファクシミリ装置、複合機器等、全ての画像形成装置に適用可能である。

実施例１の画像形成装置の全体構成図である。 実施例１のケーブルの断面図である。 実施例１の要部機能説明図である。 実施例１の多重化部の多重規則説明図である。 実施例１の多重化部のタイムチャートである。 実施例１の分離部のタイムチャートである。 実施例２の要部機能説明図である。 実施例２の多重化部の多重規則説明図である。 実施例２のケーブルの断面図である。 実施例３の要部機能説明図である。 実施例３の多重化部の多重規則説明図である。 実施例３の多重化部のタイムチャートである。 実施例３の分離部のタイムチャートである。

符号の説明

３ ケーブル
４ ＬＥＤヘッド
６ 転送制御部
１１ ヘッド信号生成部
１２ 多重化部
１３ シリアライザ
１３−１ ＰＬＬ回路
２１ ＬＥＤヘッド
２２ ドライバ
２３ ＥＥＰＲＯＭ
２４ 分離部
２５ デシリアライザ
２５−１ ＰＬＬ回路
ｄａｔａ＋／− 差動シリアルデータ対
ｃｌｋ＋／− 差動クロック信号対
ｖｄ[７：０] ヘッドデータ
ｖｃｔｌ[３：０] ヘッド制御信号
ｄｔｅｎ データイネーブル信号
ｃｔｅｎ 制御イネーブル信号
ｔｄ[６：０] 多重化データ
ｒｄ[６：０] 多重化（リカバリ）データ
ｈｄ[７：０] ヘッドデータ
ｈｃｔｌ[３：０] ヘッド制御信号
ｈｃｌｋ データ転送クロック
ｃｌｋ クロック信号

Claims (5)

1. 列状に配列させた複数の発光素子を含む露光ヘッドと、該露光ヘッドと所定のケーブルによって接続され該露光ヘッドに画像データを転送する転送制御部とを有し、前記発光素子を選択的に露光させることにより画像を形成する画像形成装置であって、
   前記転送制御部は、
   前記画像データと、前記発光素子を駆動するための制御信号とを受け入れて、複数ビットのパラレルデータに多重化して出力する多重化部と、
   前記多重化部により多重化された前記複数ビットのパラレルデータと、クロック信号とを受け入れて、差動シリアルデータ対と差動クロック信号対とに変換して出力する変換部を備え、
   前記露光ヘッドは、
   前記所定のケーブルを介して、前記差動シリアルデータ対と前記差動クロック信号対とを受け入れて、前記複数ビットのパラレルデータと前記クロック信号とに変換して出力する逆変換部と、
   前記逆変換部により変換された前記複数ビットのパラレルデータを前記画像データと前記制御信号とに分離して出力する分離部と、
   前記分離部により分離された前記画像データと前記制御信号を受け入れて前記発光素子を駆動する駆動部とを備え、
   前記多重化部は、前記変換部の入力側にシリアルデータ線を介して接続され、１ライン分の前記画像データの上位ｎビットと下位ｎビットを分割して順次、前記シリアルデータ線の下位ｎビットに出力し、その後、前記制御信号の下位ｎビットを前記シリアルデータ線の下位ｎビットに出力すると共に前記制御信号の上位ｍビットを前記シリアルデータ線の上位ｍビットに出力する、ことを特徴とする画像形成装置。
2. 列状に配列させた複数のＬＥＤ素子を含むＬＥＤヘッドと、該ＬＥＤヘッドと所定のケーブルによって接続され該ＬＥＤヘッドに画像データを転送する転送制御部とを有し、前記ＬＥＤ素子を選択的に露光させることにより画像を形成する画像形成装置であって、
   前記転送制御部は、
   前記画像データと、前記ＬＥＤ素子を駆動するための制御信号とを受け入れて、複数ビットのパラレルデータに多重化して出力する多重化部と、
   前記多重化部により多重化された前記複数ビットのパラレルデータと、クロック信号とを受け入れて、差動シリアルデータ対と差動クロック信号対とに変換して出力する変換部を備え、
   前記ＬＥＤヘッドは、
   前記所定のケーブルを介して、前記差動シリアルデータ対と前記差動クロック信号対とを受け入れて、前記複数ビットのパラレルデータと前記クロック信号とに変換して出力する逆変換部と、
   前記逆変換部により変換された前記複数ビットのパラレルデータを前記画像データと前記制御信号とに分離して出力する分離部と、
   前記分離部により分離された前記画像データと前記制御信号を受け入れて前記列状に配列された複数のＬＥＤ素子を駆動する駆動部とを備え、
   前記多重化部は、前記変換部の入力側にシリアルデータ線を介して接続され、１ライン分の前記画像データの上位ｎビットと下位ｎビットを分割して順次、前記シリアルデータ線の下位ｎビットに出力し、その後、前記制御信号の下位ｎビットを前記シリアルデータ線の下位ｎビットに出力すると共に前記制御信号の上位ｍビットを前記シリアルデータ線の上位ｍビットに出力する、ことを特徴とする画像形成装置。
3. 列状に配列させた複数のＬＥＤ素子を含むＬＥＤヘッドと、該ＬＥＤヘッドと所定のケーブルによって接続され該ＬＥＤヘッドに画像データを転送する転送制御部とを有し、前記ＬＥＤ素子を選択的に露光させることにより画像を形成する画像形成装置であって、
   前記転送制御部は、
   前記画像データと、前記ＬＥＤ素子を駆動するための制御信号、及び、クロック信号をパラレルに受け入れて、複数ビットのパラレルデータに多重化して出力する多重化部と、前記複数ビットのパラレルデータを受け入れて、差動シリアルデータ対に変換して出力する変換部を備え、
   前記ＬＥＤヘッドは、
   前記差動シリアルデータ対を前記所定のケーブルを介して受け入れて、複数ビットのパラレルデータに逆変換して出力する逆変換部と、前記複数ビットのパラレルデータに基づいてクロック信号を再生するクロック信号再生部と、前記複数ビットのパラレルデータを前記画像データと前記制御信号とに分離して出力する分離部と、前記画像データと前記制御信号を受け入れて前記列状に配列された複数のＬＥＤ素子を駆動する駆動部とを備え、
   前記多重化部は、前記変換部の入力側にシリアルデータ線を介して接続され、１ライン分の前記画像データの上位ｎビットと下位ｎビットを分割して順次、前記シリアルデータ線の下位ｎビットに出力し、その後、前記制御信号の下位ｎビットを前記シリアルデータ線の下位ｎビットに出力すると共に前記制御信号の上位ｍビットを前記シリアルデータ線の上位ｍビットに出力する、ことを特徴とする画像形成装置。
4. 前記ＬＥＤヘッドは、所定のデータを記憶する不揮発性メモリを更に備え、
   前記転送制御部から、前記制御信号を用いて、前記所定のデータを読み出すことにより、前記所定のケーブルの接続異常を検出することを特徴とする請求項２又は請求項３に記載の画像形成装置。
5. 前記転送制御部は、前記逆変換部、及び前記分離部に供給し、該逆変換部、及び該分離部の動作を停止させるパワーダウン信号を生成するパワーダウン信号生成部を更に備え、前記転送制御部の起動開始から所定の時間前記逆変換部、及び、前記分離部に前記パワーダウン信号を供給することを特徴とする請求項１から請求項４の何れか一項に記載の画像形成装置。

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