JP2022082882A - 受光素子、測距システム、および、電子機器 - Google Patents

受光素子、測距システム、および、電子機器 Download PDF

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Abstract

【課題】画素を微細化した場合に、意図しないエッジブレイクダウンを低減させる。【解決手段】受光素子は、第１の導電型の第１の半導体領域４２と、第１の導電型とは反対の第２の導電型の第２の半導体領域４３とが接合したPN接合領域と、第１の半導体領域に対して所定の電源電圧を供給する配線６１，６２が形成された基板３３の第１の面近傍の第１の半導体領域の外側に、いずれの配線とも接続されない第１の導電型の第３の半導体領域４４とを有する画素１０を備える。【選択図】図３

Description

本技術は、受光素子、測距システム、および、電子機器に関し、特に、画素を微細化した場合に、意図しないエッジブレイクダウンを低減させるようにした受光素子、測距システム、および、電子機器に関する。
近年、ToF（Time-of-Flight）法により距離計測を行う測距センサが注目されている。測距センサには、例えば、受光用の画素に、SPAD（Single Photon Avalanche Diode）を用いたものがある。SPADでは、ブレイクダウン電圧よりも大きい電圧（以下、過剰バイアス（ExcessBias）と称する。）を印加した状態で、高電界のPN接合領域へ１個の光子が入ると、アバランシェ増幅が発生する。その際の瞬間的に電流が流れたタイミングを検出することで、高精度に距離を計測することができる。
本出願人は、特許文献１において、カソード電極に接続されたアバランシェフォトダイオードと、隣接する画素を分離する分離領域と、分離領域の側壁にホールを蓄積するホール蓄積領域とを備え、ホール蓄積領域がアノード電極と電気的に接続された画素構造を提案している。
国際公開第２０１８／０７４５３０号
しかしながら、画素の微細化に伴い、カソード電極とアノード電極との距離が狭まると、意図しないエッジブレイクダウンが起こり得る。
本技術は、このような状況に鑑みてなされたものであり、画素を微細化した場合に、意図しないエッジブレイクダウンを低減させるようにするものである。
本技術の第１の側面の受光素子は、第１の導電型の第１の半導体領域と、前記第１の導電型とは反対の第２の導電型の第２の半導体領域とが接合したPN接合領域と、前記第１の半導体領域に対して所定の電源電圧を供給する配線が形成された基板の第１の面近傍の前記第１の半導体領域の外側に、いずれの配線とも接続されない前記第１の導電型の第３の半導体領域とを有する画素を備える。
本技術の第２の側面の測距システムは、照射光を照射する発光部と、前記照射光が被写体により反射された反射光を受光する受光素子とを備え、前記受光素子は、第１の導電型の第１の半導体領域と、前記第１の導電型とは反対の第２の導電型の第２の半導体領域とが接合したPN接合領域と、前記第１の半導体領域に対して所定の電源電圧を供給する配線が形成された基板の第１の面近傍の前記第１の半導体領域の外側に、いずれの配線とも接続されない前記第１の導電型の第３の半導体領域とを有する画素を備える。
本技術の第３の側面の電子機器は、第１の導電型の第１の半導体領域と、前記第１の導電型とは反対の第２の導電型の第２の半導体領域とが接合したPN接合領域と、前記第１の半導体領域に対して所定の電源電圧を供給する配線が形成された基板の第１の面近傍の前記第１の半導体領域の外側に、いずれの配線とも接続されない前記第１の導電型の第３の半導体領域とを有する画素を備える受光素子を備える。
本技術の第１ないし第３の側面においては、受光素子の画素において、第１の導電型の第１の半導体領域と、前記第１の導電型とは反対の第２の導電型の第２の半導体領域とが接合したPN接合領域と、前記第１の半導体領域に対して所定の電源電圧を供給する配線が形成された基板の第１の面近傍の前記第１の半導体領域の外側に、いずれの配線とも接続されない前記第１の導電型の第３の半導体領域とが設けられる。
受光素子、測距システム、及び、電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
SPADを用いた画素の回路構成例を示す図である。 図１の画素の動作を説明する図である。 画素の第１構成例を示す図である。 画素の第２構成例を示す図である。 画素の第３構成例を示す図である。 画素の第４構成例を示す図である。 画素の第５構成例を示す図である。 画素の第６構成例を示す図である。 画素の第７構成例を示す図である。 画素の第７構成例を示す図である。 画素の第８構成例を示す図である。 画素の第８構成例を示す図である。 画素の第９構成例を示す図である。 画素の第９構成例を示す図である。 画素の第１０構成例を示す図である。 本技術を適用した測距システムの構成例を示すブロック図である。 図１６の測距センサの第１構成例を示すブロック図である。 図１６の測距センサの第２構成例を示すブロック図である。 本技術を適用した電子機器としてのスマートフォンの構成例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。説明は以下の順序で行う。
１．SPADを用いた画素回路
２．画素の第１構成例
３．画素の第２構成例
４．画素の第３構成例
５．画素の第４構成例
６．画素の第５構成例
７．画素の第６構成例
８．画素の第７構成例
９．画素の第８構成例
１０．画素の第９構成例
１１．画素の第１０構成例
１２．測距システムの構成例
１３．電子機器への適用例
１４．移動体への応用例
なお、以下の説明で参照する図面において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる。また、図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれる。
＜１．SPADを用いた画素回路＞
本技術は、例えば、ToF（Time-of-Flight）法により距離計測を行う測距センサ等の受光素子に適用可能なアバランシェフォトダイオード（APD）に適用し得る。アバランシェフォトダイオード（APD）には、ブレイクダウン電圧よりも高いバイアス電圧（以下、過剰バイアス（ExcessBias）と称する。）で動作させるガイガーモードと、ブレイクダウン電圧近傍の少し高いバイアス電圧で動作させるリニアモードとがある。ガイガーモードのアバランシェフォトダイオードは、シングルフォトンアバランシェダイオード（SPAD）とも呼ばれている。SPADは、光電変換により発生したキャリアを高電界のPN接合領域（増倍領域）で増倍させることで、１個のフォトンを瞬間的に検出することができる。
以下では、本技術をSPADに適用した場合を例に説明する。
図１は、SPADを用いた画素回路を示している。
図１の画素１０は、SPAD２１、定電流源２２、トランジスタ２３、及び、インバータ２４を備える。
SPAD２１のカソードは、定電流源２２に接続されるとともに、インバータ２４の入力端子、及び、トランジスタ２３のドレインに接続されている。SPAD２１のアノードは、電源電圧VSPADに接続されている。
SPAD２１は、入射光が入射されたとき、発生する電子をアバランシェ増幅させてカソード電圧VSの信号を出力するフォトダイオード（単一光子アバランシェフォトダイオード）である。SPAD２１のアノードに供給される電源電圧VSPADは、例えば、SPAD２１のブレイクダウン電圧VBDと同じ電圧の負バイアス（負の電位）とされる。
定電流源２２は、例えば、飽和領域で動作するP型のMOSトランジスタで構成され、クエンチング抵抗として働くことにより、パッシブクエンチを行う。定電流源２２には、電源電圧VE（VE>0）が供給されている。なお、定電流源２２は、P型のMOSトランジスタの代わりに、プルアップ抵抗などを用いることもできる。
SPAD２１には、十分な効率で光（フォトン）を検出するため、SPAD２１のブレイクダウン電圧VBDよりも大きな過剰バイアスが印加される。
トランジスタ２３のドレインは、SPAD２１のカソード、インバータ２４の入力端子、および、定電流源２２に接続され、トランジスタ２３のソースは、グランド（GND）に接続されている。トランジスタ２３のゲートには、ゲーティング制御信号VGが、画素を駆動する画素制御回路から供給される。
画素１０がアクティブ画素とされる場合には、Lo（Low）のゲーティング制御信号VGが、画素制御回路からトランジスタ２３のゲートに供給される。一方、画素１０が非アクティブ画素とされる場合には、Hi(High)のゲーティング制御信号VGが、画素制御回路からトランジスタ２３のゲートに供給される。
インバータ２４は、入力信号としてのカソード電圧VSがLoのとき、HiのPFout信号を出力し、カソード電圧VSがHiのとき、LoのPFout信号を出力する。
次に、図２を参照して、画素１０がアクティブ画素とされた場合の動作について説明する。図２は、光子の入射に応じたSPAD２１のカソード電圧VSの変化と検出信号PFoutを示すグラフである。
まず、画素１０がアクティブ画素である場合、トランジスタ２３は、Loのゲーティング制御信号VGにより、オフに設定される。
図２の時刻t0より前の時刻では、SPAD２１のカソードには電源電圧VEが供給され、アノードには電源電圧VSPADが供給されることから、SPAD２１にブレイクダウン電圧VBDより大きい逆電圧が印加されることにより、SPAD２１がガイガーモードに設定される。この状態では、SPAD２１のカソード電圧VSは、電源電圧VEと同じである。
ガイガーモードに設定されたSPAD２１に光子が入射すると、アバランシェ増倍が発生し、SPAD２１に電流が流れる。
時刻t0において、アバランシェ増倍が発生し、SPAD２１に電流が流れたとすると、時刻t0以降、SPAD２１に電流が流れることにより、定電流源２２としてのP型のMOSトランジスタにも電流が流れ、MOSトランジスタの抵抗成分により電圧降下が発生する。
時刻t2において、SPAD２１のカソード電圧VSが0Vよりも低くなると、ブレイクダウン電圧VBDよりも低い状態となるので、アバランシェ増幅が停止する。ここで、アバランシェ増幅により発生する電流が定電流源２２に流れることで電圧降下を発生させ、発生した電圧降下に伴って、カソード電圧VSがブレイクダウン電圧VBDよりも低い状態となることで、アバランシェ増幅を停止させる動作がクエンチ動作である。
アバランシェ増幅が停止すると定電流源２２（P型のMOSトランジスタ）に流れる電流が徐々に減少して、時刻t4において、カソード電圧VSが再び元の電源電圧VEまで戻り、次の新たなフォトンを検出できる状態となる（リチャージ動作）。
インバータ２４は、入力電圧であるカソード電圧VSが所定の閾値電圧Vth（＝VE/2）以上のとき、Lo（Low）のPFout信号を出力し、カソード電圧VSが所定の閾値電圧Vth未満のとき、HiのPFout信号を出力する。図２の例では、時刻t1から時刻t3の期間、Hi(High)のPFout信号が出力される。
なお、画素１０が非アクティブ画素とされる場合には、Hiのゲーティング制御信号VGが、画素制御回路からトランジスタ２３のゲートに供給され、トランジスタ２３がオンされる。これにより、SPAD２１のカソード電圧VSが0V(GND)となり、SPAD２１のアノード・カソード間電圧がブレイクダウン電圧VBD以下となるので、SPAD２１に光子が入ってきても反応しない。
＜２．画素の第１構成例＞
図３は、上述したSPAD２１を用いた画素１０の第１構成例を示す図である。
図３のAは、第１構成例に係る画素１０の断面図であり、図３のBは、第１の構成例に係る画素１０の平面図である。図３のAの断面図は、図３のBのB－B’線における断面図を示し、図３のBの平面図は、図３のAのA-A’線における平面図を示している。
第１構成例に係る画素１０は、図３のAに示されるように、シリコン等で構成される半導体基板３１の一方の面に、オンチップレンズ３２を有し、他方の面に、SPAD２１のカソードに電源電圧VEを供給したり、アノードに電源電圧VSPADを供給するための配線が形成された配線層３３を有する。図３のAにおいて半導体基板３１の下側となる、配線層３３が形成された面が半導体基板３１のおもて面側であり、オンチップレンズ３２が形成された面が裏面側となる。物体から反射されてきた反射光が入射される入射面は、オンチップレンズ３２が形成された裏面側である。したがって、画素１０は、半導体基板３１の裏面側で入射光を受光する裏面照射型の画素構造を有する。
画素１０は、図３のAに示されるように、半導体基板３１内のオンチップレンズ３２の下方に、ｎウェル４１を有し、ｎウェル４１内に、高濃度ｎ型半導体領域４２、高濃度ｐ型半導体領域４３、および、高濃度ｎ型半導体領域４４が形成されている。
ｎウェル４１は、半導体基板３１の不純物濃度が薄いｎ型（ｎ－－）に制御されることにより形成され、画素１０における光電変換により発生する電子をアバランシェ増倍領域へ転送する電界を形成する。なお、ｎウェル４１に代えて、半導体基板３１の不純物濃度をｐ型に制御したｐウェルを形成してもよい。
高濃度ｎ型半導体領域４２は、半導体基板３１のおもて面側から所定の深さに所定の平面領域で形成された濃いｎ型（第１導電型）の半導体領域（第１の半導体領域）であり、画素領域の中央部において縦方向（深さ方向）に延びた略T字状の断面形状を有し、半導体基板３１のおもて面まで形成されている。そして、半導体基板３１のおもて面側界面において、高濃度ｎ型半導体領域４２が、配線層３３に形成された配線６１と接続されている。高濃度ｎ型半導体領域４２には、配線６１を介して、電源電圧VEが供給される。すなわち、配線６１は、アバランシェ増倍領域を形成するための電源電圧VEを、カソード電極としての高濃度ｎ型半導体領域４２に供給する。なお、図３のAのA-A’線の断面には配線６１が存在しないが、基板おもて面界面の配線６１と高濃度ｎ型半導体領域４２とのコンタクト部を説明するため、図３のBの平面図に配線６１を示している。配線６１の平面図への図示については、後述する他の図においても同様である。図３のBに示されるように、カソード電極としての高濃度ｎ型半導体領域４２に、例えば、４本の配線６１によって電源電圧VEが供給される。ただし、配線６１の本数は４本に限られず、他の本数でもよい。
図３のAの高濃度ｐ型半導体領域４３は、半導体基板３１内の高濃度ｎ型半導体領域４２の上面に接合して形成された濃いｐ型（第２導電型）の半導体領域（第２の半導体領域）である。高濃度ｎ型半導体領域４２と高濃度ｐ型半導体領域４３とが接合するPN接合領域に形成される空乏層によって、アバランシェ増倍領域が形成される。高濃度ｎ型半導体領域４２の平面形状は、図３のBの高濃度ｎ型半導体領域４４の外形サイズと略同等の矩形形状である。高濃度ｐ型半導体領域４３の平面形状は、高濃度ｎ型半導体領域４２の平面サイズより少し小さく形成される。これにより、増倍領域の端部でエッジブレイクダウンを低減している。
高濃度ｎ型半導体領域４４（第３の半導体領域）は、半導体基板３１のおもて面界面近傍であって、カソード電極としての高濃度ｎ型半導体領域４２から平面方向に所定距離離れた位置に形成されている。この高濃度ｎ型半導体領域４４は、金属汚染を引き起こす不純物を捕獲、固着させる領域であるゲッタリングサイトとして機能する。高濃度ｎ型半導体領域４４の平面形状は、図３のBに示されるように、所定の幅を有する矩形形状であり、画素領域の中央部に形成された高濃度ｎ型半導体領域４２の外周を囲むように配置されている。高濃度ｎ型半導体領域４４の平面位置は、高濃度ｎ型半導体領域４２と高濃度ｐ型半導体領域４３とのPN接合領域と少なくとも一部が重なる位置に配置されている。高濃度ｎ型半導体領域４４の不純物濃度は、例えば、高濃度ｎ型半導体領域４２と同一濃度とされる。高濃度ｎ型半導体領域４４には、配線層３３のいずれの配線とも接続されておらず、電気的にフローティングとなっている。
ここで、ｎウェル４１の不純物濃度は、例えば、1E＋14／cm3以下の低濃度とされ、アバランシェ増倍領域を形成する高濃度ｎ型半導体領域４２と高濃度ｐ型半導体領域４３のそれぞれの不純物濃度は、1E＋16／cm3以上の高濃度とされる。
ｎウェル４１の平面方向外側であり、隣接する他の画素１０との境界部には、半導体基板３１をおもて面側から裏面側まで貫通する画素間分離部５１が形成されている。画素間分離部５１は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等の金属材料や、ポリシリコンなどの導電材料で形成され、隣接する他の画素と電気的に分離する。画素間分離部５１は、半導体基板３１の全体としては、図３のBに示されるように、画素境界に沿って格子状に形成されている。
画素間分離部５１の画素内の側壁には、絶縁層５２、固定電荷膜５３、および、ホール蓄積層５４が、その順番で形成されている。絶縁層５２は、例えば、SiO2で構成される。固定電荷膜５３は、負の固定電荷膜とされ、固定電荷膜５３によるホール(Hole)の誘起により、ホール蓄積領域が固定電荷膜５３の内側に形成される。
ホール蓄積層５４は、ｐ型の半導体領域（ｐ）で形成され、光電変換により発生したホールを蓄積する。また、ホール蓄積層５４は、絶縁層５２との界面で発生した電子をトラップし、DCR（ダークカウントレート）を抑制する効果も奏する。固定電荷膜５３により形成されるホール蓄積領域と、その内側に形成されたホール蓄積層５４とにより、暗電流を抑制し、DCRを抑制することができる。また、クロストークの低減、横方向電界の形成により高電界領域にキャリアを集めやすくすることができ、PDE（Photon Detection Efficiency）を向上させることができる。
ホール蓄積層５４の基板おもて面側の近傍領域は、特に不純物濃度が高濃度（ｐ＋）に制御され、高濃度ｐ型半導体領域５５（第４の半導体領域）とされている。高濃度ｐ型半導体領域５５は、配線層３３に形成された配線６２と接続されている。この配線６２を介して、電源電圧VSPADが高濃度ｐ型半導体領域５５に印加される。すなわち、配線６２は、アノード電極としての高濃度ｐ型半導体領域５５に電源電圧VSPADを供給する。ホール蓄積層５４は、イオン注入により形成することができ、あるいはまた固相拡散により形成してもよい。図３の例では、ホール蓄積層５４が、画素間分離部５１の側面にのみ形成されているが、光入射面である基板裏面側の界面にも形成してもよい。
以上の第１構成例に係る画素１０では、図３のBの平面図で示されるように、カソード電極としての高濃度ｎ型半導体領域４２が、半導体基板３１のおもて面側界面において画素領域の中央部にのみ小さい平面サイズで形成される。一方、アノード電極としての高濃度ｐ型半導体領域５５は、矩形の画素領域の外周部に沿って形成される。これにより、アノード-カソード間の距離DXを広く確保するとともに、ゲッタリングサイトである高濃度ｎ型半導体領域４４の領域を確保することができる。そして、高濃度ｎ型半導体領域４２と、高濃度ｐ型半導体領域５５との間に、ゲッタリングサイトとして機能する高濃度ｎ型半導体領域４４が、電気的にフローティング状態で形成される。これにより、カソード－アノード間の電界を緩和することができるとともに、暗電流成分となる電子の発生を防ぐことができる。また、画素１０を微細化したときにカソード－アノード間の距離が狭まることにより発生する、意図しないエッジブレイクダウンを低減させることができる。
なお、上述した例では、ゲッタリングサイトとして機能する高濃度ｎ型半導体領域４４の不純物濃度を、高濃度ｎ型半導体領域４２と同じ濃度としたが、必ずしも同じである必要はなく、異なる濃度としてもよい。
また、ゲッタリングサイトとして機能する高濃度ｎ型半導体領域４４の平面形状を矩形形状としたが、高濃度ｎ型半導体領域４２と高濃度ｐ型半導体領域５５との間に配置可能な形状であればよく、例えば、多角形状や環状でもよい。また、多角形状の角部が丸みをもつ形状でもよい。
図３に示した第１構成例は、信号電荷（キャリア）として電子を読み出す構造の例であるが、ホールを読み出す構造とすることもできる。この場合には、高濃度ｎ型半導体領域４２が高濃度ｐ型半導体領域に変更され、高濃度ｐ型半導体領域４３が高濃度ｎ型半導体領域に変更される。また、高濃度ｐ型半導体領域５５は高濃度ｎ型半導体領域に変更される。さらに、高濃度ｎ型半導体領域４２から高濃度ｐ型半導体領域に変更されたコンタクト部には、配線６１から電源電圧VSPADが印加され、高濃度ｐ型半導体領域５５から高濃度ｎ型半導体領域に変更されたコンタクト部には、配線６２から電源電圧VEが印加される。
＜３．画素の第２構成例＞
図４は、上述したSPAD２１を用いた画素１０の第２構成例を示す図である。
なお、図４以降に示す第２構成例ないし第１０構成例において、図３に示した第１構成例と対応する部分については同一の符号を付すこととし、その部分の説明は適宜省略する。
図４のAは、第２構成例に係る画素１０の断面図であり、図４のBは、第２構成例に係る画素１０の平面図である。図４のAの断面図は、図４のBのB－B’線における断面図を示し、図４のBの平面図は、図４のAのA-A’線における平面図を示している。
図４の第２構成例は、埋め込み絶縁膜８１および８２が新たに設けられている点で、図３の第１構成例と相違し、その他の点で、図３の第１構成例と共通する。埋め込み絶縁膜８１および８２は、いわゆるSTI（Shallow Trench Isolation）である。
埋め込み絶縁膜８１は、図４のAおよびBに示されるように、カソード電極である高濃度ｎ型半導体領域４２と、ゲッタリングサイトである高濃度ｎ型半導体領域４４との間に、内側の高濃度ｎ型半導体領域４２を所定の幅で囲む矩形形状で配置されている。
埋め込み絶縁膜８２は、図４のAおよびBに示されるように、ゲッタリングサイトである高濃度ｎ型半導体領域４４と、アノード電極である高濃度ｐ型半導体領域５５の間に、内側の高濃度ｎ型半導体領域４４を所定の幅で囲む矩形形状で配置されている。
以上の第２構成例に係る画素１０によれば、第１構成例と同様に、カソード電極としての高濃度ｎ型半導体領域４２が、画素領域の中央部にのみ小さい平面サイズで形成され、アノード電極としての高濃度ｐ型半導体領域５５は、矩形の画素領域の外周部に沿って形成される。これにより、アノード-カソード間の距離DXを広く確保するとともに、ゲッタリングサイトである高濃度ｎ型半導体領域４４の領域を確保することができる。そして、高濃度ｎ型半導体領域４２と、高濃度ｐ型半導体領域５５との間に、ゲッタリングサイトとして機能する高濃度ｎ型半導体領域４４が、電気的にフローティング状態で形成される。これにより、カソード－アノード間の電界を緩和することができるとともに、暗電流成分となる電子の発生を防ぐことができる。また、画素１０を微細化したときにカソード－アノード間の距離が狭まることにより発生する、意図しないエッジブレイクダウンを低減させることができる。
さらに、第２構成例に係る画素１０は、カソード電極である高濃度ｎ型半導体領域４２とゲッタリングサイトとしての高濃度ｎ型半導体領域４４との間に埋め込み絶縁膜８１を備え、ゲッタリングサイトとしての高濃度ｎ型半導体領域４４とアノード電極である高濃度ｐ型半導体領域５５の間に埋め込み絶縁膜８２を備える。物理的に挿入された埋め込み絶縁膜８１および８２により、カソード－アノード間の電界をさらに緩和することができ、カソード電極とアノード電極との距離が狭まることにより発生する、意図しないエッジブレイクダウンをさらに低減させることができる。
＜４．画素の第３構成例＞
図５は、上述したSPAD２１を用いた画素１０の第３構成例を示す図である。
図５のAおよびBは、第３構成例に係る画素１０の断面図であり、図５のCは、第３構成例に係る画素１０の平面図である。図５のAの断面図は、図５のCのA－A’線における断面図を示し、図５のBの断面図は、図５のCのB－B’線における断面図を示し、図５のCの平面図は、図５のAのA-A’線および図５のBのB-B’線における平面図を示している。
図５の第３構成例は、アノード電極としての高濃度ｐ型半導体領域５５の形成位置が、図３に示した第１構成例と異なる。すなわち、高濃度ｐ型半導体領域５５は、第１構成例では図３のBに示したように矩形の画素領域の外周部全体に形成されていたが、図５の第３構成例では、矩形の画素領域の四隅の各角部に三角形状で形成されている。
ゲッタリングサイトとして機能する高濃度ｎ型半導体領域４４は、平面視において、四隅の各角部が斜めに切り取られた矩形形状とされている。これにより、四隅の角部に配置された高濃度ｐ型半導体領域５５と、高濃度ｎ型半導体領域４４との距離が一定量保たれている。
上述した高濃度ｐ型半導体領域５５および高濃度ｎ型半導体領域４４以外の構成は、図３に示した第１構成例と同様である。
第３構成例に係る画素１０においても、第１構成例と同様に、アノード-カソード間の距離DXを広く確保するとともに、ゲッタリングサイトとしての高濃度ｎ型半導体領域４４の領域を確保することができる。そして、高濃度ｎ型半導体領域４４が電気的にフローティング状態で形成され、カソード－アノード間の電界を緩和することができるとともに、暗電流成分となる電子の発生を防ぐことができる。また、画素１０を微細化したときにカソード－アノード間の距離が狭まることにより発生する、意図しないエッジブレイクダウンを低減させることができる。
第３構成例では、アノード電極である高濃度ｐ型半導体領域５５を、矩形の画素領域の四隅の各角部に三角形状で配置したことにより、カソード電極である高濃度ｎ型半導体領域４２との距離を、より広く確保することができる。また、矩形の画素領域外周部の辺中央部にはアノード電極としての高濃度ｐ型半導体領域５５が存在しないので、ゲッタリングサイトとしての高濃度ｎ型半導体領域４４の領域を外周部へ広げることができ、ゲッタリングサイトの領域を拡大することができる。
＜５．画素の第４構成例＞
図６は、上述したSPAD２１を用いた画素１０の第４構成例を示す図である。
図６のAおよびBは、第４構成例に係る画素１０の断面図であり、図６のCは、第４構成例に係る画素１０の平面図である。図６のAの断面図は、図６のCのA－A’線における断面図を示し、図６のBの断面図は、図６のCのB－B’線における断面図を示し、図６のCの平面図は、図６のAのA-A’線および図６のBのB-B’線における平面図を示している。
図６の第４構成例は、ゲッタリングサイトとしての高濃度ｎ型半導体領域４４の形成位置が、図５に示した第３構成例と異なる。すなわち、第３構成例では、図５のBに示したように、高濃度ｎ型半導体領域４４は、矩形の画素領域の中央部に形成されたカソード電極としての高濃度ｎ型半導体領域４２を囲む一つの領域として形成されていたが、図６の第４構成例では、図６のCに示されるように、画素領域中央部の高濃度ｎ型半導体領域４２の縦方向および横方向の外側に、四つの領域に分割して形成されている。高濃度ｎ型半導体領域４４の形成位置以外は、図５に示した第３構成例と同様である。
図６の第４構成例のように、ゲッタリングサイトとしての高濃度ｎ型半導体領域４４は、画素領域中央部に形成されたカソード電極としての高濃度ｎ型半導体領域４２の外周全体を囲む配置に限られない。図６の例では、高濃度ｎ型半導体領域４４を、画素領域中央部の高濃度ｎ型半導体領域４２の垂直方向および水平方向の外側に配置したが、矩形の画素領域の対角方向となる右上がり斜め方向および左上がり斜め方向の外側に配置してもよい。
第４構成例に係る画素１０においても、第３構成例と同様に、アノード-カソード間の距離DXをより広く確保するとともに、ゲッタリングサイトとしての高濃度ｎ型半導体領域４４の領域を確保することができる。そして、電気的にフローティング状態となるように形成した高濃度ｎ型半導体領域４４がゲッタリングサイトとして機能することにより、カソード－アノード間の電界を緩和することができるとともに、暗電流成分となる電子の発生を防ぐことができる。また、画素１０を微細化したときにカソード－アノード間の距離が狭まることにより発生する、意図しないエッジブレイクダウンを低減させることができる。
また、アノード電極としての高濃度ｐ型半導体領域５５を、矩形の画素領域の四隅の各角部に三角形状で配置したことにより、ゲッタリングサイトとしての高濃度ｎ型半導体領域４４の領域を外周部へ広げることができ、ゲッタリングサイトの領域を拡大することができる。
＜６．画素の第５構成例＞
図７は、上述したSPAD２１を用いた画素１０の第５構成例を示す図である。
図７のAおよびBは、第５構成例に係る画素１０の断面図であり、図７のCは、第５構成例に係る画素１０の平面図である。図７のAの断面図は、図７のCのA－A’線における断面図を示し、図７のBの断面図は、図７のCのB－B’線における断面図を示し、図７のCの平面図は、図７のAのA-A’線および図７のBのB-B’線における平面図を示している。
図７の第５構成例は、図５に示した第３構成例に対して、図４の第２構成例と同様の埋め込み絶縁膜８１および８２を新たに追加した構成を有している。ただし、図４の第２構成例は、アノード電極としての高濃度ｐ型半導体領域５５を矩形の画素領域の外周部全体に配置した構成であるのに対して、図７の第５構成例は、アノード電極としての高濃度ｐ型半導体領域５５を矩形の画素領域の四隅の各角部に三角形状で配置した構成である。そのため、埋め込み絶縁膜８２は、高濃度ｎ型半導体領域４４の外周全体ではなく、高濃度ｐ型半導体領域５５が形成された対角方向のみに形成されている。
すなわち、埋め込み絶縁膜８１は、カソード電極としての高濃度ｎ型半導体領域４２と、ゲッタリングサイトとしての高濃度ｎ型半導体領域４４との間に、内側の高濃度ｎ型半導体領域４２を所定の幅で囲む矩形形状で配置されている。
埋め込み絶縁膜８２は、ゲッタリングサイトとしての高濃度ｎ型半導体領域４４と、アノード電極としての高濃度ｐ型半導体領域５５との間の画素領域の対角方向に、四つの領域に分割して配置されている。
第５構成例に係る画素１０においても、第４構成例と同様に、アノード-カソード間の距離DXをより広く確保するとともに、ゲッタリングサイトとしての高濃度ｎ型半導体領域４４の領域を確保することができる。そして、電気的にフローティング状態となるように形成した高濃度ｎ型半導体領域４４がゲッタリングサイトとして機能することにより、カソード－アノード間の電界を緩和することができるとともに、暗電流成分となる電子の発生を防ぐことができる。また、画素１０を微細化したときにカソード－アノード間の距離が狭まることにより発生する、意図しないエッジブレイクダウンを低減させることができる。
また、アノード電極である高濃度ｐ型半導体領域５５を、矩形の画素領域の四隅の各角部に三角形状で配置したことにより、ゲッタリングサイトである高濃度ｎ型半導体領域４４の領域を外周部へ広げることができ、ゲッタリングサイトの領域を拡大することができる。
さらに、カソード電極としての高濃度ｎ型半導体領域４２とゲッタリングサイトとしての高濃度ｎ型半導体領域４４との間に埋め込み絶縁膜８１を備え、ゲッタリングサイトとしての高濃度ｎ型半導体領域４４とアノード電極としての高濃度ｐ型半導体領域５５の間に埋め込み絶縁膜８２を備えることにより、カソード－アノード間の電界をさらに緩和することができるので、意図しないエッジブレイクダウンをさらに低減させることができる。
＜７．画素の第６構成例＞
図８は、上述したSPAD２１を用いた画素１０の第６構成例を示す図である。
図８のAは、第６構成例に係る画素１０の断面図であり、図８のBおよびCは、第６構成例に係る画素１０の平面図である。図８のAの断面図は、図８のBおよびCのA－A’線における断面図を示し、図８のBの平面図は、図８のAのX－X’線における平面図を示し、図８のCの平面図は、図８のAのY-Y’線における平面図を示している。
図８の第６構成例では、アバランシェ増倍領域を形成する高濃度ｎ型半導体領域４２と高濃度ｐ型半導体領域４３のPN接合領域の基板深さ方向の位置が、図３に示した第１構成例と比較して、基板内のより深い位置に形成されている。また、PN接合領域の基板深さ位置の変更に伴い、ゲッタリングサイトとしての高濃度ｎ型半導体領域４４も、基板おもて面から、基板内のより深い位置まで形成されている。高濃度ｎ型半導体領域４２と高濃度ｐ型半導体領域４３のPN接合領域の基板深さ位置は、例えば、半導体基板３１のおもて面から、基板厚の１／４ないし１／２程度に相当する位置とすることができる。第６構成例に係る画素１０のその他の構成は、図３に示した第１構成例と同様である。
アバランシェ増倍領域を形成する高濃度ｎ型半導体領域４２と高濃度ｐ型半導体領域４３のPN接合領域を、半導体基板３１の深い位置に形成することにより、ゲッタリングサイトとして機能する高濃度ｎ型半導体領域４４も基板深さ方向に深く形成することができるので、基板表面のみでなく、深さ方向にもゲッタリングサイトを形成することができる。
第６構成例においても、アノード-カソード間の距離DXをより広く確保するとともに、ゲッタリングサイトとしての高濃度ｎ型半導体領域４４の領域を確保することができる。そして、電気的にフローティング状態となるように形成した高濃度ｎ型半導体領域４４がゲッタリングサイトとして機能することにより、カソード－アノード間の電界を緩和することができるとともに、暗電流成分となる電子の発生を防ぐことができる。また、画素１０を微細化したときにカソード－アノード間の距離が狭まることにより発生する、意図しないエッジブレイクダウンを低減させることができる。
＜８．画素の第７構成例＞
図９および図１０は、上述したSPAD２１を用いた画素１０の第７構成例を示す図である。
図９は、第７構成例に係る画素１０の断面図であり、図１０は、第７構成例に係る画素１０の平面図である。図９の断面図は、図１０のA－A’線における断面図を示し、図１０のAの平面図は、図９のX－X’線における平面図を示し、図１０のBの平面図は、図９のY-Y’線における平面図を示し、図１０のCの平面図は、図９のZ-Z’線における平面図を示している。
図９の第７構成例は、ゲッタリングサイトとして機能する高濃度ｎ型半導体領域４４が基板深さ方向に深く形成されている点で、図８の第６構成例と共通する。これにより、基板表面のみでなく、深さ方向にもゲッタリングサイトを形成することができる。
一方、図８の第６構成例では、ゲッタリングサイトとしての高濃度ｎ型半導体領域４４が、アバランシェ増倍領域を形成する高濃度ｎ型半導体領域４２と高濃度ｐ型半導体領域４３のPN接合領域の深さ位置よりも浅い位置であったのに対して、図９の第７構成例では、PN接合領域の深さ位置よりも深い位置まで形成されている点で、図８の第６構成例と相違する。
また、図８の第６構成例の高濃度ｎ型半導体領域４４は、平面視でPN接合領域と少なくとも一部が重なる位置に配置されていた。これに対して、第７構成例の高濃度ｎ型半導体領域４４は、図１０のBに示されるように、平面視でPN接合領域よりも外側に配置されている。
第７構成例に係る画素１０のその他の構成は、図８の第６構成例と同様である。
第７構成例においても、アノード-カソード間の距離DXをより広く確保するとともに、ゲッタリングサイトとしての高濃度ｎ型半導体領域４４の領域を確保することができる。そして、電気的にフローティング状態となるように形成した高濃度ｎ型半導体領域４４がゲッタリングサイトとして機能することにより、カソード－アノード間の電界を緩和することができるとともに、暗電流成分となる電子の発生を防ぐことができる。また、画素１０を微細化したときにカソード－アノード間の距離が狭まることにより発生する、意図しないエッジブレイクダウンを低減させることができる。
＜９．画素の第８構成例＞
図１１および図１２は、上述したSPAD２１を用いた画素１０の第８構成例を示す図である。
図１１は、第８構成例に係る画素１０の断面図であり、図１２は、第８構成例に係る画素１０の平面図である。図１１の断面図は、図１２のA－A’線における断面図を示し、図１２のAの平面図は、図１１のX－X’線における平面図を示し、図１２のBの平面図は、図１１のY-Y’線における平面図を示し、図１２のCの平面図は、図１１のZ-Z’線における平面図を示している。
図１１の第８構成例は、ゲッタリングサイトとして機能する高濃度ｎ型半導体領域４４が基板深さ方向に深く形成されている点で、図９の第７構成例と共通する。これにより、基板表面のみでなく、深さ方向にもゲッタリングサイトを形成することができる。
一方、図１１の第８構成例と図９に示した第７構成例との違いは、図９に示した第７構成例の高濃度ｎ型半導体領域４４が、PN接合領域よりも深い位置まで形成されていたのに対して、図１１の第８構成例では、PN接合領域と同じ深さとなっている。なお、PN接合領域の深さと完全に同一である必要はなく、略同一であればよい。
換言すれば、高濃度ｎ型半導体領域４４の基板深さ方向の位置が、図９に示した第７構成例では高濃度ｐ型半導体領域４３よりも深く形成されているのに対して、図１１の第８構成例では、PN接合領域を構成する高濃度ｐ型半導体領域４３の深さを超えない位置とされている。
第８構成例に係る画素１０のその他の構成は、第７構成例と同様である。
第８構成例においても、アノード-カソード間の距離DXをより広く確保するとともに、ゲッタリングサイトとしての高濃度ｎ型半導体領域４４の領域を確保することができる。そして、電気的にフローティング状態となるように形成した高濃度ｎ型半導体領域４４がゲッタリングサイトとして機能することにより、カソード－アノード間の電界を緩和することができるとともに、暗電流成分となる電子の発生を防ぐことができる。また、画素１０を微細化したときにカソード－アノード間の距離が狭まることにより発生する、意図しないエッジブレイクダウンを低減させることができる。
＜１０．画素の第９構成例＞
図１３および図１４は、上述したSPAD２１を用いた画素１０の第９構成例を示す図である。
図１３は、第９構成例に係る画素１０の断面図であり、図１４は、第９構成例に係る画素１０の平面図である。図１３の断面図は、図１４のA－A’線における断面図を示し、図１４のAの平面図は、図１３のX－X’線における平面図を示し、図１４のBの平面図は、図１３のY-Y’線における平面図を示し、図１４のCの平面図は、図１３のZ-Z’線における平面図を示している。
図１３および図１４の第９構成例は、図３に示した第１構成例の高濃度ｎ型半導体領域４４と、図１１に示した第８構成例の高濃度ｎ型半導体領域４４の両方を備えた構成を有する。
すなわち、第９構成例における高濃度ｎ型半導体領域４４Aは、図３に示した第１構成例と同様に、平面視でアバランシェ増倍領域を形成する高濃度ｎ型半導体領域４２と高濃度ｐ型半導体領域４３のPN接合領域と少なくとも一部が重なる位置に配置されている。
一方、第９構成例における高濃度ｎ型半導体領域４４Bは、図１１に示した第８構成例と同様に、平面視でアバランシェ増倍領域を形成する高濃度ｎ型半導体領域４２と高濃度ｐ型半導体領域４３のPN接合領域の外側に配置され、断面視でPN接合領域と略同じ深さまで形成されている。なお、深さ方向の位置については、図９に示した第７構成例のように、PN接合領域よりも深く形成してもよい。すなわち、高濃度ｎ型半導体領域４４Bの深さ方向の位置は、少なくともPN接合領域と略同じ深さであればよい。
第９構成例に係る画素１０のその他の構成は、図１１および図１２に示した第８構成例と同様である。
第９構成例においても、アノード-カソード間の距離DXをより広く確保するとともに、ゲッタリングサイトとしての高濃度ｎ型半導体領域４４の領域を確保することができる。そして、電気的にフローティング状態となるように形成した高濃度ｎ型半導体領域４４がゲッタリングサイトとして機能することにより、カソード－アノード間の電界を緩和することができるとともに、暗電流成分となる電子の発生を防ぐことができる。また、画素１０を微細化したときにカソード－アノード間の距離が狭まることにより発生する、意図しないエッジブレイクダウンを低減させることができる。
さらに、基板おもて面近傍領域の高濃度ｎ型半導体領域４２の外周に配置した高濃度ｎ型半導体領域４４Aと、アバランシェ増倍領域の外周に、アバランシェ増倍領域と略同じ深さの高濃度ｎ型半導体領域４４Bとを形成することにより、ゲッタリングサイトの領域を増大し、よりゲッタリング効果を得ることができる。
＜１１．画素の第１０構成例＞
図１５は、上述したSPAD２１を用いた画素１０の第１０構成例を示す図である。
図１５のAは、第１０構成例に係る画素１０の断面図であり、図１５のBは、第１０構成例に係る画素１０の平面図である。図１５のAの断面図は、図１５のBのB－B’線における断面図を示し、図１５のBの平面図は、図１５のAのA-A’線における平面図を示している。
図１５の第１０構成例は、半導体基板３１の裏面側に、R(Red),G(Green),(Blue)等の所定の色に対応した波長を透過させるカラーフィルタ９１が形成され、カラーフィルタ９１の上に、オンチップレンズ３２が形成されている点で、図３の第１構成例と相違し、その他の点で、図３の第１構成例と共通する。カラーフィルタ９１の色の配列は、例えば、いわゆるベイヤ配列で配置されていることとするが、配列形式は、ベイヤ配列に限られない。また、色の種類も、R,G,Bに限らず、C（Cyan）,M(Magenta), Y(Yellow)等のその他の色であってもよい。カラーフィルタ９１は、所定の色の可視光と、赤外光の両方を透過させる。
第１０構成例に係る画素１０のその他の構成は、図３の第１構成例と同様である。
第１０構成例に係る画素１０によれば、所定の露光期間に、R,G,B等のカラーフィルタ９１を透過して受光したフォトン数をカウントし、そのカウント値を輝度値として出力することにより、ビューイング用のデータを出力するイメージセンサとしても使用することができる。また、カラーフィルタ９１は、赤外光も透過させるので、測距センサとして、測距データを出力することもできる。
第１０構成例においても、アノード-カソード間の距離DXをより広く確保するとともに、ゲッタリングサイトとしての高濃度ｎ型半導体領域４４の領域を確保することができる。そして、電気的にフローティング状態となるように形成した高濃度ｎ型半導体領域４４がゲッタリングサイトとして機能することにより、カソード－アノード間の電界を緩和することができるとともに、暗電流成分となる電子の発生を防ぐことができる。また、画素１０を微細化したときにカソード－アノード間の距離が狭まることにより発生する、意図しないエッジブレイクダウンを低減させることができる。
＜１２．測距システムの構成例＞
次に、上述した第１ないし第１０構成例に係る画素１０を採用した測距センサおよび測距システムについて説明する。
図１６は、上述した第１ないし第１０構成例に係る画素１０を採用した測距システムの構成例を示すブロック図である。
図１６の測距システム１００は、制御装置１１０、測距センサ１１１、LD１１２、および、発光部１１３を備える。
制御装置１１０は、測距センサ１１１を制御する装置である。制御装置１１０は、例えば、上位のホスト装置からの指令に基づいて、測定の実行を要求する測定リクエストを、測距センサ１１１に供給する。そして、制御装置１１０は、測定リクエストに応じて測距センサ１１１が実行した結果である測定データを、測距センサ１１１から取得する。
測距センサ１１１は、制御装置１１０からの測定リクエストに応じて、例えばToF法による被写体までの距離の測定を実行し、その結果である測定データを制御装置１１０に出力する。測距センサ１１１は、上述した第１ないし第１０構成例のいずれかの構成を有する画素１０を備える受光素子である。
測距センサ１１１は、測定に際して、必要に応じて発光部１１３を制御して照射光を発光させる。照射光を発光させる場合、測距センサ１１１は、所定の発光パルスをLD１１２へ供給する。LD１１２は、発光部１１３を駆動するレーザドライバであり、測距センサ１１１からの発光パルスに基づいて発光部１１３を駆動し、発光部１１３から照射光を出力させる。発光部１１３は、例えば、VCSEL LED（Vertical Cavity Surface Emitting LASER LED）などで構成され、LD１１２の駆動により照射光を発光する。照射光には、例えば、波長が約８５０ｎｍから９４０ｎｍの範囲の赤外光（IR光）が用いられる。
図１７は、測距センサ１１１の第１構成例を示すブロック図である。
図１７に示される第１構成例は、測距センサ１１１が、画素１０として、上述した第１ないし第９構成例のいずれかを有する場合の構成である。
測距センサ１１１は、制御部１４１、発光タイミング制御部１４２、SPAD画素アレイ部１４３、SPAD制御回路１４４、読み出し回路１４５、データ処理部１４６、出力IF１４７、および、入出力端子１５１ａないし１５１ｃを有する。
制御部１４１は、測距センサ１１１の動作全体を制御する。例えば、制御部１４１は、測定リクエストの受信や、測定データの送信などの所定の通信を、制御装置１１０との間で行う。測距センサ１１１は、SPAD画素アレイ部１４３内の全ての画素１０を動作させる（アクティブ画素）こともできるし、複数ライン等の一部の画素１０のみを動作させることもできる。制御部１４１は、SPAD画素アレイ部１４３内のどの画素１０を動作させるかを制御するアクティブ制御信号をSPAD制御回路１４４に供給する。
発光タイミング制御部１４２は、制御部１４１からの制御に基づき、照射光の発光タイミングを制御する発光パルスを生成し、入出力端子１５１ｂを介して、LD１１２へ出力する。また、発光タイミング制御部１４２は、生成した発光パルスをデータ処理部１４６にも供給する。
SPAD画素アレイ部１４３は、行列状に２次元配置された複数の画素１０を有し、各画素１０で検出された反射光に応じた画素信号を読み出し回路１４５に供給する。この画素１０の構成として、上述した第１ないし第９構成例のいずれかが採用される。
SPAD制御回路１４４は、制御部１４１から供給されるアクティブ制御信号に基づいて、SPAD画素アレイ部１４３の各画素１０に対し、アクティブ画素または非アクティブ画素の切り替えを行う。アクティブ画素は、光子の入射を検出する画素であり、非アクティブ画素は、光子の入射を検出しない画素である。したがって、SPAD制御回路１４４は、SPAD画素アレイ部１４３の各画素１０の受光動作のオンオフを制御する。例えば、SPAD制御回路１４４は、発光タイミング制御部１４２からの発光パルスに合わせた所定のタイミングで、SPAD画素アレイ部１４３の複数の画素１０の少なくとも一部をアクティブ画素とし、残りの画素１０を非アクティブ画素とする制御を行う。勿論、SPAD画素アレイ部１４３の全ての画素１０をアクティブ画素としてもよい。
読み出し回路１４５は、SPAD画素アレイ部１４３の各画素１０から供給される画素信号を、データ処理部１４６に供給する。
データ処理部１４６は、ヒストグラム生成回路１７１と距離算出部１７２とを有する。
ヒストグラム生成回路１７１は、所定の回数（例えば、数回ないし数百回）繰り返し実行される照射光の発光と、その反射光の受光とに基づいて、反射光を受光するまでの飛行時間（カウント値）のヒストグラムを画素ごとに作成する。作成したヒストグラムについてのデータ（以下、ヒストグラムデータと称する。）が、距離算出部１７２に供給される。距離算出部１７２は、ヒストグラム生成回路１７１から供給されるヒストグラムデータに対して、ノイズ除去やヒストグラムのピーク検出などを行う。そして、距離算出部１７２は、検出されたヒストグラムのピーク値に基づいて、発光部１１３から照射された光が被写体で反射して戻ってくるまでの飛行時間を算出し、算出した飛行時間から、被写体までの距離を画素毎に算出する。算出された距離のデータは、出力IF１４７に供給される。
出力IF１４７は、画素毎に算出された被写体までの距離のデータを、所定のデータフォーマットに格納し、測定データとして、入出力端子１５１ｃを介して制御装置１１０に出力する。
図１７の測距センサ１１１は、以上の構成を有し、制御装置１１０からの測定リクエストに対して、被写体までの距離を測定した結果を、測定データとして、制御装置１１０に出力する。
図１８は、測距センサ１１１の第２構成例を示すブロック図である。
図１８に示される第２構成例は、測距センサ１１１が、画素１０として、上述した第１０構成例を有する場合の構成である。
図１８の第２構成例に係る測距センサ１１１は、図１７に示した第１構成例に係る測距センサ１１１と比較すると、データ処理部１４６の構成が異なり、その他は同一である。
図１８の第２構成例において、データ処理部１４６は、フォトンカウント回路１８１と、画像データ処理部１８２とで構成される。
フォトンカウント回路１８１は、SPAD画素アレイ部１４３内の各画素１０のSPADが所定期間内に反応した回数、すなわち、フォトンが入射した回数を画素毎にカウントする。そして、フォトンカウント回路１８１は、カウント結果を、画像データ処理部１８２に供給する。画像データ処理部１８２は、各画素１０で計測されたフォトンのカウント結果を、受光量に応じた画素値（輝度値）とする画像データ（ビューイングデータ）を生成し、出力IF１４７に供給する。
出力IF１４７は、画素毎に算出されたビューイングデータを、所定のデータフォーマットに格納し、測定データとして、入出力端子１５１ｃを介して制御装置１１０に出力する。
図１８の測距センサ１１１は、以上の構成を有し、制御装置１１０からの測定リクエストに対して、受光量に応じた画素値（輝度値）を有する画像データを、測定データとして、制御装置１１０に出力する。
図１７および図１８の測距センサ１１１は、SPAD画素アレイ部１４３内に行列状に２次元配置された画素として、第１ないし第１０構成例に係る画素１０のいずれかを備える。これにより、カソード－アノード間の電界を緩和することができるとともに、暗電流成分となる電子の発生を防ぐことができる。また、画素１０を微細化したときにカソード－アノード間の距離が狭まることにより発生する、意図しないエッジブレイクダウンを低減させることができる。したがって、ノイズを抑制した高精度な測定データを測定結果として出力することができる。
なお、図示は省略するが、測距センサ１１１のデータ処理部１４６を、ヒストグラム生成回路１７１および距離算出部１７２と、フォトンカウント回路１８１および画像データ処理部１８２とを備える構成としてもよい。この場合、測定データとして、測距データと、ビューイングデータとを時分割で実行して出力することができる。
＜１３．電子機器の構成例＞
図１６の測距システム１００は、例えば、スマートフォン、タブレット型端末、携帯電話機、パーソナルコンピュータ、ゲーム機、テレビ受像機、ウェアラブル端末、デジタルスチルカメラ、デジタルビデオカメラなどの電子機器に搭載することができる。
図１９は、図１６の測距システム１００を測距モジュールとして搭載したスマートフォンの構成例を示すブロック図である。
図１９に示すように、スマートフォン６０１は、測距モジュール６０２、撮像装置６０３、ディスプレイ６０４、スピーカ６０５、マイクロフォン６０６、通信モジュール６０７、センサユニット６０８、タッチパネル６０９、および制御ユニット６１０が、バス６１１を介して接続されて構成される。また、制御ユニット６１０では、CPUがプログラムを実行することによって、アプリケーション処理部６２１およびオペレーションシステム処理部６２２としての機能を備える。
測距モジュール６０２には、図１６の測距システム１００が適用される。例えば、測距モジュール６０２は、スマートフォン６０１の前面に配置され、スマートフォン６０１のユーザを対象とした測距を行うことにより、そのユーザの顔や手、指などの表面形状のデプス値を測距結果として出力することができる。
撮像装置６０３は、スマートフォン６０１の前面に配置され、スマートフォン６０１のユーザを被写体とした撮像を行うことにより、そのユーザが写された画像を取得する。なお、図示しないが、スマートフォン６０１の背面にも撮像装置６０３が配置された構成としてもよい。
ディスプレイ６０４は、アプリケーション処理部６２１およびオペレーションシステム処理部６２２による処理を行うための操作画面や、撮像装置６０３が撮像した画像などを表示する。スピーカ６０５およびマイクロフォン６０６は、例えば、スマートフォン６０１により通話を行う際に、相手側の音声の出力、および、ユーザの音声の収音を行う。
通信モジュール６０７は、通信ネットワークを介した通信を行う。センサユニット６０８は、速度や加速度、近接などをセンシングし、タッチパネル６０９は、ディスプレイ６０４に表示されている操作画面に対するユーザによるタッチ操作を取得する。
アプリケーション処理部６２１は、スマートフォン６０１によって様々なサービスを提供給するための処理を行う。例えば、アプリケーション処理部６２１は、測距モジュール６０２から供給されるデプスに基づいて、ユーザの表情をバーチャルに再現したコンピュータグラフィックスによる顔を作成し、ディスプレイ６０４に表示する処理を行うことができる。また、アプリケーション処理部６２１は、測距モジュール６０２から供給されるデプスに基づいて、例えば、任意の立体的な物体の三次元形状データを作成する処理を行うことができる。
オペレーションシステム処理部６２２は、スマートフォン６０１の基本的な機能および動作を実現するための処理を行う。例えば、オペレーションシステム処理部６２２は、測距モジュール６０２から供給されるデプス値に基づいて、ユーザの顔を認証し、スマートフォン６０１のロックを解除する処理を行うことができる。また、オペレーションシステム処理部６２２は、測距モジュール６０２から供給されるデプス値に基づいて、例えば、ユーザのジェスチャを認識する処理を行い、そのジェスチャに従った各種の操作を入力する処理を行うことができる。
このように構成されているスマートフォン６０１では、測距モジュールとして、上述した測距システム１００を適用することで、例えば、被写体としての所定の物体までの距離を測定して、測距データとして出力することができる。また、ビューイングモードでは、ビューイングデータを出力することもできる。
＜１４．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図２０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図２１は、撮像部１２０３１の設置位置の例を示す図である。
図２１では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図２１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、撮像部１２０３１として、図１６の測距システム１００を適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ToF方式による距離情報を取得することができる。また、得られた撮影画像や距離情報を用いて、ドライバの疲労を軽減したり、ドライバや車両の安全度を高めることが可能になる。
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
本明細書において複数説明した本技術は、矛盾が生じない限り、それぞれ独立に単体で実施することができる。もちろん、任意の複数の本技術を併用して実施することもできる。例えば、いずれかの実施の形態において説明した本技術の一部または全部を、他の実施の形態において説明した本技術の一部または全部と組み合わせて実施することもできる。また、上述した任意の本技術の一部または全部を、上述していない他の技術と併用して実施することもできる。
また、例えば、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加してももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。
さらに、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、すべての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
なお、本技術は、以下の構成を取ることができる。
（１）
第１の導電型の第１の半導体領域と、前記第１の導電型とは反対の第２の導電型の第２の半導体領域とが接合したPN接合領域と、
前記第１の半導体領域に対して所定の電源電圧を供給する配線が形成された基板の第１の面近傍の前記第１の半導体領域の外側に、いずれの配線とも接続されない前記第１の導電型の第３の半導体領域と
を有する画素
を備える受光素子。
（２）
前記第３の半導体領域は、前記基板の第１の面近傍において、前記第１の半導体領域の外周を囲むように配置されている
前記（１）に記載の受光素子。
（３）
前記第３の半導体領域は、前記第１の半導体領域の外周を囲む所定の幅の矩形形状である
前記（２）に記載の受光素子。
（４）
前記第３の半導体領域は、平面視で前記PN接合領域と少なくとも一部が重なる位置に配置されている
前記（２）または（３）に記載の受光素子。
（５）
前記第３の半導体領域の不純物濃度は、前記第１の半導体領域と同一濃度である
前記（１）ないし（４）のいずれかに記載の受光素子。
（６）
前記画素は、
前記基板の第１面近傍の画素領域の外周部に配置された前記第２の導電型の第４の半導体領域と、
前記第１の半導体領域と前記第３の半導体領域との間に配置された第１の埋め込み絶縁膜と、
前記第３の半導体領域と前記第４の半導体領域との間に配置された第２の埋め込み絶縁膜と
をさらに有する
前記（１）ないし（５）のいずれかに記載の受光素子。
（７）
前記画素は、
前記基板の第１面近傍の矩形の画素領域の四隅の各角部に配置された前記第２の導電型の第４の半導体領域をさらに備える
前記（１）に記載の受光素子。
（８）
前記第３の半導体領域は、前記基板の第１の面近傍の前記第１の半導体領域の外側に複数の領域で配置されている
前記（１）に記載の受光素子。
（９）
前記画素は、
前記基板の第１面近傍の矩形の画素領域の四隅の各角部に配置された前記第２の導電型の第４の半導体領域と、
前記第１の半導体領域と前記第３の半導体領域との間に配置された第１の埋め込み絶縁膜と、
前記前記第３の半導体領域と前記第４の半導体領域との間に配置された第２の埋め込み絶縁膜と
をさらに有する
前記（１）に記載の受光素子。
（１０）
前記第３の半導体領域は、平面視で前記PN接合領域よりも外側に配置され、断面視で前記基板の第１の面から前記PN接合領域より深い位置まで形成されている
前記（１）に記載の受光素子。
（１１）
前記第３の半導体領域は、平面視で前記PN接合領域よりも外側に配置され、断面視で前記基板の第１の面から前記PN接合領域と略同じ位置まで形成されている
前記（１）に記載の受光素子。
（１２）
前記第３の半導体領域は、
平面視で前記PN接合領域と少なくとも一部が重なる位置に配置された第１の領域と、
平面視で前記PN接合領域よりも外側に配置され、断面視で前記基板の第１の面から少なくとも前記PN接合領域と同じ位置まで形成された第２の領域と
を有する
前記（１）に記載の受光素子。
（１３）
前記画素は、
前記基板の第１の面と反対側の第２の面上に、カラーフィルタとオンチップレンズとをさらに有する
前記（１）ないし（１２）のいずれかに記載の受光素子。
（１４）
照射光を照射する発光部と、
前記照射光が被写体により反射された反射光を受光する受光素子と
を備え、
前記受光素子は、
第１の導電型の第１の半導体領域と、前記第１の導電型とは反対の第２の導電型の第２の半導体領域とが接合したPN接合領域と、
前記第１の半導体領域に対して所定の電源電圧を供給する配線が形成された基板の第１の面近傍の前記第１の半導体領域の外側に、いずれの配線とも接続されない前記第１の導電型の第３の半導体領域と
を有する画素を備える
測距システム。
（１５）
第１の導電型の第１の半導体領域と、前記第１の導電型とは反対の第２の導電型の第２の半導体領域とが接合したPN接合領域と、
前記第１の半導体領域に対して所定の電源電圧を供給する配線が形成された基板の第１の面近傍の前記第１の半導体領域の外側に、いずれの配線とも接続されない前記第１の導電型の第３の半導体領域と
を有する画素
を備える受光素子
を備える電子機器。
２１ SPAD， １０ 画素， ４１ ｎウェル， ４２ 高濃度ｎ型半導体領域， ４３ 高濃度ｐ型半導体領域， ４４，４４A、４４B 高濃度ｎ型半導体領域， ５１ 画素間分離部， ５２ 絶縁層， ５３ 固定電荷膜， ５４ ホール蓄積層， ５５ 高濃度ｐ型半導体領域， ６１，６２ 配線， ８１，８２ 埋め込み絶縁膜， ９１ カラーフィルタ， １００ 測距システム， １１０ 制御装置， １１１ 測距センサ， ６０１ スマートフォン， ６０２ 測距モジュール

Claims (15)

  1. 第１の導電型の第１の半導体領域と、前記第１の導電型とは反対の第２の導電型の第２の半導体領域とが接合したPN接合領域と、
    前記第１の半導体領域に対して所定の電源電圧を供給する配線が形成された基板の第１の面近傍の前記第１の半導体領域の外側に、いずれの配線とも接続されない前記第１の導電型の第３の半導体領域と
    を有する画素
    を備える受光素子。
  2. 前記第３の半導体領域は、前記基板の第１の面近傍において、前記第１の半導体領域の外周を囲むように配置されている
    請求項１に記載の受光素子。
  3. 前記第３の半導体領域は、前記第１の半導体領域の外周を囲む所定の幅の矩形形状である
    請求項２に記載の受光素子。
  4. 前記第３の半導体領域は、平面視で前記PN接合領域と少なくとも一部が重なる位置に配置されている
    請求項２に記載の受光素子。
  5. 前記第３の半導体領域の不純物濃度は、前記第１の半導体領域と同一濃度である
    請求項１に記載の受光素子。
  6. 前記画素は、
    前記基板の第１面近傍の画素領域の外周部に配置された前記第２の導電型の第４の半導体領域と、
    前記第１の半導体領域と前記第３の半導体領域との間に配置された第１の埋め込み絶縁膜と、
    前記第３の半導体領域と前記第４の半導体領域との間に配置された第２の埋め込み絶縁膜と
    をさらに有する
    請求項１に記載の受光素子。
  7. 前記画素は、
    前記基板の第１面近傍の矩形の画素領域の四隅の各角部に配置された前記第２の導電型の第４の半導体領域をさらに備える
    請求項１に記載の受光素子。
  8. 前記第３の半導体領域は、前記基板の第１の面近傍の前記第１の半導体領域の外側に複数の領域で配置されている
    請求項１に記載の受光素子。
  9. 前記画素は、
    前記基板の第１面近傍の矩形の画素領域の四隅の各角部に配置された前記第２の導電型の第４の半導体領域と、
    前記第１の半導体領域と前記第３の半導体領域との間に配置された第１の埋め込み絶縁膜と、
    前記前記第３の半導体領域と前記第４の半導体領域との間に配置された第２の埋め込み絶縁膜と
    をさらに有する
    請求項１に記載の受光素子。
  10. 前記第３の半導体領域は、平面視で前記PN接合領域よりも外側に配置され、断面視で前記基板の第１の面から前記PN接合領域より深い位置まで形成されている
    請求項１に記載の受光素子。
  11. 前記第３の半導体領域は、平面視で前記PN接合領域よりも外側に配置され、断面視で前記基板の第１の面から前記PN接合領域と略同じ位置まで形成されている
    請求項１に記載の受光素子。
  12. 前記第３の半導体領域は、
    平面視で前記PN接合領域と少なくとも一部が重なる位置に配置された第１の領域と、
    平面視で前記PN接合領域よりも外側に配置され、断面視で前記基板の第１の面から少なくとも前記PN接合領域と同じ位置まで形成された第２の領域と
    を有する
    請求項１に記載の受光素子。
  13. 前記画素は、
    前記基板の第１の面と反対側の第２の面上に、カラーフィルタとオンチップレンズとをさらに有する
    請求項１に記載の受光素子。
  14. 照射光を照射する発光部と、
    前記照射光が被写体により反射された反射光を受光する受光素子と
    を備え、
    前記受光素子は、
    第１の導電型の第１の半導体領域と、前記第１の導電型とは反対の第２の導電型の第２の半導体領域とが接合したPN接合領域と、
    前記第１の半導体領域に対して所定の電源電圧を供給する配線が形成された基板の第１の面近傍の前記第１の半導体領域の外側に、いずれの配線とも接続されない前記第１の導電型の第３の半導体領域と
    を有する画素を備える
    測距システム。
  15. 第１の導電型の第１の半導体領域と、前記第１の導電型とは反対の第２の導電型の第２の半導体領域とが接合したPN接合領域と、
    前記第１の半導体領域に対して所定の電源電圧を供給する配線が形成された基板の第１の面近傍の前記第１の半導体領域の外側に、いずれの配線とも接続されない前記第１の導電型の第３の半導体領域と
    を有する画素
    を備える受光素子
    を備える電子機器。
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