JP2022081998A - 記憶装置、電子機器及び記憶装置の製造方法 - Google Patents

記憶装置、電子機器及び記憶装置の製造方法 Download PDF

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Abstract

【課題】生産性の向上を実現することを可能にする。【解決手段】実施形態に係る記憶装置は、磁化方向が固定された固定層と、磁化方向が変更可能な記憶層と、前記固定層と前記記憶層との間に設けられた絶縁層とをそれぞれ有する複数の記憶素子と、前記複数の記憶素子がアレイ状に設けられた下地層と、前記下地層が表面に積層された半導体基板と、を備え、前記下地層は、前記表面に対して傾斜する傾斜面を有しており、前記複数の記憶素子のいずれかは、前記傾斜面に設けられている。【選択図】図２

Description

本開示は、記憶装置、電子機器及び記憶装置の製造方法に関する。
大容量サーバからモバイル端末に至るまで、各種情報機器の飛躍的な発展に伴い、これを構成するメモリやロジックなどの素子においても高集積化、高速化、低消費電力化等、さらなる高性能化が追求されている。特に不揮発性半導体メモリの進歩は著しく、例えば、大容量ファイルメモリとしてのフラッシュメモリは、ハードディスクドライブを駆逐する勢いで普及が進んでいる。一方、コードストレージ用途さらにはワーキングメモリへの適用を睨み、現在一般に用いられているＮＯＲフラッシュメモリ、ＤＲＡＭ（Dynamic Random Access Memory）等を置き換えるべくＦｅＲＡＭ（Ferroelectric random access Memory)、ＭＲＡＭ（Magnetic Random Access Memory）、ＰＣＲＡＭ（Phase-Change Random Access Memory）等の様々なタイプの半導体メモリの開発が進められている。なお、これらのうちの一部は既に実用化されている。
上述したうちの１つであるＭＲＡＭは、ＭＲＡＭの有する磁気記憶素子の磁性体の磁化状態を変化させる（磁化方向を反転させる）ことにより電気抵抗が変化することを利用して、情報の記憶を行う。従って、磁化状態の変化によって決定される上記磁気記憶素子の抵抗状態、詳細には、磁気記憶素子の電気抵抗の大小を判別することにより、記憶された情報を読み出すことができる。このようなＭＲＡＭは、高速動作が可能でありつつ、ほぼ無限（１０１５回以上）の書き換えが可能であり、さらには信頼性も高いことから、すでに産業オートメーションや航空機等の分野で使用されている。加えて、ＭＲＡＭは、その高速動作と高い信頼性とから、今後コードストレージやワーキングメモリへの展開が期待されている。
上述のようなＭＲＡＭのうち、スピントルク磁化反転を用いて磁性体の磁化を反転させるＭＲＡＭについては、高速動作等の上述の利点を有しつつ、低消費電力化、大容量化が可能であることから、更なる大きな期待が寄せられている。なお、このようなスピントルク磁化反転を利用したＭＲＡＭは、ＳＴＴ－ＭＲＡＭ（Spin Transfer Torque-Magnetic Random Access Memory：スピン注入型ＭＲＡＭ）と呼ばれている。
ＳＴＴ－ＭＲＡＭは、磁気記憶素子として、２つの磁性層（記憶層及び固定層）と、これら磁性層に挟まれた絶縁層（例えば、ＭｇＯ）とを持つＭＴＪ（Magnetic Tunnel Junction）素子を有している。なお、ＭＴＪ素子は、ＴＭＲ（Tunneling Magneto Resistive）素子と呼ばれることもある。このようなＳＴＴ－ＭＲＡＭにおいて、熱安定性が異なる、すなわち記憶層の厚さが異なるＭＴＪ素子をウェハ内に形成することが提案されている（例えば、特許文献１参照）。
特開２０１２－１４７８７号公報
Ｓ.Ｍａｎｇｉｎ ｅｔ ａｌ. Ｎａｔｕｒｅ ｍａｔｅｒｉａｌｓ,ｖｏｌ.５ Ｍａｒｃｈ２００６,ｐ.２１０
上記のようなＳＴＴ－ＭＲＡＭにおいて、ＮＶ（Non Volatile）版やＬＰ（Low Power）版のように書き込み電圧が大きく異なるＭＴＪ素子をウェハ内に作りこむ場合、絶縁層の厚さ（例えば、ＭｇＯの膜厚）が異なるＭＴＪ素子の積層仕様が考えられる。この場合、ＭＴＪ素子を形成する成膜（ＭＴＪ成膜）を２回以上繰り返す必要があるため、製造工程数が増え、製造工程は煩雑となる。
また、ウェアの同一平面上にＭＴＪ素子を配置した場合、例えば、最も素子間隔が狭くなる場所でＩＢＥ（イオンビームエッチング）加工時のイオンビームが隣接する一方の素子に遮られることがある。この場合、ショート不良素子の原因となる再デポ物（再付着のデポ物）を他方の素子から除去することが難しくなるため、歩留まりが低下する。
そこで、本開示では、生産性の向上を実現することが可能な記憶装置、電子機器及び記憶装置の製造方法を提供する。
本開示に係る一形態の記憶装置は、磁化方向が固定された固定層と、磁化方向が変更可能な記憶層と、前記固定層と前記記憶層との間に設けられた絶縁層とをそれぞれ有する複数の記憶素子と、前記複数の記憶素子がアレイ状に設けられた下地層と、前記下地層が表面に積層された半導体基板と、を備え、前記下地層は、前記表面に対して傾斜する傾斜面を有しており、前記複数の記憶素子のいずれかは、前記傾斜面に設けられている。
第１の実施形態に係る記憶装置の概略構成の一例を示す斜視図である。 第１の実施形態に係る記憶装置の概略構成の一例を示す断面図である。 第１の実施形態に係る記憶素子の概略構成の一例を示す断面図である。 第１の実施形態に係る記憶素子の製造工程の一例を説明するための第１の断面図である。 第１の実施形態に係る記憶素子の製造工程の一例を説明するための第２の断面図である。 第１の実施形態に係るＭｇＯ成膜レートの角度依存性を示すグラフである。 第１の実施形態に係る下地の変形例１を説明するための断面図である。 第１の実施形態に係る下地の変形例２を説明するための断面図である。 第１の実施形態に係る下地の傾斜面の形成工程の一例を説明するための第１の説明図である。 第１の実施形態に係る下地の傾斜面の形成工程の一例を説明するための第２の説明図である。 第１の実施形態に係る下地の傾斜面の形成工程の一例を説明するための第３の説明図である。 第２の実施形態に係る記憶素子の製造工程の一例を説明するための第１の断面図である。 第２の実施形態に係る記憶素子の製造工程の一例を説明するための第２の断面図である。 第２の実施形態に係る記憶素子の製造工程の比較例を説明するための断面図である。 第１又は第２の実施形態に係る記憶装置を備える撮像装置の概略構成の一例を示す図である。 第１又は第２の実施形態に係る記憶装置を備えるゲーム機器の外観の一例を示す斜視図である。 図１６に係るゲーム機器の概略構成の一例を示すブロック図である。
以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、この実施形態により本開示に係る装置や方法が限定されるものではない。また、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
以下に説明される１又は複数の実施形態（実施例、変形例を含む）は、各々が独立に実施されることが可能である。一方で、以下に説明される複数の実施形態は少なくとも一部が他の実施形態の少なくとも一部と適宜組み合わせて実施されてもよい。これら複数の実施形態は、互いに異なる新規な特徴を含み得る。したがって、これら複数の実施形態は、互いに異なる目的又は課題を解決することに寄与し得、互いに異なる効果を奏し得る。なお、各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
また、以下の説明で参照される図面は、本開示の一実施形態の説明とその理解を促すための図面であり、わかりやすくするために、図中に示される形状や寸法、比などは実際と異なる場合がある。さらに、図中に示される素子等は、以下の説明と公知の技術を参酌して適宜、設計変更することができる。また、以下の説明においては、素子等の積層構造の上下方向は、素子が設けられた基板上の面を上とした場合の相対方向に対応し、実際の重力加速度に従った上下方向とは異なる場合がある。
また、以下の説明においては、磁化方向（磁気モーメント）や磁気異方性について説明する際に、便宜的に「垂直方向」（膜面に対して垂直な方向、もしくは積層構造の積層方向）及び「面内方向」（膜面に対して平行な方向、もしくは積層構造の積層方向に対して垂直な方向）等の用語を用いる。ただし、これらの用語は、必ずしも磁化の厳密な方向を意味するものではない。例えば、「磁化方向が垂直方向である」や「垂直磁気異方性を有する」等の文言は、面内方向の磁化に比べて垂直方向の磁化が優位な状態であることを意味している。同様に、例えば、「磁化方向が面内方向である」や「面内磁気異方性を有する」等の文言は、垂直方向の磁化に比べて面内方向の磁化が優位な状態であることを意味している。
以下に示す項目順序に従って本開示を説明する。
１．第１の実施形態
１－１．記憶装置の構成例
１－２．記憶素子（ＭＴＪ素子）の構成例
１－３．記憶素子の書き込み及び読み出し
１－４．面内磁化方式及び垂直磁化方式のＳＴＴ－ＭＲＡＭ
１－５．記憶素子の製造方法
１－６．下地の変形例１
１－７．下地の変形例２
１－８．下地の傾斜面の形成方法
１－９．作用・効果
２．第２の実施形態
３．他の実施形態
４．電子機器の構成例
４－１．撮像装置
４－２．ゲーム機器
５．付記
＜１．第１の実施形態＞
＜１－１．記憶装置の構成例＞
第１の実施形態に係る記憶装置（磁気記憶装置）１の構成例について図１を参照して説明する。図１は、第１の実施形態に係る記憶装置１の概略構成の一例を示す斜視図である。記憶装置１は、情報を磁性体の磁化方向により保持する記憶装置である。
図１に示すように、第１の実施形態に係る記憶装置１は、複数のＭＴＪ素子１０を備える。各ＭＴＪ素子１０は、互いに交差（直交）する２種類のアドレス配線、例えば、ビット線７０及びゲート電極（ワード線）７２の交点付近にそれぞれ配置され、行列状に設けられている。ＭＴＪ素子１０は二つの端子を有しており、一方の端子はビット線７０に電気的に接続され、他方の端子は選択トランジスタ２０に電気的に接続される。ＭＴＪ素子１０は記憶素子の一例であり、行列状はアレイ状の一例である。
選択トランジスタ２０は、シリコン基板等の半導体基板２００に設けられており、半導体基板２００に設けられた素子分離層２０６により分離された領域に形成されている。この選択トランジスタ２０は、ＭＴＪ素子１０を選択するためのトランジスタである。選択トランジスタ２０は、ゲート電極（ワード線）７２、ソース領域２０２及びドレイン領域２０４を有する。
なお、記憶装置１においては、半導体基板２００上に複数のメモリセルが配列される。図１の例では、１つのメモリセルは、ＭＴＪ素子１０と、そのＭＴＪ素子１０を選択するための１つの選択トランジスタ２０とを含む。このため、図１では、４つのメモリセルに対応する部分が抜き出されて示されている。
ゲート電極７２は、図１中の奥行き方向に延伸するように設けられ、ワード線を兼ねている。ドレイン領域２０４上には配線７４が設けられており、配線７４はドレイン領域２０４に電気的に接続されている。ドレイン領域２０４は、配線７４を介して適宜その電位を変更可能に構成されている。図１の例では、ドレイン領域２０４は、隣り合って配置される選択トランジスタ２０に共通して形成されている。
ソース領域２０２上にはコンタクト層２０８が設けられており、コンタクト層２０８はソース領域２０２に電気的に接続されている。コンタクト層２０８上にはＭＴＪ素子１０が設けられており、ＭＴＪ素子１０はコンタクト層２０８に電気的に接続されている。コンタクト層２０８は、選択トランジスタ２０のソース領域２０２とＭＴＪ素子１０とを電気的に接続する。コンタクト層２０８は、例えば、コンタクトビアであり、貫通配線の一例である。コンタクト層２０８は上部電極として機能する。
ＭＴＪ素子１０上にはコンタクト層２１０が設けられており、コンタクト層２１０はＭＴＪ素子１０に電気的に接続されている。コンタクト層２１０上にはビット線７０がゲート電極（ワード線）７２と直交する方向に延伸するように設けられており、ビット線７０はコンタクト層２１０に電気的に接続されている。コンタクト層２１０は、ＭＴＪ素子１０とビット線７０とを電気的に接続する。コンタクト層２１０は、例えば、コンタクトビアであり、貫通配線の一例である。コンタクト層２１０は下部電極として機能する。
半導体基板２００の上面である表面２００ａには絶縁層３０が設けられている。この絶縁層３０は、下部絶縁層３２と、上部絶縁層３４とを有する。下部絶縁層３２は、各コンタクト層２０８や各ゲート電極（ワード線）７２、配線７４などを含む。上部絶縁層３４は、各ＭＴＪ素子１０や各コンタクト層２１０、各ビット線７０などを含む。
下部絶縁層３２は、平面Ｍ１と、傾斜面Ｍ２とを有している。平面Ｍ１は、半導体基板２００の表面（例えば、ウェハ面）２００ａに平行な面である。傾斜面Ｍ２は、半導体基板２００の表面２００ａに対して傾斜する平面である。これらの平面Ｍ１や傾斜面Ｍ２上には、各ＭＴＪ素子１０が設けられている。下部絶縁層３２は、各ＭＴＪ素子１０を形成するときの下地層として機能する。下部絶縁層３２は、下地層の一例である。
このような記憶装置１には、ゲート電極（ワード線）７２及びビット線７０に対して所望の電流を印加可能な電源回路（不図示）が設けられている。情報の書き込み時には、電源回路は、書き込みを行いたい所望のメモリセルに対応するアドレス配線、すなわち、ゲート電極（ワード線）７２及びビット線７０に電圧を印加し、ＭＴＪ素子１０に電流を流す。なお、ＭＴＪ素子１０は、所定層（後述の記憶層１０６）の磁気モーメントをスピントルク磁化反転により反転させることにより、１／０の情報の書き込みを行うことができる（詳しくは後述する）。
一方、情報の読み出し時には、記憶装置１は、電源回路によって読み出しを行いたい所望のメモリセルに対応するゲート電極（ワード線）７２に電圧を印加し、ビット線７０からＭＴＪ素子１０を通過して選択トランジスタ２０まで流れる電流を検出する。ＴＭＲ（トンネル磁気抵抗）効果により、ＭＴＪ素子１０の所定層（後述の記憶層１０６）における磁気モーメントの方向に応じてＭＴＪ素子１０の電気抵抗が変化するため、検出された電流値の大きさに基づいて１／０の情報を読み出すことができる。このとき、読み出し時の電流は、書き込み時に流れる電流に比べてずっと小さいため、読み出し時にはＭＴＪ素子１０の所定層における磁気方向は変化しない。つまり、ＭＴＪ素子１０は、非破壊での情報の読み出しが可能である。
＜１－２．記憶素子（ＭＴＪ素子）の構成例＞
第１の実施形態に係る記憶素子、例えば、スピントルク磁化反転を用いたＳＴＴ－ＭＲＡＭのＭＴＪ素子１０の構成例（基本構造）について図２を参照して説明する。図２は、ＭＴＪ素子１０の概略構成の一例を示す断面図である。ＭＴＪ素子１０は、１つの情報（１／０）を記憶する磁気記憶素子である。
図２に示すように、ＭＴＪ素子１０は、下地層１００と、固定層１０２と、絶縁層１０４と、記憶層１０６と、キャップ層１０８とを備えている。これらの下地層１００、固定層１０２、絶縁層１０４、記憶層１０６及びキャップ層１０８は、その記載順序で積層されている。絶縁層１０４は、トンネル絶縁層（トンネルバリア層）とも呼ばれる。
ＭＴＪ素子１０は、固定層１０２の磁化と記憶層１０６の磁化の相対的な角度によって情報の「０」、「１」を規定する。例えば、ＭＴＪ素子１０は、垂直磁化方式のＳＴＴ－ＭＲＡＭを構成する。すなわち、ＭＴＪ素子１０の積層構造に含まれる磁性層（固定層１０２及び記憶層１０６）の磁化方向は、膜面（層面）に対して垂直な方向、言い換えると積層構造の積層方向である。
図２の例では、図示が省略されているが、ＭＴＪ素子１０は上部電極と下部電極（各コンタクト層２０８、２１０）により挟まれる。ＭＴＪ素子１０において、ゲート電極（ワード線）７２及びビット線７０を介して、ＭＴＪ素子１０の下部電極と上部電極との間に電圧が印加され、そのＭＴＪ素子１０の記憶層１０６に対する情報の書き込み及び読み出しが行われる。
なお、ＭＴＪ素子１０においては、スピントルク磁化反転により、記憶層１０６の磁化方向は反転するが、固定層１０２の磁化方向配は反転しない、すなわち磁化方向が固定されているものとして説明する。また、絶縁層１０４は、固定層１０２と記憶層１０６とに挟持されているものとする。
下地層１００は、半導体基板２００上に下部電極を介して設けられる。例えば、下地層１００は、固定層１０２の結晶配向制御や下部電極に対する付着強度を向上させるための膜により構成されている。
固定層１０２は、磁化方向が固定された層（磁化固定層）である。この固定層１０２は、磁化方向が垂直方向に固定された磁気モーメントを有する強磁性体により形成されており、高い保磁力等によって磁気モーメントの方向が固定されている。固定層１０２は、例えば、少なくとも２層の強磁性層と、非磁性層とを有する積層フェリピン構造に形成されている。
絶縁層１０４は、各種の非磁性体等から形成され、固定層１０２と記憶層１０６との間に挟持されるように設けられる。絶縁層１０４は、ＭｇＯ等の絶縁材料で形成された層である。絶縁層１０４は、上述の材料の他にも、例えば、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＯ２、Ｂｉ２Ｏ３、ＭｇＦ２、ＣａＦ、ＳｒＴｉＯ２、ＡｌＬａＯ３、Ａｌ－Ｎ－Ｏ等の各種の絶縁体、誘電体、半導体を用いて構成することもできる。
記憶層１０６は、磁化方向が変更可能、例えば、反転可能な層である。この記憶層１０６は、磁化の方向が垂直方向に自由に変化する磁気モーメントを有する強磁性体により形成されており、記憶する情報に対応して磁気モーメントの方向が変化する。記憶層１０６は、磁性体の磁化状態により情報を記憶するものであり、１つの層から形成されてもよく、複数の層が積層された構造であってもよい。情報の記憶は、一軸異方性を有する記憶層１０６の磁化の向きにより行われる。
例えば、書込みは、垂直方向に電流を記憶層１０６に印加し、スピントルク磁化反転を起こすことにより行われる。つまり、記憶層１０６及び固定層１０２の積層方向に流す書き込み電流が印加されると、記憶層１０６の磁化の向きが変化し、記憶層１０６に情報が記憶される。なお、スピン注入により磁化の向きが反転する記憶層１０６に対し、トンネルバリア膜の絶縁層１０４を介して固定層１０２が設けられ、記憶層１０６の記憶情報（磁化方向）の基準とされる。
キャップ層１０８は、例えば、Ｔａ等の各種金属材料、合金材料、酸化物材料等により形成されている。このキャップ層１０８は、ＭＴＪ素子１０の製造中において各積層を保護する。なお、キャップ層１０８は、ハードマスクとして機能してもよい。
このような積層構造のＭＴＪ素子１０は、例えば、下地層１００からキャップ層１０８までを真空装置内で連続的に形成し、その後、エッチング等の加工によりＭＴＪ素子１０のパターンを形成することによって製造される。ＭＴＪ素子１０は行列状（マトリクス状）に配置される（図１参照）。
ここで、例えば、記憶層１０６及び固定層１０２としては、Ｃｏ－Ｆｅ－Ｂが用いられる。固定層１０２は情報の基準であるので、記録や読み出しによって磁化の方向が変化してはいけないが、必ずしも特定の方向に固定されている必要はなく、記憶層１０６よりも保磁力を大きくするか、膜厚を厚くするか、あるいは、磁気ダンピング定数を大きくして記憶層１０６よりも磁化を動きにくくすればよい。
また、磁化を固定する場合には、ＰｔＭｎやＩｒＭｎ等の反強磁性体を固定層１０２に接触させるか、あるいは、それらの反強磁性体に接触した磁性体をＲｕ等の非磁性体を介して磁気的に結合させ、固定層１０２を間接的に固定しても良い。
また、記憶層１０６における垂直磁化膜では、垂直磁化膜が受ける実効的な反磁界の大きさが飽和磁化量Ｍｓよりも小さくなるように、組成が調整されている。前述したように、記憶層１０６の強磁性材料Ｃｏ－Ｆｅ－Ｂ組成を選定し、記憶層１０６が受ける実効的な反磁界の大きさを低くして、記憶層１０６の飽和磁化量Ｍｓよりも小さくなるようにする。これにより、記憶層１０６の磁化は垂直方向を向くことになる。
また、トンネルバリア層である絶縁層１０４をＭｇＯ（酸化マグネシウム）で形成した場合には、磁気抵抗変化率（ＭＲ比）を高くすることができる。このようにＭＲ比を高くすることによって、ＭＴＪ素子１０におけるスピン注入の効率を向上し、記憶層１０６の磁化の向きを反転させるために必要な電流密度を低減することができる。また、本実施形態においては、中間層としての絶縁層１０４の材料を金属材料に置き換え、巨大磁気抵抗（ＧＭＲ）効果によるスピン注入を行ってもよい。
上述のＭＴＪ素子１０の構成によれば、記憶層１０６は、その記憶層１０６が受ける実効的な反磁界の大きさが記憶層１０６の飽和磁化量Ｍｓよりも小さくなるように構成されている。これにより、記憶層１０６が受ける反磁界が低くなっており、記憶層１０６の磁化の向きを反転させるために必要な書き込み電流量を低減することができる。これは、記憶層１０６が垂直磁気異方性をもつために垂直磁化型ＳＴＴ－ＭＲＡＭの反転電流が適用され、反磁界の点で有利になるためである。また、記憶層１０６の飽和磁化量Ｍｓを低減しなくても書き込み電流量を低減することができるため、記憶層１０６の飽和磁化量Ｍｓを充分な量として、記憶層１０６の熱安定性を確保することが可能になる。その結果、特性バランスに優れたＭＴＪ素子１０を構成することができる。
また、固定層１０２は積層フェリピン構造になっていることから、固定層１０２の感度を外部磁界に対して鈍化させ、固定層１０２に起因する漏洩磁界を遮断するとともに、複数の磁性層の層間結合により、固定層１０２の垂直磁気異方性の強化を図ることができる。このように、情報保持能力である熱安定性を充分に確保することができるため、特性バランスに優れたＭＴＪ素子１０を構成することができる。なお、このような固定層１０２の磁化方向の固定の手法は、固定層１０２が、記憶層１０６に対して下方にある場合であっても、上方にある場合であっても用いることができる。
ここで、積層フェリピン構造が記憶層１０６に対して下側（すなわち、下地層１００側）に設けられる構造は、ボトムピン構造とも称され、積層フェリピン構造が記憶層１０６に対して上側（すなわち、キャップ層１０８側）に設けられる構造は、トップピン構造とも称される。つまり、ＭＴＪ素子１０は、ボトムピン構造及びトップピン構造のいずれの構造であってもよい。
なお、図２の例では、ＭＴＪ素子１０の積層構造として、記憶層１０６を基準として下方向に絶縁層１０４及び固定層１０２が積層された構造を示したが、ＭＴＪ素子１０の構造は特に限定されるものではない。例えば、ＭＴＪ素子１０に他の層を追加してもよく、また、固定層１０２と記憶層１０６との位置を入れ替えてＭＴＪ素子１０を構成してもよい。一例として、記憶層１０６とキャップ層１０８との間に絶縁層（上部トンネルバリア層）及び固定層（上部磁化固定層）をその記載順序で追加してＭＴＪ素子１０を構成してもよい。この場合、固定層１０２が下部磁化固定層として機能し、絶縁層１０４が下部トンネルバリア層として機能する。
＜１－３．記憶素子の書き込み及び読み出し＞
ＭＴＪ素子１０における情報の書き込み及び読み出しの仕組みについて説明する。まずは、ＭＴＪ素子１０における情報の書き込みの仕組みについて説明する。ＭＴＪ素子１０では、記憶層１０６への情報の書き込みは、先に説明したように、スピントルク磁化反転を用いて行われる。
ここで、スピントルク磁化反転の詳細について説明する。電子は、２種類のスピン角運動量をもつことが知られている。そこで、スピン角運動量を、仮に上向きのスピン角運動量と、下向きのスピン角運動量との２種類のスピン角運動量として定義する。非磁性体内部では、上向きのスピン角運動量と下向きのスピン角運動量とが同数であり、強磁性体内部では、これら両者の数に差がある。
さらに、ここでは、ＭＴＪ素子１０において、固定層１０２と記憶層１０６との磁気モーメントの向きが互いに異なる反平行状態にあり、この状態において、電子を固定層１０２から記憶層１０６へ進入させる場合について考える。
電子が固定層１０２を通過した場合には、スピン偏極が生じ、すなわち、上向きのスピン角運動量と下向きのスピン角運動量との数に差が生じる。さらに、絶縁層１０４の厚さが十分に薄い場合には、このスピン偏極が緩和して通常の非磁性体における非偏極（上向きと下向きの電子の数が同数）状態になる前に、当該電子は、記憶層１０６に進入することができる。
記憶層１０６では、スピン偏極の方向は進入した電子と逆になっている。従って、系全体のエネルギーを下げるために、進入した電子の一部は、反転、すなわちスピン角運動量の向きが変化する。この際、系全体ではスピン角運動量が保存されることから、反転した電子によるスピン角運動量の変化の合計と等価な反作用が記憶層１０６の磁気モーメント（磁化方向）に与えられる。
電流、すなわち、単位時間に通過する電子の数が少ない場合には、向きを変える電子の総数も少ないために記憶層１０６の磁気モーメントに発生するスピン角運動量変化も小さい。一方、電流、すなわち、単位時間に通過する電子の数を多くすると、記憶層１０６の磁気モーメントに所望するスピン角運動量変化を単位時間内に与えることができる。スピン角運動量の時間変化はトルクであり、トルクが所定の閾値を超えると記憶層１０６の磁気モーメントは反転を開始し、１８０度反転した状態で安定となる。なお、記憶層１０６の磁気モーメントが１８０度反転した状態で安定となるのは、記憶層１０６を構成する磁性体に磁化容易軸が存在し、一軸異方性があるためである。上記のような仕組みにより、ＭＴＪ素子１０は、反平行状態から、固定層１０２と記憶層１０６との磁気モーメントの向きが互いに同じとなる平行状態へと変化する。
また、平行状態において、電流を逆に記憶層１０６から固定層１０２へ電子を侵入させるような向きで流した場合には、固定層１０２へ到達した際に固定層１０２で反射されて反転した電子が、記憶層１０６に進入する際に記憶層１０６にトルクを与える。従って、与えられたトルクにより、記憶層１０６の磁気モーメントは反転し、ＭＴＪ素子１０は平行状態から反平行状態へと変化する。
ただし、平行状態から反平行状態への反転を起こすための反転電流の電流量は、反平行状態から平行状態へと反転させる場合よりも多くなる。なお、平行状態から反平行状態への反転については、簡単に述べると、固定層１０２の磁気モーメントが固定されているために、固定層１０２での反転が難しく、系全体のスピン角運動量を保存するために記憶層１０６の磁気モーメントが反転するためである。このように、ＭＴＪ素子１０における１／０の記憶は、固定層１０２から記憶層１０６に向かう方向又はその逆向きに、それぞれの極性に対応する所定の閾値以上の電流を流すことによって行われる。このように、ＭＴＪ素子１０における記憶層１０６の磁気モーメントを反転させて、ＭＴＪ素子１０の抵抗状態を変化させることにより、ＭＴＪ素子１０における１／０の書き込みが行われる。
次に、ＭＴＪ素子１０における情報の読み出しの仕組みについて説明する。ＭＴＪ素子１０においては、記憶層１０６からの情報の読み出しは、磁気抵抗効果を用いて行われる。詳細には、ＭＴＪ素子１０を挟む下部電極（図示省略）と上部電極（図示省略）との間に電流を流した場合、固定層１０２と記憶層１０６との磁気モーメントの方向が互いに平行状態であるのか、反平行状態であるのかに基づいて、ＭＴＪ素子１０の抵抗状態が変化する。そして、ＭＴＪ素子１０の抵抗状態、すなわち、ＭＴＪ素子１０が示す電気抵抗の大小を判別することによって、記憶層１０６に記憶された情報を読み出すことができる。
＜１－４．面内磁化方式及び垂直磁化方式のＳＴＴ－ＭＲＡＭ＞
ＳＴＴ－ＭＲＡＭにおいては、面内方向に磁気異方性を有する磁性体を用いた面内磁化方式のＳＴＴ－ＭＲＡＭと、垂直方向に磁性異方性を有する磁性体を用いた垂直磁化方式のＳＴＴ－ＭＲＡＭとがある。一般的には、面内磁化方式のＳＴＴ－ＭＲＡＭよりも垂直磁化方式のＳＴＴ－ＭＲＡＭの方が低電力化、大容量化に適しているとされている。これは、垂直磁化方式のＳＴＴ－ＭＲＡＭの方が、スピントルク磁化反転の際に超えるべきエネルギバリアが低く、また垂直磁化膜の有する高い磁気異方性が大容量化により微細化した記憶担体の熱安定性を保持するのに有利なためである。
詳細には、面内磁化方式のＳＴＴ－ＭＲＡＭの反転電流をＩｃ＿ｐａｒａとすると、
平行状態から反平行状態への反転電流は、
Ｉｃ＿ｐａｒａ＝（Ａ・α・Ｍｓ・Ｖ／ｇ（０）／Ｐ）（Ｈｋ＋２πＭｓ）となり、
反平行状態から平行状態への反転電流は、
Ｉｃ＿ｐａｒａ＝－（Ａ・α・Ｍｓ・Ｖ／ｇ（π）／Ｐ）（Ｈｋ＋２πＭｓ）となる。
また、垂直磁化方式のＳＴＴ－ＭＲＡＭの反転電流をＩｃ＿ｐｅｒｐとすると、
平行状態から反平行状態への反転電流は、
Ｉｃ＿ｐｅｒｐ＝（Ａ・α・Ｍｓ・Ｖ／ｇ（０）／Ｐ）（Ｈｋ－４πＭｓ）となり、
反平行状態から平行状態への反転電流は、
Ｉｃ＿ｐｅｒｐ＝－（Ａ・α・Ｍｓ・Ｖ／ｇ（π）／Ｐ）（Ｈｋ－４πＭｓ）となる。
なお、Ａは定数、αはダンピング定数、Ｍｓは飽和磁化、Ｖは素子体積、ｇ（０）Ｐ、ｇ（π）Ｐはそれぞれ平行状態、反平行状態時にスピントルクが相手の磁性層に伝達される効率に対応する係数、Ｈｋは磁気異方性である（非特許文献１参照）。
上記各式において、垂直磁化型の場合の（Ｈｋ－４πＭｓ）と面内磁化型の場合の（Ｈｋ＋２πＭｓ）とを比較すると、垂直磁化型が低記憶電流化により適していることが理解できる。すなわち、垂直磁化方式のＳＴＴ－ＭＲＡＭの場合の（Ｈｋ－４πＭｓ）は、面内磁化方式のＳＴＴ－ＭＲＡＭの場合の（Ｈｋ＋２πＭｓ）に比べて小さい。従って、垂直磁化方式のＳＴＴ－ＭＲＡＭのほうが、反転電流が小さく、書き込みの際の反転電流を低減させるという観点においては、適していることがわかる。
＜１－５．記憶素子の製造方法＞
第１の実施形態に係るＭＴＪ素子１０の製造方法（記憶装置１の製造方法）の一例について図４から図６を参照して説明する。図４及び図５は、第１の実施形態に係るＭＴＪ素子１０の製造工程の一例を説明するための断面図である。図６は、第１の実施形態に係るＭｇＯ成膜レートの角度依存性を示すグラフである。
図４に示すように、基板の表面２００ａ（半導体基板２００の上面）には、下部絶縁層３２が積層される。下部絶縁層３２は、平面Ｍ１及び傾斜面Ｍ２を含む凸部を有している。平面Ｍ１及び傾斜面Ｍ２には、それぞれコンタクト層２０８が位置付けられ、垂直方向に延伸するように形成されている。なお、コンタクト層２０８の上面である露出面２０８ａは、コンタクト層２０８が下部絶縁層３２から露出し、傾斜面Ｍ２と同じ傾斜角度及び傾斜方向で傾斜する面である。この露出面２０８ａは、傾斜面Ｍ２に含まれる。このような下部絶縁層３２上に、下地層１００、固定層１０２、絶縁層１０４、記憶層１０６及びキャップ層１０８が、その記載順序でスパッタリング等の成膜方法（例えば、ＤＣマグネトロンスパッタ法やＲＦマグネトロンスパッタ法等）により積層される。
さらに、キャップ層１０８の上には、フォトマスク４０が形成される。フォトマスク４０は、例えば、キャップ層１０８上にフォトレジスト層をスピンコート法等により積層し、そのフォトレジスト層をＭＴＪ素子１０の形状及びサイズに合わせてパターニングすることによって形成される。このフォトマスク４０がマスクとして用いられ、キャップ層１０８、記憶層１０６、絶縁層１０４、固定層１０２、下地層１００等に対して順次エッチングが行われ、図５に示すように、ＭＴＪ素子１０が下部絶縁層３２の上面、すなわち平面Ｍ１及び傾斜面Ｍ２にそれぞれ形成される。なお、エッチングとしては、例えば、イオンビームエッチング（ＩＢＥ）を用いても良く、また、リアクティブイオンエッチング（ＲＩＥ）を用いても良いし、それらを組み合わせても良い。
このような製造工程によれば、図４に示すように、下地層１００からキャップ層１０８までが真空装置内で連続的に成膜され、その後、エッチング等によるパターニング加工が行われることで、図５に示すように、ＭＴＪ素子１０が下部絶縁層３２の上面に形成される。このとき、ＭＴＪ素子１０は、下部絶縁層３２の平面Ｍ１や傾斜面Ｍ２上にそれぞれ形成される。平面Ｍ１上のＭＴＪ素子１０の絶縁層１０４の厚さ（膜厚）と、傾斜面Ｍ２上のＭＴＪ素子１０の絶縁層１０４の厚さは、異なっている。
図６に示すように、傾斜面Ｍ２の傾斜角度が大きくなると、ＭｇＯの成膜レート、すなわち絶縁層１０４の成膜レートは低くなる。つまり、傾斜面Ｍ２の傾斜角度が大きくなるほど、絶縁層１０４の厚さは薄くなる。この特性を利用して、絶縁層１０４の厚さが異なる複数のＭＴＪ素子１０、すなわち、書込み（保持）特性が異なる複数のＭＴＪ素子１０を同時に形成することができる。
ここで、傾斜角度に関して、傾斜角度をθとすると、０（ｄｅｇ）＜θ≦４５（ｄｅｇ）の関係式を満たすことが望ましい。傾斜角度を４５（ｄｅｇ）まで傾けた場合、絶縁層１０４の厚さ（例えば、ＭｇＯの膜厚）がＣＯＳ則に基づいて半分程度になり、ＳＴＴ－ＭＲＡＭとして想定される絶縁層１０４の厚さ範囲（例えば、ＭｇＯ膜厚範囲）をカバーすることが可能である。一方、傾斜角度を大きくし過ぎると、エッチングによりＭＴＪ素子１０の側壁に付着した再デポ物を十分に除去できない懸念があるため、一般的なビーム角度から４５（ｄｅｇ）が上限に設定される。
なお、前述の製造工程において、特段の断りが無い限りは、酸化物からなる層以外の層については、ＤＣマグネトロンスパッタ法を用いて成膜することが好ましい。また、特段の断りが無い限りは、酸化物層は、ＲＦマグネトロンスパッタ法、もしくは、ＤＣマグネトロンスパッタ法を用いて金属層を成膜し、成膜後に、酸化処理（熱処理）を行い、成膜した金属層を酸化物層に変換することで形成することが好ましい。
＜１－６．下地の変形例１＞
第１の実施形態に係る下地（下部絶縁層３２）の変形例１について図７を参照して説明する。図７は、第１の実施形態に係る下地（下部絶縁層３２）の変形例１を説明するための断面図である。
図７に示すように、下部絶縁層３２は、平面Ｍ１と、傾斜角度が異なる２つの傾斜面Ｍ２とを有している。この場合、絶縁層１０４の厚さが異なる３つのＭＴＪ素子１０、すなわち、書込み（保持）特性が異なる３つのＭＴＪ素子１０を同時に形成することができる。なお、傾斜角度が異なる傾斜面Ｍ２の数は、特に限定されるものではなく、例えば、必要とする異なる書込み特性の数に応じて変更される。つまり、傾斜をｎ（ｎは２以上の整数）段階にすることで、書込み特性が異なるｎ種類のＭＴＪ素子１０を同時に形成することができる。
＜１－７．下地の変形例２＞
第１の実施形態に係る下地（下部絶縁層３２）の変形例２について図８を参照して説明する。図８は、第１の実施形態に係る下地（下部絶縁層３２）の変形例２を説明するための断面図である。
図８に示すように、下部絶縁層３２は、図５に比べて幅（面内方向の長さ）が広い複数のコンタクト層２０８を有している。コンタクト層２０８の上面である露出面２０８ａ内に、ＭＴＪ素子１０が設けられている。露出面２０８ａの面積は、ＭＴＪ素子１０の下面の面積以上である。露出面２０８ａは、傾斜面Ｍ２に含まれる。この露出面２０８ａは、傾斜面Ｍ２として機能する。
＜１－８．下地の傾斜面の形成方法＞
第１の実施形態に係る下地（下部絶縁層３２）の傾斜面Ｍ２の形成方法の一例について図９から図１１を参照して説明する。図９から図１１は、第１の実施形態に係る下地の傾斜面Ｍ２の形成工程の一例を説明するための図である。
図９に示すように、下地の下部絶縁層３２上にレジスト層５０がパターニングされ、図１０に示すように、下部絶縁層３２の上面に対して所定の傾斜角度で入射するイオンビーム（下部絶縁層３２の上面に対する斜めイオンビーム入射）により下部絶縁層３２がエッチングされる。このとき、イオンビームの一部がレジスト層５０により遮蔽され、下部絶縁層３２上に傾斜面Ｍ２が形成される。そして、図１１に示すように、エッチング後にレジスト層５０が除去される。これにより、傾斜面Ｍ２を有する下部絶縁層３２を得ることができる。このような形成工程では、レジスト層５０のパターニングとイオンビームの入射角度を制御することで、傾斜面Ｍ２の傾斜角度と傾斜方向を調整することが可能であり、また、傾斜面Ｍ２の有無を選択することが可能である。
なお、傾斜面Ｍ２の形成工程は、傾斜面Ｍ２を形成できる手法であれば、図９から図１１に示す形成工程に限られるものではない。また、下地（下地層）が傾斜面Ｍ２を有することが可能であれば、下地は下部絶縁層３２に限られるものではない。
＜１－９．作用・効果＞
以上説明したように、第１の実施形態によれば、下地層の一例である下部絶縁層３２は、半導体基板２００の表面２００ａに対して傾斜する傾斜面Ｍ２を有しており、複数のＭＴＪ素子１０のいずれかは、傾斜面Ｍ２に設けられている。これにより、傾斜面Ｍ２上のＭＴＪ素子１０の絶縁層１０４の厚さは、他のＭＴＪ素子１０の絶縁層１０４の厚さと異なる。したがって、絶縁層１０４の厚さが異なる複数のＭＴＪ素子１０、すなわち、書込み（保持）特性が異なる複数のＭＴＪ素子１０を同時に形成することができる。つまり、製造工程数を抑えることが可能となり、生産性を向上させることができる。
例えば、下部絶縁層３２は、半導体基板２００の表面２００ａに平行な平面Ｍ１を有しており、各ＭＴＪ素子１０は、平面Ｍ１及び傾斜面Ｍ２に設けられている（図４参照）。これにより、傾斜面Ｍ２上のＭＴＪ素子１０の絶縁層１０４の厚さは、平面Ｍ１上のＭＴＪ素子１０の絶縁層１０４の厚さと異なる。したがって、書込み（保持）特性が異なる複数のＭＴＪ素子１０を同時に形成することが可能となり、生産性を向上させることができる。
また、例えば、下部絶縁層３２は、平面Ｍ１に加え、半導体基板２００の表面２００ａに対する傾斜角度が異なる複数の傾斜面Ｍ２を有していてもよい（図７参照）。この場合、各ＭＴＪ素子１０は、平面Ｍ１及び各傾斜面Ｍ２に設けられる。これにより、傾斜面Ｍ２上のＭＴＪ素子１０の絶縁層１０４の厚さは、平面Ｍ１上のＭＴＪ素子１０の絶縁層１０４の厚さと異なり、さらに、傾斜面Ｍ２ごとに異なる。したがって、書込み（保持）特性が異なる複数のＭＴＪ素子１０を同時に形成することが可能となり、生産性を向上させることができる。
下部絶縁層３２は、傾斜面Ｍ２に設けられたＭＴＪ素子１０に電気的に接続される貫通配線の一例であるコンタクト層２０８を含み、傾斜面Ｍ２は、コンタクト層２０８が下部絶縁層３２から露出する露出面２０８ａを含み、コンタクト層２０８に電気的に接続されたＭＴＪ素子１０は、露出面２０８ａ内に設けられてもよい（図８参照）。露出面２０８ａ上のＭＴＪ素子１０の絶縁層１０４の厚さは、他のＭＴＪ素子１０の絶縁層１０４の厚さと異なる。したがって、前述のようなＭＴＪ素子１０が露出面２０８ａ内に設けられるような構成であっても、書込み（保持）特性が異なる複数のＭＴＪ素子１０を同時に形成することが可能となり、生産性を向上させることができる。
＜２．第２の実施形態＞
第２の実施形態に係るＭＴＪ素子１０の製造方法（記憶装置１の製造方法）の一例について図１２から図１４を参照して説明する。図１２及び図１３は、第２の実施形態に係るＭＴＪ素子１０の製造工程の一例を説明するための断面図である。図１４は、第２の実施形態に係るＭＴＪ素子１０の製造工程の比較例を説明するための断面図である。
図１２に示すように、基板の表面２００ａ（半導体基板２００の上面）には、下部絶縁層３２が積層される。下部絶縁層３２は、平面Ｍ１及び複数の傾斜面Ｍ２を含む凸部を有している。各傾斜面Ｍ２には、それぞれコンタクト層２０８が位置付けられ、垂直方向に延伸するように形成されている。なお、コンタクト層２０８の上面である露出面２０８ａは、コンタクト層２０８が下部絶縁層３２から露出し、傾斜面Ｍ２と同じ傾斜角度及び傾斜方向で傾斜する面である。この露出面２０８ａは、傾斜面Ｍ２に含まれる。このような下部絶縁層３２上に、下地層１００、固定層１０２、絶縁層１０４、記憶層１０６及びキャップ層１０８が、その記載順序でスパッタリング等の成膜方法（例えば、ＤＣマグネトロンスパッタ法やＲＦマグネトロンスパッタ法等）により積層される。
さらに、キャップ層１０８の上には、フォトマスク４０が形成される。フォトマスク４０は、例えば、キャップ層１０８上にフォトレジスト層をスピンコート法等により積層し、そのフォトレジスト層をＭＴＪ素子１０の形状及びサイズに合わせてパターニングすることによって形成される。このフォトマスク４０がマスクとして用いられ、キャップ層１０８、記憶層１０６、絶縁層１０４、固定層１０２、下地層１００等に対して順次エッチングが行われ、図１３に示すように、ＭＴＪ素子１０が下部絶縁層３２の上面、すなわち各傾斜面Ｍ２にそれぞれ形成される。なお、エッチングとしては、例えば、イオンビームエッチング（ＩＢＥ）を用いても良く、また、リアクティブイオンエッチング（ＲＩＥ）を用いても良いし、それらを組み合わせても良い。
このような製造工程によれば、図１２に示すように、下地層１００からキャップ層１０８までが真空装置内で連続的に成膜され、その後、エッチング等によるパターニング加工が行われることで、図１３に示すように、ＭＴＪ素子１０が下部絶縁層３２の上面に形成される。このとき、ＭＴＪ素子１０は、下部絶縁層３２の各傾斜面Ｍ２上にそれぞれ形成される。各傾斜面Ｍ２の傾斜角度は同じである。このため、傾斜面Ｍ２上のＭＴＪ素子１０の絶縁層１０４の厚さ（膜厚）と、傾斜面Ｍ２上のＭＴＪ素子１０の絶縁層１０４の厚さは、同じである。
図１２の例では、ＭＴＪ素子１０の間隔を狭くする場所（例えば、最も狭くする場所）において、それらのＭＴＪ素子１０を形成する場所の下部絶縁層３２に２つの傾斜面Ｍ２が設けられる。例えば、隣接するＭＴＪ素子１０の間の下部絶縁層３２が図１２のような凸状に形成される。２つの傾斜面Ｍ２は、互いの面間の離間距離が半導体基板２００の表面２００ａに向かって徐々に広がるように形成されている。
２つの傾斜面Ｍ２のうち一方の傾斜面Ｍ２は、面内方向（例えば、ウェハ膜面方向）に対して＋ａ度（正の値）、もう一方の傾斜面Ｍ２は、面内方向に対して－ｂ度（負の値）を持つ。数値ａ及びｂは同じでもよく、また、異なっていてもよい。このように２つの傾斜面Ｍ２の個々の傾斜方向は異なる。なお、「＋」と「－」は、傾斜方向が逆であることを示す。傾斜方向は、例えば、二次元で規定されるものでもよく、あるいは、三次元で規定されるものでもよい。
このようなレイアウトによれば、傾斜面Ｍ２の傾斜角度Ｂ（ｄｅｇ）分だけ、イオンビームが遮蔽される角度上限を増やすことができる。この角度上限はＹ＋Ｂ（ｄｅｇ）である。つまり、イオンビームの入射角度範囲の拡張により、イオンビームを相対的に寝かして照射し、ＭＴＪ素子１０の側壁に付着する再デポ物を除去することができる。したがって、イオンビームエッチング（ＩＢＥ）による素子加工を行う場合、ＭＴＪ素子１０によりイオンビームが遮蔽されることが軽減され、ＭＴＪ素子１０の間隔を狭くしてもショート不良を抑えることが可能になるので、より高密度な記憶装置１を作成することができる。
一方、図１４に示す比較例では、下部絶縁層３２は平面Ｍ１だけを有しており、各ＭＴＪ素子１０は平面Ｍ１上に形成される。このレイアウトでは、イオンビームをＹ（ｄｅｇ）以上寝かせると、隣接するＭＴＪ素子１０やその上のフォトマスク４０により遮蔽される。つまり、素子間隔が狭くなる場所では、ＩＢＥ（イオンビームエッチング）加工時のイオンビームが隣接する一方の素子に遮られることがある。
このように、比較例では、イオンビームの角度が水平に近づいた場合、隣接するＭＴＪ素子１０やその上のフォトマスク４０によってイオンビームが遮蔽され、ＭＴＪ素子１０の側壁に付着した付着物、すなわち再デポ物の除去が不十分となり、ショート不良を引き起こすことがある。このショート不良を回避するため、前述のように、イオンビームの入射角度範囲の拡張により、イオンビームを相対的に寝かして照射し、ＭＴＪ素子１０の側壁に付着する再デポ物を除去することができる。
以上説明したように、第２の実施形態によれば、下部絶縁層３２は、半導体基板２００の表面２００ａに対する傾斜方向が異なる複数の傾斜面Ｍ２を有しており、各ＭＴＪ素子１０のいずれかは、各傾斜面Ｍ２に設けられている。このレイアウトにより、隣接するＭＴＪ素子１０の成膜時、互いの素子がイオンビームを遮蔽することが抑えられ、ショート不良素子の原因となる再デポ物（再付着のデポ物）をＭＴＪ素子１０から除去することが容易となる。したがって、歩留まりの低下を抑えることが可能になるので、生産性を向上させることができる。
例えば、下部絶縁層３２は、互いの面間の離間距離が半導体基板２００の表面２００ａに向かって徐々に広がる複数の傾斜面Ｍ２を有しており、各ＭＴＪ素子１０のいずれかは、各傾斜面Ｍ２に設けられている。このレイアウトにより、隣接するＭＴＪ素子１０の成膜時、互いの素子がイオンビームを遮蔽することがより抑えられ、ショート不良素子の原因となる再デポ物をＭＴＪ素子１０から除去することが容易となるので、歩留まりの低下を抑え、生産性を確実に向上させることができる。
なお、各傾斜面Ｍ２の個々の傾斜角度は、同じであってもよく、異なっていてもよい。る。ただし、各傾斜面Ｍ２の傾斜角度を変えることで、第２の実施形態でも、第１の実施形態と同じ効果を得ることができる。
＜３．他の実施形態＞
上記の実施形態に係る構成は、上記の実施形態以外にも種々の異なる形態にて実施されてもよい。例えば、構成は、上述した例に限らず、種々の態様であってもよい。また、例えば、上記文書中や図面中で示した構成、処理手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。
また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。
例えば、上記の各実施形態及びそれらの変形例に係る各ＭＴＪ素子１０を磁気抵抗素子として使用し、記憶装置１として、ＨＤＤ（ハードディスクドライブ）等の記憶装置を構成してもよい。
＜４．電子機器の構成例＞
前述の各実施形態（各変形例も含む）に係る記憶装置１を備える電子機器として、撮像装置３００及びゲーム機器９００について図１５から図１７を参照して説明する。例えば、撮像装置３００及びゲーム機器９００は、前述の各実施形態に係る記憶装置１をメモリとして用いる。メモリとしては、例えば、フラッシュメモリ等が挙げられる。
＜４－１．撮像装置＞
前述の各実施形態のいずれかに係る記憶装置１を備える撮像装置３００について図１５を参照して説明する。図１５は、前述の各実施形態のいずれかに係る記憶装置１を備える撮像装置３００の概略構成の一例を示す図である。撮像装置３００としては、例えば、デジタルスチルカメラやビデオカメラ、撮像機能を有するスマートフォンや携帯電話機等の電子機器が挙げられる。
図１５に示すように、撮像装置３００は、光学系３０１、シャッタ装置３０２、撮像素子３０３、制御回路（駆動回路）３０４、信号処理回路３０５、モニタ３０６及びメモリ３０７を備える。この撮像装置３００は、静止画像および動画像を撮像可能である。
光学系３０１は、１枚または複数枚のレンズを有する。この光学系３０１は、被写体からの光（入射光）を撮像素子３０３に導き、撮像素子３０３の受光面に結像させる。
シャッタ装置３０２は、光学系３０１および撮像素子３０３の間に配置される。このシャッタ装置３０２は、制御回路３０４の制御に従って、撮像素子３０３への光照射期間および遮光期間を制御する。
撮像素子３０３は、光学系３０１およびシャッタ装置３０２を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。撮像素子３０３に蓄積された信号電荷は、制御回路３０４から供給される駆動信号（タイミング信号）に従って転送される。
制御回路３０４は、撮像素子３０３の転送動作およびシャッタ装置３０２のシャッタ動作を制御する駆動信号を出力して、撮像素子３０３およびシャッタ装置３０２を駆動する。
信号処理回路３０５は、撮像素子３０３から出力された信号電荷に対して各種の信号処理を施す。信号処理回路３０５が信号処理を施すことにより得られた画像（画像データ）は、モニタ３０６に供給され、また、メモリ３０７に供給される。
モニタ３０６は、信号処理回路３０５から供給された画像データに基づき、撮像素子３０３により撮像された動画又は静止画を表示する。モニタ３０６としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネル等のパネル型表示装置が用いられる。
メモリ３０７は、信号処理回路３０５から供給された画像データ、すなわち、撮像素子３０３により撮像された動画又は静止画の画像データを記憶する。メモリ３０７は、前述の各実施形態のいずれかに係る記憶装置１を含む。
このように構成されている撮像装置３００においても、メモリ３０７として、上述した記憶装置１を用いることにより、生産性の向上を実現することができる。
＜４－２．ゲーム機器＞
前述の各実施形態のいずれかに係る記憶装置１を備えるゲーム機器９００について図１６及び図１７を参照して説明する。図１６は、前述の各実施形態のいずれかに係る記憶装置１を備えるゲーム機器９００の概略構成の一例を示す斜視図（外観斜視図）である。図１７は、ゲーム機器９００の概略構成の一例を示すブロック図である。
図１６に示すように、ゲーム機器９００は、例えば、横長の扁平な形状に形成された外筐９０１の内外に各構成が配置された外観を有する。
外筐９０１の前面には、長手方向の中央部に表示パネル９０２が設けられる。また、表示パネル９０２の左右には、それぞれ周方向に離隔して配置された操作キー９０３及び操作キー９０４が設けられる。また、外筐９０１の前面の下端部には、操作キー９０５が設けられる。操作キー９０３、９０４、９０５は、方向キー又は決定キー等として機能し、表示パネル９０２に表示されるメニュー項目の選択やゲームの進行等に用いられる。
外筐９０１の上面には、外部機器を接続するための接続端子９０６や電力供給用の供給端子９０７、外部機器との赤外線通信を行う受光窓９０８等が設けられる。
図１７に示すように、ゲーム機器９００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を含む演算処理部９１０と、各種情報を記憶する記憶部９２０と、ゲーム機器９００の各構成を制御する制御部９３０とを備える。演算処理部９１０及び制御部９３０には、例えば、図示しないバッテリー等から電力が供給される。
演算処理部９１０は、各種情報の設定またはアプリケーションの選択をユーザに行わせるためのメニュー画面を生成する。また、演算処理部９１０は、ユーザによって選択されたアプリケーションを実行する。
記憶部９２０は、ユーザにより設定された各種情報を保持する。記憶部９２０は、前述の各実施形態のいずれかに係る記憶装置１を含む。
制御部９３０は、入力受付部９３１、通信処理部９３３及び電力制御部９３５を有する。入力受付部９３１は、例えば、操作キー９０３、９０４及び９０５の状態検出を行う。また、通信処理部９３３は、外部機器との間の通信処理を行う。電力制御部９３５は、ゲーム機器９００の各部に供給される電力の制御を行う。
このように構成されているゲーム機器９００においても、記憶部９２０として、上述した記憶装置１を用いることにより、生産性の向上を実現することができる。
なお、前述の各実施形態に係る記憶装置１は、演算装置等を成す半導体回路とともに同一の半導体チップに搭載されて半導体装置（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ:ＳｏＣ）を構成してもよい。
また、前述の各実施形態に係る記憶装置１は、上述のようにメモリ（記憶部）が搭載され得る各種の電子機器に実装されることが可能である。例えば、記憶装置１は、撮像装置３００やゲーム機器９００の他にも、ノートＰＣ（Personal Computer）、モバイル機器（例えば、スマートフォンやタブレットＰＣ等）、ＰＤＡ（Personal Digital Assistant）、ウェアラブルデバイス、音楽機器等、各種の電子機器に搭載されてもよい。例えば、記憶装置１は、ストレージ等の各種メモリとして用いられる。
＜５．付記＞
なお、本技術は以下のような構成も取ることができる。
（１）
磁化方向が固定された固定層と、磁化方向が変更可能な記憶層と、前記固定層と前記記憶層との間に設けられた絶縁層とをそれぞれ有する複数の記憶素子と、
前記複数の記憶素子がアレイ状に設けられた下地層と、
前記下地層が表面に積層された半導体基板と、
を備え、
前記下地層は、前記表面に対して傾斜する傾斜面を有しており、
前記複数の記憶素子のいずれかは、前記傾斜面に設けられている、
記憶装置。
（２）
前記下地層は、前記表面に平行な平面を有しており、
前記複数の記憶素子は、前記平面及び前記傾斜面に設けられている、
前記（１）に記載の記憶装置。
（３）
前記下地層は、前記表面に対する傾斜角度が異なる複数の前記傾斜面を有しており、
前記複数の記憶素子は、前記平面及び前記複数の傾斜面に設けられている、
前記（２）に記載の記憶装置。
（４）
前記下地層は、前記表面に対する傾斜方向が異なる複数の前記傾斜面を有しており、
前記複数の記憶素子のいずれかは、前記複数の傾斜面に設けられている、
前記（１）に記載の記憶装置。
（５）
前記下地層は、互いの面間の離間距離が前記表面に向かって徐々に広がる複数の前記傾斜面を有しており、
前記複数の記憶素子のいずれかは、前記複数の傾斜面に設けられている、
前記（４）に記載の記憶装置。
（６）
前記複数の傾斜面の個々の傾斜角度は、同じである、
前記（４）又は（５）に記載の記憶装置。
（７）
前記複数の傾斜面の個々の傾斜角度は、異なる、
請求項（４）又は（５）に記載の記憶装置。
（８）
前記下地層は、前記傾斜面に設けられた前記記憶素子に電気的に接続される貫通配線を含む、
前記（１）から（７）のいずれかに記載の記憶装置。
（９）
前記傾斜面は、前記貫通配線が前記下地層から露出する露出面を含み、
前記貫通配線に電気的に接続された前記記憶素子は、前記露出面内に設けられている、
前記（８）に記載の記憶装置。
（１０）
情報を記憶する記憶装置を備え、
前記記憶装置は、
磁化方向が固定された固定層と、磁化方向が変更可能な記憶層と、前記固定層と前記記憶層との間に設けられた絶縁層とをそれぞれ有する複数の記憶素子と、
前記複数の記憶素子がアレイ状に設けられた下地層と、
前記下地層が表面に積層された半導体基板と、
を備え、
前記下地層は、前記表面に対して傾斜する傾斜面を有しており、
前記複数の記憶素子のいずれかは、前記傾斜面に設けられている、
電子機器。
（１１）
半導体基板の表面に、傾斜面を有する下地層を形成し、
前記傾斜面上に、磁化方向が固定された固定層と、磁化方向が変更可能な記憶層と、前記固定層と前記記憶層との間に設けられた絶縁層とを有する記憶素子を形成する、
記憶装置の製造方法。
（１２）
前記（１）から（９）のいずれかに記載の記憶装置を備える電子機器。
（１３）
前記（１）から（９）のいずれかに記載の記憶装置を製造する記憶装置の製造方法。
１ 記憶装置
１０ ＭＴＪ素子
２０ 選択トランジスタ
３０ 絶縁層
３２ 下部絶縁層
３４ 上部絶縁層
４０ フォトマスク
５０ レジスト層
７０ ビット線
７２ ゲート電極
７４ 配線
１００ 下地層
１０２ 固定層
１０４ 絶縁層
１０６ 記憶層
１０８ キャップ層
２００ 半導体基板
２００ａ 表面
２０２ ソース領域
２０４ ドレイン領域
２０６ 素子分離層
２０８ コンタクト層
２０８ａ 露出面
２１０ コンタクト層
Ｍ１ 平面
Ｍ２ 傾斜面

Claims (11)

  1. 磁化方向が固定された固定層と、磁化方向が変更可能な記憶層と、前記固定層と前記記憶層との間に設けられた絶縁層とをそれぞれ有する複数の記憶素子と、
    前記複数の記憶素子がアレイ状に設けられた下地層と、
    前記下地層が表面に積層された半導体基板と、
    を備え、
    前記下地層は、前記表面に対して傾斜する傾斜面を有しており、
    前記複数の記憶素子のいずれかは、前記傾斜面に設けられている、
    記憶装置。
  2. 前記下地層は、前記表面に平行な平面を有しており、
    前記複数の記憶素子は、前記平面及び前記傾斜面に設けられている、
    請求項１に記載の記憶装置。
  3. 前記下地層は、前記表面に対する傾斜角度が異なる複数の前記傾斜面を有しており、
    前記複数の記憶素子は、前記平面及び前記複数の傾斜面に設けられている、
    請求項２に記載の記憶装置。
  4. 前記下地層は、前記表面に対する傾斜方向が異なる複数の前記傾斜面を有しており、
    前記複数の記憶素子のいずれかは、前記複数の傾斜面に設けられている、
    請求項１に記載の記憶装置。
  5. 前記下地層は、互いの面間の離間距離が前記表面に向かって徐々に広がる複数の前記傾斜面を有しており、
    前記複数の記憶素子のいずれかは、前記複数の傾斜面に設けられている、
    請求項４に記載の記憶装置。
  6. 前記複数の傾斜面の個々の傾斜角度は、同じである、
    請求項４に記載の記憶装置。
  7. 前記複数の傾斜面の個々の傾斜角度は、異なる、
    請求項４に記載の記憶装置。
  8. 前記下地層は、前記傾斜面に設けられた前記記憶素子に電気的に接続される貫通配線を含む、
    請求項１に記載の記憶装置。
  9. 前記傾斜面は、前記貫通配線が前記下地層から露出する露出面を含み、
    前記貫通配線に電気的に接続された前記記憶素子は、前記露出面内に設けられている、
    請求項８に記載の記憶装置。
  10. 情報を記憶する記憶装置を備え、
    前記記憶装置は、
    磁化方向が固定された固定層と、磁化方向が変更可能な記憶層と、前記固定層と前記記憶層との間に設けられた絶縁層とをそれぞれ有する複数の記憶素子と、
    前記複数の記憶素子がアレイ状に設けられた下地層と、
    前記下地層が表面に積層された半導体基板と、
    を備え、
    前記下地層は、前記表面に対して傾斜する傾斜面を有しており、
    前記複数の記憶素子のいずれかは、前記傾斜面に設けられている、
    電子機器。
  11. 半導体基板の表面に、傾斜面を有する下地層を形成し、
    前記傾斜面上に、磁化方向が固定された固定層と、磁化方向が変更可能な記憶層と、前記固定層と前記記憶層との間に設けられた絶縁層とを有する記憶素子を形成する、
    記憶装置の製造方法。
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* Cited by examiner, † Cited by third party
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JP2017003345A (ja) * 2015-06-08 2017-01-05 シャープ株式会社 磁場検出装置
JP6200471B2 (ja) * 2015-09-14 2017-09-20 株式会社東芝 磁気メモリ
JP6907696B2 (ja) * 2016-07-29 2021-07-21 Tdk株式会社 スピン流磁化反転素子、素子集合体及びスピン流磁化反転素子の製造方法
JP6291608B1 (ja) * 2017-03-17 2018-03-14 株式会社東芝 磁気記憶装置

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