JP2022058734A - デジタルアナログ変換回路及びデータドライバ - Google Patents

Abstract

【目的】デジタルアナログ変換処理の高速化を図ることが可能なデジタルアナログ変換回路及びそれを用いた表示装置のデータドライバを提供する。
【構成】本発明は、第１選択状態に設定されたときにはデジタルデータ信号に基づき参照電圧群中から互いに異なる２つの参照電圧を選択し夫々を第１及び第２の選択電圧として出力する一方、第２選択状態に設定されたときには参照電圧群中から重複も含む２つの参照電圧を選択し夫々を第１及び第２の選択電圧として出力するデコーダと、第１及び第２の選択電圧の組合せを、予め設定された重みづけ比で平均化した電圧を増幅して出力する増幅回路と、を有する。
【選択図】図５

Description

本発明は、デジタルアナログ変換回路、及び表示装置のデータドライバに関する。

現在、アクティブマトリクス型の表示装置として、液晶表示装置、或いは有機ＥＬ表示装置等が主流となっている。このような表示装置には、複数のデータ線と複数の走査線が交差状に配線され、複数のデータ線に画素スイッチを介して接続されている表示セルがマトリクス状に配列された表示パネルと共に、表示パネルの複数のデータ線へ階調レベルに対応したアナログ電圧信号を供給するデータドライバと、表示パネルの複数の走査線へ各画素スイッチのオン、オフを制御する走査信号を供給する走査ドライバと、が搭載されている。データドライバには、映像デジタル信号を輝度レベルに対応したアナログの電圧に変換し、これを増幅した電圧信号を表示パネルの各データ線に供給するデジタルアナログ変換回路が含まれている。

以下に、データドライバの概略構成について説明する。

データドライバは、例えばシフトレジスタ、データレジスタラッチ、レベルシフタ、ＤＡ（digital to analog）変換部を含む。

シフトレジスタは、表示コントローラから供給されたスタートパルスに応じて、クロック信号に同期してラッチの選択を行う為の複数のラッチタイミング信号を生成し、データレジスタラッチに供給する。データレジスタラッチは、シフトレジスタから供給されたラッチタイミング信号の各々に基づき、表示コントローラから供給された映像デジタルデータを所定個（例えばｎ個）毎に取り込み、各映像デジタルデータを表すｎ個の映像デジタルデータ信号をレベルシフタに供給する。レベルシフタは、データレジスタラッチから供給されたｎ個の映像デジタルデータ信号の各々に対して、その信号振幅を増加するレベルシフト処理を施して得たｎ個のレベルシフト後の映像デジタルデータ信号をＤＡ変換部に供給する。

ＤＡ変換部は、参照電圧生成回路、デコーダ部及び増幅部を含む。

参照電圧生成回路は、互いに電圧値が異なる複数の参照電圧を生成してデコーダ部に供給する。例えば、参照電圧生成回路は、電源電圧及び基準電圧間をラダー抵抗で分圧した複数の分圧電圧を参照電圧群としてデコーダ部に供給する。尚、このようなラダー抵抗に
よって生成された複数の参照電圧を用いたデジタルアナログ変換をＲＤＡＣ方式と称する。

デコーダ部は、データドライバの各出力に夫々対応して設けられているｎ個のデコーダ回路を有する。デコーダ回路の各々は、レベルシフタから供給された映像デジタルデータ信号を受け、この映像デジタルデータ信号に対応した参照電圧を、複数の参照電圧のうちから選択し、選択した参照電圧を増幅部に供給する。

増幅部は、デコーダ部の各デコーダで選択された参照電圧を個別に増幅して出力するｎ個の増幅回路を有する。

ところで、上記したＤＡ変換部では、参照電圧生成回路で生成する参照電圧の数を多くするほど、表現できる輝度レベルの階調数（色数）を増やすことができる。しかしながら、参照電圧生成回路で生成する参照電圧の数を増やすとその分だけデータドライバのチップサイズ（製造コスト）が増加する。

そこで、上記した増幅回路として、複数の入力電圧を重み付けして平均化（加重平均とも称する）することで、互いに隣接する入力電圧同士の間の電圧を生成する、いわゆる内挿演算を行うオペアンプを採用したデジタルアナログ変換回路が提案されている（例えば、特許文献１～３参照）。

このような内挿演算を行う増幅回路（内挿アンプとも称する）によれば、複数の入力電圧に基づく内挿演算により、当該複数の入力電圧で表現できる電圧値の数よりも多い階調数の電圧値を得ることができる。よって、参照電圧生成回路で生成する参照電圧の総数を減らしても、所望とする階調数分の電圧を生成することが可能となる。

以下に、上記したデジタルアナログ変換回路に含まれる増幅回路について図１Ａ及び図１Ｂを参照して説明する。

図１Ａは、当該増幅回路の構成の一例を示す回路図である。図１Ａに示す増幅回路は、ｘ個（ｘは２以上の整数）の入力電圧Ｖ１～Ｖｘを受け、当該入力電圧Ｖ１～Ｖｘに対して内挿演算を施すことにより、入力電圧Ｖ１～Ｖｘの加重平均電圧を生成して出力する。

増幅回路は、入力電圧Ｖ１～Ｖｘを受けるためのｘ個の非反転入力端子Ｐ１～Ｐｘ、単一の反転入力端子、出力端子Ｓｋ、同一導電型のｘ個の差動段回路２９＿１～２９＿ｘ、カレントミラー回路２８及び増幅段回路２６を有する。

差動段回路２９＿ｘは、Ｎチャネル型のトランジスタ２１＿ｘ及び２２＿ｘからなる差動対と、差動対を駆動する電流源２３＿ｘを有する。電流源２３＿ｘは、差動対と電源端子ＶＳＳとの間に設けられている。他の差動段回路２９＿１～２９＿（ｘ－１）各々の構成は、差動段回路２９＿ｘと同じである。各差動対の一方のトランジスタ２１＿１～２１＿ｘの各ゲートが、増幅回路の非反転入力端子Ｐ１～Ｐｘを構成する。各差動対の他方のトランジスタ２２＿１～２２＿ｘの各ゲートが共通接続されており、増幅回路の反転入力端子を構成する。

増幅回路の反転入力端子は出力端子Ｓｋに接続され、ボルテージフォロワ型の帰還増幅回路を構成する。差動段回路２９＿１～２９＿ｘ各々の差動対の一方の出力端がノードｎ２１に共通に接続されており、差動段回路２９＿１～２９＿ｘ各々の差動対の他方の出力端がノードｎ２２に共通に接続されている。

カレントミラー回路２８は、Ｐチャネル型のトランジスタ２４及び２５を有し、電源端子ＶＤＤと、ノードｎ２１及びｎ２２との間に設けられている。増幅段回路２６は、少なくともノードｎ２１に生じる電圧を受けて増幅作用を生じ、出力電圧Ｖｏｕｔを出力端子Ｓｋから増幅出力する。このときの出力電圧Ｖｏｕｔの電圧値を電圧Ｖｅｘｐとする。

以下に、増幅回路の非反転入力端子Ｐ１～Ｐｘに入力される信号電圧Ｖ１～Ｖｘと、電圧Ｖｅｘｐとの関係について説明する。

尚、信号電圧Ｖ１～Ｖｘは、所定のデータ期間毎に上記したデコーダ回路で選択されたレベルの電圧を有する。信号電圧Ｖ１～Ｖｘは、それぞれが１つ前のデータ期間の電圧からステップ状に電圧値が変化するステップ信号電圧であり、増幅回路の出力ダイナミックレンジに対して十分小さい電圧範囲内の同一電圧を含むｘ個の電圧群である。

電圧Ｖｅｘｐは、増幅回路の増幅率が１のとき、入力される信号電圧Ｖ１～Ｖｘの加重平均に相当する。

以下に、差動段回路２９＿１～２９＿ｘにおける第ｊ番目（ｊは１～ｘの整数）の回路の差動対を構成するトランジスタが、チャネル長Ｌとチャネル幅Ｗとの比に相当する基準サイズ比（Ｗ／Ｌ比）に対してＡｊ倍、つまり重み付け比がＡｊとなる場合を一例にとって、増幅回路の動作を説明する。

第ｊ番目の差動対（２１＿ｊ、２２＿ｊ）のドレイン電流Ｉａ＿ｊ、Ｉｂ＿ｊは、下記の数式（５）及び数式（６）式で表される。

Ｉａ＿ｊ＝（Ａｊ・β／２）・（Ｖｊ－ＶＴＨ）２ ・・・（５）
Ｉｂ＿ｊ＝（Ａｊ・β／２）・（Ｖｅｘｐ－ＶＴＨ）２ ・・・（６）
β：トランジスタが基準サイズ比１のときの利得係数
ＶＴＨ：トランジスタの閾値電圧
差動段回路２９＿１～２９＿ｘの共通接続された出力端は、カレントミラー回路２８の入力（ノードｎ２２）及び出力（ノードｎ２１）に接続され、差動段回路２９＿１～２９＿ｘの共通接続された出力端の出力電流が等しくなるように制御される。これにより、差動段回路２９＿１～２９＿ｘの出力電流について、以下の数式（７）が成立する。

Ia#1+Ia#2+…+Ia#x=Ib#1+Ib#2+…+Ib#x・・・（７）
数式（５）、数式（６）において、ｊを１～ｘの範囲で展開して、数式（７）に代入する。ここで、閾値電圧ＶＴＨの一次項に関しては、両辺が等しいとすると、下記の数式（８）及び数式（９）が導かれる。

A1・V1+A2・V2+…+Ax・Vx=(A1+A2+…+Ax)×Vexp ・・・（８）
Vexp=(A1・V1+…+Ax・Vx)/(A1+…+Ax) ・・・（９）
従って、増幅回路は、数式（９）で表されるように、各差動対に入力される信号電圧と重みづけ比との積の総和（Ａ１・Ｖ１＋…＋Ａｘ・Ｖｘ）を、重みづけ比の総和（Ａ１＋…＋Ａｘ）で割った値、すなわち信号電圧Ｖ１～Ｖｘの加重平均に相当する電圧Ｖｅｘｐを、出力電圧Ｖｏｕｔとして出力する。なお、図１ＡはＮチャネル型トランジスタの差動対を含む差動段回路とＰチャネル型トランジスタのカレントミラー回路の構成を示すが、Ｐチャネル型トランジスタの差動対を含む差動段回路とＮチャネル型トランジスタのカレントミラー回路の構成、あるいはＮチャネル型及びＰチャネル型の両導電型トランジスタの差動対を含む差動段回路とカレントミラー回路の構成を採用してもよい。いずれも数式（９）が成り立つ。

次に、図１Ａの増幅回路を、前述したデータドライバに含まれるデコーダ回路の出力増幅回路に適用する場合について説明する。

図１Ｂは、差動段回路２９＿１～２９＿ｘが同一構成、すなわち各差動段回路の重み付け比が同一に構成された場合のデコーダ回路各々のＮ個の出力端子Ｔ１～ＴＮと、増幅回路の非反転入力端子Ｐ１～Ｐｘと、重み付け比との対応関係を示す図である。

例えば、電圧値が互いに異なる２つの電圧ＶＡ、ＶＢから重複も含む２つの電圧の組合せを、デコーダ回路のＮ（Ｎは２以上の整数）個の出力端子Ｔ１～ＴＮから出力して増幅回路のｘ個（但し、ｘは２の（Ｎ－１）乗個）の非反転入力端子に所定比で供給する場合を想定する。この際、図１Ａの増幅回路は、２つの電圧ＶＡ、ＶＢに基づき、両電圧間を２の（Ｎ－１）乗個（＝ｘ個）に分割した複数の電圧を出力することができる。

具体的には、例えば「Ｎ」及び「ｘ」を共に２、つまりデコーダ回路の出力端子Ｔ１及びＴ２を、増幅回路の非反転入力端子Ｐ１及びＰ２に対応させる場合、Ｔ１及びＴ２に対する重み付け比は１：１となる。よって、互いに異なる２つの電圧ＶＡ、ＶＢの組合せを電圧Ｖ（Ｔ１）、電圧Ｖ（Ｔ２）として増幅回路の非反転入力端子Ｐ１及びＰ２へ選択入力することで、電圧ＶＡ、ＶＢの組合せ（ＶＡ、ＶＡ）、（ＶＢ、ＶＢ）、（ＶＡ、ＶＢ）に応じて、電圧ＶＡ、ＶＢ、（［ＶＡ＋ＶＢ］／２）を増幅回路から出力できる。また、上記では、図１Ａの差動段回路２９＿１～２９＿ｘが同一構成の場合を説明したが、差動段回路ごとに所定の重み付けとなるように構成してもよい。

また、例えば「Ｎ」を３、「ｘ」を４、つまりデコーダ回路の出力端子Ｔ１～Ｔ３を、増幅回路の非反転入力端子Ｐ１～Ｐ４に対応させ、この際、Ｐ３及びＰ４を共通化し、端子（Ｔ１、Ｔ２、Ｔ３）への重み付け比を（１：１：２）とする。異なる２つの電圧ＶＡ、ＶＢの組合せを電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）として増幅回路の非反転入力端子へ選択入力することで、電圧ＶＡ、ＶＢの組合せに応じて、電圧ＶＡ、ＶＢを４個に分割した電圧を増幅回路から出力できる。同様にして更なる拡張も容易に可能である。

これにより、図１Ａに示す増幅回路を備えたデジタルアナログ変換回路は、参照電圧生成回路で生成する参照電圧の数、デコーダ回路で参照電圧を選択するスイッチトランジスタ数を大幅に減らすことができる。特に映像デジタル信号のビット数が多い場合には、デジタルアナログ変換器の回路規模増大を抑え、チップ面積の増大を抑制する有効な手段となる。

特開２０００－１８３７４７号公報 特開２００２－４３９４４号公報 特開２００９－２８４３１０号公報

近時、表示パネルの大画面化及び高解像度化に伴い、データドライバが駆動しなければならない表示パネルのデータ線の負荷容量が増加し、データドライバがデータ線を駆動する１画素（表示セル）あたりの駆動期間（１データ期間とも称する）が短くなる傾向にある。

データ線の負荷容量が大きく且つ駆動期間が短くなると、データ線の全域に亘って所定値以上の充電率を確保するためには、データドライバは高速駆動が必要となる。尚、デー
タ線の充電率が所定値より低下すると輝度むら等の画質劣化を生じる。

例えばフレーム周波数１２０Ｈｚの４Ｋ表示パネル（データ線数：３８４０ｘ３、走査線数：２１６０）の１データ期間は約３．７ｕｓであり、解像度が４Ｋの４倍の８Ｋ表示パネルの１データ期間は１．８５ｕｓ程度である。増幅回路は、動作電流を増やして出力電圧のスルーレートを上げることで、ある程度は高速化を図ることができる。しかしながら表示パネルの高精細化に伴い１データ期間が短くなったことで、増幅回路の入力電圧の変化速度が無視できなくなってきている。増幅回路の入力電圧の変化速度は、増幅回路の出力電圧の変化速度に影響し、データ線の充電率（最終的には表示セル内電極の充電率）の低下がパネル表示品質の低下を招く。

ここで、前述したように、内挿演算を行う増幅回路は複数の入力端子を有しており、複数の入力端子の寄生容量が増幅回路の入力電圧の変化速度に影響する場合がある。以下にこの点について説明する。

尚、説明の便宜上、デコーダ部に含まれるデコーダ回路各々の出力端子数Ｎを「２」、増幅回路の非反転入力端子数ｘを「２」とする。この際、電圧の変化速度の低下を招くワースト条件は、増幅回路の２つの非反転入力端子に同じ参照電圧が入力される場合である。つまり、デコーダ回路で選択された１つの参照電圧が、２つの出力端子を介して増幅回路の２つの非反転入力端子に夫々供給される場合である。

例えば増幅回路の入力電圧が、１つ前のデータ期間では参照電圧ＶｒＭであり、次のデータ期間では、この電圧ＶｒＭよりも高い参照電圧Ｖｒ０ａに変化する場合、その変化速度は以下の条件に依存する。つまり、デコーダ回路内における参照電圧Ｖｒ０ａを伝送する配線抵抗及び選択スイッチのオン抵抗と、この参照電圧Ｖｒ０ａを受ける増幅回路の２つの非反転入力端子のゲート寄生容量（例えば図１ＡのＣｐ１，Ｃｐ２）に依存する。

データドライバの全ての出力に対応した複数の増幅回路、つまり出力増幅回路の全ての非反転入力端子が参照電圧Ｖｒ０ａを受けるというワーストケースでは、インピーダンスの時定数に従って増幅回路の入力電圧がＶｒＭからＶｒ０ａへ変化する速度が遅くなる。よって、この際、増幅回路の出力電圧の変化も遅くなるという問題が生じる。なお、各増幅回路の非反転入力端子数ｘが多いほど増幅回路の出力電圧変化の遅延は増加する。

また、増幅回路の複数の非反転入力端子に同一参照電圧を供給する場合と別に、増幅回路の複数の非反転入力端子に異なる参照電圧を供給する場合もある。このため、階調レベルごとに増幅回路の出力電圧の変化速度が異なるという問題も生じる。これらの問題により輝度低下や表示むら等の表示品質の低下を招く。

そこで、本発明では、内挿演算を行う増幅回路を含むデジタルアナログ変換回路の高速処理化、及び、増幅回路の出力電圧の変化速度の均等化を図ることが可能なデジタルアナログ変換回路及びそれを用いた表示装置のデータドライバを提供する。

本発明に係るデジタルアナログ変換回路は、内挿演算を行う増幅回路を含むデジタルアナログ変換回路であって、互いに異なる電圧値を有する複数の参照電圧からなる参照電圧群を生成する参照電圧生成回路と、ｔ（ｔは２以上の整数）ビットからなるデジタルデータ信号を所定のデータ期間毎に受け、前記デジタルデータ信号に基づき、前記参照電圧群中から重複を含む２つの参照電圧を選択し、夫々を第１及び第２の選択電圧として出力するデコーダと、を含み、前記増幅回路は、夫々が前記第１の選択電圧又は前記第２の選択電圧からなる複数の電圧を、予め設定された重みづけ比で平均化して増幅した電圧を出力電圧として出力し、前記デコーダは、前記データ期間内の第１の期間に亘り第１選択状態に設定され、前記データ期間内における前記第１の期間に後続する第２の期間に亘り第２選択状態に設定され、前記第１選択状態に設定されたときには、前記デジタルデータ信号に基づき前記参照電圧群中から互いに異なる２つの参照電圧を選択して夫々を前記第１及び第２の選択電圧として出力する一方、前記第２選択状態に設定されたときには、前記デジタルデータ信号に基づき前記参照電圧群中から重複を含む２つの参照電圧を選択して夫々を前記第１及び第２の選択電圧として出力する。

また、本発明に係るデジタルアナログ変換回路は、内挿演算を行う増幅回路を含むデジタルアナログ変換回路であって、ｔ（ｔは２以上の整数）ビットからなるデジタルデータ信号を所定のデータ期間毎に受け、前記デジタルデータ信号に基づき、互いに異なる電圧値又は互いに同一の電圧値を有する第１及び第２の電圧を出力するデコーダを含み、前記増幅回路は、夫々が前記第１及び第２の電圧のうちの一方からなる複数の電圧を、予め設定された重みづけ比で平均化して増幅した電圧を出力電圧として出力し、前記デコーダは、前記データ期間内の第１の期間に亘り第１選択状態に設定され、前記データ期間内における前記第１の期間に後続する第２の期間に亘り第２選択状態に設定され、前記第１選択状態に設定されたときには、前記デジタルデータ信号に基づく互いに異なる電圧値を有する２つの電圧を夫々前記第１及び第２の電圧として出力する一方、前記第２選択状態に設定されたときには、前記デジタルデータ信号に基づく互いに異なる電圧値を有する２つの電圧のうちの一方又は双方を前記第１及び第２の電圧として出力する。

また、本発明に係るデジタルアナログ変換回路は、互いに異なる電圧値を有する複数の参照電圧を有する参照電圧群を生成する参照電圧生成回路と、前記参照電圧生成回路に接続され、ｔ（ｔは２以上の整数）ビットからなるデジタルデータ信号に基づいて、前記参照電圧群から第１及び第２の選択電圧を選択して出力するデコーダと、前記デコーダに接続され、前記第１の選択電圧及び前記第２の選択電圧の少なくとも一方からなる複数の第１の電圧のそれぞれを、予め設定された重みづけ比で平均化して増幅することで複数の出力電圧を出力する増幅回路と、を備えたことを特徴とするデジタルアナログ変換回路。

本発明に係るデータドライバは、輝度レベルをｔ（ｔは２以上の整数）ビットで表す映像データ信号を受け、前記映像データ信号を前記輝度レベルに対応した大きさの電圧値を有する駆動電圧に変換して表示デバイスに供給するデジタルアナログ変換部を含むデータドライバであって、前記デジタルアナログ変換部は、互いに異なる電圧値を有する複数の参照電圧からなる参照電圧群を生成する参照電圧生成回路と、前記映像データ信号に基づき、前記参照電圧群中から重複も含む２つの参照電圧を選択し、夫々を第１及び第２の選択電圧として出力するデコーダと、夫々が前記第１の選択電圧又は前記第２の選択電圧からなる複数の電圧を、予め設定された重みづけ比で平均化して増幅した電圧を前記駆動電圧として出力する増幅回路と、を有し、前記デコーダは、自身を第１選択状態及び第２選択状態のうちのいずれか一方に設定せしめる制御信号を受け、前記第１選択状態に設定されたときには、前記映像データ信号に基づき前記参照電圧群中から互いに異なる２つの参照電圧を選択して夫々を前記第１及び第２の選択電圧として出力する一方、前記第２選択状態に設定されたときには、前記映像データ信号に基づき前記参照電圧群中から重複も含む２つの参照電圧を選択して夫々を前記第１及び第２の選択電圧として出力する。

また、本発明に係るデータドライバは、輝度レベルをｔ（ｔは２以上の整数）ビットで表す映像データ信号を受け、前記映像データ信号を前記輝度レベルに対応した大きさの電圧値を有する駆動電圧に変換して表示デバイスに供給するデジタルアナログ変換部を含むデータドライバであって、前記デジタルアナログ変換部は、ｔ（ｔは２以上の整数）ビットからなるデジタルデータ信号を受け、前記デジタルデータ信号に基づき、互いに異なる電圧値又は互いに同一の電圧値を有する第１及び第２の電圧を出力するデコーダと、夫々が前記第１及び第２の電圧のうちの一方からなる複数の電圧を、予め設定された重みづけ比で平均化して増幅した電圧を出力電圧として出力する増幅回路と、を有し、前記デコーダは、第１選択状態及び第２選択状態のうちのいずれか一方に設定することを指示する制
御信号を受け、前記第１選択状態に設定されたときには、前記デジタルデータ信号に基づく互いに異なる電圧値を有する２つの電圧を夫々前記第１及び第２の電圧として出力する一方、前記第２選択状態に設定されたときには、前記デジタルデータ信号に基づく互いに異なる電圧値を有する２つの電圧のうちの一方又は双方を前記第１及び第２の電圧として出力する。

本発明では、複数の電圧を受けて当該複数の電圧に基づく内挿演算を行う増幅回路を含むデジタルアナログ変換回路のデコーダとして、制御信号に応じて第１選択状態及び第２選択状態のうちの一方に設定され、且つ、選択状態が切替可能な以下のようなデコーダを採用する。

当該デコーダは、第１選択状態に設定されたときには、デジタルデータ信号に基づき互いに異なる２つの電圧値を有する第１及び第２の選択電圧を増幅回路に供給する。一方、第２選択状態に設定されたときには、このデコーダは、デジタルデータ信号に基づく互いに異なる電圧値又は同一の電圧値を夫々が有する第１及び第２の選択電圧を増幅回路に供給する。

これにより、第１選択状態では、デジタルデータ信号の内容に拘らず、互いに異なる電圧値を有する２つの選択電圧のうちの一方の選択電圧が増幅回路の複数の入力端子のうちのｍ個（ｍは１以上の整数）に供給され、他方の選択電圧が増幅回路のその他の入力端子に供給される。

よって、デジタルデータ信号の内容に拘らず、１つの選択電圧が増幅回路の全入力端子に供給される従来のディジタルアナログ変換回路に場合に比べて、増幅回路の入力部での寄生容量に伴い生じる遅延時間を短縮することができる。したがって、ワーストケースに於いて増幅回路の出力電圧の変化速度の遅延が改善され、階調レベルごとの増幅回路の出力電圧の変化速度の均一化も可能となる。これにより表示品質も向上する。

内挿演算を行う増幅回路の構成を示す回路図である。 デコーダ回路のＮ個の出力端子Ｔ１～ＴＮと、増幅回路の非反転入力端子Ｐ１～Ｐｘと、重み付け比との対応関係を示す図である。 本発明に係るデジタルアナログ変換回路、及びデータドライバを含む表示装置２００の概略構成を示すブロック図である。 データドライバ１０３の内部構成を示すブロック図である。 デジタルデータ信号としての映像データ信号によって表される輝度の階調レベルと、駆動電圧との対応関係の一例を示す特性図である。 本発明によるＤＡ変換回路の構成の一例を表すブロック図である。 デコーダ３０の動作を第１選択状態と第２選択状態に分けて表す図である。 第１選択状態及び第２選択状態の各々で、デコーダ３０が増幅回路２０の端子Ｔ１～ＴＮに供給する選択電圧の波形の一例を表す図である。 参照電圧生成回路１０及び変換回路ＤＣ１～ＤＣ３を抜粋して、各変換回路に含まれる増幅回路２０及びデコーダ３０の第１の期間Ｔｃ１での状態を模式的に表す図である。 増幅回路２０の入力端子数ＮがＮ＝２の場合に好適な仕様を表す図である。 増幅回路２０の入力端子数ＮがＮ＝３の場合に好適な仕様を表す図である。 第２サブデコーダ３２による第１選択状態での動作形態の一例を表す図である。 第２サブデコーダ３２による第２選択状態での動作形態の一例を表す図である。 第２サブデコーダ３２の他の実施例としての第２サブデコーダ３２Ａの内部構成の一例を示す回路図である。 第２サブデコーダ３２の他の実施例としての第２サブデコーダ３２Ｂの内部構成の一例を示す回路図である。 第２サブデコーダ３２による第１選択状態での動作形態の他の一例を表す図である。 第２サブデコーダ３２による第２選択状態での動作形態の他の一例を表す図である。 第２サブデコーダ３２の他の実施例としての第２サブデコーダ３２Ｃの内部構成の一例を示す回路図である。 第１サブデコーダ３１の一部の構成を示す回路図である。 図９Ａに示される仕様の変形例を示す図である。 図１０Ａの変形例を示す図である。 図１０Ｂの変形例を示す図である。

図２は、本発明に係るデジタルアナログ変換回路、及びデータドライバを含む表示装置２００の概略構成を示すブロック図である。

図２に示すように、表示装置２００は、表示パネル１００、駆動制御部１０１、走査ドライバ１０２及びデータドライバ１０３を有する。

表示パネル１００は、例えば液晶又は有機ＥＬパネル等からなり、２次元画面の水平方向に伸張するｒ個（ｒは２以上の自然数）の水平走査線Ｓ１～Ｓｒと、２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のデータ線Ｄ１～Ｄｎと、を含む。水平走査線及びデータ線の各交叉部には、画素を担う表示セルが形成されている。

駆動制御部１０１は、各走査線に供給する水平走査パルスを生成する走査タイミング信号を走査ドライバ１０２に供給する。

更に、駆動制御部１０１は、映像信号ＶＤに基づき、スタートパルス信号ＳＴＰ、クロック信号ＣＬＫ、制御信号ＣＴＬ及びＸＣＴＬを含む各種の制御信号、及び映像デジタル信号ＤＶＳを生成し、データドライバ１０３に供給する。

走査ドライバ１０２は、駆動制御部１０１から供給された走査タイミング信号に基づいて、水平走査パルスを表示パネル１００の水平走査線Ｓ１～Ｓｒの各々に順次印加する。

データドライバ１０３は、駆動制御部１０１から供給された各種の制御信号（ＳＴＰ、ＣＬＫ、ＣＴＬ、ＸＣＴＬ）に応じて、映像デジタル信号ＤＶＳに含まれる、各画素の輝度レベルを例えば８ビットにて個別に表す映像データＰＤの系列を取り込む。尚、映像データＰＤのビット数は８ビットに限定されない。そして、データドライバ１０３は、取り込んだ映像データＰＤの系列を１水平走査線分（ｎ個）ずつ、各映像データＰＤが示す輝度レベルに対応した大きさの電圧値を有するｎ個の駆動電圧Ｇ１～Ｇｎに変換し、夫々を表示パネル１００のデータ線Ｄ１～Ｄｎに供給する。

図３は、データドライバ１０３の内部構成を示すブロック図である。

図３に示すように、データドライバ１０３は、シフトレジスタ５０、データレジスタラッチ６０、レベルシフタ７０、及びＤＡ（digital to analog）変換部８０を含む。

シフトレジスタ５０は、駆動制御部１０１から供給されたスタートパルスＳＴＰに応じて、クロック信号ＣＬＫに同期してラッチの選択を行う為のラッチタイミング信号Ｕ１～Ｕｎを生成し、データレジスタラッチ６０に供給する。

データレジスタラッチ６０は、ラッチタイミング信号Ｕ１～Ｕｎに基づき、駆動制御部１０１から供給された映像データＰＤを順次取り込み、１水平走査線分（ｎ個）毎に、各映像データＰＤを表す映像データ信号Ｒ１～Ｒｎをレベルシフタ７０に供給する。

レベルシフタ７０は、映像データ信号Ｒ１～Ｒｎの各々に対して、その信号レベルを増加するレベルシフト処理を施して得たｎ個の映像データ信号Ｊ１～ＪｎをＤＡ変換部８０に供給する。

ＤＡ変換部８０は、デジタルデータ信号としての映像データ信号Ｊ１～Ｊｎの各々を受け、制御信号ＣＴＬ及びＣＴＬＸに基づき、夫々をアナログの電圧値を有する駆動電圧Ｇ１～Ｇｎに変換して出力する。

図４は、デジタルデータ信号としての映像データ信号によって表される輝度の階調レベルと、駆動電圧との対応関係の一例を示す特性図である。図４に示す一例では、映像データ信号によって表される輝度の階調レベルに対して、表示パネル１００のデータ線に印加される駆動電圧は線形特性を有している。尚、図４に示す一例では、映像データ信号によって表される輝度の階調レベルに対して直線的に駆動電圧が変化しているが、所定の階調レベルの範囲区間内で線形近似であればよく、その区間ごとに傾きが変化しても良い。また階調レベルに対する駆動電圧が線形特性の区間だけでなく非線形特性の区間も有する場合、本発明は線形特性の区間に対して適用することが可能である。

ＤＡ変換部８０は、図３に示すように、参照電圧生成回路１０と、変換回路ＤＣ１～ＤＣｎと、を含む。

参照電圧生成回路１０は、夫々電圧値が異なる複数の参照電圧からなる参照電圧群ＶＸを生成し、変換回路ＤＣ１～ＤＣｎの各々に供給する。

変換回路ＤＣ１～ＤＣｎは、夫々が個別に映像データ信号Ｊ１～Ｊｎを受け、制御信号ＣＴＬ及びＣＴＬＸに基づき、映像データ信号Ｊ１～Ｊｎ毎に、その映像データ信号に対応した電圧値を有する参照電圧を、参照電圧群ＶＸ中から選択する。そして、変換回路ＤＣ１～ＤＣｎは、夫々が選択した参照電圧を駆動電圧Ｇ１～Ｇｎとして出力する。尚、図３に示すように、変換回路ＤＣ１～ＤＣｎは、映像データ信号Ｊ１～Ｊｎに夫々対応して設けられており、互いに同一の内部構成を有する。

図５は、図３に示す変換回路ＤＣ１～ＤＣｎのうちからＤＣ１を抜粋して、当該変換回路ＤＣ１と参照電圧生成回路１０とから構成される、本発明によるデジタルアナログ変換回路の構成の一例を表すブロック図である。

参照電圧生成回路１０は、例えば所定の電位ＶＧＨ及びこの電位ＶＧＨより低い電位ＶＧＬを受け、電位ＶＧＨ及びＶＧＬ間の電圧を互いに電圧値が異なる複数の電圧に分圧するラダー抵抗ＬＤＲを含む。参照電圧生成回路１０は、このラダー抵抗ＬＤＲによって分圧された複数の電圧を参照電圧群ＶＸとして生成し、変換回路ＤＣ１～ＤＣｎの各々に供給する。

変換回路ＤＣ１は、増幅回路２０及びデコーダ３０を含む。

デコーダ３０は、参照電圧群ＶＸと、第１選択状態及び第２選択状態のうちの一方の状態に設定させることを指示する制御信号（ＣＴＬ、ＸＣＴＬ）と、例えば８ビットからなるデジタルデータ信号としての映像データ信号Ｊ１と、を受ける。

デコーダ３０は、第１選択状態を指示する制御信号（ＣＴＬ、ＸＣＴＬ）を受けた場合には、映像データ信号Ｊ１に基づき、参照電圧群ＶＸ中から互いに異なる２つの参照電圧ＶＡ及びＶＢを選択する。そして、デコーダ３０は、選択した２つの参照電圧ＶＡ及びＶＢを夫々第１及び第２の選択電圧として出力する。また、デコーダ３０は、第２選択状態を指示する制御信号（ＣＴＬ、ＸＣＴＬ）を受けた場合には、映像データ信号Ｊ１に基づき、参照電圧群ＶＸ中から重複をも含む２つの参照電圧を選択する。そして、デコーダ３０は、選択した２つの参照電圧のうちの一方又は両方を第１及び第２の選択電圧として出力する。

デコーダ３０は、例えば図５に示すように第１サブデコーダ３１及び第２サブデコーダ３２を含む。

第１サブデコーダ３１は、映像データ信号Ｊ１中の例えば最上位ビットを含む上位ビット群からなる第１ビット信号群ＢＴ１、及び参照電圧群ＶＸを受ける。第１サブデコーダ３１は、当該第１ビット信号群ＢＴ１に基づき、参照電圧群ＶＸ中から互いに異なる２つの参照電圧を選択し、選択した２つの参照電圧を夫々選択電圧ＶＡ及びＶＢとして、端子ＴＡ及びＴＢを介して増幅回路２０に供給する。

第２サブデコーダ３２は、映像データ信号Ｊ１中の、例えば最下位ビットを含む下位ビット群からなる第２ビット信号群ＢＴ２と、制御信号（ＣＴＬ、ＸＣＴＬ）と、選択電圧ＶＡ及びＶＢと、を受ける。第２サブデコーダ３２は、第２ビット信号群ＢＴ２、及び制御信号（ＣＴＬ、ＸＣＴＬ）に基づき、選択電圧ＶＡ及びＶＢのうちの一方、又は両方を第１及び第２の選択電圧として増幅回路２０に供給する。

増幅回路２０は、非反転入力端子として第１～第Ｎ（Ｎは２以上の整数）の端子Ｔ１～ＴＮを備えた差動増幅器、いわゆるオペアンプからなり、例えば図１Ａの増幅回路を用いることができる。

増幅回路２０は、端子Ｔ１～ＴＮで受けた、夫々が第１の選択電圧又は第２の選択電圧からなるＮ個の電圧を、端子Ｔ１～ＴＮの各々に予め設定されている重みづけ比で平均化し、増幅したものを出力電圧Ｖｏｕｔとして出力する。この際、変換回路ＤＣ１に含まれる増幅回路２０は、当該出力電圧Ｖｏｕｔを駆動電圧Ｇ１として出力する。

尚、上記した選択電圧ＶＡ及びＶＢは、好ましくは参照電圧群ＶＸ中で互いに隣接する電圧値、或いは電圧値の差が小さい電圧の組合せとする。

以下に、図５に示すデコーダ３０（３１、３２）の動作について説明する。

図６は、デコーダ３０の動作を、第１選択状態と第２選択状態とに分けて表す図である。

図６において、制御信号（ＣＴＬ、ＸＣＴＬ）は、例えばＣＴＬ＝０（論理値のローレベル）のときに第１選択状態を指示し、ＣＴＬ＝１（論理値のハイレベル）のときに第２選択状態を指示するものとして説明する。尚、ＸＣＴＬはＣＴＬの相補信号である。また
増幅回路２０の入力端子数Ｎ、上記した「ｍ」については、ｍ≧１、Ｎ≧２とし、選択電圧はＶＡ≠ＶＢであるものとする。

デコーダ３０は、第１選択状態（ＣＴＬ＝０）では、デジタルデータ信号としての例えば８ビットの映像データ信号Ｊ１に基づき、参照電圧群ＶＸ中から重複しない２つの異なる参照電圧ＶＡ及びＶＢを選択する。ここで、デコーダ３０は、これら２つの異なる参照電圧を、第１の選択電圧としての電圧ＶＡ、及び第２の選択電圧としての電圧ＶＢとする。そして、デコーダ３０は、増幅回路２０の端子Ｔ１～ＴＮのうちのｍ個（ｍは１以上の整数）の端子に選択的に第１の選択電圧ＶＡを供給し、かかる端子Ｔ１～ＴＮのうちの残りの（Ｎ－ｍ）個の端子に選択的に第２の選択電圧ＶＢを供給する。

一方、第２選択状態（ＣＴＬ＝１）では、デコーダ３０は、映像データ信号Ｊ１に基づき、参照電圧群ＶＸ中から、重複をも含む２つの参照電圧を、第１の選択電圧としての電圧ＶＡ又はＶＢ、及び第２の選択電圧としての電圧ＶＡ又はＶＢとして選択する。そして、デコーダ３０は、増幅回路２０の端子Ｔ１～ＴＮの各々に第１及び第２の選択電圧として電圧ＶＡ又はＶＢを供給する。このとき、増幅回路２０の端子Ｔ１～ＴＮに電圧ＶＡのみ、又は電圧ＶＢのみが供給される場合も含む。

図７は、図５に示す構成において、制御信号（ＣＴＬ，ＸＣＴＬ）による第１選択状態及び第２選択状態の各々で、デコーダ３０が増幅回路２０の端子Ｔ１～ＴＮに供給する第１及び第２の選択電圧の波形の一例を表す図である。尚、図７では、増幅回路２０が１画素分の映像データ信号を受けてから、その映像データ信号に対応した選択電圧を出力するまでの１データ期間を示している。

図７に示すように、１データ期間は第１の期間Ｔｃ１と、第１の期間Ｔｃ１に引き続く第２の期間Ｔｃ２とを有する。第１の期間Ｔｃ１では、制御信号（ＣＴＬ，ＸＣＴＬ）がＣＴＬ＝０（ローレベル：Ｌ）であり、これに応じてデコーダ３０が第１選択状態に設定される。第２の期間Ｔｃ２では、制御信号（ＣＴＬ，ＸＣＴＬ）がＣＴＬ＝１（ハイレベル：Ｈ）であり、これに応じてデコーダ３０が第２選択状態に設定される。なお、制御信号ＸＣＴＬは、ＣＴＬの相補信号であるので説明は省略する。

図７において、期間Ｔｃ１の実線波形Ｗ１及びＷ２は、デコーダ３０から出力された第１選択状態での選択電圧の出力波形である。破線波形Ｗ３は、従来のデコーダ、つまり１データ期間に亘り上記した第２選択状態を維持するデコーダの出力波形である。また、図７では、最大の選択電圧ＶｒＭから最低の選択電圧Ｖｒ０に切り替わる１データ期間において、データドライバのｎ個の全出力が同じ動作を行うというワーストケースの例を示している。

破線波形Ｗ３は、１データ期間内において、１つ前の１データ期間に選択された選択電圧ＶｒＭから選択電圧Ｖｒ０に変化する。この際、従来のデコーダは、１データ期間に亘り選択電圧Ｖｒ０を選択し、これを増幅回路２０の端子Ｔ１～ＴＮに供給力する。破線波形Ｗ３の電圧変化の速さは、増幅回路２０の入力容量（差動対トランジスタのゲート寄生容量）が負荷となり、当該選択電圧Ｖｒ０を伝送する配線の抵抗やデコーダ自体のインピーダンスも合せた時定数に依存する。

一方、本実施例では、１データ期間の開始直後の第１の期間Ｔｃ１ではデコーダ３０が第１選択状態（ＣＴＬ＝０）に設定され、異なる２つの電圧（ＶＡ、ＶＢ）＝（Ｖｒ０、Ｖｒ１）が第１及び第２の選択電圧として選択される。ここで選択電圧Ｖｒ１は、例えば選択電圧Ｖｒ０と隣接する電圧、例えばＶｒ０よりも１段階だけ高い電圧とする。そして、デコーダ３０は、増幅回路２０の端子Ｔ１～ＴＮのうちのｍ個に選択電圧Ｖｒ０を出力
し、端子Ｔ１～ＴＮのうちの（Ｎ－ｍ）個に選択電圧Ｖｒ１を供給する。選択電圧Ｖｒ０及びＶｒ１がそれぞれ供給される各端子の実線波形Ｗ１及びＷ２は、１つの参照電圧線に接続される増幅回路２０の入力容量が減ることで、その電圧変化が破線波形Ｗ３よりも速くなる。なお、増幅回路２０の端子Ｔ１～ＴＮは所定の重み付け比が設定されており、増幅回路２０は、選択電圧Ｖｒ０、Ｖｒ１の間の電圧、すなわち重み付け比に応じた加重平均電圧を出力する。選択電圧Ｖｒ０、Ｖｒ１の重み付け比が１：１に近いほど波形Ｗ１、Ｗ２の電圧変化は同等に近づき、電圧変化も速くなる。

第２の期間Ｔｃ２では、デコーダ３０が第２選択状態（ＣＴＬ＝１）に設定され、映像データ信号Ｊ１に応じた選択電圧Ｖｒ０が第１及び第２の選択電圧として選択される。そしてデコーダ３０は、増幅回路２０の端子Ｔ１～ＴＮに選択電圧Ｖｒ０を供給する。第１の期間Ｔｃ１で選択電圧Ｖｒ１が供給されていた端子は、選択電圧Ｖｒ０の供給に切り替わるが、選択電圧Ｖｒ０及びＶｒ１同士の電位差が小さいため速やかに切り替わる。増幅回路２０は、選択電圧Ｖｒ０が入力され、選択電圧Ｖｒ０を増幅して出力する。

以上のように、本実施例では、制御信号（ＣＴＬ、ＸＣＴＬ）により１データ期間を第１選択状態の期間Ｔｃ１と、第２選択状態の期間Ｔｃ２とに分けた例を示す。この際、第１選択状態時（Ｔ１）には、デコーダ３０は、互いに異なる電圧値を有する選択電圧群を増幅回路２０に供給する。一方、第２選択状態時（Ｔ２）には、デコーダ３０は、デジタルデータ信号（Ｊ１）に基づく互いに同一の電圧値、又は互いに異なる電圧値を夫々が有する選択電圧群を増幅回路２０に供給する。これにより、増幅回路２０での入力電圧の変化を加速させることができ、それに伴い増幅回路２０の出力電圧の変化速度も速めることが可能となる。また本発明が適用可能な、全階調レベルに対して同様の制御を行うことにより、階調レベルごとの増幅回路２０の出力電圧の変化速度を揃えることができる。

以下に、図５に示す構成の変換回路ＤＣ１～ＤＣｎを含むデータドライバ１０３による効果について、増幅回路２０の入力端子数Ｎ及び上記した「ｍ」を夫々、Ｎ＝２、ｍ＝１とした一例をもって、図８を参照しつつ説明する。

図８は、変換回路ＤＣ１～ＤＣｎのうちからＤＣ１～ＤＣ３各々の増幅回路２０、デコーダ３０と、参照電圧生成回路１０と、を抜粋して、第１の期間Ｔｃ１での状態を模式的に表す図である。

第１の期間Ｔｃ１では変換回路ＤＣ各々のデコーダ３０は第１選択状態に設定される。図８に示す一例では、第１の期間Ｔｃ１において、デコーダ３０がデータドライバ１０３の全出力に対応したｎ個の増幅回路２０各々の複数の入力端子に、互いの電位差が小さい２つの異なる選択電圧Ｖｒ０及びＶｒ１を供給する。この際、選択電圧Ｖｒ０を受ける各増幅回路２０の入力端子各々の寄生容量Ｃｐ１が接続される配線ＬＶ０と、選択電圧Ｖｒ１を受ける入力端子各々の寄生容量Ｃｐ２が接続される配線ＬＶ１とは異なる配線、つまり互いに電気的に接続されていない配線である。よって、従来のデコーダのように、かかる第１の期間Ｔｃ１において、配線ＬＶ０又はＬＶ１が、全ての増幅回路各々の入力端子に寄生する寄生容量Ｃｐ１及びＣｐ２の両方に接続される場合に比べて、配線ＬＶ０及びＬＶ１にそれぞれ接続される寄生容量が小さくなり、それに伴い、各入力端子の電圧変化が速くなる。そして、第１の期間Ｔｃ１において、各増幅回路の入力端子が受けた電圧がＶｒ０、Ｖｒ１に十分近づいたら、第２の期間Ｔｃ２において従来のデコーダと同様な動作状態に戻す。

これにより、第２の期間Ｔｃ２において全出力に対応したｎ個の増幅回路２０の全ての入力端子が配線ＬＶ０及びＬＶ１のうちの一方に接続されるというワーストケースでも、１データ期間内の増幅回路の入力電圧の変化を加速させることができる。また階調レベル
ごとの増幅回路の入力電圧の変化の速さも揃えることができる。その結果、増幅回路の出力電圧変化を加速させ、階調間の出力電圧変化の速さを均一化させることができる。

図９Ａ及び図９Ｂは、本発明によるＤＡ変換回路（１０、ＤＣ１）に好適な仕様の一例として、前述した第２選択状態時（Ｔｃ２）でのデコーダ３０の動作例を表す図である。

尚、図９Ａは、増幅回路２０の入力端子数ＮがＮ＝２、図９ＢはＮ＝３の場合に好適な仕様を表す図である。また、図９Ａ及び図９Ｂは共に、出力電圧の電圧値を段階的に表す各レベルに対応付けして、デコーダ３０が選択する参照電圧Ｖｒｅｆと、データ信号のビットコード（ビットＤ３～Ｄ０）と、増幅回路２０の端子Ｔ１～ＴＮへ入力される選択電圧［Ｖ（Ｔ１）～Ｖ（ＴＮ）］と、の関係を示している。なお隣接する２つの参照電圧（Ｖｒｅｆ）間の各レベルが、増幅回路の内挿演算により線形特性となる。なお図９Ａ及び図９Ｂは図面の便宜上１５レベル及び２４レベルまでを示しているが、更に拡張可能である。レベル数の拡張により対応するデジタルデータ信号のビット数も増加する。

図９Ａの仕様では、デコーダは、１データ期間終了時に増幅回路２０の端子Ｔ１、Ｔ２に供給する選択電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）として、２段階おきのレベル（例えば、レベル０、２、４等）に対しては同一の参照電圧を選択する。また、このような２段階おきのレベルの間のレベル（例えば、レベル１、３等）に対しては、デコーダは、そのレベルの上下に隣接する２つのレベルに対して夫々選択される２つの参照電圧を選択し、夫々を選択電圧Ｖ（Ｔ１）及びＶ（Ｔ２）として出力する。ただし、前述した第１選択状態に設定されている間（Ｔｃ１）は、デコーダは、各レベルに対して、そのレベルに対応した参照電圧と、その参照電圧よりも１段階だけ高い又は低い電圧値を有する参照電圧と、を選択し、夫々を選択電圧Ｖ（Ｔ１）及びＶ（Ｔ２）として増幅回路２０の端子Ｔ１～Ｔ２に供給する。これにより、参照電圧生成回路１０で生成する参照電圧の数を、増幅回路の出力電圧として取り得る電圧値の個数の１／２にすることができる。

一方、図９Ｂの仕様では、１データ期間終了時に増幅回路２０の端子Ｔ１～Ｔ３へ供給する選択電圧Ｖ（Ｔ１）～Ｖ（Ｔ３）として、デコーダは、４段階おきのレベル（例えば、レベル０、４、８等）に対して同一の参照電圧を選択する。また、このような４段階おきのレベルの間のレベル（例えば、レベル１～３、レベル５～７等）に対しては、デコーダは、そのレベルの上下に隣接する２つのレベルに対して夫々選択される２つの参照電圧を選択し、ビットコードに応じて、その２つの参照電圧を選択電圧Ｖ（Ｔ１）～Ｖ（Ｔ３）に振り分けて出力する。ただし、前述した第１選択状態に設定されている間（Ｔｃ１）は、デコーダは、各レベルに対して、そのレベルに対応した参照電圧と、その参照電圧よりも１段階だけ高い又は低い電圧値を有する参照電圧と、を選択し、夫々を所定の割合で選択電圧Ｖ（Ｔ１）～Ｖ（Ｔ３）に振り分けて増幅回路２０の端子Ｔ１～Ｔ３に供給する。これにより、参照電圧生成回路１０で生成する参照電圧の数を、増幅回路の出力電圧として取り得る電圧値の個数の１／４にすることができる。

尚、上記した一例では、第１選択状態に設定されている間（Ｔｃ１）にデコーダが選択する参照電圧を、出力電圧のレベルに対応した参照電圧と、その参照電圧に最も近い電圧値を有する参照電圧とにしているがこれに限定されない。

例えば、直前の１データ期間で増幅回路２０が出力した電圧（直前出力電圧と称する）に対して、現時点の１データ期間で増幅回路２０が出力する電圧（現出力電圧）が低くなる場合には、第１選択状態に設定されている間に亘り、デコーダは、直前出力電圧よりも低く且つ互いに異なる２つの参照電圧を選択すれば良い。また、上記した直前出力電圧に対して現出力電圧が高くなる場合には、第１選択状態に設定されている間に亘り、デコー
ダは、直前出力電圧よりも高く且つ互いに異なる２つの参照電圧を選択すれば良い。

ここで、従来のデコーダ構成では、全出力の増幅回路２０の各入力端子が同一の配線と接続されるワーストケースにおいて配線のインピーダンスが最大となり、増幅回路２０の各入力での電圧変化が最も遅延し、増幅回路２０の出力電圧の変化速度の遅延が生じる場合がある。また図９Ａ、図９Ｂに示すように、増幅回路２０の各入力端子が同一の参照電圧配線に接続される階調レベル（例えば図９Ａの偶数レベル）と、異なる参照電圧配線に接続される階調レベル（例えば図９Ａの奇数レベル）とがある。すなわち階調レベルに依存して配線のインピーダンスが異なり、増幅回路２０の各入力端子の電圧変化の速さにレベル間差が生じる。この電圧変化の速さのレベル間差も、階調レベルに対応する表示装置の輝度特性に影響を与え、表示品質の低下を招く。

一方、本発明では、１データ期間内でデコーダを、第１選択状態（期間Ｔｃ１）から第２選択状態（Ｔ２）に切り替える制御により、最初の期間Ｔｃ１において増幅回路２０の各入力端子の電圧変化を加速させることができる。これにより本発明は、増幅回路２０の出力電圧の変化速度も加速させることができる。また図９Ａ、図９Ｂに示す仕様に於いて、最初の期間Ｔｃ１では、全階調レベルに対し、増幅回路２０の各入力端子は異なる参照電圧配線に接続されるため、増幅回路２０の各入力端子の電圧変化の速さのレベル間差は小さく抑えられる。したがって表示品質の低下を防ぐことができる。

なお、増幅回路２０の入力端子数Ｎは拡張可能である。例えば、端子数ＮをＮ＝４とし、４個の端子Ｔ１、Ｔ２、Ｔ３、Ｔ４の重み付け比を１：１：２：４とし、その出力電圧Ｖｏｕｔを、
Ｖｏｕｔ＝［Ｖ（Ｔ１）＋Ｖ（Ｔ２）＋２×Ｖ（Ｔ３）＋４×Ｖ（Ｔ４）］／８ とする仕様の拡張も可能である。その場合の仕様は、８レベル置きに参照電圧が設けられ、ビットコードに応じて異なる２つの参照電圧が増幅回路２０の４個の入力端子に振り分けられて供給される。

図１０Ａ及び図１０Ｂは、図９Ａの仕様に沿って、増幅回路２０の入力端子数ＮがＮ＝２である場合での第２サブデコーダ３２による第１選択状態及び第２選択状態各々での動作形態の一例を表す図である。

尚、図１０Ａ及び図１０Ｂでは、増幅回路２０が入力端子として２つの端子Ｔ１及びＴ２を有し、第２サブデコーダ３２は、第２ビット信号群ＢＴ２として映像データ信号Ｊ１中の最下位ビットであるビットＤ０、ＸＤ０を受けるものとする。

第２サブデコーダ３２は、第１サブデコーダ３１で選択された２つの異なる電圧ＶＡ及びＶＢを受け、制御信号ＣＴＬと映像データ信号Ｊ１中の最下位ビットであるビットＤ０、ＸＤ０に基づき、増幅回路２０の端子Ｔ１及びＴ２へ供給する選択電圧を制御する。なお、図１０Ａ及び図１０Ｂにおいて、ＣＴＬ、Ｄ０の相補信号ＸＣＴＬ、ＸＤ０は記載を省略する。また、増幅回路２０の２つの端子Ｔ１、Ｔ２の重み付け比は１：１に設定されているものとする。

第２サブデコーダ３２は、制御信号ＣＴＬ＝０（ローレベル）に応じて第１選択状態に設定されたときには、図１０Ａに示すように、ビットＤ０の値に依らず、互いに異なる電圧値を有する２つの選択電圧ＶＡ及びＶＢを増幅回路２０の端子Ｔ１及びＴ２に夫々供給する。このとき増幅回路２０は、選択電圧ＶＡ及びＶＢを端子Ｔ１及びＴ２にて１：１の重み付けで受け、その重み付けに応じて加重平均化した電圧（ＶＡ＋ＶＢ）／２を出力する。したがって第１選択状態では、端子Ｔ１、Ｔ２の電圧変化が速やかに行われる。また
第１選択状態では、ビットＤ０のコードで定まる２つの階調レベルの出力電圧が同じであるため、出力電圧の変化速度も均一化される。

また、第２サブデコーダ３２は、制御信号ＣＴＬ＝１（ハイレベル）に応じて第２選択状態に設定されたときには、図１０Ｂに示すように、ビットＤ０＝０に応じて、選択電圧ＶＡ及びＶＤのうちのＶＡのみを増幅回路２０の端子Ｔ１及びＴ２の各々に供給する。この際、増幅回路２０は電圧ＶＡを出力する。また、第２サブデコーダ３２は、制御信号ＣＴＬ＝１（ハイレベル）に応じて第２選択状態に設定されたときには、図１０Ｂに示すように、ビットＤ０＝１に応じて、電圧ＶＡ及びＶＢを増幅回路２０の端子Ｔ１及びＴ２に夫々供給する。この際、増幅回路２０は、電圧ＶＡ及びＶＢを重み付け平均化した電圧（ＶＡ＋ＶＢ）／２を出力電圧として出力する。

このように、本実施例では、デジタルデータ信号（Ｊ１）に応じた電圧出力を行う１データ期間内に、第１選択状態の第１期間Ｔｃ１と、第２選択状態の第２期間Ｔｃ２とを設け、第１期間Ｔｃ１では電圧変化が大きい場合でも増幅回路２０の各入力端子の電圧変化を加速させる。つまり、最初の第１期間Ｔｃ１において、デジタルデータ信号に対応した電圧又はその近傍の電圧に向けて、増幅回路２０の出力電圧の変化速度を高める処理を行い、且つ、出力電圧の変化速度を均一化し、その後の第２期間Ｔｃ２においてデジタルデータ信号に対応した電圧に安定駆動させるのである。

図１１は、第２サブデコーダ３２として、図１０Ａ及び図１０Ｂの動作形態で動作するように構成された第２サブデコーダ３２Ａの内部構成の一例を示す回路図である。

第２サブデコーダ３２Ａは、互いに異なる選択電圧ＶＡ及びＶＢを受ける端子ＴＡ及びＴＢと、Ｎｃｈトランジスタ型のスイッチＳＷ１～ＳＷ４と、出力端子としての端子Ｔ１及びＴ２と、を有する。

第２サブデコーダ３２Ａでは、端子ＴＡで受けた選択電圧ＶＡは、そのままＶ（Ｔ１）として端子Ｔ１を介して出力される。スイッチＳＷ１は、制御信号ＣＴＬ＝１（ハイレベル）の場合にオン状態となり、端子ＴＡで受けた選択電圧ＶＡをノードＮ１を介してスイッチＳＷ２及びＳＷ３に供給する。スイッチＳＷ２は、反転制御信号ＸＣＴＬ＝１（ハイレベル）の場合にオン状態となり、端子ＴＢで受けた選択電圧ＶＢをノードＮ１を介してスイッチＳＷ３に供給する。スイッチＳＷ３は、反転ビットＸＤ０＝１（ハイレベル）の場合にオン状態となり、スイッチＳＷ１又はＳＷ２から供給された選択電圧ＶＡ又はＶＢを、Ｖ（Ｔ２）として端子Ｔ２を介して出力する。スイッチＳＷ４は、ビットＤ０＝１（ハイレベル）の場合にオン状態となり、端子ＴＢで受けた選択電圧ＶＢを、Ｖ（Ｔ２）として端子Ｔ２を介して出力する。

図１２は、図１１に示す第２サブデコーダ３２Ａの変形例としての第２サブデコーダ３２Ｂの構成を示す回路図である。

第２サブデコーダ３２Ｂは、互いに異なる選択電圧ＶＡ及びＶＢを受ける端子ＴＡ及びＴＢと、Ｎｃｈトランジスタ型のスイッチＳＷ１１～ＳＷ１４と、出力端子としての端子Ｔ１及びＴ２と、を有する。

第２サブデコーダ３２Ｂでは、３１Ａと同様に、端子ＴＡで受けた選択電圧ＶＡは、そのままＶ（Ｔ１）として端子Ｔ１を介して出力される。

スイッチＳＷ１１は、制御信号ＣＴＬ＝１（ハイレベル）の場合にオン状態となり、端子ＴＡで受けた選択電圧ＶＡをノードＮ２を介してスイッチＳＷ１３に供給する。スイッ
チＳＷ１３は、反転ビットＸＤ０＝１（ハイレベル）の場合にオン状態となり、スイッチＳＷ１１から供給された選択電圧ＶＡを、Ｖ（Ｔ２）として端子Ｔ２を介して出力する。スイッチＳＷ１２は、反転制御信号ＸＣＴＬ＝１（ハイレベル）の場合にオン状態となり、端子ＴＢで受けた選択電圧ＶＢを、Ｖ（Ｔ２）として端子Ｔ２を介して出力する。スイッチＳＷ４は、ビットＤ０＝１（ハイレベル）の場合にオン状態となり、端子ＴＢで受けた選択電圧ＶＢを、Ｖ（Ｔ２）として端子Ｔ２を介して出力する。

図１３Ａ及び図１３Ｂは、図９Ｂの仕様に沿って、増幅回路２０の入力端子数ＮがＮ＝３である場合での第２サブデコーダ３２による第１選択状態及び第２選択状態での動作形態の一例を表す図である。

尚、図１３Ａ及び図１３Ｂでは、増幅回路２０が入力端子として３つの端子Ｔ１～Ｔ３を有し、第２サブデコーダ３２は、第２ビット信号群ＢＴ２として映像データ信号Ｊ１中の下位ビット群であるビットＤ０、ＸＤ０、Ｄ１、ＸＤ１を受けるものとする。

第２サブデコーダ３２は、第１サブデコーダ３１で選択された２つの異なる電圧ＶＡ及びＶＢを受け、制御信号ＣＴＬと映像データ信号Ｊ１中のビットＤ０、ＸＤ０、Ｄ１、ＸＤ１に基づき、増幅回路２０の端子Ｔ１～Ｔ３へ供給する選択電圧を制御する。なお、図１３Ａ及び図１３Ｂにおいて、ＣＴＬ、Ｄ０、Ｄ１の相補信号であるＸＣＴＬ、ＸＤ０、及びＸＤ１の記載は省略する。また、増幅回路２０の端子Ｔ１～Ｔ３に対する重み付け比は１：１：２に設定されているものとする。

第２サブデコーダ３２は、制御信号ＣＴＬ＝０（ローレベル）に応じて第１選択状態に設定されたときには、図１３Ａに示すように、ビットＤ０及びＤ１の値に依らず、互いに異なる電圧値を有する２つの選択電圧ＶＡ及びＶＢのうちの一方の電圧ＶＡを選択的に増幅回路２０の端子Ｔ１及びＴ２に夫々供給する。更に、この際、第２サブデコーダ３２は、選択電圧ＶＡ及びＶＢのうちの他方の電圧ＶＢを増幅回路２０の端子Ｔ３に供給する。この際、増幅回路２０は、選択電圧（ＶＡ、ＶＢ）を、端子（Ｔ１、Ｔ２）と端子Ｔ３とで１：１の重み付けで受け、その重み付けに応じて加重平均化した電圧（ＶＡ＋ＶＢ）／２を出力する。したがって第１選択状態では、同一の選択電圧が全ての端子Ｔ１～Ｔ３に対して共通に供給される場合に比べて、端子Ｔ１～Ｔ３での電圧変化が速やかに行われる。また第１選択状態では、ビット（Ｄ１、Ｄ０）のコードで定まる４つの階調レベルの出力電圧が同じであるため、出力電圧の変化速度も均一化される。

また、第２サブデコーダ３２は、制御信号ＣＴＬ＝１（ハイレベル）に応じて第２選択状態に設定されたときには、図１３Ｂに示すように、ビット（Ｄ１、Ｄ０）が（０、０）を表す場合には、端子Ｔ１、Ｔ２、Ｔ３に電圧ＶＡのみを供給する。これにより、増幅回路２０は電圧ＶＡを出力する。また、この際、ビット（Ｄ１、Ｄ０）が（０、１）を表す場合には、端子Ｔ１、Ｔ２、Ｔ３に電圧ＶＡ、ＶＢ、ＶＡを夫々供給する。これにより、増幅回路２０は、電圧（３・ＶＡ＋ＶＢ）／４を出力する。また、ビット（Ｄ１、Ｄ０）が（１、０）を表す場合には、端子Ｔ１、Ｔ２、Ｔ３に電圧ＶＡ、ＶＡ、ＶＢを夫々供給する。これにより、増幅回路２０は電圧（ＶＡ＋ＶＢ）／２を出力する。また、ビット（Ｄ１、Ｄ０）が（１、１）を表す場合には、端子Ｔ１、Ｔ２、Ｔ３に電圧ＶＡ、ＶＢ、ＶＢを夫々供給する。これにより、増幅回路２０は電圧（ＶＡ＋３ＶＢ）／４を出力する。

このように、デジタルデータ信号（Ｊ１）に応じた電圧出力を行う１データ期間内に、第１選択状態の第１期間Ｔｃ１と、第２選択状態の第２期間Ｔｃ２とを設け、第１期間Ｔｃ１では電圧変化が大きい場合でも増幅回路２０の各入力端子の電圧変化を加速させる。つまり、最初の第１期間Ｔｃ１において、デジタルデータ信号に対応した電圧又はその近
傍の電圧に向けて、増幅回路２０の出力電圧の変化速度を高める処理を行い、且つ、出力電圧の変化速度を均一化し、その後の第２期間Ｔｃ２においてデジタルデータ信号に対応した電圧に安定駆動させるのである。

図１４は、第２サブデコーダ３２として、図１３Ａ及び図１３Ｂの仕様に沿って構成された第２サブデコーダ３２Ｃの内部構成の一例を示す回路図である。

第２サブデコーダ３２Ｃは、互いに異なる選択電圧ＶＡ及びＶＢを受ける端子ＴＡ及びＴＢと、Ｎｃｈトランジスタ型のスイッチＳＷ３１～ＳＷ３８と、出力端子としての端子Ｔ１～Ｔ３と、を有する。

第２サブデコーダ３２Ｃでは、端子ＴＡで受けた選択電圧ＶＡは、そのままＶ（Ｔ１）として端子Ｔ１を介して出力される。スイッチＳＷ３１は、反転ビットＸＤ０＝１（ハイレベル）の場合にオン状態となり、端子ＴＡで受けた選択電圧ＶＡを端子Ｔ２を介して出力する。スイッチＳＷ３２は、反転制御信号ＸＣＴＬ＝１（ハイレベル）の場合にオン状態となり、端子ＴＡで受けた選択電圧ＶＡをノードＮ３を介してスイッチＳＷ３３に供給する。スイッチＳＷ３４は、制御信号ＣＴＬ＝１（ハイレベル）の場合にオン状態となり、端子ＴＢで受けた選択電圧ＶＢをノードＮ３を介してスイッチＳＷ３３に供給する。

スイッチＳＷ３３は、ビットＤ０＝１（ハイレベル）の場合にオン状態となり、スイッチＳＷ３２又はＳＷ３４から供給された選択電圧ＶＡ又はＶＢを、Ｖ（Ｔ２）として端子Ｔ２を介して出力する。

スイッチＳＷ３５は、制御信号ＣＴＬ＝１（ハイレベル）の場合にオン状態となり、端子ＴＡで受けた選択電圧ＶＡをノードＮ４を介してスイッチＳＷ３６に供給する。

スイッチＳＷ３７は、反転制御信号ＸＣＴＬ＝１（ハイレベル）の場合にオン状態となり、端子ＴＢで受けた選択電圧ＶＢをノードＮ４を介してスイッチＳＷ３６に供給する。スイッチＳＷ３６は、反転ビットＸＤ１＝１（ハイレベル）の場合にオン状態となり、スイッチＳＷ３５又はＳＷ３７から供給された選択電圧ＶＡ又はＶＢを、Ｖ（Ｔ３）として端子Ｔ３を介して出力する。スイッチＳＷ３８は、ビットＤ１＝１（ハイレベル）の場合にオン状態となり、端子ＴＢで受けた選択電圧ＶＢを、Ｖ（Ｔ３）として端子Ｔ３を介して出力する。

尚、スイッチＳＷ３１～ＳＷ３８をＰｃｈトランジスタ型のスイッチで実現するようにしても良い。すなわち、各トランジスタの導電型を入替え、且つ、各トランジスタのゲートに入力される制御信号（ＣＴＬ，ＸＣＴＬ）及び各ビット（Ｄ０、ＸＤ０、Ｄ１、ＸＤ１）それぞれの正信号と相補信号を入替える。また、図１３Ａ及び図１３Ｂの仕様を実現する第２サブデコーダ３２Ｃの回路構成については、図１４に示されるものに限定されない。例えば、制御信号（ＣＴＬ，ＸＣＴＬ）及びビット信号（Ｄ０，ＸＤ０、Ｄ１、ＸＤ１）を受ける各スイッチの位置を変更しても良い。

図１５は、図５に示すデコーダ３０に含まれる第１サブデコーダ３１として、図９Ａ及び図９Ｂに示す仕様に沿って構成された第１サブデコーダ３１Ａの一部を示す回路図である。

図１５に示す一例では、第１サブデコーダ３１Ａは、参照電圧群ＶＸとして９個の参照電圧Ｖｒ０～Ｖｒ８を受ける。尚、第１サブデコーダ３１Ａを図９Ａに示す仕様に対応させる場合には、例えば映像データ信号Ｊ１中の第１ビット信号群ＢＴ１をビットＤ１～Ｄ３及びＸＤ１～ＸＤ３とする。また、第１サブデコーダ３１Ａを図９Ｂに示す仕様に対応
させる場合には、第１ビット信号群ＢＴ１を例えば映像データ信号Ｊ１中のビットＤ２～Ｄ４及びＸＤ２～ＸＤ４とする。

図１５に示すように、第１サブデコーダ３１Ａは、Ｎｃｈトランジスタ型のスイッチＳＷ４１～ＳＷ６０と、出力端子としての端子ＴＡ及びＴＢと、を有する。

スイッチＳＷ４１～ＳＷ４５は、反転ビットＸＤ３（ＸＤ４）＝１（ハイレベル）の場合にオン状態となる。スイッチＳＷ４６～ＳＷ５０は、ビットＤ３（Ｄ４）＝１（ハイレベル）の場合にオン状態となる。スイッチＳＷ５１～ＳＷ５３は、反転ビットＸＤ２（ＸＤ３）＝１（ハイレベル）の場合にオン状態となる。スイッチＳＷ５４～ＳＷ５６は、ビットＤ２（Ｄ３）＝１（ハイレベル）の場合にオン状態となる。スイッチＳＷ５７及びＳＷ５８は、反転ビットＸＤ１（ＸＤ２）＝１（ハイレベル）の場合にオン状態となる。スイッチＳＷ５９及びＳＷ６０は、ビットＤ１（Ｄ２）＝１（ハイレベル）の場合にオン状態となる。

スイッチＳＷ４１はオン状態時に参照電圧Ｖｒ０をスイッチＳＷ５１に供給する。スイッチＳＷ４６はオン状態時に参照電圧Ｖｒ４をスイッチＳＷ５１に供給する。スイッチＳＷ５１はオン状態時に、スイッチＳＷ４１から供給された参照電圧Ｖｒ０、又はスイッチＳＷ４６から供給された参照電圧Ｖｒ４をスイッチＳＷ５７に供給する。

スイッチＳＷ４２はオン状態時に参照電圧Ｖｒ１をスイッチＳＷ５２に供給する。スイッチＳＷ４７はオン状態時に参照電圧Ｖｒ５をスイッチＳＷ５２に供給する。スイッチＳＷ５２はオン状態時に、スイッチＳＷ４２から供給された参照電圧Ｖｒ１、又はスイッチＳＷ４７から供給された参照電圧Ｖｒ５をスイッチＳＷ５８及びＳＷ５９に供給する。

スイッチＳＷ４３はオン状態時に参照電圧Ｖｒ２をスイッチＳＷ５３及びＳＷ５４に供給する。スイッチＳＷ４８はオン状態時に参照電圧Ｖｒ６をスイッチＳＷ５３及びＳＷ５４に供給する。スイッチＳＷ５３はオン状態時に、スイッチＳＷ４３から供給された参照電圧Ｖｒ２、又はスイッチＳＷ４８から供給された参照電圧Ｖｒ６をスイッチＳＷ６０に供給する。スイッチＳＷ５４はオン状態時に、スイッチＳＷ４３から供給された参照電圧Ｖｒ２、又はスイッチＳＷ４８から供給された参照電圧Ｖｒ６をスイッチＳＷ５７に供給する。

スイッチＳＷ４４はオン状態時に参照電圧Ｖｒ３をスイッチＳＷ５５に供給する。スイッチＳＷ４９はオン状態時に参照電圧Ｖｒ７をスイッチＳＷ５５に供給する。スイッチＳＷ５５はオン状態時に、スイッチＳＷ４４から供給された参照電圧Ｖｒ３、又はスイッチＳＷ４９から供給された参照電圧Ｖｒ７をスイッチＳＷ５８及びＳＷ５９に供給する。

スイッチＳＷ４５はオン状態時に参照電圧Ｖｒ４をスイッチＳＷ５６に供給する。スイッチＳＷ５０はオン状態時に参照電圧Ｖｒ８をスイッチＳＷ５６に供給する。スイッチＳＷ５６はオン状態時に、スイッチＳＷ４５から供給された参照電圧Ｖｒ４、又はスイッチＳＷ５０から供給された参照電圧Ｖｒ８をスイッチＳＷ６０に供給する。

スイッチＳＷ５７は、オン状態時に、スイッチＳＷ５１から供給された参照電圧Ｖｒ０又はＶｒ４、又はスイッチＳＷ５４から供給された参照電圧Ｖｒ２又はＶｒ６を選択電圧ＶＡとして端子ＴＡを介して出力する。

スイッチＳＷ５８は、オン状態時に、スイッチＳＷ５２から供給された参照電圧Ｖｒ１又はＶｒ５、又はスイッチＳＷ５５から供給された参照電圧Ｖｒ３又はＶｒ７を、選択電圧ＶＢとして端子ＴＢを介して出力する。

スイッチＳＷ５９は、オン状態時に、スイッチＳＷ５２から供給された参照電圧Ｖｒ１又はＶｒ５、又はスイッチＳＷ５５から供給された参照電圧Ｖｒ３又はＶｒ７を、選択電圧ＶＡとして端子ＴＡを介して出力する。

スイッチＳＷ６０は、オン状態時に、スイッチＳＷ５３から供給された参照電圧Ｖｒ２又はＶｒ６、又はスイッチＳＷ５６から供給された参照電圧Ｖｒ４又はＶｒ８を、選択電圧ＶＢとして端子ＴＢを介して出力する。

図１６Ａは、図９Ａに示される仕様の変形例を示す図である。

図１６Ａに示す仕様は、ディジタルデータ信号のビットコードで定まるレベルと、増幅回路２０の入力端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）として選択される参照電圧Ｖｒｅｆの組合せとの関係を、図９Ａの仕様から１レベルだけずらしたものである。具体的には、図９Ａのレベル１，２，３，・・・に対応した選択電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の組合せを、図１６Ａのレベル０，１，２，・・・に割り当てたものである。このような仕様の変形も可能である。

図１６Ｂ及び図１６Ｃは、図１６Ａの仕様を採用した第２サブデコーダ３２の第１選択状態及び第２選択状態各々での動作形態の一例を示すものである。

第２サブデコーダ３２は、制御信号ＣＴＬ＝０（ローレベル）に応じて第１選択状態に設定されたときには、図１６Ｂに示すように、ビットＤ０の値に依らず、互いに異なる電圧値を有する２つの選択電圧ＶＡ及びＶＢを増幅回路２０の端子Ｔ１及びＴ２に夫々供給する。このとき増幅回路２０は、選択電圧ＶＡ及びＶＤを端子Ｔ１及びＴ２にて１：１の重み付けで受け、その重み付けに応じて加重平均化した電圧（ＶＡ＋ＶＢ）／２を出力する。したがって第１選択状態では、端子Ｔ１、Ｔ２の電圧変化が速やかに行われる。

また、第２サブデコーダ３２は、制御信号ＣＴＬ＝１（ハイレベル）に応じて第２選択状態に設定されたときには、図１６Ｃに示すように、ビットＤ０＝０に応じて、電圧ＶＡ及びＶＢを増幅回路２０の端子Ｔ１及びＴ２に夫々供給する。この際、増幅回路２０は、電圧ＶＡ及びＶＢを重み付け平均化した電圧（ＶＡ＋ＶＢ）／２を出力電圧として出力する。また、第２サブデコーダ３２は、制御信号ＣＴＬ＝１（ハイレベル）に応じて第２選択状態に設定されたときには、図１６Ｃに示すように、ビットＤ０＝１に応じて、選択電圧ＶＡ及びＶＢのうちのＶＢのみを増幅回路２０の端子Ｔ１及びＴ２の各々に供給する。この際、増幅回路２０は電圧ＶＢを出力する。

尚、図１６Ｂ及び図１６Ｃに示される動作を実現する第２サブデコーダ３２の構成は、図１１又は図１２に記載されている回路構成において、各ビット（Ｄ０，ＸＤ０）それぞれの正信号と相補信号とを入れ替え、電圧ＶＡ及びＶＢを相互に入れ替え、Ｖ（Ｔ１）及びＶ（Ｔ２）に相互に入れ替えることで実現できる。

１０ 参照電圧生成回路
２０ 増幅回路
３０ デコーダ
３１ 第１サブデコーダ
３２ 第２サブデコーダ
１０３ データドライバ
ＤＣ１～ＤＣｎ 変換回路

Claims (11)

1. 内挿演算を行う増幅回路を含むデジタルアナログ変換回路であって、
   互いに異なる電圧値を有する複数の参照電圧からなる参照電圧群を生成する参照電圧生成回路と、
   ｔ（ｔは２以上の整数）ビットからなるデジタルデータ信号を所定のデータ期間毎に受け、前記デジタルデータ信号に基づき、前記参照電圧群中から重複を含む２つの参照電圧を選択し、夫々を第１及び第２の選択電圧として出力するデコーダと、を含み、
   前記増幅回路は、夫々が前記第１の選択電圧又は前記第２の選択電圧からなる複数の電圧を、予め設定された重みづけ比で平均化して増幅した電圧を出力電圧として出力し、
   前記デコーダは、前記データ期間内の第１の期間に亘り第１選択状態に設定され、前記データ期間内における前記第１の期間に後続する第２の期間に亘り第２選択状態に設定され、
   前記第１選択状態に設定されたときには、前記デジタルデータ信号に基づき前記参照電圧群中から互いに異なる２つの参照電圧を選択して夫々を前記第１及び第２の選択電圧として出力する一方、前記第２選択状態に設定されたときには、前記デジタルデータ信号に基づき前記参照電圧群中から重複を含む２つの参照電圧を選択して夫々を前記第１及び第２の選択電圧として出力することを特徴とするデジタルアナログ変換回路。
2. 前記増幅回路は、第１～第Ｎ（Ｎは２以上の整数）の入力端子を有し、夫々が前記第１の選択電圧又は前記第２の選択電圧からなるＮ個の選択電圧を前記第１～第Ｎの入力端子で受け、前記第１～第Ｎの端子毎に設定された重み付け比で平均化して増幅した電圧を出力電圧として出力し、
   前記デコーダは、前記第１選択状態に設定されたときには、前記第１～第Ｎの端子のうちのｍ個（ｍは１以上の正数）の端子に前記第１の選択電圧を供給すると共に、前記第１～第Ｎの端子のうちの残りの（Ｎ－ｍ）個の端子に前記第２の選択電圧を供給する一方、前記第２選択状態に設定されたときには、前記第１～第Ｎの端子の各々に前記第１の選択電圧又は前記第２の選択電圧を供給することを特徴とする請求項１に記載のデジタルアナログ変換回路。
3. 前記デコーダは、
   前記ｔビットからなる前記デジタルデータ信号中の第１のビット群に基づき、前記参照電圧群中から互いに異なる２つの参照電圧を選択し、夫々を２つの選択電圧として出力する第１のサブデコーダと、
   前記デジタルデータ信号中の第２のビット群に基づき、前記第１のサブデコーダから出力された前記２つの選択電圧のうちの一方又は双方を前記第１及び第２の選択電圧とし、夫々を選択的に前記増幅回路の前記第１～第Ｎの端子の各々に供給する第２のサブデコーダと、を有することを特徴とする請求項２に記載のデジタルアナログ変換回路。
4. 前記第１のビット群は前記ｔビット中の最上位ビットを含む上位ビット群であり、前記第２のビット群は前記ｔビット中の最下位ビットを含む下位ビット群であることを特徴とする請求項３に記載のデジタルアナログ変換回路。
5. 前記増幅回路の前記第１～第Ｎの入力端子のうちの前記ｍ個の入力端子に設定される重み付けの合計と、前記（Ｎ－ｍ）個の入力端子に設定される重み付けの合計との比は１：１であることを特徴とする請求項２に記載のデジタルアナログ変換回路。
6. 前記デコーダが前記第１選択状態に設定されているときは、前記増幅回路は、前記デコーダから出力された前記第１及び第２の選択電圧の合計の１／２の電圧を前記出力電圧として出力することを特徴とする請求項２～４のいずれか１に記載のデジタルアナログ変換回路。
7. 前記増幅回路は、同一導電型の複数の差動対を含む差動段回路と、前記複数の差動対の出力端に共通接続されたカレントミラー回路と、前記出力電圧を出力端子を介して出力する増幅段回路と、を含み、
   前記複数の差動対の各々の一方の入力端が前記増幅回路の前記入力端子を構成し、前記複数の差動対の各々の他方の入力端が前記出力端子に帰還接続され、
   前記増幅段回路が、前記複数の差動対の出力端と前記カレントミラー回路の接続点対の少なくとも一方の電圧を受け、当該電圧に対応した前記出力電圧を生成することを特徴とする請求項１～６のいずれか１に記載のデジタルアナログ変換回路。
8. 前記参照電圧生成回路は、前記複数の参照電圧を生成するラダー抵抗を含むことを特徴とする請求項１～７のいずれか１に記載のデジタルアナログ変換回路。
9. 前記デコーダは、前記第１選択状態に設定されたときには、前記参照電圧群中から、前記デジタルデータ信号に基づく１の参照電圧と、この１の参照電圧よりも１段階だけ高い又は低い電圧値を有する参照電圧と、を選択し夫々を前記第１及び第２の選択電圧として出力することを特徴とする請求項１～８のいずれか１に記載のデジタルアナログ変換回路。
10. 内挿演算を行う増幅回路を含むデジタルアナログ変換回路であって、
    ｔ（ｔは２以上の整数）ビットからなるデジタルデータ信号を所定のデータ期間毎に受け、前記デジタルデータ信号に基づき、互いに異なる電圧値又は互いに同一の電圧値を有する第１及び第２の電圧を出力するデコーダを含み、
    前記増幅回路は、夫々が前記第１及び第２の電圧のうちの一方からなる複数の電圧を、予め設定された重みづけ比で平均化して増幅した電圧を出力電圧として出力し、
    前記デコーダは、前記データ期間内の第１の期間に亘り第１選択状態に設定され、前記データ期間内における前記第１の期間に後続する第２の期間に亘り第２選択状態に設定され、
    前記第１選択状態に設定されたときには、前記デジタルデータ信号に基づく互いに異なる電圧値を有する２つの電圧を夫々前記第１及び第２の電圧として出力する一方、前記第２選択状態に設定されたときには、前記デジタルデータ信号に基づく互いに異なる電圧値を有する２つの電圧のうちの一方又は双方を前記第１及び第２の電圧として出力することを特徴とするデジタルアナログ変換回路。
11. 前記増幅回路は、第１～第Ｎ（Ｎは２以上の整数）の入力端子を有し、夫々が前記第１の選択電圧又は前記第２の選択電圧からなるＮ個の選択電圧を前記第１～第Ｎの入力端子で受け、前記第１～第Ｎの端子毎に設定された重み付け比で平均化して増幅した電圧を出力電圧として出力し、
    前記デコーダは、前記第１選択状態に設定されたときには、前記第１～第Ｎの端子のうちのｍ個（ｍは１以上の正数）の端子に前記第１の選択電圧を供給すると共に、前記第１～第Ｎの端子のうちの残りの（Ｎ－ｍ）個の端子に前記第２の選択電圧を供給する一方、前記第２選択状態に設定されたときには、前記第１～第Ｎの端子の各々に前記第１の選択電圧又は前記第２の選択電圧を供給することを特徴とする請求項１０に記載のデジタルアナログ変換回路。

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