JP2022058584A - ピクセル化ディスプレイ用多層構造体を形成する方法およびピクセル化ディスプレイ用多層構造体 - Google Patents

ピクセル化ディスプレイ用多層構造体を形成する方法およびピクセル化ディスプレイ用多層構造体 Download PDF

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Abstract

【課題】ピクセル化ディスプレイ用多層構造体を形成する方法およびピクセル化ディスプレイ用多層構造体の提供。【解決手段】第１の基板上に堆積された第１の層を有する第１のウエハを提供することを有し、前記の第１の層は、複数のｐ－ｎ接合ＬＥＤ（発光デバイス）を形成するための非シリコン系半導体材料を有し；第２の基板上に堆積された第２の層に形成されたシリコン系ＣＭＯＳ（相補型金属酸化物半導体）デバイスを有する第２の部分的に処理済みのウエハを有し、前記ＣＭＯＳデバイスは、複数のＬＥＤを制御するためのものであり；かつ、ダブルボンディング移送プロセスを介して第１および第２のウエハを結合して、複合ウエハを形成することを有する。【選択図】図８

Description

本開示は、大まかにはピクセル化ディスプレイ用多層構造体を形成する方法およびピクセル化ディスプレイ用多層構造体に関する。
背景
近時におけるパーソナルモバイルデバイスおよびパーソナルコンピューターの爆発的普及に伴い、デジタルディスプレイ技術もまた、相前後して急速な発展を経験してきた。
今日流行している多くのタイプのピクセル化ディスプレイのうち、ＬＣＤ（液晶ディスプレイ）の形態のソリッドステートの実装例がますます目立ってきている。典型的には、かかるディスプレイは、ＴＦＴ（薄膜トランジスタ）を利用して各ピクセルを制御し、かつ、ディスプレイ用のバックライトとして発光ダイオードを利用する。別の人気のある実装例が、ＯＬＥＤ（有機ＬＥＤ）およびＴＦＴの実装例である。
しかしながら、人気のあるＬＣＤ－ＴＦＴおよびＯＬＥＤ－ＴＦＴの実装例は、比較的大きい回路面積、悪い電力効率、いっそうゆっくりとしたリフレッシュレートおよび低輝度の問題に悩まされる。
特に、ＬＣＤ－ＴＦＴおよびＯＬＥＤ－ＴＦＴの実装例は、いっそう大きい回路面積をもたらすＬＣＤまたはＯＬＥＤとＴＦＴとの間の非均一性の問題の対処専用の、比較的洗練された回路設計を必要とする。これら輝度非均一性の問題の例は、例えば、米国特許出願公開第２００７／０００８２５１号明細書および米国特許第８，２８４，１４５号明細書に見出されるであろう。
さらに、ＬＣＤ－ＴＦＴおよびＯＬＥＤ ＴＦＴの実装例は、比較的高い漏電に悩まされ、該比較的高い漏電は、駆動回路の蓄積キャパシタが無駄に放電することを引き起こし、電力損失をもたらす。
伝統的なＬＣＤ－ＴＦＴおよびＯＬＥＤ－ＴＦＴの実装例の結果として生じる変調帯域もまた、たった数ｋＨｚに制限される。したがって、いっそう速いリフレッシュレートを必要とするディスプレイの応用例が、適宜制限される。
したがって、上記問題のうちの少なくとも１つに対処することを求める、ピクセル化ディスプレイ用多層構造体を形成する方法およびピクセル化ディスプレイ用多層構造体の必要性が存在する。
概要
第１の態様によれば、ピクセル化ディスプレイ用多層構造体を形成する方法が提供され、当該方法は、第１の基板上に堆積された第１の層を有する第１のウエハを提供することを有し、前記の第１の層は、複数のｐ－ｎ接合ＬＥＤ（発光デバイス）を形成するための非シリコン系半導体材料を有し；第２の基板上に堆積された第２の層に形成されたシリコン系ＣＭＯＳ（相補型金属酸化物半導体）デバイスを有する、第２の部分的に処理済みのウエハを提供することを有し、前記ＣＭＯＳデバイスは複数のＬＥＤを制御するためのものであり；かつ、ダブルボンディング（ｄｏｕｂｌｅ－ｂｏｎｄｉｎｇ）移送プロセスを
介して第１および第２のウエハを結合して（ボンディングして；ｂｏｎｄ）複合ウエハを形成することを有する。
第１および第２のウエハを結合して複合ウエハを形成することは、第２の基板とは反対側の第２のウエハの表面上で、ハンドルウエハを第２のウエハに結合すること；第２のウエハから第２の基板を除去すること；および、第１のウエハの上部に第２のウエハを結合することを有していてもよく、第１の基板とは反対側の第１のウエハの表面には、第２の基板が除去された第２のウエハの表面が結合される。
当該方法はさらに、第１の層が露出されるようにＣＭＯＳデバイスによって未使用である第２の層の部分を除去してウインドウを形成すること；および、ウインドウが形成された後で第１の層に複数のＬＥＤを製作することを有していてもよい。
複数のＬＥＤを製作することは、同じ高さのｎ－コンタクト（ｎ－ｃｏｎｔａｃｔ）およびｐ－コンタクト（ｐ－ｃｏｎｔａｃｔ）を製作することを有していてもよく、ｎ－コンタクトおよびｐ－コンタクトが実質的に同じレベルでアクセス可能であるようになっている。
当該方法はさらに、ｎ－コンタクトおよびｐ－コンタクト上にタングステンプラグを形成することを有していてもよく、タングステンプラグが、ｎ－コンタクトおよびｐ－コンタクトを伸ばして、ＣＭＯＳデバイスのコンタクト（ｃｏｎｔａｃｔ）と同じレベルにするようになっている。
当該方法はさらに、第１の基板とは反対側の表面上の複合ウエハ上に誘電体層を堆積させること；複合ウエハの上面が実質的に平坦であるように誘電体層を平坦化すること；および、多層金属化プロセスを用いてＣＭＯＳデバイスおよび複数のＬＥＤを接続することを有していてもよい。
ＣＭＯＳデバイスおよび複数のＬＥＤを接続することは、ＣＭＯＳバックエンドオブライン（ｂａｃｋ－ｅｎｄ－ｏｆ－ｌｉｎｅ）多層金属化プロセスを用いてＣＭＯＳデバイスおよび複数のＬＥＤを接続することを有していてもよい。
第１のウエハを提供することは、第１の基板上に堆積された第１の層に形成された複数のＬＥＤを有する第１の部分的に処理済みのウエハを提供することを有していてもよく；複数のＬＥＤは、同じ高さのｎ－コンタクトおよびｐ－コンタクトを有し、ｎ－コンタクトおよびｐ－コンタクトは実質的に同じレベルにあるようになっている。
第１および第２のウエハを結合して複合ウエハを形成することは、第２の基板とは反対側の第２のウエハの側の上で、ハンドルウエハを第２のウエハに結合すること；第２のウエハから第２の基板を除去すること；第１のウエハの上部に第２のウエハを結合することを有していてもよく、複数のＬＥＤおよびＣＭＯＳデバイスが互いに実質的に重複しない様式で、第１の基板とは反対側の第１のウエハの側には、第２の基板が除去された第２のウエハの側が結合され、第２の層の未使用部分が除去されたときには、複数のＬＥＤの部分が露出されるようになっている。
当該方法はさらに、ｎ－コンタクトおよびｐ－コンタクト上にタングステンプラグを形成することを有していてもよく、タングステンプラグが、ｎ－コンタクトおよびｐ－コンタクトを伸ばして、ＣＭＯＳデバイスのコンタクトと同じレベルにするようになっている。
当該方法はさらに、第１の基板とは反対側の表面上の複合ウエハ上に誘電体層を堆積させること；複合ウエハの上面が実質的に平坦であるように誘電体層を平坦化すること；および、多層金属化プロセスを用いてＣＭＯＳデバイスおよび複数のＬＥＤを接続することを有していてもよい。
ＣＭＯＳデバイスおよび複数のＬＥＤを接続することは、ＣＭＯＳバックエンドオブライン多層金属化プロセスを用いてＣＭＯＳデバイスおよび複数のＬＥＤを接続することを有していてもよい。
第１および第２のウエハを結合して複合ウエハを形成することは、第１の基板とは反対側の第１のウエハの側の上で、ハンドルウエハを第１のウエハに結合すること；第１のウエハから第１の基板を除去すること；および、第２のウエハの上部に第１のウエハを結合することを有していてもよく、第２の基板とは反対側の第２のウエハの側には、第１の基板が除去された第１のウエハの側が結合される。
当該方法はさらに、複数のＬＥＤおよびＣＭＯＳデバイスが互いに実質的に重複しない様式で、第１の層に複数のＬＥＤを製作することを有していてもよく、第１の層の未使用部分が除去されたときには、ＣＭＯＳデバイスのコンタクトが露出されるようになっている。
複数のＬＥＤを製作することは、同じ高さのｎ－コンタクトおよびｐ－コンタクトを製作することを有していてもよく、ｎ－コンタクトおよびｐ－コンタクトが実質的に同じレベルにあるようになっている。
当該方法はさらに、ＣＭＯＳデバイスのコンタクト上にタングステンプラグを形成することを有していてもよく、タングステンプラグが、ＣＭＯＳデバイスのコンタクトを伸ばして、ｎ－コンタクトおよびｐ－コンタクトと同じレベルにするようになっている。
当該方法はさらに、第２の基板とは反対側の表面上の複合ウエハ上に誘電体層を堆積させること；複合ウエハの上面が実質的に平坦であるように誘電体層を平坦化すること；および、多層金属化プロセスを用いてＣＭＯＳデバイスおよび複数のＬＥＤを接続することを有していてもよい。
ＣＭＯＳデバイスおよび複数のＬＥＤを接続することは、ＣＭＯＳバックエンドオブライン多層金属化プロセスを用いてＣＭＯＳデバイスおよび複数のＬＥＤを接続することを有していてもよい。
第１のウエハを提供することは、第１の基板上に堆積された第１の層に形成された複数のＬＥＤを有する第１の部分的に処理済みのウエハを提供することを有していてもよく；かつ、複数のＬＥＤは、同じ高さのｎ－コンタクトおよびｐ－コンタクトを有し、ｎ－コンタクトおよびｐ－コンタクトが実質的に同じレベルにあるようになっている。
第１および第２のウエハを結合して複合ウエハを形成することは、第１の基板とは反対側の第１のウエハの側の上で、ハンドルウエハを第１のウエハに結合すること；第１のウエハから第１の基板を除去すること；および、第２のウエハの上部に第１のウエハを結合することを有していてもよく、複数のＬＥＤおよびＣＭＯＳデバイスが互いに実質的に重複しない様式で、第２の基板とは反対側の第２のウエハの側には、第１の基板が除去された第１のウエハの側が結合され、第１の層の未使用部分が除去されたときには、ＣＭＯＳデバイスのコンタクトが露出されるようになっている。
当該方法はさらに、ＣＭＯＳデバイスのコンタクト上にタングステンプラグを形成することを有していてもよく、タングステンプラグが、ＣＭＯＳデバイスのコンタクトを伸ばして、ｎ－コンタクトおよびｐ－コンタクトと同じレベルにするようになっている。
当該方法はさらに、第２の基板とは反対側の表面上の複合ウエハ上に誘電体層を堆積させること；複合ウエハの上面が実質的に平坦であるように誘電体層を平坦化すること；および、多層金属化プロセスを用いてＣＭＯＳデバイスおよび複数のＬＥＤを接続することを有していてもよい。
ＣＭＯＳデバイスおよび複数のＬＥＤを接続することは、ＣＭＯＳバックエンドオブライン多層金属化プロセスを用いてＣＭＯＳデバイスおよび複数のＬＥＤを接続することを有していてもよい。
第１の層は、ＩＩＩ－Ｖ族半導体材料、ＩＩ－ＶＩ族半導体材料またはＩＶ族半導体材料を有していてもよい。
第２の態様によれば、ピクセル化ディスプレイ多層構造体が提供され、当該多層構造体は、複数のｐ－ｎ接合ＬＥＤ（発光デバイス）を形成するための非シリコン系半導体材料を有する第１の層を有し；複数のＬＥＤを制御するためのシリコン系ＣＭＯＳ（相補型金属酸化物半導体）デバイスを有する第２の層を有し；第１の層および第２の層は、それぞれ第１および第２のウエハから取得され、前記の第１および第２のウエハは、ダブルボンディング移送プロセスを介して一緒に結合されて複合ウエハを形成する。
本発明の例示的な実施形態は、例としてのみ、かつ、図面とともに、以下に記載の説明からいっそう良好に理解され、かつ、当業者にすぐに明らかになるであろう。
図１Ａ～図１Ｄは、ある例示的な実施形態における、ピクセル化ディスプレイ用多層構造体を形成する方法を示している。 図２Ａ～図２Ｄは、別の例示的な実施形態における、ピクセル化ディスプレイ用多層構造体を形成する方法を示している。 図２Ａ～図２Ｄは、別の例示的な実施形態における、ピクセル化ディスプレイ用多層構造体を形成する方法を示している。 図３Ａ～図３Ｅは、別の例示的な実施形態における、ピクセル化ディスプレイ用多層構造体を形成する方法を示している。 図３Ａ～図３Ｅは、別の例示的な実施形態における、ピクセル化ディスプレイ用多層構造体を形成する方法を示している。 図４Ａ～図４Ｄは、別の例示的な実施形態における、ピクセル化ディスプレイ用多層構造体を形成する方法を示している。 図４Ａ～図４Ｄは、別の例示的な実施形態における、ピクセル化ディスプレイ用多層構造体を形成する方法を示している。 図５は、ある例示的な実施形態における、単一のＬＥＤと駆動ユニットとを有するユニットセルの概略図である。 図６Ａは、ある例示的な実施形態における、フルカラーピクセルについてのマスクレイアウトである。 図６Ｂ～図６Ｆは、例示的な実施形態の個別の構成要素を示すマスクレイアウト図である。 図６Ｂ～図６Ｆは、例示的な実施形態の個別の構成要素を示すマスクレイアウト図である。 図６Ｂ～図６Ｆは、例示的な実施形態の個別の構成要素を示すマスクレイアウト図である。 図６Ｂ～図６Ｆは、例示的な実施形態の個別の構成要素を示すマスクレイアウト図である。 図６Ｂ～図６Ｆは、例示的な実施形態の個別の構成要素を示すマスクレイアウト図である。 図７は、ある例示的な実施形態における、２×２カラーピクセルアレイについてのマスクレイアウトである。 図８は、ある例示的な実施形態における、ピクセル化ディスプレイ用多層構造体を形成するための方法を示している。
詳細な説明
本明細書に記載の例示的な実施形態は、マイクロピクセル化半導体発光デバイス技術に適用可能である。発光デバイス（複数のＬＥＤ）は、個別にアドレス指定可能なマイクロまたはナノメートルサイズのピクセルのアレイから成っていてもよい。発光デバイスは、発光デバイスと同じウエハ上にあるＣＭＯＳ回路によって制御される。ＣＭＯＳ回路による複数のＬＥＤの制御は、複数のＬＥＤの駆動およびアドレス指定を含む。
本開示の例示的な実施形態はまた、ピクセル化ディスプレイ用多層構造体を形成する方法を提供する。当該方法は、第１の基板上に堆積された第１の層を有する第１のウエハを提供するステップを有し、前記の第１の層は、複数のｐ－ｎ接合ＬＥＤ（発光デバイス）を形成するための非シリコン系半導体材料を有する。当該方法はさらに、第２の基板上に堆積された第２の層に形成されたシリコン系ＣＭＯＳ（相補型金属酸化物半導体）デバイスを有する、第２の部分的に処理済みのウエハを提供するステップを有し、前記ＣＭＯＳデバイスは複数のＬＥＤを制御するためのものである。さらに、当該方法はさらに、ダブルボンディング移送プロセスを介して第１および第２のウエハを結合して複合ウエハを形成するステップを有する。
本開示の例示的な実施形態はまた、ピクセル化ディスプレイ用多層構造体を提供し、当該多層構造体は、複数のｐ－ｎ接合ＬＥＤ（発光デバイス）を形成するための非シリコン系半導体材料を有する第１の層を有し；複数のＬＥＤを制御するためのシリコン系ＣＭＯＳ（相補型金属酸化物半導体）デバイスを有する第２の層を有し；第１の層および第２の層は、それぞれ第１および第２のウエハから取得され、前記の第１および第２のウエハは、ダブルボンディング移送プロセスを介して一緒に結合されて複合ウエハを形成する。
図１Ａ～図１Ｄは、ある例示的な実施形態における、ピクセル化ディスプレイ用多層構造体を形成する方法を示している。この例示的な実施形態では、ＣＭＯＳ制御回路／デバイスは、ダブルボンディング移送プロセスを介して、未処理の半導体発光デバイス（すなわち、デバイス層）の上部に移送される。
換言すれば、発光デバイスは、第１のウエハが第２のウエハと結合された後にのみ製作される。第２のウエハとの結合前、第１のウエハは、例えばＳｉ（もしくはその他の基板）上で成長するダイオードまたはレーザーダイオードの形態で半導体発光デバイスを形成するのに適切な層を有する。結合（ボンディング；ｂｏｎｄｉｎｇ）については、第１のウエハは、ダブルボンディング移送プロセスを介して、Ｓｉウエハ上にあるＣＭＯＳ制御回路に鉛直方向に統合される。結合後、ＣＭＯＳ制御回路／デバイスを有する第２のウエハ上でウインドウが開かれて、半導体発光デバイスを形成するのに適した層が露出され、かつ、アクセス可能となり、発光デバイスが製作され得るようになっている。
図１Ａは、ある例示的な実施形態における第１のウエハ１０２と第２のウエハ１０４と
を示している。第１のウエハ１０２は、第１の基板１０８上に堆積された、発光デバイスを形成するための未処理層１０６を有する。層１０６は、基板層１０８上に堆積されたバッファー層１１０と、バッファー層１１０上に堆積されたｎ－型半導体層１１２と、ｎ－型半導体層１１２上に堆積された活性領域層１１４と、活性領域層１１４上に堆積されたｐ－型半導体層１１６とを有する。誘電体酸化物層（図示せず）は、ｐ－型半導体１１６層上に堆積されることが把握されるであろう。
第２のウエハ１０４は、ＣＭＯＳ（相補型金属酸化物半導体）デバイスが第２の基板１１８上に堆積された第２の層１２０に形成された、部分的に処理済みのウエハである。第２の層は、ＣＭＯＳデバイス層１２２、ならびに、ＣＭＯＳデバイスの各トランジスタのソース、ゲートおよびドレインコンタクト１２４ａ、１２４ｂおよび１２４ｃを有する。第２のウエハ１０４はさらに、第２のウエハ１０４の各上層上に形成された誘電体層１２６を有する。第２のウエハ１０４については、誘電体層１２６は、コンタクト１２４ａ、１２４ｂおよび１２４ｃを包む。誘電体層はＳｉＯ２を有していてもよく、場合によってはＳｉＮｘを含む。
第１のウエハ１０２および第２のウエハ１０４は、ダブルボンディング移送プロセスを介して一緒に結合される。
例示的な実施形態では、第１のウエハ１０２は、次の項目を有し（かつ、該項目は、次の下降型配向（ｔｏｐ－ｄｏｗｎ ｏｒｉｅｎｔａｔｉｏｎ）で配置され）、該項目は：誘電体材料の層（図示せず）、複数のＬＥＤを形成するための第１の層１０６（シリコンとは異なる）および例えばシリコン材料の基板層１０８である。第１のウエハ１０２の誘電体材料の層は、プラズマ支援化学気相堆積（ＰＥＣＶＤ）を用いて第１の層１０６上に堆積される。簡略化するために、誘電体材料の層のことを、以下ではＰＥＣＶＤ ＳｉＯ２層という。
例示的な実施形態は、ＰＥＣＶＤを用いた誘電体層の堆積を定めている一方で、代替的な堆積技術が実装されてもよいことが把握されるであろう。例えば、代替的な実施形態では、ＰＥＴＥＯＳ（ＴＥＯＳ由来の酸化物のプラズマ支援堆積）、ＨＤＰ（高密度プラズマ）ＣＶＤまたは同様の方法が実装されてもよい。
例示的な実施形態では、第１の層１０６はＩＩＩ－Ｖ族半導体材料を有し、該ＩＩＩ－Ｖ族半導体材料としては（例えば）：ＧａＮ、ＩｎＧａＰ、ＡｌＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＡｓ、ＩｎＧａＡｓまたはそれらの任意の適切な組み合わせなどが挙げられてもよい。したがって、第１のウエハ１０２はまた、ＩＩＩ－Ｖ／Ｓｉ（例えば、ＩｎＧａＡｓ／ＧａＡｓ／ＳｉまたはＧａＮ／Ｓｉ）ウエハと称されてもよい。ＩｎＧａＡｓ／ＧａＡｓ／Ｇｅ／ＳｉおよびＧａＮ／Ｓｉウエハは両方とも、金属有機物化学気相堆積（ＭＯＣＶＤ）または分子線エピタキシー（ＭＢＥ）を用いて、エピタキシャルに成長してもよい。
ＰＥＣＶＤプロセス後、表面粗さは比較的大きく、したがって、例えば１ｎｍ未満の所望の表面粗さを達成して融着を促進するためには、ＰＥＣＶＤプロセス後に化学的機械的平坦化（ＣＭＰ）がさらに必要とされるであろうことが把握されるであろう。この点に関して、第１の層１０６上に堆積されたＰＥＣＶＤ ＳｉＯ２層は、平坦化プロセスのためのキャッピング層として役立ち、その後に続いて結合界面を提供するであろう。さらなる高密度化が（３００℃～８５０℃の適温にて）実行され、酸化物堆積の最中にＰＥＣＶＤ
ＳｉＯ２層に組み込まれたあらゆる残留ガス分子および副産物が除去される。この場合、高密度化プロセスは、窒素雰囲気中で数時間の間、４５０℃にて行われる。高密度化後、ＰＥＣＶＤ ＳｉＯ２層は、ＣＭＰプロセスを用いて平坦化される。
第１の層１０６は、ＩＩ－ＶＩ族およびＩＶ族半導体材料のようなその他の半導体材料族を有していてもよく、該その他の半導体材料族としては、例えばＢＡｌＮ、ＢＧａＮ、ＢＩｎＮ、ＢＩｎＧａＮ、ＡｌＮ、ＺｎＯまたはＭｇＺｎＯが挙げられてもよいことが把握されるであろう。
このダブルボンディング移送プロセス下では、第２のウエハ１０４にはまず、ハンドルウエハ（図示せず）が結合され（例えば、ウエハボンダーを用いて）、第２の基板１１８の層の除去を可能にする。具体的には、ハンドルウエハは、第２の基板１１８とは反対側の第２のウエハ１０４の表面に結合される。ハンドル基板はシリコンでできていてもよいが、その他の適切な材料が用いられることを排除しない。第２のウエハ１０４（今やハンドルウエハと結合されている）は、アニールされて、ハンドルウエハとＣＭＯＳデバイス層１２０との間の結合強度を増大および向上させてもよい。
次に、第２の基板１１８は、第２のウエハ１０４から除去される。特に、第２の基板１１８は、機械的研磨を用いて少なくとも部分的に除去され、かつ、その後に、保護材料（例えば、ＰｒｏＴＥＫ登録商標Ｂ３－２５、二酸化シリコンまたは窒化シリコン）の層を堆積させること（例えば、スピンコーティングすること）が続く。その後に続いて、第２のウエハ（ハンドルウエハと結合されている）は、ウェットまたはドライエッチングされて、第２の基板１１８のあらゆる残部（機械的研磨によって除去されない）が実質的に除去される。第２の基板１１８とＣＭＯＳデバイス層１２２との間には誘電体酸化物層（図示せず）が提供され、ウェットエッチングプロセスの最中にエッチング停止部層として役立ってもよいことが把握されるべきである。第２の基板１１８の層の除去に伴い、第２のウエハは、ハンドルウエハに一時的に移送されるものとして考えられる。エッチング後、保護材料は、酸素プラズマを用いてハンドルウエハから除去される。代替的には、保護材料のコーティングは、アセトン、メチルイソアミルケトン（ＭＩＡＫ）またはメチルエチルケトン（ＭＥＫ）のような適切な溶剤を用いて除去可能である。
その後に続いて、第２のウエハは、第１のウエハに結合される準備ができている。この第２の結合ステップについて準備するために、第２のウエハ１０４および第１のウエハ１０２は、まず、第１の基板１０８とは反対側の第１のウエハの表面（例えば、ｐ－型層１１６上の酸化物層）が、第２の基板１１８が除去された第２のウエハの表面（例えば、ＣＭＯＳデバイス層１２２下の酸化物層）に面するように互いに対して位置する。
この実施形態では、説明の目的で、第２のウエハ１０４は第１のウエハ１０２の上に位置し、したがって、第１および第２のウエハ１０２，１０４は、この位置において互いに正反対に配置されることが把握されるであろう。一般化すると、結合に必要とされることは、第１のウエハ１０２の層１１６および第２のウエハ１０４のＣＭＯＳデバイス層１２２を接合することだけであり、それらの被覆酸化物層が接触し、その後でそれらを結合するようになっている（例えば、任意選択的にはアニーリングでさらに強化され得る融着または熱圧着を用いて）。
一般性を失うことなく、第１および第２のウエハ１０２，１０４のこの結合から組み合わせウエハ１３０が形成される。結合は、第１のウエハ１０２の上部に第２のウエハ１０４を結合することとして見られてもよく、第２の基板１１８が除去された第２のウエハ１０４の表面が、第１の基板１０８とは反対側の第１のウエハ１０２の表面に結合される。この結合プロセスでは、第１のウエハ１０２および第２のウエハ１０４のそれぞれの結合された表面は、酸化物層（図１Ａには図示せず）を含有し、該酸化物層は、ここで図１Ｂに示される結合媒体／剤１２８として役立つ。
次に、ハンドルウエハは、組み合わせウエハ１３０から除去されて、意図された応用例のためにさらに処理されてもよいＣＭＯＳデバイス層１２２の少なくとも一部（例えば、表面全部）が露出される。特に、ハンドルウエハは機械的研磨を用いて除去され、その後でウェットエッチングされて、機械的研磨によって除去不能であるハンドルウエハのあらゆる残部が実質的に除去される。
図１Ｂは、例示的な実施形態における組み合わせウエハ１３０を示しており、該組み合わせウエハ１３０は、結合された第１のウエハおよび第２のウエハを有し、第２の基板１１８が除去されている。結合媒体剤（ｂｏｎｄｉｎｇ ｍｅｄｉｕｍ ａｇｅｎｔ）１２８は、ＣＭＯＳデバイス層１２０と第１の未処理ＬＥＤ層１０６との間の、第１および第２のウエハの間の結合の界面の間に留まる。
米国特許第９，５３０，７６３号明細書および国際公開第２０１６／００７０８８号公報（参照によってそれらの全体が本明細書に組み込まれる）には、ダブルボンディング移送プロセスの技術についての詳細な情報が記載されている。
組み合わせウエハが形成された後、第１のウエハの第１の層１０６内の発光デバイスの製作が開始され得る。図１Ｃは、例示的な実施形態における組み合わせウエハ１３０を示しており、該組み合わせウエハ１３０は、結合された第１のウエハおよび第２のウエハを有し、発光デバイス１３２の製作が完了している。
発光デバイスの製作の例示的な方法は、次の通りである。
まず、ＣＭＯＳウエハの第２の層１２０上でウインドウ１３４が開かれ、複数のＬＥＤ１３２を形成するための第１の層が露出され、かつ、複合ウエハの上からアクセス可能であるようになっている。ウインドウ１３４は、ＣＭＯＳデバイスによって未使用である第２の層の部分および結合媒体１２８の介在部が除去されることを可能にすることが把握されるであろう。このことは、当業者に既知であり、したがって、簡潔さのために本明細書には詳細に記載されない、典型的なリソグラフィーおよびエッチング技術を用いて達成されてもよい。
一旦第１の層が露出され、かつ、アクセス可能になると、複数のＬＥＤは、当業者に既知であり、したがって、簡潔さのために本明細書には詳細に記載されない、メサエッチング、ｎ－コンタクト形成、ｐ－コンタクト形成 ＳｉＯ２堆積および平坦化ステップのようなリソグラフィー技術の組み合わせを用いて形成されてもよい。複数のＬＥＤ１３２のｎ－コンタクト１３６およびｐ－コンタクト１３８はそれぞれ製作され、ｎ－コンタクト１３６およびｐ－コンタクト１３８の両方の表面はほぼ同じ高さのものであり、ｎ－コンタクト１３６およびｐ－コンタクト１３８が、基板１０８に対して実質的に同じレベル１４２にて複合ウエハ１３０の上からアクセス可能であるようになっている。
その後、ｎ－コンタクト１３６およびｐ－コンタクト１３８の上にはタングステンプラグ１４４が堆積され、それらが、基板１０８に対してＣＭＯＳデバイスのコンタクト１２４ａ、１２４ｂおよび１２４ｃと実質的に同じレベル１４６にて複合ウエハ１３０の上からアクセス可能であるように伸ばされるようになっている。組み合わせまたは統合ウエハ１３０は、その後、誘電体１４８（例えば、ＳｉＯ２）とともに堆積され、かつ、平坦化される。
タングステン堆積を即座に実行し、その後に続いてコンタクト１３６および１３８より上ではないタングステンの不要部分をエッチングして取り除くことが可能であることが把握されるであろう。しかしながら、プロセス歩留まり関連問題およびタングステン堆積を
用いて形成される幾何学的構造体のタイプへの制限がもたらされるであろう。
したがって、例示的な実施形態では、上記のタングステンプラグ形成／堆積の前に、全ウエハ１３０の上に新たな誘電体層（例えば、ＰＥＣＶＤ ＳｉＯ２層）が堆積され、かつ、平坦化される。その後、ｎ－コンタクト１３６およびｐ－コンタクト１３８の上のＰＥＣＶＤ ＳｉＯ２に新たなウインドウが開かれ、その中にはタングステンプラグ１４４が堆積される。堆積は全面的プロセスであるので（すなわち、全ウエハ１３０上）、堆積の後には、目的が材料を磨くこと、もしくは、機械的に研磨して取り除くこと／除去すること（平坦化することではない）であるエッチングおよび／または化学的機械的研磨（ＣＭＰ）が続いてもよく、上記ウインドウ（その中にはタングステンプラグ１４４が形成される）の外側の過剰タングステンが除去されるようになっている。図１Ｃおよび図１Ｄは実質的に長方形であるタングステンプラグ／パッド１４４を示しているが、例示的な実施形態におけるタングステンプラグ／パッド１４４は、例えば、くし（すなわち、コンタクト１３６および１３８の中へと下向きに延びる「歯」）の形態の最適化された構造体を有していてもよいことがさらに把握されるであろう。これら最適化された複雑な構造体は、上記の追加のＳｉＯ２堆積および平坦化ならびにウインドウ開口ステップを用いるだけで形成され得る。
最後に、ＣＭＯＳデバイスおよび発光デバイスを電気的に接続して所望の回路を形成するのに、標準的な、または、既存のＣＭＯＳバックエンドオブライン（ＢＥＯＬ）プロセスを含んでいてもよいがそれに限定されない多層金属化プロセスが用いられ、その概略的な例が図５に示されている。例えば、ＢＥＯＬプロセスはさらに次のステップを含んでいてもよく、該ステップは：
１．プリメタル誘電体層（例えば、誘電体層１４８）に穴を作り、かつ、ＣＭＯＳデバイスのコンタクト（例えば、１２４ａ，１２４ｂ，１２４ｃ）およびＬＥＤ（例えば、先行して既にタングステンプラグ１４４によって伸ばされた）を伸ばすステップ；
２．第１の金属層を追加するステップ；
３．金属内誘電体層を追加するステップ；
４．金属内誘電体を通してさらなるビアを作り、第１の金属層金属をその後に続くいっそう高い金属層と接続するステップであり、ビアは金属ＣＶＤプロセスによって充填される。
適用可能である場合または必要とされる場合、ステップ２～４を繰り返すことによってさらなる金属層が追加されてもよいことが把握されるであろう。
図１Ｄは、例示的な実施形態における組み合わせウエハ１３０を示しており、該組み合わせウエハ１３０は、組み合された第１のウエハおよび第２のウエハを有し、発光デバイス１３２の製作が完了しており、かつ、ＣＭＯＳデバイスと発光デバイスとの間の金属（例えば、タングステン）相互接続部１５０が形成されている。チップを保護するために、最終パッシベーション層が追加されてもよい。
図１に示されている例示的な実施形態は、ｐ－型半導体層１１６がｎ－型半導体層１１２より上に堆積される「ｐ－ｕｐ」デバイス構造体を示している一方で、未だに発光デバイスの形成を可能としながら、層１１２および１１６の配向が逆にされてもよいことが把握されるであろう。換言すれば、代替的な実施形態では、層１１６はｎ－型半導体層であり、かつ、層１１２はｐ－型半導体層であり、「ｐ－ｄｏｗｎ」デバイス構造体を形成してもよい。この代替的な実施形態では、コンタクト１３６はｐ－コンタクトとなり、一方で、コンタクト１３８はｎ－コンタクトとなる。「ｐ－ｕｐ」および「ｐ－ｄｏｗｎ」構造体の両方は、ｐ－ｎ接合デバイスについて既知の／典型的な配向であることが把握されるであろう。
図２Ａ～図２Ｄは、別の例示的な実施形態における、ピクセル化ディスプレイ用多層構造体を形成する方法を示している。この例示的な実施形態では、ＣＭＯＳ制御回路／デバイスは、整列（位置合わせされた；ａｌｉｇｎｅｄ）ダブルボンディング移送プロセスを介して、処理済みの半導体発光デバイス（すなわち、デバイス層）の上部に移送される。
換言すれば、発光デバイスは、第２のウエハとの結合前に製作される。第１のウエハは、例えばＳｉ（もしくはその他の基板）上で成長するダイオードまたはレーザーダイオードの形態で製作済みの半導体発光デバイスを有する。結合については、発光デバイスが製作済みであるので、第１および第２のウエハの結合は、鉛直方向に統合されたＣＭＯＳ制御回路が製作済みの複数のＬＥＤと実質的に重複しないことを確実にするように整列し、複数のＬＥＤの部分が第２のウエハの上からアクセス可能であり、複数のＬＥＤとＣＭＯＳデバイスとの間の金属相互接続部（例えば、ＣＭＯＳ層および結合媒体のエッチングを通して作られたタングステンビアの形態）が形成されるようになっている。
図２Ａは、ある例示的な実施形態における第１のウエハ２０２と第２のウエハ２０４とを示している。第１のウエハ２０２は、発光デバイス２３２が既製であり、かつ、第１の基板２０８上に堆積された、部分的に処理済みの層２０６を有する。
複数のＬＥＤ２３２の製作前、第１のウエハ２０２は、図１Ａに示されているウエハ１０２と同様である。すなわち、層２０６は、元々は、基板層２０８上に堆積されたバッファー層２１０と、バッファー層２１０上に堆積されたｎ－型半導体層２１２と、ｎ－型半導体層２１２上に堆積された活性領域層２１４と、活性領域層２１４上に堆積されたｐ－型半導体層２１６とを有する。
製作の最中、複数のＬＥＤ２３２は、当業者に既知であり、したがって、簡潔さのために本明細書には詳細に記載されない、メサエッチング、ｎ－コンタクト形成、ｐ－コンタクト形成 ＳｉＯ２堆積および平坦化ステップのようなリソグラフィー技術の組み合わせを用いて形成される。好ましくは、複数のＬＥＤ２３２のｎ－コンタクト２３６およびｐ－コンタクト２３８はそれぞれ製作され、ｎ－コンタクト２３６およびｐ－コンタクト２３８の両方の表面はほぼ同じ高さのものであり、ｎ－コンタクト２３６およびｐ－コンタクト２３８が、基板２０８に対して実質的に同じレベル２４２にて第１のウエハ２０２の上からアクセス可能であるようになっている。第１のウエハ２０２上で複数のＬＥＤ２３２の製作を完了させるために、誘電体酸化物層が第１のウエハ２０２上に堆積されることが把握されるであろう。
例示的な実施形態では、第１のウエハ２０２の誘電体材料の層は、プラズマ支援化学気相堆積（ＰＥＣＶＤ）を用いて第１の層２０６上に堆積される。簡略化するために、誘電体材料の層のことを、以下ではＰＥＣＶＤ ＳｉＯ２層という。
例示的な実施形態では、第１の層２０６はＩＩＩ－Ｖ族半導体材料を有し、該ＩＩＩ－Ｖ族半導体材料としては（例えば）：ＧａＮ、ＩｎＧａＰ、ＡｌＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＡｓ、ＩｎＧａＡｓまたはそれらの任意の適切な組み合わせなどが挙げられてもよい。したがって、第１のウエハ２０２はまた、ＩＩＩ－Ｖ／Ｓｉ（例えば、ＩｎＧａＡｓ／ＧａＡｓ／ＳｉまたはＧａＮ／Ｓｉ）ウエハと称されてもよい。ＩｎＧａＡｓ／ＧａＡｓ／Ｇｅ／ＳｉおよびＧａＮ／Ｓｉウエハは両方とも、金属有機物化学気相堆積（ＭＯＣＶＤ）または分子線エピタキシー（ＭＢＥ）を用いて、エピタキシャルに成長してもよい。
ＰＥＣＶＤプロセス後、表面粗さは比較的大きく、したがって、例えば１ｎｍ未満の所
望の表面粗さを達成して融着を促進するためには、ＰＥＣＶＤプロセス後に化学的機械的平坦化（ＣＭＰ）がさらに必要とされるであろうことが把握されるであろう。この点に関して、第１の層２０６上に堆積されたＰＥＣＶＤ ＳｉＯ２層は、平坦化プロセスのためのキャッピング層として役立ち、その後に続いて結合界面を提供するであろう。さらなる高密度化が（３００℃～８５０℃の適温にて）実行され、酸化物堆積の最中にＰＥＣＶＤ
ＳｉＯ２層に組み込まれたあらゆる残留ガス分子および副産物が除去される。この場合、高密度化プロセスは、窒素雰囲気中で数時間の間、４５０℃にて行われる。高密度化後、ＰＥＣＶＤ ＳｉＯ２層は、ＣＭＰプロセスを用いて平坦化される。
第１の層２０６は、ＩＩ－ＶＩ族およびＩＶ族半導体材料のようなその他の半導体材料族を有していてもよく、該その他の半導体材料族としては、例えばＢＡｌＮ、ＢＧａＮ、ＢＩｎＮ、ＢＩｎＧａＮ、ＡｌＮ、ＺｎＯまたはＭｇＺｎＯが挙げられてもよいことが把握されるであろう。
第２のウエハ２０４は、ＣＭＯＳ（相補型金属酸化物半導体）デバイスが第２の基板２１８上に堆積された第２の層２２０に形成された、部分的に処理済みのウエハである。第２の層は、ＣＭＯＳデバイス層２２２、ならびに、ＣＭＯＳデバイスの各トランジスタのソース、ゲートおよびドレインコンタクト２２４ａ、２２４ｂおよび２２４ｃを有する。第１および第２のウエハ２０２，２０４はさらに、第１および第２のウエハ２０２，２０４の各上層上に形成されたそれぞれの誘電体層２２７，２２６を有する。第２のウエハ２０４については、誘電体層２２６は、コンタクト２２４ａ、２２４ｂおよび２２４ｃを包む。誘電体層はＳｉＯ２を有していてもよく、場合によってはＳｉＮｘを含む。
第１のウエハ２０２および第２のウエハ２０４は、ダブルボンディング移送プロセスを介して一緒に結合される。このダブルボンディング移送プロセス下では、第２のウエハ２０４にはまず、ハンドルウエハ（図示せず）が結合され（例えば、ウエハボンダーを用いて）、第２の基板２１８の層の除去を可能にする。具体的には、ハンドルウエハは、第２の基板２１８とは反対側の第２のウエハ２０４の表面に結合される。ハンドル基板はシリコンでできていてもよいが、その他の適切な材料が用いられることを排除しない。第２のウエハ２０４（今やハンドルウエハと結合されている）は、アニールされて、ハンドルウエハとＣＭＯＳデバイス層２２０との間の結合強度を増大および向上させてもよい。
次に、第２の基板２１８は、第２のウエハ２０４から除去される。特に、第２の基板２１８は、機械的研磨を用いて少なくとも部分的に除去され、かつ、その後に、保護材料（例えば、ＰｒｏＴＥＫ登録商標Ｂ３－２５、二酸化シリコンまたは窒化シリコン）の層を堆積させること（例えば、スピンコーティングすること）が続く。その後に続いて、第２のウエハ（ハンドルウエハと結合されている）は、ウェットまたはドライエッチングされて、第２の基板２１８のあらゆる残部（機械的研磨によって除去されない）が実質的に除去される。第２の基板２１８とＣＭＯＳデバイス層２２２との間には誘電体酸化物層（図示せず）が提供され、ウェットエッチングプロセスの最中にエッチング停止部層とし役立ってもよいことが把握されるべきである。第２の基板２１８の層の除去に伴い、第２のウエハは、ハンドルウエハに一時的に移送されるものとして考えられる。エッチング後、保護材料は、酸素プラズマを用いてハンドルウエハから除去される。代替的には、保護材料のコーティングは、アセトン、メチルイソアミルケトン（ＭＩＡＫ）またはメチルエチルケトン（ＭＥＫ）のような適切な溶剤を用いて除去可能である。
その後に続いて、第２のウエハは、第１のウエハに結合される準備ができている。この第２の結合ステップについて準備するために、第２のウエハ２０４および第１のウエハ２０２は、まず、第１の基板２０８とは反対側の第１のウエハの表面（例えば、ｐ－型層２１６上の酸化物層）が、第２の基板２１８が除去された第２のウエハの表面（例えば、Ｃ
ＭＯＳデバイス層２２２下の酸化物層）に面するように互いに対して位置する。
この実施形態では、説明の目的で、第２のウエハ２０４は第１のウエハ２０２の上に位置し、したがって、第１および第２のウエハ２０２，２０４は、この位置において互いに正反対に配置されることが把握されるであろう。一般化すると、結合に必要とされることは、第１のウエハ２０２の層２１６および第２のウエハ２０４のＣＭＯＳデバイス層２２２を接合することだけであり、それらの被覆酸化物層が接触し、その後でそれらを結合するようになっている（例えば、任意選択的にはアニーリングでさらに強化され得る融着または熱圧着を用いて）。
一般性を失うことなく、第１および第２のウエハ２０２，２０４のこの結合から組み合わせウエハ２３０が形成される。結合は、第１のウエハ２０２の上部に第２のウエハ２０４を結合することとして見られてもよく、第２の基板２１８が除去された第２のウエハ２０４の表面が、第１の基板２０８とは反対側の第１のウエハ２０２の表面に結合される。この結合プロセスでは、第１のウエハ２０２および第２のウエハ２０４のそれぞれの結合された表面は、酸化物層を含有し、該酸化物層は、ここで図２Ｂに示される結合媒体／剤２２８として役立つ。
この例示的な実施形態では、複数のＬＥＤ２３２およびＣＭＯＳデバイスは、結合プロセス前に製作される。したがって、結合プロセスの最中に複数のＬＥＤ２３２およびＣＭＯＳデバイスの整列が実行されなければならないであろう。すなわち、第２のウエハ２０４は、第１のウエハ２０２の上部に結合され、複数のＬＥＤ２３２およびＣＭＯＳデバイスが互いに実質的に重複しない様式で、第１の基板とは反対側の第１のウエハの側には、第２の基板２１８が除去された第２のウエハの側が結合され、第２の層２２０の未使用部分２４０（ＣＭＯＳデバイスによって未使用である）が除去されたときには、複数のＬＥＤ２３２の部分が露出され得、かつ、複合ウエハ２３０の上からアクセス可能であるようになっている。
次に、ハンドルウエハは、組み合わせウエハ２３０から除去されて、意図された応用例のためにさらに処理されてもよいＣＭＯＳデバイス層２２２の少なくとも一部（例えば、表面全部）が露出される。特に、ハンドルウエハは機械的研磨を用いて除去され、その後でウェットエッチングされて、機械的研磨によって除去不能であるハンドルウエハのあらゆる残部が実質的に除去される。
図２Ｂは、例示的な実施形態における組み合わせウエハ２３０を示しており、該組み合わせウエハ２３０は、結合された第１のウエハおよび第２のウエハを有し、第２の基板２１８が除去されている。結合媒体剤２２８は、ＣＭＯＳデバイス層２２０と第１の未処理ＬＥＤ層２０６との間の、第１および第２のウエハの間の結合の界面の間に留まる。
米国特許第９，５３０，７６３号明細書および国際公開第２０１６／００７０８８号公報（参照によってそれらの全体が本明細書に組み込まれる）には、ダブルボンディング移送プロセスの技術についての詳細な情報が記載されている。
その後、リソグラフィーおよびエッチング技術を用いて、第２の層２２０の未使用部分２４０が除去され得、かつ、ｎ－コンタクト２３６およびｐ－コンタクト２３８の上にはタングステンプラグ２４４が堆積され、それらが、ＣＭＯＳデバイスのコンタクト２２４ａ、２２４ｂおよび２２４ｃと実質的に同じレベル２４６にて複合ウエハ２３０の上からアクセス可能であるように伸ばされるようになっており、前記レベルは基板２０８に対してのものである。
タングステン堆積を即座に実行し、その後に続いてコンタクト２３６および２３８より上ではないタングステンの不要部分をエッチングして取り除くことが可能であることが把握されるであろう。しかしながら、プロセス歩留まり関連問題およびタングステン堆積を用いて形成される幾何学的構造体のタイプへの制限がもたらされるであろう。
したがって、例示的な実施形態では、上記のタングステンプラグ形成／堆積の前に、全ウエハ２３０の上に新たな誘電体層（例えば、ＰＥＣＶＤ ＳｉＯ２層）が堆積され、かつ、平坦化される。その後、ｎ－コンタクト２３６およびｐ－コンタクト２３８の上のＰＥＣＶＤ ＳｉＯ２に新たなウインドウが開かれ、その中にはタングステンプラグ２４４が堆積される。堆積は全面的プロセスであるので（すなわち、全ウエハ２３０上）、堆積の後には、目的が材料を磨くこと、もしくは、機械的に研磨して取り除くこと／除去すること（平坦化することではない）であるエッチングおよび／または化学的機械的研磨（ＣＭＰ）が続いてもよく、上記ウインドウ（その中にはタングステンプラグ２４４が形成される）の外側の過剰タングステンが除去されるようになっている。図２Ｃおよび図２Ｄは実質的に長方形であるタングステンプラグ／パッド２４４を示しているが、実際の最適化された構造体は、くし（すなわち、コンタクト１３６および１３８の中へと下向きに延びる「歯」）を有することがさらに把握されるであろう。これら最適化された複雑な構造体は、上記の追加のＳｉＯ２堆積および平坦化ならびにウインドウ開口ステップを用いるだけで形成され得る。
組み合わせまたは統合ウエハ２３０は、その後、誘電体２４８（例えば、ＳｉＯ２）とともに堆積され、かつ、平坦化される。図２Ｃは、例示的な実施形態における組み合わせウエハ２３０を示しており、該組み合わせウエハ２３０は、第１のウエハおよび第２のウエハを有し、該第１のウエハおよび第２のウエハはそれぞれ、製作済みの複数のＬＥＤ２３２およびＣＭＯＳデバイスを有し、タングステンプラグ２４４を有する。
最後に、ＣＭＯＳデバイスおよび発光デバイスを電気的に接続して所望の回路を形成するのに、標準的な、または、既存のＣＭＯＳバックエンドオブライン（ＢＥＯＬ）プロセスを含んでいてもよいがそれに限定されない多層金属化プロセスが用いられ、その概略的な例が図５に示されている。例えば、ＢＥＯＬプロセスはさらに次のステップを含んでいてもよく、該ステップは：
１．プリメタル誘電体層（例えば、誘電体層２４８）に穴を作り、かつ、ＣＭＯＳデバイスのコンタクト（例えば、２２４ａ，２２４ｂ，２２４ｃ）およびＬＥＤ（例えば、先行して既にタングステンプラグ２４４によって伸ばされた）を伸ばすステップ；
２．第１の金属層を追加するステップ；
３．金属内誘電体層を追加するステップ；
４．金属内誘電体を通してさらなるビアを作り、第１の金属層金属をその後に続くいっそう高い金属層と接続するステップであり、ビアは金属ＣＶＤプロセスによって充填される。
適用可能である場合または必要とされる場合、ステップ２～４を繰り返すことによってさらなる金属層が追加されてもよいことが把握されるであろう。
図２Ｄは、例示的な実施形態における組み合わせウエハ２３０を示しており、該組み合わせウエハ２３０は、組み合された第１のウエハおよび第２のウエハを有し、ＣＭＯＳデバイスと発光デバイスとの間の金属（例えば、タングステン）相互接続部２５０が形成されている。
図２に示されている例示的な実施形態は、ｐ－型半導体層２１６がｎ－型半導体層２１２より上に堆積される「ｐ－ｕｐ」デバイス構造体を示している一方で、未だに発光デバ
イスの形成を可能としながら、層２１２および２１６の配向が逆にされてもよいことが把握されるであろう。換言すれば、代替的な実施形態では、層２１６はｎ－型半導体層であり、かつ、層２１２はｐ－型半導体層であり、「ｐ－ｄｏｗｎ」デバイス構造体を形成してもよい。この代替的な実施形態では、コンタクト２３６はｐ－コンタクトとなり、一方で、コンタクト２３８はｎ－コンタクトとなる。「ｐ－ｕｐ」および「ｐ－ｄｏｗｎ」構造体の両方は、ｐ－ｎ接合デバイスについて既知の／典型的な配向であることが把握されるであろう。
図１Ａ～図１Ｄおよび図２Ａ～図２Ｂにおいて上記で開示されたダブルボンディング移送プロセスは、共通のシリコン系プラットフォーム上でＩＩＩ－Ｖ化合物の複数のＬＥＤをＳｉ－ＣＭＯＳデバイスとモノリシックに統合して、複数のシリコン貫通ビア（ＴＳＶ）を用いる必要性を伴うことなく並列ハイブリッド回路を実現するための３Ｄウエハ積層を利用するように意図的に工夫されることが把握されるであろう。すなわち、多層構造体（図１Ｂ～図１Ｄおよび図２Ｂ～図２Ｄに示されているような）は、ユニバーサルで単一のシリコンプラットフォーム上にＳｉ－ＣＭＯＳデバイスおよびＩＩＩ－Ｖ ＬＥＤデバイスを組み込んだハイブリッド構造体である。複数のＬＥＤのＩＩＩ－Ｖ材料は、所望の高温環境において、それら高温においてＳｉ－ＣＭＯＳデバイスにダメージを与えることを心配することなく、Ｓｉ－ＣＭＯＳデバイスとは別個に成長するので、Ｓｉ－ＣＭＯＳデバイスへのダメージは回避されるであろう。
図１Ｄおよび図２Ｄは、ピクセル化ディスプレイ用多層構造体の例示的な実施形態を示している。これら実施形態では、ＣＭＯＳデバイスは、第１の層（図１Ｄ，図２Ｄにおいてそれぞれ１０６，２０６）に形成された複数のＬＥＤの上に堆積された第２の層（例えば、図１Ｄ，図２Ｄにおいてそれぞれ参照数字１２０，２２０）に形成される。第１の層は複数のＬＥＤ（発光デバイス）を形成するためのＩＩＩ－Ｖ族半導体材料を有し、一方で、第２の層はシリコン系ＣＭＯＳデバイスを有し、ＣＭＯＳ（相補型金属酸化物半導体）デバイスは複数のＬＥＤを制御するためのものである。第１の層は第１のウエハから取得され、かつ、第２の層は第２のウエハから取得され、第１および第２のウエハは、ダブルボンディング移送プロセスを介して一緒に結合されて複合ウエハを形成し、第１および第２の層が、ここでは同一の基板上に堆積されるようになっている。
図１Ｄおよび図２Ｄに示されている例示的な実施形態では、複数のＬＥＤが第２の層におけるＣＭＯＳデバイスの下の第１の層に形成されるので、複数のＬＥＤは、ＣＭＯＳデバイスによって未使用である第２の層の部分の直下の第１の層の部分に形成される。すなわち、複数のＬＥＤおよびＣＭＯＳデバイスは、複合ウエハの上から見たときには、互いに実質的に重複しない。このことは、第２の層の未使用部分（ＣＭＯＳデバイスによって未使用である）が除去されたときには、複数のＬＥＤの部分が露出されることを可能とし得、複数のＬＥＤへのアクセスが提供されるようになっている。図１Ｄおよび図２Ｄに示されているように、金属相互接続部１５０，２５０がしたがって、それらのそれぞれの第１および第２の層における複数のＬＥＤとＣＭＯＳとの間に形成されてもよい。
図３Ａ～図３Ｄは、別の例示的な実施形態における、ピクセル化ディスプレイ用多層構造体を形成する方法を示している。この例示的な実施形態では、未処理の半導体発光デバイス（すなわち、デバイス層）は、ダブルボンディング移送プロセスを介して、ＣＭＯＳ制御回路／デバイスの上部に移送される。
換言すれば、発光デバイスは、第１のウエハが第２のウエハと結合された後にのみ製作される。第２のデバイスとの結合前、第１のウエハは、例えばＳｉ（もしくはその他の基板）上で成長するダイオードまたはレーザーダイオードの形態で半導体発光デバイスを形成するのに適切な層を有する。結合については、第１のウエハは、ダブルボンディング移
送プロセスを介して、Ｓｉウエハ上にあるＣＭＯＳ制御回路に鉛直方向に統合される。
図３Ａは、ある例示的な実施形態における第１のウエハ３０２と第２のウエハ３０４とを示している。第１のウエハ３０２は、第１の基板３０８上に堆積された、発光デバイスを形成するための未処理層３０６を有する。層３０６は、基板層３０８上に堆積されたバッファー層３１０と、バッファー層３１０上に堆積されたｎ－型半導体層３１２と、ｎ－型半導体層３１２上に堆積された活性領域層３１４と、活性領域層３１４上に堆積されたｐ－型半導体層３１６とを有する。誘電体酸化物層（図示せず）は、ｐ－型半導体３１６層上に堆積されることが把握されるであろう。
例示的な実施形態では、第１の層３０６はＩＩＩ－Ｖ族半導体材料を有し、該ＩＩＩ－Ｖ族半導体材料としては（例えば）：ＧａＮ、ＩｎＧａＰ、ＡｌＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＡｓ、ＩｎＧａＡｓまたはそれらの任意の適切な組み合わせなどが挙げられてもよい。したがって、第１のウエハ３０２はまた、ＩＩＩ－Ｖ／Ｓｉ（例えば、ＩｎＧａＡｓ／ＧａＡｓ／ＳｉまたはＧａＮ／Ｓｉ）ウエハと称されてもよい。ＩｎＧａＡｓ／ＧａＡｓ／Ｇｅ／ＳｉおよびＧａＮ／Ｓｉウエハは両方とも、金属有機物化学気相堆積（ＭＯＣＶＤ）または分子線エピタキシー（ＭＢＥ）を用いて、エピタキシャルに成長してもよい。第１の層３０６は、ＩＩ－ＶＩ族およびＩＶ族半導体材料のようなその他の半導体材料族を有していてもよく、該その他の半導体材料族としては、例えばＢＡｌＮ、ＢＧａＮ、ＢＩｎＮ、ＢＩｎＧａＮ、ＡｌＮ、ＺｎＯまたはＭｇＺｎＯが挙げられてもよいことが把握されるであろう。
第２のウエハ３０４は、ＣＭＯＳ（相補型金属酸化物半導体）デバイスが第２の基板３１８上に堆積された第２の層３２０に形成された、部分的に処理済みのウエハである。第２の層は、ＣＭＯＳデバイス層３２２、ならびに、ＣＭＯＳデバイスの各トランジスタのソース、ゲートおよびドレインコンタクト３２４ａ、３２４ｂおよび３２４ｃを有する。
例示的な実施形態では、第２のウエハ３０４は、次の項目を有し（かつ、該項目は、次の下降型配向で配置され）、該項目は：誘電体材料３２６の層、第２の層３２０（その中に形成されたＣＭＯＳデバイスを有する）および例えばシリコン材料の基板層３１８である。第２のウエハ３０４の誘電体材料の層は、プラズマ支援化学気相堆積（ＰＥＣＶＤ）を用いて第２の層３２０上に堆積される。簡略化するために、誘電体材料の層のことを、以下ではＰＥＣＶＤ ＳｉＯ２層３２６という。ＰＥＣＶＤプロセス後、表面粗さは比較的大きく、したがって、例えば１ｎｍ未満の所望の表面粗さを達成して融着を促進するためには、ＰＥＣＶＤプロセス後に化学的機械的平坦化（ＣＭＰ）がさらに必要とされるであろうことが把握されるであろう。この点に関して、第２の層３２０上に堆積されたＰＥＣＶＤ ＳｉＯ２層は、平坦化プロセスのためのキャッピング層として役立ち、その後に続いて結合界面を提供するであろう。さらなる高密度化が（３００℃～８５０℃の適温にて）実行され、酸化物堆積の最中にＰＥＣＶＤ ＳｉＯ２層３２６に組み込まれたあらゆる残留ガス分子および副産物が除去される。この場合、高密度化プロセスは、窒素雰囲気中で数時間の間、４５０℃にて行われる。高密度化後、ＰＥＣＶＤ ＳｉＯ２層３２６は、ＣＭＰプロセスを用いて平坦化される。
第１のウエハ３０２および第２のウエハ３０４は、ダブルボンディング移送プロセスを介して一緒に結合される。このダブルボンディング移送プロセス下では、第１のウエハ３０２にはまず、ハンドルウエハ（図示せず）が結合され（例えば、ウエハボンダーを用いて）、第１の基板３０８の層の除去を可能にする。具体的には、ハンドルウエハは、第１の基板３０８とは反対側の第１のウエハ３０２の表面に結合される（例えば、第１の層３０６の上または第１の層３０６に近接して）。ハンドル基板はシリコンでできていてもよいが、その他の適切な材料が用いられることを排除しない。第１のウエハ３０２（今やハ
ンドルウエハと結合されている）は、アニールされて、ハンドルウエハと第１の層３０６との間の結合強度を増大および向上させてもよい。
次に、第１の基板３０８は、第１のウエハ３０２から除去される。特に、第１の基板３０８は、機械的研磨を用いて少なくとも部分的に除去され、かつ、その後に、保護材料（例えば、ＰｒｏＴＥＫ登録商標Ｂ３－２５、二酸化シリコンまたは窒化シリコン）の層を堆積させること（例えば、スピンコーティングすること）が続く。その後に続いて、第１のウエハ（ハンドルウエハと結合されている）は、ウェットまたはドライエッチングされて、第１の基板３０８のあらゆる残部（機械的研磨によって除去されない）が実質的に除去される。第１の基板３０８と第１の層３０６との間には、バッファー層３１０が提供される。
デバイスおよびウエハのタイプ／材料に基づき、バッファー層３１０について、種々の材料が用いられてもよい。所定のタイプのデバイス（例えば、ＧａＮ ＬＥＤ）については、用いられるウエハ３０２のタイプに基づいて、バッファー層について２つの可能性が存在するであろう。例えば、
ａ） Ｓｉ上にＧａＮ ＬＥＤがあるウエハについては、バッファー層は半導体材料（例えば、ＩＩＩ－Ｎ合金）のみから成るであろうし；
ｂ） 絶縁体上にＧａＮ ＬＥＤがある（ＧａＮ－ＯＩ）ウエハについては、バッファー層は、少なくとも１つの誘電体層を含み（したがって、「オン－インシュレーター」記載）、かつ、場合によっては１つ以上の半導体層（例えば、ＩＩＩ－Ｎ合金）を含むであろう。
バッファー層３１０はまた、例えばウェットエッチングプロセスの最中にエッチング停止部層として役立つであろう。かかるシナリオでは、バッファー層３１０は、例えば誘電体エッチング停止部層（ＤＥＳＬ）を有していてもよい。バッファー層３１０におけるこのＤＥＳＬは、その後でまた、ウエハの結合のための被覆酸化物層として役立つであろう。このＤＥＳＬはまた、必要であれば、例えばＰＥＣＶＤ、スピンオンガラス、ＰＥＴＥＯＳなどを用いて新たな被覆酸化物層と置換されてもよい。
ウエハの結合を促進するため、かつ、バッファー層３１０がＤＥＳＬを有さない場合、基板３０８およびバッファー３１０の不要部分がタイムエッチングを介して除去された後で、ＰＥＣＶＤ、スピンオンガラス、ＰＥＴＥＯＳなどを用いて新たな被覆酸化物層が堆積されてもよい。
第１の基板３０８の層の除去に伴い、第１のウエハは、ハンドルウエハに一時的に移送されるものとして考えられる。エッチング後、保護材料は、酸素プラズマを用いてハンドルウエハから除去される。代替的には、保護材料のコーティングは、アセトン、メチルイソアミルケトン（ＭＩＡＫ）またはメチルエチルケトン（ＭＥＫ）のような適切な溶剤を用いて除去可能である。
その後に続いて、第１のウエハは、第２のウエハに結合される準備ができている。この第２の結合ステップについて準備するために、第１のウエハ３０２および第２のウエハ３０４は、まず、第２の基板３１８とは反対側の第２のウエハの表面（例えば、ＣＭＯＳデバイス層３２２上の酸化物層）が、第１の基板３０８が除去された第１のウエハの表面（例えば、バッファー層３１０）に面するように互いに対して位置する。
この実施形態では、説明の目的で、第１のウエハ３０２は第２のウエハ３０４の上に位置し、したがって、第１および第２のウエハ３０２，３０４は、この位置において互いに正反対に配置されることが把握されるであろう。一般化すると、結合に必要とされること
は、第２のウエハ３０２の酸化物層３２６および第１のウエハ３０４のバッファー層３１０を接合することだけであり、それらの被覆酸化物層が接触し、その後でそれらを結合するようになっている（例えば、任意選択的にはアニーリングでさらに強化され得る融着または熱圧着を用いて）。
一般性を失うことなく、第１および第２のウエハ３０２，３０４のこの結合から組み合わせウエハ３３０（図３Ｂ）が形成される。結合は、第１のウエハ３０４の上部に第１のウエハ３０２を結合することとして見られてもよく、第１の基板３０８が除去された第１のウエハ３０２の表面が、第２の基板３１８とは反対側の第２のウエハ３０２の表面に結合される。この結合プロセスでは、第１のウエハ３０２および第２のウエハ３０４のそれぞれの結合された表面は、酸化物層を含有し、該酸化物層は、ここで図３Ｂに示される結合媒体／剤３２８として役立つ。
次に、ハンドルウエハは、組み合わせウエハ３３０から除去されて、意図された応用例のためにさらに処理されてもよい第１の層３０６のｐ－型半導体層３１６の少なくとも一部（例えば、表面全部）が露出される。特に、ハンドルウエハは機械的研磨を用いて除去され、その後でウェットエッチングされて、機械的研磨によって除去不能であるハンドルウエハのあらゆる残部が実質的に除去される。
図３Ｂは、例示的な実施形態における組み合わせウエハ３３０を示しており、該組み合わせウエハ３３０は、結合された第１のウエハおよび第２のウエハを有し、第１の基板３０８が除去されている。結合媒体剤３２８は、第１の層３０６とＣＭＯＳデバイス層およびその被覆誘電体層３２６との間の、第１および第２のウエハの間の結合の界面の間に留まる。
米国特許第９，５３０，７６３号明細書および国際公開第２０１６／００７０８８号公報（参照によってそれらの全体が本明細書に組み込まれる）には、ダブルボンディング移送プロセスの技術についての詳細な情報が記載されている。
組み合わせウエハが形成された後、第１のウエハの第１の層３０６内の発光デバイスの製作が開始され得る。図３Ｃは、例示的な実施形態における組み合わせウエハ３３０を示しており、該組み合わせウエハ３３０は、結合された第１のウエハおよび第２のウエハを有し、発光デバイス３３２の製作が完了している。
複数のＬＥＤ３３２の製作は、次の通りである。複数のＬＥＤは、当業者に既知であり、したがって、簡潔さのために本明細書には詳細に記載されない、メサエッチング、ｎ－コンタクト形成、ｐ－コンタクト形成 ＳｉＯ２堆積および平坦化ステップのようなリソグラフィー技術の組み合わせを用いて第１の層から形成されてもよい。複数のＬＥＤ３３２のｎ－コンタクト３３６およびｐ－コンタクト３３８はそれぞれ製作され、ｎ－コンタクト３３６およびｐ－コンタクト３３８の両方の表面はほぼ同じ高さのものであり（バッファー層に対して）、ｎ－コンタクト３３６およびｐ－コンタクト３３８が、実質的に同じレベル３４２にて第１のウエハ３０２の上からアクセス可能であるようになっており、前記レベルは基板３１８に対してのものである。
例示的な実施形態では、ＣＭＯＳデバイスが第１の（ＬＥＤ）層３０６の下に埋め込まれているので、複数のＬＥＤは、それらがＣＭＯＳデバイスのコンタクトと直接重複しないか、または、ＣＭＯＳデバイスのコンタクトの直上にある位置にて製作されなければならず、第１の層の未使用部分が除去されたときには、ＣＭＯＳデバイス（または、少なくともそれらのコンタクト）が露出されるようになっている。図３Ｃに示されているように、ＣＭＯＳデバイス層３２０におけるＣＭＯＳデバイスの各トランジスタのそれぞれのソ
ース、ゲートおよびドレインコンタクト３２４ａ、３２４ｂおよび３２４ｃは、複数のＬＥＤ３３８が製作されていないアクセスウインドウ３３４を介して複数のＬＥＤの上からアクセス可能である。
その後、図３Ｄに示されているように、ＣＭＯＳデバイスのコンタクト３２４ａ、３２４ｂおよび３２４ｃの上にはタングステン（ｗ）ビアまたはプラグ３４４が、上記（ＬＥＤ）層および結合媒体３２８のエッチング、Ｗ堆積ならびにＷ化学的機械的研磨（ＣＭＰ）を通して形成され、ＣＭＯＳコンタクトが、ｎ－コンタクト３３６およびｐ－コンタクト３３８と実質的に同じレベル３４２にてウエハ３３０の上からアクセス可能であるように伸ばされるようになっており、前記レベル３４２は基板３１８に対してのものである。組み合わせまたは統合ウエハ３３０は、その後、誘電体３４８（例えば、ＳｉＯ２）とともに堆積され、かつ、平坦化される。
最後に、ＣＭＯＳデバイスおよび発光デバイスを電気的に接続して所望の回路を形成するのに、標準的な、または、既存のＣＭＯＳバックエンドオブライン（ＢＥＯＬ）プロセスを含んでいてもよいがそれに限定されない多層金属化プロセスが用いられ、その概略的な例が図５に示されている。例えば、ＢＥＯＬプロセスはさらに次のステップを含んでいてもよく、該ステップは：
１．プリメタル誘電体層（例えば、誘電体層３４８）に穴を作り、かつ、ＣＭＯＳデバイスのコンタクト（例えば、３２４ａ，３２４ｂ，３２４ｃ）およびＬＥＤ（例えば、先行して既にタングステンプラグ３４４によって伸ばされた）を伸ばすステップ；
２．第１の金属層を追加するステップ；
３．金属内誘電体層を追加するステップ；
４．金属内誘電体を通してさらなるビアを作り、第１の金属層金属をその後に続くいっそう高い金属層と接続するステップであり、ビアは金属ＣＶＤプロセスによって充填される。
適用可能である場合または必要とされる場合、ステップ２～４を繰り返すことによってさらなる金属層が追加されてもよいことが把握されるであろう。
図３Ｅは、例示的な実施形態における組み合わせウエハ３３０を示しており、該組み合わせウエハ３３０は、組み合された第１のウエハおよび第２のウエハを有し、発光デバイス３３２の製作が完了しており、かつ、ＣＭＯＳデバイスと発光デバイス３３２との間の金属（例えば、タングステン）相互接続部３５０が形成されている。
図３に示されている例示的な実施形態は、ｐ－型半導体層３１６がｎ－型半導体層３１２より上に堆積される「ｐ－ｕｐ」デバイス構造体を示している一方で、未だに発光デバイスの形成を可能としながら、層３１２および３１６の配向が逆にされてもよいことが把握されるであろう。換言すれば、代替的な実施形態では、層３１６はｎ－型半導体層であり、かつ、層３１２はｐ－型半導体層であり、「ｐ－ｄｏｗｎ」デバイス構造体を形成してもよい。この代替的な実施形態では、コンタクト３３６はｐ－コンタクトとなり、一方で、コンタクト３３８はｎ－コンタクトとなる。「ｐ－ｕｐ」および「ｐ－ｄｏｗｎ」構造体の両方は、ｐ－ｎ接合デバイスについて既知の／典型的な配向であることが把握されるであろう。
図４Ａ～図４Ｄは、別の例示的な実施形態における、ピクセル化ディスプレイ用多層構造体を形成する方法を示している。この例示的な実施形態では、処理済みまたは既製の半導体発光デバイス（すなわち、デバイス層）は、整列ダブルボンディング移送プロセスを介して、ＣＭＯＳ制御回路／デバイスの上部に移送される。
換言すれば、発光デバイスは、第２のウエハとの結合前に製作される。第１のウエハは、例えばＳｉ（もしくはその他の基板）上で成長するダイオードまたはレーザーダイオードの形態で製作済みの半導体発光デバイスを有する。結合については、発光デバイスが製作済みであるので、第１および第２のウエハの結合は、製作済みの複数のＬＥＤが鉛直方向に統合されたＣＭＯＳ制御回路と実質的に重複しないことを確実にするように整列し、ＣＭＯＳ制御回路のコンタクトが第１のウエハの上からアクセス可能であり、複数のＬＥＤとＣＭＯＳデバイスとの間の金属相互接続部（例えば、未使用ＬＥＤ層および結合媒体のエッチングを通して作られたタングステンビアまたはプラグの形態）が形成されるようになっている。
図４Ａは、ある例示的な実施形態における第１のウエハ４０２と第２のウエハ４０４とを示している。第１のウエハ４０２は、発光デバイス４３２が既製であり、かつ、第１の基板４０８上に堆積された、部分的に処理済みの層４０６を有する。層４０６は、基板層４０８上に堆積されたバッファー層４１０と、バッファー層４１０上に堆積されたｎ－型半導体層４１２と、ｎ－型半導体層４１２上に堆積された活性領域層４１４と、活性領域層４１４上に堆積されたｐ－型半導体層４１６とを有する。誘電体酸化物層（図示せず）は、ｐ－型半導体４１６層上に堆積されることが把握されるであろう。
例示的な実施形態では、第１の層４０６はＩＩＩ－Ｖ族半導体材料を有し、該ＩＩＩ－Ｖ族半導体材料としては（例えば）：ＧａＮ、ＩｎＧａＰ、ＡｌＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＡｓ、ＩｎＧａＡｓまたはそれらの任意の適切な組み合わせなどが挙げられてもよい。したがって、第１のウエハ４０２はまた、ＩＩＩ－Ｖ／Ｓｉ（例えば、ＩｎＧａＡｓ／ＧａＡｓ／ＳｉまたはＧａＮ／Ｓｉ）ウエハと称されてもよい。ＩｎＧａＡｓ／ＧａＡｓ／Ｇｅ／ＳｉおよびＧａＮ／Ｓｉウエハは両方とも、金属有機物化学気相堆積（ＭＯＣＶＤ）または分子線エピタキシー（ＭＢＥ）を用いて、エピタキシャルに成長してもよい。第１の層４０６は、ＩＩ－ＶＩ族およびＩＶ族半導体材料のようなその他の半導体材料族を有していてもよく、該その他の半導体材料族としては、例えばＢＡｌＮ、ＢＧａＮ、ＢＩｎＮ、ＢＩｎＧａＮ、ＡｌＮ、ＺｎＯまたはＭｇＺｎＯが挙げられてもよいことが把握されるであろう。
製作の最中、複数のＬＥＤ４３２は、当業者に既知であり、したがって、簡潔さのために本明細書には詳細に記載されない、メサエッチング、ｎ－コンタクト形成、ｐ－コンタクト形成 ＳｉＯ２堆積および平坦化ステップのようなリソグラフィー技術の組み合わせを用いて形成される。好ましくは、複数のＬＥＤ４３２のｎ－コンタクト４３６およびｐ－コンタクト４３８はそれぞれ製作され、ｎ－コンタクト４３６およびｐ－コンタクト４３８の両方の表面はほぼ同じ高さのものであり、ｎ－コンタクト４３６およびｐ－コンタクト４３８が、実質的に同じレベル４４２にて第１のウエハ４０２の上からアクセス可能であるようになっており、前記レベル４４２は基板４０８に対してのものである。第１のウエハ４０２上で複数のＬＥＤ４３２の製作を完了させるために、誘電体酸化物層が第１のウエハ４０２上に堆積され、かつ、表面を実質的に平坦化するためのＣＭＰが実行されることが把握されるであろう。複数のＬＥＤ４３２の製作に加えて、第１のウエハ４０２はまた、第２のウエハのＣＭＯＳコンタクトパッドへのアクセスを提供する、ビアホールまたはアクセスウインドウ４３４を有していてもよい。これらビアホールは、メサエッチングステップの最中に作成されてもよく、別個のステップにおいて作成されてもよく、かつ、複合ウエハを形成するために結合後にＣＭＯＳデバイスの直上にあるであろう領域における発光デバイス材料の部分的または完全な除去を伴ってもよい。
第２のウエハ４０４は、ＣＭＯＳ（相補型金属酸化物半導体）デバイスが第２の基板４１８上に堆積された第２の層４２０に形成された、部分的に処理済みのウエハである。第２の層は、ＣＭＯＳデバイス層４２２、ならびに、ＣＭＯＳデバイスの各トランジスタの
ソース、ゲートおよびドレインコンタクト４２４ａ、４２４ｂおよび４２４ｃを有する。
例示的な実施形態では、第２のウエハ４０４は、次の項目を有し（かつ、該項目は、次の下降型配向で配置され）、該項目は：誘電体材料４２６の層、第２の層４２０（その中に形成されたＣＭＯＳデバイスを有する）および例えばシリコン材料の基板層４１８である。第２のウエハ４０４の誘電体材料の層は、プラズマ支援化学気相堆積（ＰＥＣＶＤ）を用いて第２の層４２０上に堆積される。簡略化するために、誘電体材料の層のことを、以下ではＰＥＣＶＤ ＳｉＯ２層４２６という。
ＰＥＣＶＤプロセス後、表面粗さは比較的大きく、したがって、例えば１ｎｍ未満の所望の表面粗さを達成して融着を促進するためには、ＰＥＣＶＤプロセス後に化学的機械的平坦化（ＣＭＰ）がさらに必要とされるであろうことが把握されるであろう。この点に関して、ＰＥＣＶＤ ＳｉＯ２層４２６は、第２の層４２０上に堆積されて平坦化プロセスのためのキャッピング層として役立ち、その後に続いて結合界面を提供するであろう。さらなる高密度化が（３００℃～８５０℃の適温にて）実行され、酸化物堆積の最中にＰＥＣＶＤ ＳｉＯ２層４２６に組み込まれたあらゆる残留ガス分子および副産物が除去される。この場合、高密度化プロセスは、窒素雰囲気中で数時間の間、４５０℃にて行われる。高密度化後、ＰＥＣＶＤ ＳｉＯ２層４２６は、化学的機械的平坦化（ＣＭＰ）プロセスを用いて平坦化される。
第１のウエハ４０２および第２のウエハ４０４は、ダブルボンディング移送プロセスを介して一緒に結合される。このダブルボンディング移送プロセス下では、第１のウエハ４０２にはまず、ハンドルウエハ（図示せず）が結合され（例えば、ウエハボンダーを用いて）、第１の基板４０８の層の除去を可能にする。具体的には、ハンドルウエハは、第１の基板４１８とは反対側の第１のウエハ４０２の表面に結合される（例えば、第１の層４０６の上または第１の層４０６に近接して）。ハンドル基板はシリコンでできていてもよいが、その他の適切な材料が用いられることを排除しない。第１のウエハ４０２（今やハンドルウエハと結合されている）は、アニールされて、ハンドルウエハと第１の層４０６との間の結合強度を増大および向上させてもよい。
次に、第１の基板４０８は、第１のウエハ４０２から除去される。特に、第１の基板４０８は、機械的研磨を用いて少なくとも部分的に除去され、かつ、その後に、保護材料（例えば、ＰｒｏＴＥＫ登録商標Ｂ３－２５、二酸化シリコンまたは窒化シリコン）の層を堆積させること（例えば、スピンコーティングすること）が続く。その後に続いて、第１のウエハ（ハンドルウエハと結合されている）は、ウェットまたはドライエッチングされて、第１の基板４０８のあらゆる残部（機械的研磨によって除去されない）が実質的に除去される。
第１の基板４０８と第１の層４０６との間には、バッファー層４１０が提供される。デバイスおよびウエハのタイプ／材料に基づき、バッファー層４１０について、種々の材料が用いられてもよい。所定のタイプのデバイス（例えば、ＧａＮ ＬＥＤ）については、用いられるウエハ４０２のタイプに基づいて、バッファー層について２つの可能性が存在するであろう。例えば、
ａ） Ｓｉ上にＧａＮ ＬＥＤがあるウエハについては、バッファー層は半導体材料（例えば、ＩＩＩ－Ｎ合金）のみから成るであろうし；
ｂ） 絶縁体上にＧａＮ ＬＥＤがある（ＧａＮ－ＯＩ）ウエハについては、バッファー層は、少なくとも１つの誘電体層を含み（したがって、「オン－インシュレーター」記載）、かつ、場合によっては１つ以上の半導体層（例えば、ＩＩＩ－Ｎ合金）を含むであろう。
バッファー層４１０はまた、例えばウェットエッチングプロセスの最中にエッチング停止部層として役立つであろう。かかるシナリオでは、バッファー層４１０は、例えば誘電体エッチング停止部層（ＤＥＳＬ）を有していてもよい。バッファー層４１０におけるこのＤＥＳＬは、その後でまた、ウエハの結合のための被覆酸化物層として役立つであろう。このＤＥＳＬはまた、必要であれば、例えばＰＥＣＶＤ、スピンオンガラス、ＰＥＴＥＯＳなどを用いて新たな被覆酸化物層と置換されてもよい。
ウエハの結合を促進するため、かつ、バッファー層４１０がＤＥＳＬを有さない場合、基板４０８およびバッファー４１０の不要部分がタイムエッチングを介して除去された後で、ＰＥＣＶＤ、スピンオンガラス、ＰＥＴＥＯＳなどを用いて新たな被覆酸化物層が堆積されてもよい。
第１の基板４０８の層の除去に伴い、第１のウエハは、ハンドルウエハに一時的に移送されるものとして考えられる。エッチング後、保護材料は、酸素プラズマを用いてハンドルウエハから除去される。代替的には、保護材料のコーティングは、アセトン、メチルイソアミルケトン（ＭＩＡＫ）またはメチルエチルケトン（ＭＥＫ）のような適切な溶剤を用いて除去可能である。
その後に続いて、第１のウエハは、第２のウエハに結合される準備ができている。この第２の結合ステップについて準備するために、第１のウエハ４０２および第２のウエハ４０４は、まず、第２の基板４１８とは反対側の第２のウエハの表面（例えば、ＣＭＯＳデバイス層４２２上の酸化物層）が、第１の基板４０８が除去された第１のウエハの表面（例えば、バッファー層４１０）に面するように互いに対して位置する。
この実施形態では、説明の目的で、第１のウエハ４０２は第２のウエハ４０４の上に位置し、したがって、第１および第２のウエハ４０２，４０４は、この位置において互いに正反対に配置されることが把握されるであろう。一般化すると、結合に必要とされることは、第２のウエハ４０２の酸化物層４２６および第１のウエハ４０４のバッファー層４１０を接合することだけであり、それらのそれぞれの被覆酸化物層が接触し、その後でそれらを結合するようになっている（例えば、任意選択的にはアニーリングでさらに強化され得る融着または熱圧着を用いて）。
一般性を失うことなく、第１および第２のウエハ４０２，４０４のこの結合から組み合わせウエハ４３０（図４Ｂ）が形成される。結合は、第１のウエハ４０４の上部に第１のウエハ４０２を結合することとして見られてもよく、第１の基板４０８が除去された第１のウエハ４０２の表面が、第２の基板４１８とは反対側の第２のウエハ４０２の表面に結合される。この結合プロセスでは、第１のウエハ４０２および第２のウエハ４０４のそれぞれの結合された表面は、酸化物層を含有し、該酸化物層は、ここで図４Ｂに示される結合媒体／剤４２８として役立つ。
この例示的な実施形態では、複数のＬＥＤ４３２およびＣＭＯＳデバイスは、結合プロセス前に製作される。したがって、結合プロセスの最中に複数のＬＥＤ４３２およびＣＭＯＳデバイスの整列が実行されなければならないであろう。すなわち、第１のウエハ４０２は、第２のウエハ４０２の上部に結合され、複数のＬＥＤ４３２がＣＭＯＳデバイスのコンタクトと直接重複しないか、または、ＣＭＯＳデバイスのコンタクトの直上にある様式で、第２の基板とは反対側の第２のウエハの側には、第１の基板４０８が除去された第１のウエハの側が結合され、第１の層２０６の未使用部分（複数のＬＥＤ４３２によって未使用である）が除去されたときには、ＣＭＯＳデバイスのコンタクトが露出されるようになっている。図示されているように、図４Ｂはアクセスウインドウ４３４を示しており、該アクセスウインドウ４３４から、複数のＬＥＤ４３２の上からＣＭＯＳデバイス層に
含まれるＣＭＯＳデバイスの各トランジスタのそれぞれのソース、ゲートおよびドレインコンタクト４２４ａ、４２４ｂおよび４２４ｃへのアクセスが提供される。上記のように、アクセスウインドウ４３４は、複数のＬＥＤ４３２によって未使用である第１の層２０６の部分が除去されたときに形成される。
次に、ハンドルウエハは、組み合わせウエハ４３０から除去されて、意図された応用例のためにさらに処理されてもよい、ｎ－コンタクト４３６およびｐ－コンタクト４３８を被覆する誘電体層が露出される。特に、ハンドルウエハは機械的研磨を用いて除去され、その後でウェットエッチングされて、機械的研磨によって除去不能であるハンドルウエハのあらゆる残部が実質的に除去される。
図４Ｂは、例示的な実施形態における組み合わせウエハ４３０を示しており、該組み合わせウエハ４３０は、結合された第１のウエハおよび第２のウエハを有し、第１の基板４０８が除去されている。結合媒体剤４２８は、第１の層４０６とＣＭＯＳデバイス層およびその被覆誘電体層４２６との間の、第１および第２のウエハの間の結合の界面の間に留まる。
米国特許第９，５３０，７６３号明細書および国際公開第２０１６／００７０８８号公報（参照によってそれらの全体が本明細書に組み込まれる）には、ダブルボンディング移送プロセスの技術についての詳細な情報が記載されている。
その後、図４Ｃに示されているように、ＣＭＯＳデバイスのコンタクト４２４ａ、４２４ｂおよび４２４ｃの上にはタングステン（ｗ）ビアまたはプラグ４４４が、上記（ＬＥＤ）層および結合媒体４２８のエッチング、Ｗ堆積ならびにＷ化学的機械的研磨（ＣＭＰ）を通して形成され、ＣＭＯＳコンタクトが、ｎ－コンタクト４３６およびｐ－コンタクト４３８と実質的に同じレベル４４２にて複合ウエハ４３０の上からアクセス可能であるように伸ばされるようになっており、前記レベル４４２は基板４１８に対してのものである。組み合わせまたは統合ウエハ４３０は、その後、誘電体４４８（例えば、ＳｉＯ２）とともに堆積され、かつ、平坦化される。
最後に、ＣＭＯＳデバイスおよび発光デバイスを電気的に接続して所望の回路を形成するのに、標準的な、または、既存のＣＭＯＳバックエンドオブライン（ＢＥＯＬ）プロセスを含んでいてもよいがそれに限定されない多層金属化プロセスが用いられ、その概略的な例が図５に示されている。例えば、ＢＥＯＬプロセスはさらに次のステップを含んでいてもよく、該ステップは：
１．プリメタル誘電体層（例えば、誘電体層４４８）に穴を作り、かつ、ＣＭＯＳデバイスのコンタクト（例えば、４２４ａ，４２４ｂ，４２４ｃ）およびＬＥＤ（例えば、先行して既にタングステンプラグ４４４によって伸ばされた）を伸ばすステップ；
２．第１の金属層を追加するステップ；
３．金属内誘電体層を追加するステップ；
４．金属内誘電体を通してさらなるビアを作り、第１の金属層金属をその後に続くいっそう高い金属層と接続するステップであり、ビアは金属ＣＶＤプロセスによって充填される。
適用可能である場合または必要とされる場合、ステップ２～４を繰り返すことによってさらなる金属層が追加されてもよいことが把握されるであろう。
図４Ｄは、例示的な実施形態における組み合わせウエハ４３０を示しており、該組み合わせウエハ４３０は、組み合された第１のウエハおよび第２のウエハを有し、ＣＭＯＳデバイスと発光デバイス４３２との間の金属（例えば、タングステン）相互接続部４５０が
形成されている。
図４に示されている例示的な実施形態は、ｐ－型半導体層４１６がｎ－型半導体層４１２より上に堆積される「ｐ－ｕｐ」デバイス構造体を示している一方で、未だに発光デバイスの形成を可能としながら、層４１２および４１６の配向が逆にされてもよいことが把握されるであろう。換言すれば、代替的な実施形態では、層４１６はｎ－型半導体層であり、かつ、層４１２はｐ－型半導体層であり、「ｐ－ｄｏｗｎ」デバイス構造体を形成してもよい。この代替的な実施形態では、コンタクト４３６はｐ－コンタクトとなり、一方で、コンタクト４３８はｎ－コンタクトとなる。「ｐ－ｕｐ」および「ｐ－ｄｏｗｎ」構造体の両方は、ｐ－ｎ接合デバイスについて既知の／典型的な配向であることが把握されるであろう。
図３Ｅおよび図４Ｄは、ピクセル化ディスプレイ用多層構造体の例示的な実施形態を示している。これら実施形態では、第１の層（図３Ｅ，図４Ｄにおいてそれぞれ３０６，４０６）に形成された複数のＬＥＤは、第２の層（例えば、図３Ｅ，図４Ｄにおいてそれぞれ参照数字３２０，４２０）に形成されたＣＭＯＳデバイス上に堆積される。第１の層は複数のＬＥＤ（発光デバイス）を形成するためのＩＩＩ－Ｖ族半導体材料を有し、一方で、第２の層はシリコン系ＣＭＯＳデバイスを有し、ＣＭＯＳ（相補型金属酸化物半導体）デバイスは複数のＬＥＤを制御するためのものである。第１の層は第１のウエハから取得され、かつ、第２の層は第２のウエハから取得され、第１および第２のウエハは、ダブルボンディング移送プロセスを介して一緒に結合されて複合ウエハを形成し、第１および第２の層が、ここでは同一の基板上に堆積されるようになっている。
図３Ｅおよび図４Ｄに示されている例示的な実施形態では、ＣＭＯＳデバイスが第１の層における複数のＬＥＤの下の第２の層に形成されるので、ＣＭＯＳデバイスは、複数のＬＥＤによって未使用である第１の層の部分の直下の第２の層の部分に形成される。すなわち、複数のＬＥＤおよびＣＭＯＳデバイスは、複合ウエハの上から見たときには、互いに重複しない。このことは、第１の層の未使用部分（複数のＬＥＤによって未使用である）が除去されたときには、ＣＭＯＳデバイスが露出されることを可能にし得、ＣＭＯＳへのアクセスが提供されるようになっている。図３Ｅおよび図４Ｅに示されているように、金属相互接続部３５０，４５０がしたがって、それらのそれぞれの第１および第２の層における複数のＬＥＤとＣＭＯＳとの間に形成されてもよい。
上記の実施形態のいずれか１つにおいて定められた製作方法を用いて、複数のＬＥＤ（またはレーザー）とＣＭＯＳ制御回路との高密度アクティブアレイが達成され得る。
例示的な実施形態において記載され、かつ、図示された種々の層は、デバイスの応用例に基づいてパターニングされていてもよく、したがって、図面に示されているものとは異なっていてもよい。例えば、図１Ｃではｎ－層１１２はパターニングされておらず（すなわち、それはウエハ全体にわたって連続的であり）、一方で、図２Ｂではｎ－層２１２はパターニングされている。これは、応用例（すなわち、どのように種々のＬＥＤ素子を作動させることを選択するか）に基づいて、種々の方法で１つのＬＥＤが別のものから「隔離」され得るからであり、該方法は：
ａ） 活性領域を通してエッチングするが、ｎ－層は手付かずのまま残すこと（例えば、図１Ｃにおける層１１２を参照）
ｂ） ｎ－層を部分的にエッチングすること
ｃ） ｎ－層を完全にエッチングするが、バッファー層は手付かずのまま残すこと（例えば、図２Ｂにおける層２１２を参照）
ｄ） 構成要素であるバッファー層のうちの１つ以上をエッチングすること（部分的に／完全に）（例えば、図３Ｃにおける層３１０を参照）である。
選択は、ＬＥＤがどのように回路素子の残部に電気的に接続されるかに影響を与え、また、製作プロセスのロバスト性／歩留まりと関わりを有し、したがって、回路設計およびプロセスの最適化に基づいて、異なるオプションが選択され得るであろう。
図５は、ある例示的な実施形態における、単一のＬＥＤ５０２と駆動ユニット５０４とを有するユニットセル５００の概略図を示している。例示的な実施形態では、ＬＥＤ５０２はＩＩＩ－Ｖ半導体系であり、一方で、駆動ユニットはＳｉ ＣＭＯＳ系である。
図５に示されているように、駆動ユニット５０４は、駆動ＦＥＴ（電界効果トランジスタ）５０６、切替ＦＥＴ５０８および蓄積キャパシタ５１０を有する。例示的な実施形態では、駆動ＦＥＴはｐ－チャネルＦＥＴであり、そのソースは電源Ｖｄｄ５１２に電気的に接続され、かつ、ドレインはＬＥＤ５０２の入力端に電気的に接続される。切替ＦＥＴ５０８はｐ－チャネルＦＥＴであり、切替ＦＥＴのゲートおよびドレインはそれぞれ、アドレス指定信号Ｖｄａｔａ５１４およびＶｓｅｌｅｃｔ５１６に電気的に接続される。切替ＦＥＴ５０８のソースは、駆動ＦＥＴ５０６のゲートに電気的に接続され、かつ、蓄積キャパシタ５１０は、駆動ＦＥＴのゲートとＬＥＤ５０２の出力端との間に電気的に接続される。作動中、アドレス指定信号Ｖｄａｔａ５１４およびＶｓｅｌｅｃｔ５１６が活性化されるとき、電源がＬＥＤ５０２に提供されるように駆動ＦＥＴ５０６のスイッチが入れられる。
フルカラー赤緑青（ＲＧＢ）ピクセルが、それら個別のドライバーを有する３つのＬＥＤのセットから構成されることが把握されるであろう。図６Ａは、ある例示的な実施形態におけるフルカラーピクセルについてのマスクレイアウトを示している。レイアウト６００の個別の構成要素は、いっそう良好な簡潔性のために図６Ｂ～図６Ｆに示されている。図６Ｂは、３つのＬＥＤの開いたウインドウ６３４（例えば、図１Ｃおよび図１Ｄのウインドウ１３４に対応）ならびにｎ－コンタクト６３６（図１Ｃおよび図１Ｄのｎ－コンタクト１３６に対応）およびｐ－コンタクト６３８（図１Ｃおよび図１Ｄのｐ－コンタクト１３８に対応）を示すレイアウト図である。図６Ｃは、タングステンプラグ６４４（図１Ｃおよび図１Ｄのプラグ１４４に対応）を示すレイアウト図である。図６Ｄ、図６Ｅおよび図６Ｆは、ＣＭＯＳデバイスのコンタクトとＬＥＤデバイスとの間の接続を示すそれぞれのレイアウト図である。図６Ｄは、ＣＭＯＳの第１の金属層６５０（図１Ｄにおける数字１５０に対応）を示すレイアウト図である。図６Ｅは、ＣＭＯＳポリゲート６２４ｂ（図１Ａにおける数字１２４ｂに対応）を示すレイアウト図である。図６Ｆは、ＣＭＯＳの第２の金属層（図１には図示せず）を示すレイアウト図である。
かかるレイアウトについては、解像度２５０ｎｍのリソグラフィーツールを用いて図１～図４において上記された方法が実装されると仮定すると、１５μｍ以下のピクセルピッチが容易に達成され得る。図７は、ある例示的な実施形態における、２×２カラーピクセルアレイについてのマスクレイアウトを示している。この２×２アレイは、図６Ａに示されているピクセルのうちの４つを有することが把握されるであろう。
図６および図７に示されている上記の実施形態では、２μｍ以下の個別のＬＥＤが描かれている。これは、約１７００のインチ毎ピクセル（ＰＰＩ）値に換算される。さらに、ＰＰＩは、いっそう細かい解像度ならびに／またはいっそう小さい限界寸法を有するＣＭＯＳおよびＩＩＩ－Ｖプロセスを有するリソグラフィーツールを採用することによって、いっそう増大され得る。
さらに、ＣＭＯＳ制御回路（またはＣＭＯＳデバイス）は、第３および第４の実施形態（図３および図４）では、第１および第２の実施形態とは異なり発光デバイスの直下に配
置され得る。このことは、場合によっては、ディスプレイのＰＰＩおよび有効口径（全表面積に対する発光面積の割合）を増大させ得る。ＣＭＯＳ回路のコンタクトは、複数のＬＥＤの上からアクセス可能なままであるべきことが把握されるであろう。すなわち、複数のＬＥＤは、それらがＣＭＯＳデバイスのソース－ゲート－ドレインコンタクトと重複しないように位置する。
図８は、ある例示的な実施形態における、ピクセル化ディスプレイ用多層構造体を形成するための方法８００を示している。ステップ８０２において、第１の基板上に堆積された第１のウエハが提供される。第１の層は、複数のＬＥＤ（発光デバイス）を形成するためのＩＩＩ－Ｖ族半導体材料を有する。ステップ８０４において、第２の基板上に堆積された第２の層に形成されたシリコン系ＣＭＯＳ（相補型金属酸化物半導体）デバイスを有する、第２の部分的に処理済みのウエハが提供される。ＣＭＯＳデバイスは、複数のＬＥＤを制御するためのものである。ステップ８０６において、第１および第２のウエハはダブルボンディング移送プロセスを介して結合されて、複合ウエハが形成される。
例示的な実施形態では、ソリッドステートＬＥＤとＳｉ系ＣＭＯＳとの組み合わせは、ＬＣＤ／薄膜トランジスタ（ＴＦＴ）／ＬＥＤバックライトおよび有機ＬＥＤ（ＯＬＥＤ）／ＴＦＴタイプのディスプレイに対して固有の利点を有する。
第１に、ソリッドステートの複数のＬＥＤおよびＳｉ ＣＭＯＳドライバーのデバイス特性がウエハスケールで本質的に均一であるので、かかるハイブリッド半導体デバイスにおける非均一性の問題処理専用の洗練された回路設計（いっそう多いＣＭＯＳ回路面積を消費する）が回避され得、いっそう小さいユニットセルおよびいっそう高いアレイ解像度を可能にする。
追加的には、ＣＭＯＳ切替トランジスタは電流漏れが少なく、このことは、蓄積キャパシタの放電を防止する。このことは、ＣＭＯＳ統合ソリッドステートＬＥＤに電力効率の点で利点を与える。
第３に、ソリッドステートの複数のＬＥＤの３ｄＢ変調帯域は、複数のＬＥＤおよび複数のＯＬＥＤが数ｋＨｚに制限されるのに対し、１００ＭＨｚ～１ＧＨｚである。したがって、速いリフレッシュレートを優先するディスプレイの応用例または制御方法論が、ディスプレイの構成要素の変調帯域によって制限されない。
さらに、ソリッドステートの複数のＬＥＤは、数１０６ｃｄ／ｍ２の高輝度を示し、これは、複数のＯＬＥＤより２桁大きい。このことは、有利なことに、本願の例示的な実施形態を用いて可能となる自発光投影システムを可能にし得る。
追加的には、本願の例示的なプロセスまたは構造は、標準ＣＭＯＳバックエンドプロセスが、ＣＭＯＳデバイスのみを接続するのに用いられる（すなわち、従来技術）だけでなく、ＣＭＯＳデバイスおよびその他の例えばＩＩＩ－Ｖ半導体デバイスの両方を接続するのに用いられることを可能にする。このことは、ＣＭＯＳバックエンド相互接続技術がよく発達しており、広範に用いられ、かつ、統合回路の形成に利用可能な高密度相互接続技術を有するので、特に有利である。
さらに、ｐ－ｎ接合（例えば、ＩＩＩ－Ｖ）半導体はＳｉ ＣＭＯＳデバイスとは別個に成長するので、Ｓｉ ＣＭＯＳデバイスは、高品質のＩＩＩ－Ｖ材料成長に必要な高温に曝されることが防止され得る。
本明細書で用いられる用語「基板」は、構造体であって、その上に１つ以上の材料また
は材料の１つ以上の層が堆積されてもよい前記構造体を意味するものとして広く解釈されるべきである。基板は、その上に堆積された材料の１つ以上の層を有していてもよい。基板は、その上に堆積された、例えば誘電体層、金属層などであるがそれらに限定されない材料の１つ以上の層を有するウエハを有していてもよい。
構造体を説明するのに用いられるときの用語「層」は、別の構造体の別のレベルまたは厚さと識別可能である構造体のレベルまたは厚さを意味するものとして広く解釈されるべきである。構造体は、その他の構造体から識別可能であり、かつ、同一の材料を有していてもよく、異なる材料を有していてもよい。構造体とその他の構造体とは、それらが互いに識別可能である限り、同一であってもよく、異なっていてもよい。層は単一の材料に限定されないが、１つ以上の材料の１つ以上の副層または中間層を有していてもよく、該副層または中間層自体もまた、隣接する層から識別可能であってもよい。したがって、層が個別の副層または中間層によって形成されるとき、個別の副層または中間層のそれぞれの寸法は、同一であってもよく、異なっていてもよい。
本明細書で用いられる用語「連結される」または「接続される」は、そうでないことが言及されなければ、直接接続されることと、１つ以上の中間手段を通して接続されることとの両方をカバーすることを意図する。
２つの要素に言及するときに本明細書で用いられる用語「関連付けられる」は、２つの要素の間の広い関係を意味する。関係は、物理的、化学的または電気的関係を含むが、それらに限定されない。例えば、要素Ａが要素Ｂと関連付けられるとき、要素ＡおよびＢは、直接的もしくは間接的に互いに取り付けられてもよく、または、要素Ａは要素Ｂを含有していてもよく、その逆であってもよい。
２つの要素に言及するときに本明細書で用いられる用語「隣接する」は、１つの要素が別の要素に近接しており、かつ、要素が互いに接触していてもよいがそのことに限定されず、要素がその間に配置された１つ以上のさらなる要素によって分離されることをさらに含んでいてもよいことを意味する。
本明細書で用いられる用語「上（ａｂｏｖｅ）」、「下（ｂｅｌｏｗ）」、「下（ｂｅｎｅａｔｈ）」、「下（ｕｎｄｅｒ）」、「上（ｏｖｅｒ）」、「上（ｔｏｐ）」、「底（ｂｏｔｔｏｍ）」などは、記載されているウエハの基板または多層構造体に対する位置を意味する。例えば、図１Ａを参照すると、ｐ－型半導体層１１６は、基部としての基板１０８に対して、活性領域１１４の「上（ｏｖｅｒ）」または「上（ａｂｏｖｅ）」に堆積され、一方で、バッファー層１１０は、基部としての基板１０８に対して、ｎ－型半導体層１１２の「下（ｕｎｄｅｒ）」、「下（ｂｅｎｅａｔｈ）」または「下（ｂｅｌｏｗ）」にある。第１の層１０６については、基部としての基板１０８に対して、「上（ｔｏｐ）」層はｐ－型半導体層１１６を意味し、一方で、「底（ｂｏｔｔｏｍ）」層はバッファー層１１０を意味する。ウエハの「上（ａｂｏｖｅ）」からの特定のレベルのアクセスは、特定のレベルが基板とは反対側のウエハの「上（ｔｏｐ）」を越えてアクセス可能であることを可能にすることを意味する。
用語「および／または」（例えば、Ｘおよび／またはＹ）は、「ＸおよびＹ」または「ＸまたはＹ」のいずれかを意味するものと理解され、かつ、両方の意味またはいずれかの意味について明確に支持するものとして解釈されるべきである。
さらに、本明細書における説明では、語「実質的に」は、用いられるときはいつでも、「全体的に」または「完全に」などを含むが、それらに限定されないものと理解される。さらに、「有する（ｃｏｍｐｒｉｓｉｎｇ）」、「有する（ｃｏｍｐｒｉｓｅ）」などの
ような用語は、用いられるときはいつでも、それらが、かかる用語の後に列挙された要素／構成要素を、明確には列挙されていないその他の構成要素に加えて広く含む非限定的な記述言語であることを意図する。さらに、「約」、「ほぼ」などのような用語は、用いられるときはいつでも、典型的には、合理的なばらつき（例えば、開示された値の±５％のばらつき、または、開示された値の±４％のばらつき、または、開示された値の±３％のばらつき、開示された値の±２％のばらつき、または、開示された値の±１％のばらつき）を意味する。
さらに、本明細書における説明では、特定の値が、ある範囲で開示されていてもよい。範囲の終点を示す値は、好ましい範囲を示すことを意図する。範囲が記載されたときはいつでも、範囲はすべての考え得る部分範囲およびその範囲内の個別の数値をカバーならびに教示することが意図される。すなわち、範囲の終点は、柔軟性のない限定として解釈されるべきではない。例えば、１％～５％の範囲の記載は、具体的に開示された部分範囲１％～２％、１％～３％、１％～４％、２％～３％などを有し、かつ、１％、２％、３％、４％および５％のようなその範囲内の値を個別に有することを意図する。上記の具体的な開示の意図は、ある範囲のあらゆる深さ／幅に適用可能である。
追加的には、いくつかの実施例を説明するとき、本開示は、ステップの特定の順番として方法および／またはプロセスを開示していたであろう。しかしながら、逆のことが必要とされるのでなければ、方法またはプロセスは、開示されたステップの特定の順番に限定されるべきではないことが把握されるであろう。ステップのその他の順番が可能であろう。本明細書に開示された特定の順序は、過度の限定として解釈されるべきではない。逆のことが必要とされるのでなければ、本明細書に開示された方法および／またはプロセスは、ステップが記載された順序で実行されることに限定されるべきではない。ステップの順番は変化し、かつ、未だに本開示の範囲内に留まるであろう。
本開示の例示的な実施形態は、以下の説明および適用可能である場合には図面とともにいっそう良好に理解され、かつ、当業者にすぐに明らかになるであろう。構造的、電気的および光学的変化に関するその他の修正が、本発明の範囲から逸脱することなくなされてもよいことが把握されるべきである。例示的な実施形態は、いくつかが１つ以上の実施形態と組み合されて新たな例示的な実施形態を形成してもよいので、必ずしも相互に排他的ではない。
その他の変形および／または修正が、広範に記載された本発明の範囲から逸脱することなく特定の実施形態に対してなされてもよいことが当業者によって把握されるであろう。本実施形態は、したがって、あらゆる点で説明的であり、かつ、限定的ではないと考えられるべきである。

Claims (25)

  1. ピクセル化ディスプレイ用多層構造体を形成する方法であって、当該方法は：
    第１の基板上に堆積された第１の層を有する第１のウエハを提供することを有し、前記の第１の層は、複数のｐ－ｎ接合ＬＥＤ（発光デバイス）を形成するための非シリコン系半導体材料を有し；
    第２の基板上に堆積された第２の層に形成されたシリコン系ＣＭＯＳ（相補型金属酸化物半導体）デバイスを有する第２の部分的に処理済みのウエハを提供することを有し、前記ＣＭＯＳデバイスは、前記の複数のＬＥＤを制御するためのものであり；かつ、
    ダブルボンディング移送プロセスを介して前記の第１および第２のウエハを結合して、複合ウエハを形成することを有する、
    前記方法。
  2. 前記の第１および第２のウエハを結合して、前記複合ウエハを形成することが：
    前記の第２の基板とは反対側の前記の第２のウエハの表面上で、前記の第２のウエハにハンドルウエハを結合することを有し；
    前記の第２のウエハから前記の第２の基板を除去することを有し；かつ、
    前記の第１のウエハの上部に前記の第２のウエハを結合することを有し、前記の第２の基板が除去された前記の第２のウエハの表面が、前記の第１の基板とは反対側の前記の第１のウエハの表面に結合される、
    請求項１に記載の方法。
  3. さらに、
    前記ＣＭＯＳデバイスによって未使用である前記の第２の層の部分を除去して、前記の第１の層が露出されるようにウインドウを形成することを有し；かつ、
    前記ウインドウが形成された後で前記の第１の層に前記の複数のＬＥＤを製作することを有する、
    請求項２に記載の方法。
  4. 前記の複数のＬＥＤを製作することが、同じ高さのｎ－コンタクトおよびｐ－コンタクトを製作することを有し、前記ｎ－コンタクトおよびｐ－コンタクトが、実質的に同じレベルにてアクセス可能であるようになっている、請求項３に記載の方法。
  5. 前記ＣＭＯＳデバイスが電気的コンタクトを有し、当該方法がさらに、前記ｎ－コンタクトおよびｐ－コンタクト上にタングステンプラグを形成することを有し、前記タングステンプラグが、前記ＣＭＯＳデバイスの前記コンタクトと同じレベルにあるように前記ｎ－コンタクトおよびｐ－コンタクトを伸ばすようになっている、請求項４に記載の方法。
  6. さらに、
    前記の第１の基板とは反対側の表面上の前記複合ウエハ上に誘電体層を堆積させることを有し；
    前記複合ウエハの上面が実質的に平坦であるように前記誘電体層を平坦化することを有し；かつ、
    多層金属化プロセスを用いて前記ＣＭＯＳデバイスおよび前記の複数のＬＥＤを接続することを有する、
    請求項５に記載の方法。
  7. 前記ＣＭＯＳデバイスおよび前記の複数のＬＥＤを接続することが、ＣＭＯＳバックエンドオブライン多層金属化プロセスを用いて前記ＣＭＯＳデバイスおよび前記の複数のＬＥＤを接続することを有する、請求項６に記載の方法。
  8. 前記の第１のウエハを提供することが、前記の第１の基板上に堆積された前記の第１の層に形成された複数のＬＥＤを有する第１の部分的に処理済みのウエハを提供することを有し；
    前記の複数のＬＥＤは同じ高さのｎ－コンタクトおよびｐ－コンタクトを有し、前記ｎ－コンタクトおよびｐ－コンタクトが、実質的に同じレベルにあるようになっている、
    請求項１に記載の方法。
  9. 前記の第１および第２のウエハを結合して、前記複合ウエハを形成することが：
    前記の第２の基板とは反対側の前記の第２のウエハの側の上で、前記の第２のウエハにハンドルウエハを結合することを有し；
    前記の第２のウエハから前記の第２の基板を除去することを有し；
    前記の第１のウエハの上部に前記の第２のウエハを結合することを有し、前記の複数のＬＥＤおよびＣＭＯＳデバイスが互いに実質的に重複しない様式で、前記の第２の基板が除去された前記の第２のウエハの側が、前記の第１の基板とは反対側の前記の第１のウエハの側に結合され、前記の第２の層の未使用部分が除去されたときには、前記の複数のＬＥＤの部分が露出されるようになっている、
    請求項８に記載の方法。
  10. 前記ＣＭＯＳデバイスが電気的コンタクトを有し、当該方法がさらに、前記ｎ－コンタクトおよびｐ－コンタクト上にタングステンプラグを形成することを有し、前記タングステンプラグが、前記ＣＭＯＳデバイスの前記コンタクトと同じレベルにあるように前記ｎ－コンタクトおよびｐ－コンタクトを伸ばすようになっている、請求項９に記載の方法。
  11. さらに、
    前記の第１の基板とは反対側の表面上の前記複合ウエハ上に誘電体層を堆積させることを有し；
    前記複合ウエハの上面が実質的に平坦であるように前記誘電体層を平坦化することを有し；かつ、
    多層金属化プロセスを用いて前記ＣＭＯＳデバイスおよび前記の複数のＬＥＤを接続することを有する、
    請求項１０に記載の方法。
  12. 前記ＣＭＯＳデバイスおよび前記の複数のＬＥＤを接続することが、ＣＭＯＳバックエンドオブライン多層金属化プロセスを用いて前記ＣＭＯＳデバイスおよび前記の複数のＬＥＤを接続することを有する、請求項１１に記載の方法。
  13. 前記の第１および第２のウエハを結合して、前記複合ウエハを形成することが：
    前記の第１の基板とは反対側の前記の第１のウエハの側の上で、前記の第１のウエハにハンドルウエハを結合することを有し；
    前記の第１のウエハから前記の第１の基板を除去することを有し；かつ、
    前記の第２のウエハの上部に前記の第１のウエハを結合することを有し、前記の第１の基板が除去された前記の第１のウエハの側が、前記の第２の基板とは反対側の前記の第２のウエハの側に結合される、
    請求項１に記載の方法。
  14. さらに、
    前記の複数のＬＥＤおよびＣＭＯＳデバイスが互いに実質的に重複しない様式で、前記の第１の層において前記の複数のＬＥＤを製作することを有し、前記の第１の層の未使用部分が除去されたときには前記ＣＭＯＳデバイスのコンタクトが露出されるようになって
    いる、
    請求項１３に記載の方法。
  15. 前記の複数のＬＥＤを製作することが、同じ高さのｎ－コンタクトおよびｐ－コンタクトを製作することを有し、前記ｎ－コンタクトおよびｐ－コンタクトが、実質的に同じレベルにあるようになっている、請求項１４に記載の方法。
  16. 前記ＣＭＯＳデバイスが電気的コンタクトを有し、当該方法がさらに、前記ＣＭＯＳデバイスの前記コンタクト上にタングステンプラグを形成することを有し、前記タングステンプラグが、前記ｎ－コンタクトおよびｐ－コンタクトと同じレベルにあるように前記ＣＭＯＳデバイスの前記コンタクトを伸ばすようになっている、請求項１５に記載の方法。
  17. さらに、
    前記の第２の基板とは反対側の表面上の前記複合ウエハ上に誘電体層を堆積させることを有し；
    前記複合ウエハの上面が実質的に平坦であるように前記誘電体層を平坦化することを有し；かつ、
    多層金属化プロセスを用いて前記ＣＭＯＳデバイスおよび前記の複数のＬＥＤを接続することを有する、
    請求項１６に記載の方法。
  18. 前記ＣＭＯＳデバイスおよび前記の複数のＬＥＤを接続することが、ＣＭＯＳバックエンドオブライン多層金属化プロセスを用いて前記ＣＭＯＳデバイスおよび前記の複数のＬＥＤを接続することを有する、請求項１７に記載の方法。
  19. 前記の第１のウエハを提供することが、前記の第１の基板上に堆積された前記の第１の層に形成された複数のＬＥＤを有する第１の部分的に処理済みのウエハを提供することを有し；かつ、
    前記の複数のＬＥＤが同じ高さのｎ－コンタクトおよびｐ－コンタクトを有し、前記ｎ－コンタクトおよびｐ－コンタクトが、実質的に同じレベルにあるようになっている、
    請求項１に記載の方法。
  20. 前記の第１および第２のウエハを結合して、前記複合ウエハを形成することが：
    前記の第１の基板とは反対側の前記の第１のウエハの側の上で、前記の第１のウエハにハンドルウエハを結合することを有し；
    前記の第１のウエハから前記の第１の基板を除去することを有し；かつ、
    前記の第２のウエハの上部に前記の第１のウエハを結合することを有し、前記の複数のＬＥＤおよびＣＭＯＳデバイスが互いに実質的に重複しない様式で、前記の第１の基板が除去された前記の第１のウエハの側が、前記の第２の基板とは反対側の前記の第２のウエハの側に結合され、前記の第１の層の未使用部分が除去されたときには、前記ＣＭＯＳデバイスのコンタクトが露出されるようになっている、
    請求項１９に記載の方法。
  21. 前記ＣＭＯＳデバイスが電気的コンタクトを有し、当該方法がさらに、前記ＣＭＯＳデバイスの前記コンタクト上にタングステンプラグを形成することを有し、前記タングステンプラグが、前記ｎ－コンタクトおよびｐ－コンタクトと同じレベルにあるように前記ＣＭＯＳデバイスの前記コンタクトを伸ばすようになっている、請求項２０に記載の方法。
  22. さらに、
    前記の第２の基板とは反対側の表面上の前記複合ウエハ上に誘電体層を堆積させること
    を有し；
    前記複合ウエハの上面が実質的に平坦であるように前記誘電体層を平坦化することを有し；かつ、
    多層金属化プロセスを用いて前記ＣＭＯＳデバイスおよび前記の複数のＬＥＤを接続することを有する、
    請求項２１に記載の方法。
  23. 前記ＣＭＯＳデバイスおよび前記の複数のＬＥＤを接続することが、ＣＭＯＳバックエンドオブライン多層金属化プロセスを用いて前記ＣＭＯＳデバイスおよび前記の複数のＬＥＤを接続することを有する、請求項２２に記載の方法。
  24. 前記の第１の層が、ＩＩＩ－Ｖ族半導体材料、ＩＩ－ＶＩ族半導体材料またはＩＶ族半導体材料を有する、請求項１に記載の方法。
  25. ピクセル化ディスプレイ用多層構造体であって、当該多層構造体は：
    複数のｐ－ｎ接合ＬＥＤ（発光デバイス）を形成するための非シリコン系半導体材料を有する第１の層を有し；
    前記の複数のＬＥＤを制御するためのシリコン系ＣＭＯＳ（相補型金属酸化物半導体）デバイスを有する第２の層を有し；
    前記の第１の層および第２の層は、それぞれの第１および第２のウエハから取得され、前記の第１および第２のウエハは、ダブルボンディング移送プロセスを介して一緒に結合されて、複合ウエハを形成する、
    前記多層構造体。
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