JP2022038210A - メモリシステム及びメモリシステムの制御方法 - Google Patents

メモリシステム及びメモリシステムの制御方法 Download PDF

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Abstract

【課題】データのライト速度の低下を抑制するメモリシステム及びメモリシステムの制御方法を提供する。【解決手段】メモリシステムは、各々が複数のメモリセルを含む第１不揮発性メモリ及び第２不揮発性メモリと、第１不揮発性メモリに対してシーケンシャルに実行される複数のライト処理の第１セットと、第２不揮発性メモリに対してシーケンシャルに実行される複数のライト処理の第２セットと、を並行して実行するメモリコントローラと、を備える。メモリコントローラは、並行して実行される複数のライト処理の第１セットと複数のライト処理の第２セットとの間の進捗の差に基づいて、複数のライト処理の第１セット及び複数のライト処理の第２セットのうちの少なくとも１つの未実行のライト処理の設定を変更する。【選択図】図１４

Description

実施形態は、メモリシステム及びメモリシステムの制御方法に関する。
データを不揮発に記憶することが可能な不揮発性メモリとしてのＮＡＮＤフラッシュメモリと、当該ＮＡＮＤフラッシュメモリを制御するメモリコントローラと、を備えるメモリシステムが知られている。メモリコントローラには、複数のＮＡＮＤフラッシュメモリが、互いに並列に動作可能に接続される。これにより、データのライト速度の高速化が図られる。
特開２０１９－１６４４８７号公報 特開２０１０－１５２７７８号公報 米国特許第９８５２０６１号明細書
データのライト速度の低下を抑制するメモリシステム及びメモリシステムの制御方法を提供する。
実施形態のメモリシステムは、各々が複数のメモリセルを含む第１不揮発性メモリ及び第２不揮発性メモリと、上記第１不揮発性メモリに対してシーケンシャルに実行される複数のライト処理の第１セットと、上記第２不揮発性メモリに対してシーケンシャルに実行される複数のライト処理の第２セットと、を並行して実行するように構成されたメモリコントローラと、を備える。上記メモリコントローラは、上記並行して実行される上記複数のライト処理の第１セットと上記複数のライト処理の第２セットとの間の進捗の差に基づいて、上記複数のライト処理の第１セット及び上記複数のライト処理の第２セットのうちの少なくとも１つの未実行のライト処理の設定を変更するように構成される。
第１実施形態に係るメモリシステムを含む構成を説明するためのブロック図。 第１実施形態に係るＮＡＮＤフラッシュメモリとメモリコントローラとの接続関係を説明するためのブロック図。 第１実施形態に係るＮＡＮＤフラッシュメモリに割り当てられるメモリ空間の一例を説明するためのブロック図。 第１実施形態に係る論理ブロックを説明するための概念図。 第１実施形態に係るメモリコントローラのライト処理に関する機能構成を説明するためのブロック図。 第１実施形態に係るメモリシステムにおける進捗管理テーブルを説明するための概念図。 第１実施形態に係るＮＡＮＤチップの構成を説明するためのブロック図。 第１実施形態に係るメモリセルアレイ内の物理ブロックの構成を説明するための回路図。 第１実施形態に係るメモリシステムにおけるライト処理の概要を説明するための模式図。 第１実施形態に係るメモリシステムによって実行されるライト処理を説明するためのフローチャート。 第１実施形態に係るメモリシステムにおけるチャネル毎の進捗を考慮したライト処理を説明するためのフローチャート。 第１実施形態に係るメモリシステムにおけるチャネル毎の進捗を考慮したライト処理を説明するためのコマンドシーケンス及びタイミングチャート。 比較例に係るメモリシステムによるライト処理を説明するための模式図。 第１実施形態に係るメモリシステムによるライト処理を説明するための模式図。 第２実施形態に係るメモリシステムによって実行されるライト処理を説明するためのフローチャート。 第２実施形態に係るメモリシステムにおけるチャネル毎の進捗を考慮したライト処理を説明するためのフローチャート。 第２実施形態に係るメモリシステムにおけるチャネル毎の進捗を考慮したライト処理を説明するためのコマンドシーケンス及びタイミングチャート。 第３実施形態に係るメモリシステムによって実行されるライト処理を説明するためのフローチャート。 第３実施形態に係るメモリシステムにおけるチャネル毎の進捗を考慮したライト処理を説明するためのフローチャート。 第３実施形態に係るメモリシステムにおけるチャネル毎の進捗を考慮したライト処理を説明するためのコマンドシーケンス及びタイミングチャート。 第１変形例に係るメモリシステムによって実行されるライト処理を説明するためのフローチャート。 第１変形例に係るメモリシステムにおけるチャネル毎の進捗を考慮したライト処理を説明するためのフローチャート。
以下、実施形態につき図面を参照して説明する。この説明に際し、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
１．第１実施形態
第１実施形態について説明する。以下では、不揮発性メモリとしてＮＡＮＤ型フラッシュメモリを含むメモリシステムについて説明する。
１．１ 構成
１．１．１ メモリシステム
（メモリシステムの全体構成）
まず、メモリシステム１を含む全体構成について、図１を用いて説明する。
図１に示すように、メモリシステム１は、不揮発性メモリ１０、揮発性メモリ２０、及びメモリコントローラ３０を含み、外部のホスト機器２に接続される。不揮発性メモリ１０、揮発性メモリ２０、及びメモリコントローラ３０は、例えばそれらの組み合わせにより一つの半導体記憶装置を構成してもよく、その例としてはＳＤＴＭカードのようなメモリカードや、ＵＦＳ（universal flash storage）、ＳＳＤ（solid state drive）等が挙げられる。
不揮発性メモリ１０（以下、ＮＡＮＤフラッシュメモリ１０）は、例えば複数のメモリセルトランジスタを含むＮＡＮＤフラッシュメモリであり、ホスト機器２から書き込みを指示されたデータ（以下、ライトデータ）をデータ１００として不揮発に記憶する。
揮発性メモリ２０（以下、ＤＲＡＭ２０）は、例えばＤＲＡＭ（Dynamic random access memory）であり、ＮＡＮＤフラッシュメモリ１０を管理するためのファームウェアや、ルックアップテーブル２００等の各種の管理情報を記憶する。ルックアップテーブル２００は、ホスト機器２によってライトデータに論理的に関連づけられた論理アドレスと、ＮＡＮＤフラッシュメモリ１０内の物理的な記憶領域に関連づけられた物理アドレスと、を互いに関連づけた情報である。
メモリコントローラ３０は、ホスト機器２からの命令に応答して、ＮＡＮＤフラッシュメモリ１０にライトデータを書き込むと共に、当該ライトデータが不揮発化されたことを反映するためにＤＲＡＭ２０内のルックアップテーブル２００を更新する。
メモリコントローラ３０は、プロセッサ（ＣＰＵ）３１、ホストインタフェース回路３２、バッファメモリ３３、ＮＡＮＤインタフェース回路３４、ＤＲＡＭインタフェース回路３５、及びＥＣＣ回路３６を含む。
プロセッサ３１は、ＲＯＭ（Read only memory）又はＮＡＮＤフラッシュメモリ１０に記憶されたプログラムをロードすることによってメモリコントローラ３０全体の動作を制御する。例えば、プロセッサ３１は、ウェアレベリング等、ＮＡＮＤフラッシュメモリ１０内のメモリ空間を管理するための様々な処理を実行する。また、プロセッサ３１は、ホスト機器２から受信した書込みコマンド（ホストライトコマンド）に応答して、ＮＡＮＤフラッシュメモリ１０への書込みコマンド（ＣＮＴライトコマンド）を発行し、ＮＡＮＤフラッシュメモリ１０へライトデータを書き込む処理（ライト処理）を実行させる。以下の説明では、説明の便宜上、１回のライト処理は、１つのＣＮＴライトコマンドに対応して実行されるものとする。
ホストインタフェース回路３２は、ホストバスによってホスト機器２と接続され、ホスト機器２との通信を司る。例えば、ホストインタフェース回路３２は、ホスト機器２から受信した命令及びデータをそれぞれ、プロセッサ３１及びバッファメモリ３３に転送する。またホストインタフェース回路３２は、プロセッサ３１の命令に応答して、バッファメモリ３３内のデータをホスト機器２に転送する。
バッファメモリ３３は、例えばＳＲＡＭ（Static random access memory）であり、メモリコントローラ３０がＮＡＮＤフラッシュメモリ１０から読み出したデータや、ホスト機器２から受信したライトデータ等を一時的に記憶する。
ＮＡＮＤインタフェース回路３４は、ＮＡＮＤバスによってＮＡＮＤフラッシュメモリ１０と接続され、ＮＡＮＤフラッシュメモリ１０との通信を司る。
ＥＣＣ回路３６は、データのエラー訂正（ＥＣＣ：Error Checking and Correcting）に関する処理を行う。具体的には、ＥＣＣ回路３６は、ライト処理時には誤り訂正符号（パリティ）を生成して、これをライトデータに付与する。また、ＥＣＣ回路３６は、リード処理時にはＮＡＮＤフラッシュメモリ１０から読み出したデータを復号し、誤りビットの有無を検出する。そして誤りビットが検出された際には、ＥＣＣ回路３６は、その誤りビットの位置を特定し、誤りを訂正する。ライトデータに付与される誤り訂正符号のビット長が長いほど、訂正できる誤りビット数の上限値（誤りビット数上限値）は増加する。
図２は、第１実施形態に係るＮＡＮＤフラッシュメモリとメモリコントローラとの接続関係を示すブロック図である。図２に示すように、ＮＡＮＤフラッシュメモリ１０は、例えば、各々が不揮発性メモリとしての機能を独立に有する複数のＮＡＮＤチップ１０＜＞（１０＜０，０＞、１０＜０，１＞、１０＜０，２＞、１０＜０，３＞、１０＜１，０＞、１０＜１，１＞、１０＜１，２＞、１０＜１，３＞、１０＜２，０＞、１０＜２，１＞、１０＜２，２＞、１０＜２，３＞、１０＜３，０＞、１０＜３，１＞、１０＜３，２＞、及び１０＜３，３＞）を含む。複数のＮＡＮＤチップ１０＜＞の各々は、ＮＡＮＤインタフェース回路３４に接続される。具体的には、各々が図２において同一行に位置するＮＡＮＤチップの組１０＜０，０＞～１０＜０，３＞、１０＜１，０＞～１０＜１，３＞、１０＜２，０＞～１０＜２，３＞、及び１０＜３，０＞～１０＜３，３＞はそれぞれ、共通のＮＡＮＤバスを介してＮＡＮＤインタフェース回路３４に接続される。
以下では、ＮＡＮＤチップの組１０＜０，０＞～１０＜０，３＞、１０＜１，０＞～１０＜１，３＞、１０＜２，０＞～１０＜２，３＞、及び１０＜３，０＞～１０＜３，３＞とＮＡＮＤインタフェース回路３４との接続経路をそれぞれ、チャネルＣＨ０、ＣＨ１、ＣＨ２、及びＣＨ３とも呼ぶ。
また、各々が図２において同一列に位置するＮＡＮＤチップの組１０＜０，０＞～１０＜３，０＞、１０＜０，１＞～１０＜３，１＞、１０＜０，２＞～１０＜３，２＞、及び１０＜０，３＞～１０＜３，３＞をそれぞれ、バンクＢＡＮＫ０、ＢＡＮＫ１、ＢＡＮＫ２、及びＢＡＮＫ３とも呼ぶ。すなわち、１つのバンクＢＡＮＫ内のＮＡＮＤチップ１０＜＞の数は、チャネルＣＨの数（図２の例では４個）に対応する。
なお、図２では、チャネルＣＨの数が４であり、バンクＢＡＮＫの数が４である場合について示したが、これに限られず、チャネルＣＨの数、及びバンクＢＡＮＫの数は任意に設定可能である。
また、説明の便宜上、不揮発性メモリとしての機能を有する最小単位をＮＡＮＤチップ１０＜＞として説明するが、ＮＡＮＤチップ１０＜＞は、単一のチップに形成される必要は無く、複数のチップにわたって形成されてもよい。また、複数のＮＡＮＤチップ１０＜＞が単一のチップに形成されてもよい。
（論理ブロック）
図３は、第１実施形態に係るＮＡＮＤフラッシュメモリに割り当てられるメモリ空間の一例を示すブロック図である。
図３に示すように、ＮＡＮＤフラッシュメモリ１０のメモリ空間は、複数の論理ブロックＬＢＬＫ（ＬＢＬＫ０、ＬＢＬＫ１、ＬＢＬＫ２、…、ＬＢＬＫｎ）によって構成される（ｎは２以上の整数）。複数の論理ブロックＬＢＬＫの各々は、複数の論理ページＬＰＧ（ＬＰＧ０、ＬＰＧ１、ＬＰＧ２、…、ＬＰＧｍ）によって構成される（ｍは２以上の整数）。メモリコントローラ３０は、ライトデータを論理ブロックＬＢＬＫ及び論理ページＬＰＧと対応づけることにより、ＮＡＮＤフラッシュメモリ１０内に記憶されるライトデータを特定することができる。なお、図３では、論理ブロックＬＢＬＫ及び論理ページＬＰＧ０の各々の最小数が３である場合が示されるが、これに限らず、論理ブロックＬＢＬＫ及び論理ページＬＰＧ０の各々の最小数は、任意の数に設定可能である。
図４は、図３に示された複数の論理ブロックＬＢＬＫのうちの１つの構成を模式的に示す概念図である。図４に示すように、１つの論理ブロックＬＢＬＫは、例えば、全てのＮＡＮＤチップ１０＜＞のうち、２つのバンクＢＡＮＫに属するＮＡＮＤチップ１０＜＞にわたって割り当てられる。図４及び図２の例では、バンクＢＡＮＫ０に属するＮＡＮＤチップ１０＜０，０＞、１０＜１，０＞、１０＜２，０＞、及び１０＜３，０＞、並びにバンクＢＡＮＫ１に属するＮＡＮＤチップ１０＜０，１＞、１０＜１，１＞、１０＜２，１＞、及び１０＜３，１＞にわたって割り当てられる論理ブロックＬＢＬＫが示される。バンクＢＡＮＫ０に属するＮＡＮＤチップ１０＜０，０＞、１０＜１，０＞、１０＜２，０＞、及び１０＜３，０＞、並びにバンクＢＡＮＫ１に属するＮＡＮＤチップ１０＜０，１＞、１０＜１，１＞、１０＜２，１＞、及び１０＜３，１＞にわたるメモリ空間内には、図４に示されたような論理ブロックＬＢＬＫが複数個割り当てられる。同様に、バンクＢＡＮＫ２に属するＮＡＮＤチップ１０＜０，２＞、１０＜１，２＞、１０＜２，２＞、及び１０＜３，２＞、並びにバンクＢＡＮＫ３に属するＮＡＮＤチップ１０＜０，３＞、１０＜１，３＞、１０＜２，３＞、及び１０＜３，３＞にわたるメモリ空間内にも、図４に図示された論理ブロックＬＢＬＫと同等のサイズを有する論理ブロックＬＢＬＫが複数個割り当てられる。
（機能構成）
図５は、第１実施形態に係るメモリコントローラのライト処理に関する機能構成を示すブロック図である。図５に示すように、メモリコントローラ３０において、ライト処理を実行する際、プロセッサ３１は、ホストライトコマンド処理部３１０、ＣＮＴライトコマンド発行部３２０、ＮＡＮＤパラメタ処理部３４０、及び論理ブロック管理部３５０として機能し、バッファメモリ３３は、ライトバッファ３３０として機能する。
ホストライトコマンド処理部３１０は、ホスト機器２からホストライトコマンドを受けると、メモリシステム１におけるライト処理の全体を制御する。ホストライトコマンド処理部３１０は、ライト進捗管理部３１１及びライトデータ管理部３１２を含む。
ライト進捗管理部３１１は、ＮＡＮＤフラッシュメモリ１０からライト完了通知を受けると、進捗管理テーブル３１３を更新することにより、ライト処理の進捗状況をチャネルＣＨ毎に管理する。
図６は、第１実施形態に係る進捗管理テーブルの構成を示す概念図である。
図６に示すように、進捗管理テーブル３１３には、チャネルＣＨ毎のライト完了論理ページ数が記憶される。或るチャネルＣＨのライト完了論理ページ数は、複数の論理ページＬＰＧにわたるライトデータのうち当該チャネルＣＨに対応する部分の書込み進捗を表す。ライト完了論理ページ数は、複数の論理ページＬＰＧにわたるライトデータが複数のライト処理によって書き込まれる場合に、当該複数のライト処理の開始時に有効となり、当該複数のライト処理が全て完了すると、リセットされればよい。
ライト進捗管理部３１１は、或る論理ページＬＰＧに対するライト処理が完了するたびに、進捗管理テーブル３１３のうち、当該完了したライト処理が実行されたチャネルＣＨのライト完了論理ページ数を更新する。
再び図５に戻って、ライト処理に関するメモリコントローラ３０の機能構成について説明する。
ライトデータ管理部３１２は、進捗管理テーブル３１３を参照することにより、チャネルＣＨ間に生じるライト処理の進捗の差を把握する。ライトデータ管理部３１２は、当該進捗の差が所定の閾値未満となるように、ライト処理に関する種々のパラメタを制御する。
具体的には、例えば、ライトデータ管理部３１２は、ＮＡＮＤフラッシュメモリ１０に書き込むデータ（データ内容）をライトデータとするかＮＵＬＬデータとするかをライト処理毎に決定する。ライトデータ管理部３１２は、当該決定されたデータ内容をＣＮＴライトコマンド発行部３２０に送出する。ＮＵＬＬデータは、ホスト機器２からのライトデータとは無関係なデータであり、例えば、閾値電圧が消去状態のメモリセルトランジスタに記憶されるデータに対応する。
また、ライトデータ管理部３１２は、ライト処理においてメモリセルトランジスタに何ビットのデータを書き込むかを指定するライトモードをライト処理毎に決定する。例えば、ライトデータ管理部３１２は、ＳＬＣ（Single-Level Cell）モード、ＭＬＣ（Multi-Level Cell）モード、及びＴＬＣ（Triple-Level Cell）モードを使用可能である。ＳＬＣモード、ＭＬＣモード、及びＴＬＣモードは、１つのメモリセルトランジスタに対して、それぞれ１ビットデータ、２ビットデータ、及び３ビットデータを記憶させるライトモードである。ライトデータ管理部３１２は、当該決定されたライトモードをＣＮＴライトコマンド発行部３２０に送出する。
また、ライトデータ管理部３１２は、ＮＡＮＤフラッシュメモリ１０にライトデータが書き込まれる時間ｔＰＲＯＧの上限値（ライト時間上限値）をライト処理毎に決定し、当該決定されたライト時間上限値をＮＡＮＤパラメタ処理部３４０に送出する。また、ライトデータ管理部３１２は、誤りビット数上限値をライト処理毎に決定し、当該決定された誤りビット数上限値を論理ブロック管理部３５０に送出する。
ＣＮＴライトコマンド発行部３２０は、ホストライトコマンド処理部３１０からデータ内容及びライトモードを含むライト指示を受けると、当該ライト指示に基づいてＮＡＮＤフラッシュメモリ１０にデータを書き込む旨を指示するＣＮＴライトコマンドを発行する。ＮＡＮＤフラッシュメモリ１０は、ＣＮＴライトコマンドを受けると、指定された内容のデータを、指定されたライトモードを使用して記憶する。ライト処理の完了後、ＮＡＮＤフラッシュメモリ１０は、ライト完了通知をメモリコントローラ３０に送出する。
また、ＣＮＴライトコマンド発行部３２０は、ＮＡＮＤフラッシュメモリ１０におけるライト処理が完了後、当該ライト処理によって更新された論理アドレスと物理アドレスとの対応関係を含むアドレス更新情報をＤＲＡＭ２０に書き込む旨を指示するＣＮＴライトコマンドを発行し、当該ＣＮＴライトコマンドをＤＲＡＭ２０に送出する。これにより、ＤＲＡＭ２０は、アドレス更新情報に応じてルックアップテーブル２００を最新の状態に更新できる。
ライトバッファ３３０は、所定の数の論理ページ（例えば、２論理ページ）分のメモリサイズを有し、ホスト機器２からのライトデータを一時的に記憶して、ライト処理の際に当該ライトデータをＣＮＴライトコマンド発行部３２０に送出する。ライトバッファ３３０は、１論理ページ分のライト処理が完了すると、当該１論理ページ分のライトデータを消去又は無効化し、ホスト機器２からの新たなライトデータを記憶する。ライトバッファ３３０内に記憶されるライトデータは、ライト処理の進捗に応じてホストライトコマンド処理部３１０によって適宜管理される。
ＮＡＮＤパラメタ処理部３４０は、ＮＡＮＤフラッシュメモリ１０に関する種々のパラメタ（例えば、ライト時間上限値）をＮＡＮＤチップ１０＜＞毎に管理する。ライト時間上限値の変更をライトデータ管理部３１２から通知された場合、ＮＡＮＤパラメタ処理部３４０は、ライト処理に先立ち、対応するＮＡＮＤチップ１０＜＞にライト時間上限値の変更を指示する。例えば、ＮＡＮＤパラメタ処理部３４０が当該ライト時間上限値を変更する旨をホストライトコマンド処理部３１０に通知すると、ホストライトコマンド処理部３１０は、ＣＮＴライトコマンド発行部３２０を介して、変更対象のＮＡＮＤチップ１０＜＞にライト時間上限値の変更を指示する旨を指示する。
論理ブロック管理部３５０は、ライト処理における論理ブロックＬＢＬＫに関する種々のパラメタ（例えば、誤りビット数上限値）をチャネルＣＨ毎に管理する。誤りビット数上限値の変更をライトデータ管理部３１２から通知された場合、論理ブロック管理部３５０は、ライト処理に先立ち、対応するチャネルＣＨの誤りビット数上限値の変更をＥＣＣ回路３６に指示する。
以上のような構成により、チャネルＣＨ間のライト処理の進捗ずれに応じて、種々の設定が変更されたライト処理が実行される。
１．１．２ ＮＡＮＤチップ
次に、第１実施形態に係るメモリシステムのＮＡＮＤチップの構成について説明する。
図７は、第１実施形態に係るＮＡＮＤチップの構成を示すブロック図である。図７では、チャネルＣＨ０を介したメモリコントローラ３０とＮＡＮＤチップ１０＜＞との接続関係と、チャネルＣＨ０に接続されたＮＡＮＤチップ１０＜＞の構成の具体例としてのＮＡＮＤチップ１０＜０，０＞の構成と、が一例として示される。なお、ＮＡＮＤチップ１０＜０，０＞以外のＮＡＮＤチップ１０＜＞は、ＮＡＮＤチップ１０＜０，０＞と同等の構成を有するため、説明を省略する。また、チャネルＣＨ１～ＣＨ３は、メモリコントローラ３０との間において、チャネルＣＨ０と同等の接続関係を有するため、説明を省略する。
図７に示すように、ＮＡＮＤチップ１０＜０，０＞は、メモリセルアレイ１１（１１＿０及び１１＿１）、入出力回路１２、ロジック制御回路１３、レジスタ１４、シーケンサ１５、電圧生成回路１６、ドライバセット１７、ロウデコーダ１８（１８＿０及び１８＿１）、及びセンスアンプ１９（１９＿０及び１９＿１）を備える。メモリセルアレイ１１＿０、ロウデコーダ１８＿０、及びセンスアンプ１９＿０は、プレーンＰＬＡＮＥ０を構成する。メモリセルアレイ１１＿１、ロウデコーダ１８＿１、及びセンスアンプ１９＿１は、プレーンＰＬＡＮＥ１を構成する。
プレーンＰＬＡＮＥ０及びＰＬＡＮＥ１は、同等の構成を有し、ＮＡＮＤチップ１０＜０，０＞内の他の構成に対して並列に接続される。これにより、プレーンＰＬＡＮＥ０及びＰＬＡＮＥ１は、ＮＡＮＤチップ１０＜０，０＞内で並列に動作し得る。以下に示すメモリセルアレイ１１、ロウデコーダ１８、及びセンスアンプ１９の説明は、プレーンＰＬＡＮＥ０及びＰＬＡＮＥ１の各々について同等に適用される。
メモリセルアレイ１１は、各々がビット線及びワード線に関連付けられた複数の不揮発性のメモリセルトランジスタの集合である複数の物理ブロックＰＢＬＫを含む。物理ブロックＰＢＬＫは、例えば、データの消去単位となり、物理ブロックＰＢＬＫのメモリサイズの整数倍は、論理ブロックＬＢＬＫのメモリサイズに相当する。図７では一例として４つの物理ブロックＰＢＬＫ０～ＰＢＬＫ３が図示される。
入出力回路１２及びロジック制御回路１３は、メモリコントローラ３０との間でＮＡＮＤインタフェースに従う信号を送受信する。
具体的には、入出力回路１２は、８ビットの入出力信号ＤＱ＜７：０＞、信号ＤＱＳ、及び／ＤＱＳを、メモリコントローラ３０との間で送受信する。入出力信号ＤＱ＜７：０＞は、データＤＡＴ、アドレスＡＤＤ、及びコマンドＣＭＤ等を含む。信号ＤＱＳはストローブ信号である。信号／ＤＱＳは、信号ＤＱＳの反転信号である。入出力回路１２は、信号ＤＱ＜７：０＞内のアドレスＡＤＤ及びコマンドＣＭＤをレジスタ１４に転送する。入出力回路１２は、ライトデータ及びリードデータＤＡＴをセンスアンプ１９と送受信する。
ロジック制御回路１３は、メモリコントローラ３０から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、及び／ＷＰを受信する。また、ロジック制御回路１３は、信号／ＲＢをメモリコントローラ３０に転送してＮＡＮＤチップ１０＜０，０＞の状態を外部に通知する。
信号／ＣＥは、ＮＡＮＤチップ１０＜０，０＞をイネーブル状態にするための信号であり、“Ｌ（Low）”レベルに切り替わることによりアサートされる。イネーブル状態のＮＡＮＤチップ１０＜０，０＞は、例えば、その他の信号ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、／ＷＰ、ＤＱ＜７：０＞、ＤＱＳ、及び／ＤＱＳが自身に向けられたものであると認識してこれらを内部に取り込み、自身の状態に応じた信号／ＲＢをメモリコントローラ３０に送出するように構成される。
信号ＣＬＥ及びＡＬＥは、ＮＡＮＤチップ１０＜０，０＞への入力信号ＤＱ＜７：０＞がそれぞれコマンド及びアドレスであることをＮＡＮＤチップ１０＜０，０＞に通知する信号である。具体的には、例えば、信号ＣＬＥ及びＡＬＥは、それぞれ“Ｈ（High）”レベル及び“Ｌ”レベルの場合、入力信号ＤＱ＜７：０＞がコマンドＣＭＤであることをＮＡＮＤチップ１０＜０，０＞に通知し、それぞれ“Ｌ”レベル及び“Ｈ”レベルの場合、入力信号ＤＱ＜７：０＞がアドレスＡＤＤであることをＮＡＮＤチップ１０＜０，０＞に通知する。また、信号ＣＬＥ及びＡＬＥは、いずれも“Ｌ”レベルの場合、入力信号ＤＱ＜７：０＞がデータＤＡＴであることをＮＡＮＤチップ１０＜０，０＞に通知する。
信号／ＷＥは、“Ｌ”レベルでアサートされ、入力信号ＤＱ＜７：０＞をＮＡＮＤチップ１０＜０，０＞に取り込ませるための信号である。信号／ＲＥは、“Ｌ”レベルでアサートされ、ＮＡＮＤチップ１０＜０，０＞から出力信号ＤＱ＜７：０＞を読み出すための信号である。信号ＲＥは、信号／ＲＥの反転信号である。信号／ＷＰは、“Ｌ”レベルでアサートされ、ＮＡＮＤチップ１０＜０，０＞への書込みを禁止するための信号である。
信号／ＲＢは、ＮＡＮＤチップ１０＜０，０＞がレディ状態（メモリコントローラ３０からの命令を受信出来る状態）であるか、それともビジー状態（メモリコントローラ３０からの命令を受信出来ない状態）であるかを示す信号であり、“Ｌ”レベルがビジー状態を示す。
メモリコントローラ３０のＮＡＮＤインタフェース回路３４は、例えば、上述した各種信号ＤＱ＜７：０＞、ＤＱＳ、／ＤＱＳ、／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、／ＷＰ、及び／ＲＢの各々を、チャネルＣＨ０に属するＮＡＮＤチップ１０＜０，０＞～１０＜０，３＞に対して共通の信号線を用いて通信する。
レジスタ１４は、入出力回路１２を介してメモリコントローラ３０から受信したアドレスＡＤＤ及びコマンドＣＭＤを記憶する。
シーケンサ１５は、レジスタ１４に記憶されたコマンドＣＭＤに基づき、ＮＡＮＤチップ１０＜０，０＞全体の動作を制御する。
電圧生成回路１６は、リード処理、ライト処理、イレース処理等で使用される電圧を生成する。ドライバセット１７は、電圧生成回路１６によって生成された電圧を、メモリセルアレイ１１、ロウデコーダ１８、及びセンスアンプ１９に供給する。
ロウデコーダ１８は、レジスタ１４内のアドレスに基づいて物理ブロックＰＢＬＫ０～ＰＢＬＫ３のいずれかを選択し、更に選択した物理ブロックＰＢＬＫにおいてワード線を選択する。
センスアンプ１９は、データのライト処理において、メモリコントローラ３０から受信したライトデータＤＡＴを、メモリセルアレイ１１に転送する。また、センスアンプ１９は、データのリード処理において、メモリセルアレイ１１内のメモリセルトランジスタの閾値電圧をセンスし、当該センス結果に基づくリードデータＤＡＴを読み出す。
図８は、第１実施形態に係るメモリセルアレイ内の物理ブロックの構成を示す回路図である。図８では、メモリセルアレイ１１に含まれる複数の物理ブロックＰＢＬＫのうち１つが示される。
図８に示すように、物理ブロックＰＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｋ（ｋは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えば８個のメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データに対応する電荷（電子）を不揮発に蓄える。メモリセルトランジスタＭＴは、ライト処理に適用されるライトモードに応じて、異なるビット数のデータを記憶可能に構成される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一の物理ブロックＰＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
つまり、物理ブロックＰＢＬＫは、同一のワード線ＷＬ０～ＷＬ７を共有する複数のストリングユニットＳＵの集合体である。ブロックＢＬＫは、例えばデータの消去単位である。すなわち、同一の物理ブロックＰＢＬＫ内に含まれるメモリセルトランジスタＭＴに蓄えられるデータは、一括して消去される。
ストリングユニットＳＵは、各々が異なるビット線ＢＬに接続され且つ同一のセレクトゲート線ＳＧＤに接続された、複数のＮＡＮＤストリングＮＳの集合体である。ストリングユニットＳＵのうち、同一のワード線ＷＬに共通接続されたメモリセルトランジスタＭＴの集合体を、セルユニットＣＵとも呼ぶ。例えば、セルユニットＣＵ内の複数のメモリセルトランジスタＭＴ内に記憶された同位ビットの集合が、「１物理ページ」として定義される。つまり、ライト処理においてＳＬＣモード、ＭＬＣモード、及びＴＬＣモードが適用された場合、セルユニットＣＵには、１物理ページデータ、２物理ページデータ、及び３物理ページデータがそれぞれ記憶される。セルユニットＣＵに記憶される物理ページのメモリサイズの整数倍は、論理ページＬＰＧのメモリサイズに相当する。
なお、以上で説明したメモリセルアレイ１１の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
１．２ 動作
次に、第１実施形態に係るメモリシステムの動作について説明する。
１．２．１ ライト処理の概要
図９は、第１実施形態に係るメモリシステムにおけるライト処理の概要を示す模式図である。図９では、或る論理ブロックＬＢＬＫ内の複数の論理ページＬＰＧにわたって（論理ページＬＰＧ０、ＬＰＧ１、ＬＰＧ２、…の順に）ライト処理が実行される場合が示される。
図９に示すように、ライト処理の実行単位は、例えば、１論理ページＬＰＧのうち、１つのチャネルＣＨ内の１つのバンクＢＡＮＫに対応する部分（図９の斜線部分）に対して実行される。すなわち、ＣＮＴライトコマンド発行部３２０は、ライト処理の当該実行単位毎にＣＮＴライトコマンドを発行し、ＮＡＮＤフラッシュメモリ１０に対してライトデータの書込みを指示する。なお、ＣＮＴライトコマンドは、単一のコマンドセットである必要はなく、上述したセルユニットＣＵ毎、又は物理ページ毎に発行される複数のコマンドセットを含んでいてもよい。
また、メモリシステム１は、チャネルＣＨ毎に並行してライト処理を実行可能に構成される。具体的には、ＮＡＮＤフラッシュメモリ１０は、チャネルＣＨ０～ＣＨ３の４つのライト処理を並行して実行できる。つまり、図９の例では、論理ページＬＰＧ０のバンクＢＡＮＫ０、論理ページＬＰＧ０のバンクＢＡＮＫ１、論理ページＬＰＧ１のバンクＢＡＮＫ０、論理ページＬＰＧ１のバンクＢＡＮＫ１、論理ページＬＰＧ２のバンクＢＡＮＫ０、及び論理ページＬＰＧ２のバンクＢＡＮＫ１、…、の順にシーケンシャルに実行される複数のライト処理が、チャネルＣＨ０～ＣＨ３で並列に実行される。
１．２．２ フローチャート
次に、第１実施形態に係るメモリシステムにおけるライト処理について、図１０及び図１１に示すフローチャートを用いて説明する。
図１０に示すように、Ｓ１０において、ホストライトコマンド処理部３１０は、ホスト機器２からライトデータを受信する。ライトデータ管理部３１２は、ライトバッファ３３０にライトデータを一時的に記憶する。
Ｓ２０において、ライトデータ管理部３１２は、図９に示したライト処理の実行単位分のライトデータを受信したか否かを判定する。ライト処理の実行単位分のライトデータを受信したと判定された場合（Ｓ２０；ｙｅｓ）、処理はＳ３０に進む。ライト処理の実行単位分のライトデータを受信していないと判定された場合（Ｓ２０；ｎｏ）、処理はＳ１０に戻る。すなわち、ライトデータ管理部３１２は、ライト処理の実行単位分のライトデータがライトバッファ３３０内に記憶されるまで、ホスト機器２からのライトデータの受信を継続する。
Ｓ３０において、ホストライトコマンド処理部３１０からの指示に基づき、ＣＮＴライトコマンド発行部３２０は、チャネルＣＨ毎の進捗を考慮したライト処理を実行する。Ｓ３０の詳細については、図１１を用いて後述する。Ｓ３０におけるライト処理において、メモリコントローラ３０は、ＮＡＮＤフラッシュメモリ１０からライト完了通知を受ける。
Ｓ４０において、ライト進捗管理部３１１は、ライト完了通知に基づき、進捗管理テーブル３１３を更新する。
Ｓ５０において、ライトデータ管理部３１２は、Ｓ４０において更新された進捗管理テーブル３１３を参照し、進捗が更新されたチャネルＣＨより、ライト完了論理ページ数が閾値以上多いチャネルＣＨがあるか否かを判定する。
進捗が更新されたチャネルＣＨよりライト完了論理ページ数が閾値以上多いチャネルＣＨがある場合（Ｓ５０；ｙｅｓ）、処理はＳ６０に進む。Ｓ６０において、ライトデータ管理部３１２は、進捗が更新されたチャネルＣＨのライト時間上限値を減少させる旨の指示をＮＡＮＤパラメタ処理部３４０に送出する。ＮＡＮＤパラメタ処理部３４０は、ライトデータ管理部３１２からの指示に応じて、進捗が更新されたチャネルＣＨのライト時間上限値を減少させる。Ｓ７０において、ライトデータ管理部３１２は、進捗が更新されたチャネルＣＨにＮＵＬＬデータを書き込む旨の指示をＣＮＴライトコマンド発行部３２０に送出する。Ｓ７０が終了すると、処理はＳ１００に進む。
一方、進捗が更新されたチャネルＣＨよりライト完了論理ページ数が閾値以上多いチャネルＣＨがない場合（Ｓ５０；ｎｏ）、処理はＳ８０に進む。Ｓ８０において、ライトデータ管理部３１２は、進捗が更新されたチャネルＣＨのライト時間上限値が変更済みであるか否か（すなわち、ライト時間上限値は既にＳ６０によって減少しているか否か）を判定する。ライト時間上限値が変更済みである場合（Ｓ８０；ｙｅｓ）、処理はＳ９０に進む。Ｓ９０において、ＮＡＮＤパラメタ処理部３４０は、ライトデータ管理部３１２からの指示に応じて、進捗が更新されたチャネルＣＨのライト時間上限値及びデータ内容を元の設定値に戻す。Ｓ９０が終了すると、処理はＳ１００に進む。進捗が更新されたチャネルＣＨのライト時間上限値が変更済みでない（すなわち、ライト時間上限値が元の設定値のままである）場合（Ｓ８０；ｎｏ）、処理はＳ９０を省略し、Ｓ１００に進む。
Ｓ１００において、ライトデータ管理部３１２は、受信した全てのライトデータのライト処理が完了したか否かを判定する。受信した全てのライトデータのライト処理が完了している場合（Ｓ１００；ｙｅｓ）、ライト処理は終了する。一方、受信した全てのライトデータのライト処理が完了していない場合（Ｓ１００；ｎｏ）、処理はＳ３０に戻る。これにより、受信した全てのライトデータのライト処理が完了するまで、Ｓ３０～Ｓ１００の処理が繰り返される。
以上により、ライト処理が終了する。
なお、図１０の例では、Ｓ８０において、ライト時間上限値が変更済みであるか否かを判定する場合について記載したが、これに限られない。例えば、Ｓ８０において、ライトデータ管理部３１２は、進捗が更新されたチャネルのデータ内容がＮＵＬＬデータに変更済みであるか否かを判定してもよい。
次に、図１１を参照して、図１０のＳ３０の詳細について説明する。
図１１に示すように、Ｓ３１において、ＣＮＴライトコマンド発行部３２０は、ＣＮＴライトコマンドの発行先のチャネル（ライト対象チャネル）ＣＨのライト時間上限値がＮＡＮＤパラメタ処理部３４０によって変更済みであるか否かを判定する。ライト対象チャネルＣＨのライト時間上限値が変更済みである（元の設定値より減少している）場合（Ｓ３１；ｙｅｓ）、処理はＳ３２に進む。
Ｓ３２において、ＣＮＴライトコマンド発行部３２０は、ＮＵＬＬデータの書込みを指示するＣＮＴライトコマンドを発行し、ＮＡＮＤフラッシュメモリ１０に送出する。これにより、ＮＡＮＤフラッシュメモリ１０は、ライト対象チャネルの論理ページＬＰＧ内にＮＵＬＬデータを書き込むライト処理を実行する。ライト処理の完了後、ＮＡＮＤフラッシュメモリ１０は、ライト完了通知をメモリコントローラ３０に送出し、Ｓ３３において、メモリコントローラ３０は、ライト完了通知を受信する。
なお、ＮＵＬＬデータが書き込まれる場合、メモリセルアレイ１１内にはホスト機器２からのライトデータが書き込まれないため、ルックアップテーブル２００は更新されない。
一方、ライト対象チャネルＣＨのライト時間上限値が変更済みでない（元の設定値から減少していない）場合（Ｓ３１；ｎｏ）、処理はＳ３４に進む。
Ｓ３４において、ＣＮＴライトコマンド発行部３２０は、ライトデータの書込みを指示するＣＮＴライトコマンドを発行し、ＮＡＮＤフラッシュメモリ１０に送出する。これにより、ＮＡＮＤフラッシュメモリ１０は、ライト対象チャネルの論理ページＬＰＧ内にライトデータを書き込むライト処理を実行する。
ライト処理の完了後、ＮＡＮＤフラッシュメモリ１０は、ライト完了通知をメモリコントローラ３０に送出し、Ｓ３５において、メモリコントローラ３０は、ライト完了通知を受信する。
Ｓ３６において、ＣＮＴライトコマンド発行部３２０は、Ｓ３４によってＮＡＮＤフラッシュメモリ１０内に書き込まれたライトデータのアドレス更新情報の書き込みを指示するＣＮＴライトコマンドを発行し、ＤＲＡＭ２０に送出する。これにより、ＤＲＡＭ２０は、最新の状態を反映したルックアップテーブル２００に更新される。
以上により、チャネルＣＨ毎の進捗を考慮したライト処理が完了する。
１．２．３ コマンドシーケンス及びタイミングチャート
図１２は、第１実施形態に係るメモリシステムにおけるライト処理を示すコマンドシーケンス及びタイミングチャートである。図１２では、ライト処理の際の信号ＤＱ及び／ＲＢと、当該信号の通信に応じて選択ワード線ＷＬｓｅｌに印加される電圧が示される。ここで、選択ワード線ＷＬｓｅｌとは、ライト処理の対象となるメモリセルトランジスタＭＴに接続されたワード線ＷＬである。また、図１２（Ａ）及び図１２（Ｂ）ではそれぞれ、図１１のＳ３４に対応するライト処理（ライトデータを書き込む場合）、及びＳ３２に対応するライト処理（ＮＵＬＬデータを書き込む場合）が示される。
なお、以下の説明では、説明の便宜上、ライトモードとしてＴＬＣモードが適用され、１回のＣＮＴライトコマンドに対応して３物理ページが書き込まれる場合が示される。
まず、図１２（Ａ）を参照してライトデータが書き込まれる場合について説明する。
図１２（Ａ）に示すように、ＣＮＴライトコマンド発行部３２０は、ライト処理を指示するコマンドセットＣＳ１、ＣＳ２、及びＣＳ３を順にＮＡＮＤフラッシュメモリ１０に送出する。例えば、コマンドセットＣＳ１～ＣＳ３はそれぞれ、１つのセルユニットＣＵに書き込まれる３物理ページのライトデータのうちの１物理ページデータ分を含む。
ＮＡＮＤフラッシュメモリ１０は、コマンドセットＣＳ１を受けると、一時的にレディ状態からビジー状態に遷移し、センスアンプ１９内のラッチ回路（図示せず）に最初の１物理ページデータを記憶する。
ＮＡＮＤフラッシュメモリ１０は、コマンドセットＣＳ２を受けると、一時的にレディ状態からビジー状態に遷移し、センスアンプ１９内の更なるラッチ回路（図示せず）に、２つめの物理ページデータを記憶する。
ＮＡＮＤフラッシュメモリ１０は、コマンドセットＣＳ３を受けると、レディ状態からビジー状態に遷移し、センスアンプ１９内の更なるラッチ回路（図示せず）に、３つめの物理ページデータを記憶する。そして、ＮＡＮＤフラッシュメモリ１０は、記憶された３物理ページデータに基づくライト処理を開始する。ライト処理において、シーケンサ１５は、プログラム動作を繰り返し実行する。
プログラム動作は、メモリセルトランジスタＭＴの閾値電圧を上昇させる動作である。プログラム動作において、選択ワード線ＷＬｓｅｌに接続されたライト対象の複数のメモリセルトランジスタＭＴは、各々の閾値電圧の高さに応じて閾値電圧の上昇が許容され、又は禁止される。すなわち、シーケンサ１５は、ライト対象のメモリセルトランジスタＭＴのうち、閾値電圧が目標の状態に達していないメモリセルトランジスタＭＴをプログラム対象に設定し、閾値電圧が目標の状態に達しているメモリセルトランジスタＭＴをプログラム禁止に設定する。
プログラム動作では、選択ワード線ＷＬｓｅｌに印可される電圧を電圧ＶＳＳからプログラム電圧ＶＰＧＭに上昇させる。電圧ＶＳＳは、接地電圧（例えば、０Ｖ）であり、プログラム電圧ＶＰＧＭは、メモリセルトランジスタＭＴの閾値電圧を上昇させることが可能な程度に高い電圧である。選択ワード線ＷＬｓｅｌにプログラム電圧ＶＰＧＭが印加されると、選択ワード線ＷＬｓｅｌに接続され、かつプログラム対象に設定されたメモリセルトランジスタＭＴの閾値電圧は上昇する。一方、選択ワード線ＷＬｓｅｌに接続され、かつプログラム禁止に設定されたメモリセルトランジスタＭＴは、例えば当該メモリセルトランジスタＭＴを含むＮＡＮＤストリングＮＳがフローティング状態に制御されることにより、閾値電圧の上昇が抑制される。
プログラム電圧ＶＰＧＭは、プログラム動作が繰り返される度にステップアップされる。つまり、選択ワード線ＷＬｓｅｌに印加されるプログラム電圧ＶＰＧＭは、プログラム動作の回数に応じて高くなる。
プログラム動作の繰り返しにおいてシーケンサ１５は、例えば目標の状態に達していないメモリセルトランジスタＭＴの数が所定の数を下回ったことを検知するか、又はライト処理がメモリコントローラ３０から通知されたライト時間上限値を超えたことを検知するとライト処理を終了し、ＮＡＮＤフラッシュメモリ１０をビジー状態からレディ状態に遷移させる。
ライトデータが書き込まれる場合、目標の状態に達していないメモリセルトランジスタＭＴの数が所定の数を十分下回ることができる程度の長さにライト時間上限値が設定される。このため、選択されたセルユニットＣＵには、ライト時間上限値以内に３物理ページデータを書き込むことができる。図示されたライト時間ｔＰＲＯＧ０は、３物理ページデータ分のライトデータの書込みに要した時間に対応している。
次に、図１２（Ｂ）を参照してＮＵＬＬデータが書き込まれる場合について説明する。
図１２（Ｂ）に示すように、ＣＮＴライトコマンド発行部３２０は、コマンドセットＣＳ１ａ、ＣＳ２ａ、及びＣＳ３ａを順にＮＡＮＤフラッシュメモリ１０に送出する。例えば、コマンドセットＣＳ１ａ～ＣＳ３ａはそれぞれ、１つのセルユニットＣＵに書き込まれる（しかし実際には書き込まれない）３物理ページのＮＵＬＬデータのうちの１物理ページデータ分を含む。コマンドセットＣＳ１ａ～ＣＳ３ａによるセンスアンプ１９へのデータ入力動作は、図１２（Ａ）の場合と同様である。
１つのセルユニットＣＵに書き込まれる３物理ページデータが全てＮＵＬＬデータの場合、当該セルユニットＣＵ内の全てのメモリセルトランジスタＭＴの目標の状態は、例えば、消去状態となり得る。これにより、選択ワード線ＷＬｓｅｌに接続されたライト対象の全てのメモリセルトランジスタＭＴは、閾値電圧の上昇が禁止される。このため、ＮＵＬＬデータのライト処理では、シーケンサ１５は、プログラム電圧ＶＰＧＭの印加を開始する前に、目標の状態に達していないメモリセルトランジスタＭＴの数が所定の数を下回ったことを検知して、ライト処理を終了する。
なお、上述の通り、ＮＵＬＬデータのライト処理では、ライトデータのライト処理の場合よりも短いライト時間上限値が設定される。このため、ＮＵＬＬデータのライト処理が消去状態以外の状態を目標の状態に対応する場合においても、シーケンサ１５は、ライトデータのライト処理の場合よりも少ない回数のプログラム動作で強制的にライト処理を終了する。
したがって、ＮＵＬＬデータのライト処理におけるライト時間ｔＰＲＯＧ１を、ライトデータのライト処理におけるライト時間ｔＰＲＯＧ０よりも短くすることができる。
１．４ 本実施形態に係る効果
第１実施形態によれば、複数のライト処理がチャネルＣＨ０～ＣＨ３に並行して実行される場合、ライト進捗管理部３１１は、ライト処理が完了するたびに進捗管理テーブル３１３を更新する。ライトデータ管理部３１２及びＮＡＮＤパラメタ処理部３４０は、進捗が更新されたチャネルＣＨよりも閾値以上多いライト完了論理ページ数のチャネルＣＨがある場合、当該進捗が更新されたチャネルＣＨのライト時間上限値を減少させる。また、ライトデータ管理部３１２及びＣＮＴライトコマンド発行部３２０は、進捗が更新されたチャネルＣＨよりも閾値以上多いライト完了論理ページ数のチャネルＣＨがある場合、当該進捗が更新されたチャネルＣＨに対してＮＵＬＬデータの書き込む旨のＣＮＴライトコマンドを発行する。これにより、チャネルＣＨ間に生じるライト処理の進捗の差が閾値を超えることを抑制できる。このため、データのライト速度の低下を抑制することができる。
上述の効果について、図１３及び図１４を用いて補足する。
図１３は、比較例に係るメモリシステムにおけるライト処理を説明するための模式図である。図１３では、比較例として、チャネルＣＨ間に生じるライト処理の進捗の差に基づいて、ライト処理の設定が変更されない場合の例が示される。
図１３に示すように、時刻Ｔ０において同時にチャネルＣＨ０～ＣＨ３が並列にライト処理を開始する。
時刻Ｔ１～Ｔ５までは、チャネルＣＨ１～ＣＨ３と、チャネルＣＨ０とが交互に、１論理ページＬＰＧに対応するライト処理を完了する。しかしながら、図１３の例のように、チャネルＣＨ０が他のチャネルＣＨ１～ＣＨ３よりもライト処理の実行速度が遅い場合、ライト処理が進むにつれて、チャネルＣＨ０とチャネルＣＨ１～ＣＨ３との進捗の差は大きくなる。そして、時刻Ｔ６において、チャネルＣＨ１～ＣＨ３は、チャネルＣＨ０が論理ページＬＰＧ２に対応するライト処理を完了する前に、論理ページＬＰＧ３に対応するライト処理を完了する。
時刻Ｔ６の時点で、ライトバッファ３３０には、論理ページＬＰＧ２及びＬＰＧ３のライトデータが記憶されている。このため、チャネルＣＨ１～ＣＨ３が論理ページＬＰＧ４に対応するライト処理を開始するためには、論理ページＬＰＧ２のライトデータを、ライトバッファ３３０から消去又は無効化する必要がある。しかしながら、上述の通り、ライトバッファ３３０は、例えば、１論理ページ分のライト処理が完了するまで、対応するライトデータを消去又は無効化することができない。このため、チャネルＣＨ１～ＣＨ３は、チャネルＣＨ０が論理ページＬＰＧ２に対応するライト処理を完了する時刻Ｔ７まで、論理ページＬＰＧ４に対応するライト処理を開始することができない。
同様に、チャネルＣＨ１～ＣＨ３が論理ページＬＰＧ４に対応するライト処理を完了する時刻Ｔ８の時点で、ライトバッファ３３０には、論理ページＬＰＧ３及びＬＰＧ４が記憶されている。しかしながら、チャネルＣＨ１～ＣＨ３は、チャネルＣＨ０が論理ページＬＰＧ３に対応するライト処理を完了する時刻Ｔ９まで、論理ページＬＰＧ４に対応するライト処理を開始することができない。
このように、他の複数のチャネルＣＨ１～ＣＨ３に比べて実行速度の遅いチャネルＣＨ０が存在する場合、チャネルＣＨ０以外の全てのチャネルＣＨ１～ＣＨ３のライト速度が、ライト速度の最も遅いチャネルＣＨ０に律速される場合があり、好ましくない。
また、上述の例では、ライトバッファ３３０のメモリサイズに関する制約によって、新たな論理ページＬＰＧに対応するライト処理が実行できない場合について説明したが、ライト処理の実行を制約する要因は、ライトバッファ３３０のメモリサイズに限られない。例えば、ホスト機器２からの新たなライトデータをライトバッファ３３０が記憶できても、ライトバッファ３３０内のライトデータに関する書込み中の論理ページＬＰＧの数が上限に達すると、新たな論理ページＬＰＧに対応するライト処理が実行できない場合がある。
いずれにしても、チャネルＣＨ間におけるライト処理の実行速度にずれが存在する場合、ライト速度の最も速いチャネルＣＨの新たな論理ページＬＰＧに対するライト処理が、ライト速度の遅い他の複数のチャネルＣＨに律速される場合があり、好ましくない。
図１４は、第１実施形態に係るメモリシステムにおけるライト処理を説明するための模式図である。図１４の例では、ライトデータ管理部３１２は、図１０のＳ５０における判定に適用される閾値として“１”が設定される場合が示される。
図１４に示すように、図１４における時刻Ｔ１０～Ｔ１３までの動作は、図１３における時刻Ｔ０～Ｔ３までの動作と同等である。
時刻Ｔ１３において、ライト進捗管理部３１１は、チャネルＣＨ１～ＣＨ３が論理ページＬＰＧ１に対応するライト処理を完了したことに伴い、進捗管理テーブル３１３を更新する。これにより、進捗管理テーブル３１３において、チャネルＣＨ１～ＣＨ３のライト完了論理ページ数は“２”となる。
時刻Ｔ１４において、チャネルＣＨ０が論理ページＬＰＧ１のバンクＢＡＮＫ０に対応するライト処理を完了する。時刻Ｔ１４では、チャネルＣＨ０は、論理ページＬＰＧ１に対応する全てのライト処理を完了していないため、チャネルＣＨ０のライト完了論理ページ数は“１”のままである。このため、ライトデータ管理部３１２は、チャネルＣＨ１～ＣＨ３のライト完了論理ページ数“２”が、チャネルＣＨ０のライト完了論理ページ数“１”より閾値“１”以上多いと判定する。これに伴い、ライトデータ管理部３１２は、チャネルＣＨ０のライト時間上限値を減少させる旨を、ＮＡＮＤパラメタ処理部３４０に指示する。また、ライトデータ管理部３１２は、チャネルＣＨ０の論理ページＬＰＧ１のバンクＢＡＮＫ１に対応するライト処理において、ＮＵＬＬデータを書き込む旨をＣＮＴライトコマンド発行部３２０に指示する。
以上のように動作することにより、時刻Ｔ１４において、チャネルＣＨ０は、論理ページＬＰＧ１のバンクＢＡＮＫ１に対応するライト処理において、ＮＵＬＬデータを書き込む。これにより、チャネルＣＨ０は、時刻Ｔ１５において、通常より短いライト時間で論理ページＬＰＧ１に対応するライト処理を完了させることができる。このため、ライトバッファ３３０は、論理ページＬＰＧ１に対応するライトデータを消去又は無効化し、論理ページＬＰＧ３に対応するライトデータを新たに記憶することができる。したがって、時刻Ｔ１６において、チャネルＣＨ１～ＣＨ３は、論理ページＬＰＧ２に対応するライト処理を完了した直後に、チャネルＣＨ０のライト速度に律速されることなく、論理ページＬＰＧ３に対応するライト処理を開始できる。
なお、時刻Ｔ１５において、ライトデータ管理部３１２は、チャネルＣＨ０の論理ページＬＰＧ２のバンクＢＡＮＫ０に対応するライト処理において、チャネルＣＨ０のライト完了論理ページ数”２”が、チャネルＣＨ１～ＣＨ３のライト完了論理ページ数“２”より閾値“１”未満であると判定する。これに伴い、ライトデータ管理部３１２は、チャネルＣＨ０のライト時間上限値を減少させた値から増加させ、元に戻す旨を、ＮＡＮＤパラメタ処理部３４０に指示する。また、ライトデータ管理部３１２は、チャネルＣＨ０の論理ページＬＰＧ２のバンクＢＡＮＫ０に対応するライト処理において、データ内容をＮＵＬＬデータからライトデータに戻す旨をＣＮＴライトコマンド発行部３２０に指示する。これにより、時刻Ｔ１５以降のライト処理において、チャネルＣＨ０に対して、再び通常のライト処理を実行できる。
続いて、時刻Ｔ１７において、ライト進捗管理部３１１は、チャネルＣＨ０が論理ページＬＰＧ２に対応するライト処理を完了したことに伴い、進捗管理テーブル３１３を更新する。これにより、進捗管理テーブル３１３において、チャネルＣＨ０のライト完了論理ページ数は“３”となる。
時刻Ｔ１８において、ライト進捗管理部３１１は、チャネルＣＨ１～ＣＨ３が論理ページＬＰＧ３に対応するライト処理を完了したことに伴い、進捗管理テーブル３１３を更新する。これにより、進捗管理テーブル３１３において、チャネルＣＨ１～ＣＨ３のライト完了論理ページ数は“４”となる。
時刻Ｔ１９において、チャネルＣＨ０が論理ページＬＰＧ３のバンクＢＡＮＫ０に対応するライト処理を完了する。時刻Ｔ１９では、チャネルＣＨ０は、論理ページＬＰＧ３に対応する全てのライト処理を完了していないため、チャネルＣＨ０のライト完了論理ページ数は“３”のままである。このため、ライトデータ管理部３１２は、チャネルＣＨ１～ＣＨ３のライト完了論理ページ数“４”が、チャネルＣＨ０のライト完了論理ページ数“３”より閾値“１”以上多いと判定する。これに伴い、ライトデータ管理部３１２は、時刻Ｔ１４の場合と同様に、チャネルＣＨ０のライト時間上限値を減少させる旨を、ＮＡＮＤパラメタ処理部３４０に指示する。また、ライトデータ管理部３１２は、チャネルＣＨ０の論理ページＬＰＧ３のバンクＢＡＮＫ１に対応するライト処理において、ＮＵＬＬデータを書き込む旨をＣＮＴライトコマンド発行部３２０に指示する。
以上のように動作することにより、時刻Ｔ１９において、チャネルＣＨ０は、論理ページＬＰＧ３のバンクＢＡＮＫ１に対応するライト処理において、ＮＵＬＬデータを書き込む。これにより、チャネルＣＨ０は、時刻Ｔ２０において、通常より短いライト時間で論理ページＬＰＧ３に対応するライト処理を完了させることができる。
このように、第１実施形態によれば、ライト速度が速いチャネルＣＨ１～ＣＨ３のライト処理が、ライト速度の遅いチャネルＣＨ０に律速される時間帯が発生することを抑制できる。このため、ライト速度の低下を抑制できる。また、進捗を調整する際、チャネルＣＨ０にはＮＵＬＬデータが書き込まれるため、進捗の調整に伴ってデータの信頼性が低下することを抑制できる。なお、ライトデータ管理部３１２は、ＮＵＬＬデータが書き込まれたチャネルＣＨ０の論理ページＬＰＧ１及びＬＰＧ３それぞれのバンクＢＡＮＫ１に書き込まれる予定だったライトデータを、無効化又は消去の対象から除外することにより、他の記憶領域に割り当て得る。すなわち、書き込まれる予定だったライトデータは、無効化又は消去されることなく、ＮＡＮＤフラッシュメモリ１０内の他の記憶領域に割り当てられる。このため、メモリシステム１内でライトデータを失うことなく、ライト速度の低下を抑制できる。
２． 第２実施形態
次に、第２実施形態に係るメモリシステムについて説明する。第１実施形態では、ライト処理の進捗が最も遅れているチャネルＣＨに対してＮＵＬＬデータを書き込むことによって、進捗の差が閾値を超えることを抑制する場合について説明した。第２実施形態では、ライト処理の進捗が最も遅れているチャネルＣＨに対してライトデータを書き込みつつ、進捗の差が閾値を超えることを抑制する点において、第１実施形態と異なる。以下では、第１実施形態と同等の構成及び動作については説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
２．１ フローチャート
図１５及び図１６は、第２実施形態に係るメモリシステムにおけるライト処理を示すフローチャートであり、それぞれ第１実施形態における図１０及び図１１に対応する。
図１５に示すように、Ｓ１０及びＳ２０において、ホストライトコマンド処理部３１０は、ホスト機器２からライト処理の実行単位分のライトデータを受信する。Ｓ１０及びＳ２０の動作は、図１０におけるＳ１０及びＳ２０の動作と同等である。
Ｓ３０Ａにおいて、ホストライトコマンド処理部３１０からの指示に基づき、ＣＮＴライトコマンド発行部３２０は、チャネルＣＨ毎の進捗を考慮したライト処理を実行する。Ｓ３０Ａの詳細については、図１６を用いて後述する。Ｓ３０Ａにおけるライト処理において、メモリコントローラ３０は、ＮＡＮＤフラッシュメモリ１０からライト完了通知を受ける。
Ｓ４０において、ライト進捗管理部３１１は、ライト完了通知に基づき、進捗管理テーブル３１３を更新する。
Ｓ５０において、ライトデータ管理部３１２は、Ｓ４０において更新された進捗管理テーブル３１３を参照し、進捗が更新されたチャネルＣＨより、ライト完了論理ページ数が閾値以上多いチャネルＣＨがあるか否かを判定する。
進捗が更新されたチャネルＣＨよりライト完了論理ページ数が閾値以上多いチャネルＣＨがある場合（Ｓ５０；ｙｅｓ）、処理はＳ６０に進む。Ｓ６０において、ＮＡＮＤパラメタ処理部３４０は、ライトデータ管理部３１２からの指示に応じて、進捗が更新されたチャネルＣＨのライト時間上限値を減少させる。続いて、Ｓ７０Ａにおいて、論理ブロック管理部３５０は、ライトデータ管理部３１２からの指示に応じて、進捗が更新されたチャネルＣＨの誤りビット数上限値を増加させる。Ｓ７０Ａが終了すると、処理は、Ｓ１００に進む。
一方、進捗が更新されたチャネルＣＨよりライト完了論理ページ数が閾値以上多いチャネルＣＨがない場合（Ｓ５０；ｎｏ）、処理はＳ８０Ａに進む。Ｓ８０Ａにおいて、ライトデータ管理部３１２は、進捗が更新されたチャネルＣＨの誤りビット数上限値が変更済みであるか否かを判定する。
誤りビット数上限値が変更済みである場合（Ｓ８０Ａ；ｙｅｓ）、処理はＳ９０Ａに進む。Ｓ９０Ａにおいて、ＮＡＮＤパラメタ処理部３４０及び論理ブロック管理部３５０はそれぞれ、ライトデータ管理部３１２からの指示に応じて、進捗が更新されたチャネルＣＨのライト時間上限値及び誤りビット数上限値を元の設定値に戻す。Ｓ９０Ａが終了すると、処理はＳ１００に進む。進捗が更新されたチャネルＣＨの誤りビット数上限値が変更されていない場合（Ｓ８０Ａ；ｎｏ）、処理はＳ９０Ａを省略し、Ｓ１００に進む。
Ｓ１００の処理は、第１実施形態の図１０におけるＳ１００の処理と同等であるため、説明を省略する。
以上により、ライト処理が終了する。
なお、図１５の例では、Ｓ８０Ａにおいて、誤りビット数上限値が変更済みであるか否かを判定する場合について記載したが、これに限られない。例えば、Ｓ８０Ａにおいて、ライトデータ管理部３１２は、進捗が更新されたチャネルのライト時間上限値が変更済みであるか否かを判定してもよい。
次に、図１６を参照して、図１５のＳ３０Ａの詳細について説明する。
図１６に示すように、Ｓ３１Ａにおいて、ＣＮＴライトコマンド発行部３２０は、ライト対象チャネルＣＨの誤りビット数上限値が論理ブロック管理部３５０によって変更済みであるか否かを判定する。ライト対象チャネルＣＨの誤りビット数上限値が変更済みである（元の設定値より増加している）場合（Ｓ３１Ａ；ｙｅｓ）、処理はＳ３２Ａに進む。
Ｓ３２Ａにおいて、ＣＮＴライトコマンド発行部３２０は、通常より多い量のパリティが付与されたライトデータの書込みを指示するＣＮＴライトコマンドを発行し、ＮＡＮＤフラッシュメモリ１０に送出する。これにより、ＮＡＮＤフラッシュメモリ１０は、ライト対象チャネルの論理ページＬＰＧ内に、通常より多い量のパリティが付与されたライトデータを書き込むライト処理を実行し、処理はＳ３５Ａに進む。
一方、ライト対象チャネルＣＨの誤りビット数上限値が変更済みでない（元の設定値から増加していない）場合（Ｓ３１Ａ；ｎｏ）、処理はＳ３４Ａに進む。
Ｓ３４Ａにおいて、ＣＮＴライトコマンド発行部３２０は、変更されていない通常の量のパリティが付与されたライトデータの書込みを指示するＣＮＴライトコマンドを発行し、ＮＡＮＤフラッシュメモリ１０に送出する。これにより、ＮＡＮＤフラッシュメモリ１０は、通常の量のパリティが付与されたライト処理を実行し、処理はＳ３５Ａに進む。
ライト処理の完了後、ＮＡＮＤフラッシュメモリ１０は、ライト完了通知をメモリコントローラ３０に送出し、Ｓ３５Ａにおいて、メモリコントローラ３０は、ライト完了通知を受信する。
Ｓ３６Ａにおいて、ＣＮＴライトコマンド発行部３２０は、ＮＡＮＤフラッシュメモリ１０内に書き込まれたライトデータのアドレス更新情報の書き込みを指示するＣＮＴライトコマンドを発行し、ＤＲＡＭ２０に送出する。これにより、ＤＲＡＭ２０は、最新の状態を反映したルックアップテーブル２００に更新される。
以上により、チャネルＣＨ毎の進捗を考慮したライト処理が完了する。
２．２ コマンドシーケンス及びタイミングチャート
図１７は、第２実施形態に係るメモリシステムにおけるライト処理を示すコマンドシーケンス及びタイミングチャートであり、第１実施形態における図１２（Ｂ）に対応する。すなわち、図１７では、図１６のＳ３２Ａに対応するライト処理（通常より多い量のパリティが付与されたライトデータを書き込む場合）が示される。なお、図１６のＳ３４Ａに対応するライト処理は、図１２（Ａ）と同等であるため、図示が省略される。
図１７に示すように、ＣＮＴライトコマンド発行部３２０は、コマンドセットＣＳ１ｂ、ＣＳ２ｂ、及びＣＳ３ｂを順にＮＡＮＤフラッシュメモリ１０に送出する。例えば、コマンドセットＣＳ１ｂ～ＣＳ３ｂはそれぞれ、１つのセルユニットＣＵに書き込まれる３物理ページのライトデータのうちの１物理ページデータ分を含む。ただし、Ｓ３４Ａの場合よりも、入力データ内におけるライトデータの占める割合は少なく、パリティの占める割合は多い。
Ｓ３２Ａの場合に設定されるライト時間上限値ｔＰＲＯＧ２は、Ｓ３４Ａの場合のライト時間ｔＰＲＯＧ０よりも小さな値が設定され得る。これにより、Ｓ３２Ａの場合では、ライト処理に要する時間を短くすることができる一方、ライト処理が完了する前に打ち切られる。
ライト処理が完了する前に打ち切られると、閾値電圧が目標の状態に達していないメモリセルトランジスタＭＴの数が多くなるため、当該物理ページデータにおける誤りビット数が増加する。しかしながら、上述の通り、当該物理ページデータでは、ライト処理が完了する場合に書き込まれる物理ページデータよりもパリティが多く付与される。このため、データの読出し処理の際に、当該パリティによって、ライト処理の打ち切りに伴って増加した誤りビットを全て訂正することが可能となる。
２．３ 本実施形態に係る効果
第２実施形態によれば、ライトデータ管理部３１２及びＮＡＮＤパラメタ処理部３４０は、進捗が更新されたチャネルＣＨよりも閾値以上多いライト完了論理ページ数のチャネルＣＨがある場合、当該進捗が更新されたチャネルＣＨのライト時間上限値を減少させる。このため、第１実施形態と同様に、チャネルＣＨ間の進捗の差が閾値を超えることを抑制できる。
また、ライトデータ管理部３１２及び論理ブロック管理部３５０は、進捗が更新されたチャネルＣＨよりも閾値以上多いライト完了論理ページ数のチャネルＣＨがある場合、当該進捗が更新されたチャネルＣＨの誤りビット数上限値を増加させる。これにより、ライト処理が完了する前に打ち切られてしまった場合にも、当該チャネルＣＨに書き込まれた不完全なデータを読み出す際に、ＥＣＣ回路３６による誤り訂正処理によって訂正できる。このため、書き込まれたデータの信頼性を低下させることなく、データのライト速度の低下を抑制することができる。
３． 第３実施形態
次に、第３実施形態に係るメモリシステムについて説明する。第３実施形態では、ライト処理の進捗が最も遅れているチャネルＣＨのライトモードを変更することにより、進捗の差が閾値を超えることを抑制する点において、第１実施形態及び第２実施形態と異なる。以下では、第１実施形態と同等の構成及び動作については説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
３．１ フローチャート
図１８及び図１９は、第３実施形態に係るメモリシステムにおけるライト処理を示すフローチャートであり、それぞれ第１実施形態における図１０及び図１１に対応する。
図１８に示すように、Ｓ１０及びＳ２０において、ホストライトコマンド処理部３１０は、ホスト機器２からライト処理の実行単位分のライトデータを受信する。Ｓ１０及びＳ２０の動作は、図１０におけるＳ１０及びＳ２０の動作と同等である。
Ｓ３０Ｂにおいて、ホストライトコマンド処理部３１０からの指示に基づき、ＣＮＴライトコマンド発行部３２０は、チャネルＣＨ毎の進捗を考慮したライト処理を実行する。Ｓ３０Ｂの詳細については、図１９を用いて後述する。Ｓ３０Ｂにおけるライト処理において、メモリコントローラ３０は、ＮＡＮＤフラッシュメモリ１０からライト完了通知を受ける。
Ｓ４０において、ライト進捗管理部３１１は、ライト完了通知に基づき、進捗管理テーブル３１３を更新する。
Ｓ５０において、ライトデータ管理部３１２は、Ｓ４０において更新された進捗管理テーブル３１３を参照し、進捗が更新されたチャネルＣＨより、ライト完了論理ページ数が閾値以上多いチャネルＣＨがあるか否かを判定する。
進捗が更新されたチャネルＣＨよりライト完了論理ページ数が閾値以上多いチャネルＣＨがある場合（Ｓ５０；ｙｅｓ）、処理はＳ７０Ｂに進む。Ｓ７０Ｂにおいて、ライトデータ管理部３１２は、進捗が更新されたチャネルＣＨのライトモードをＳＬＣモードに設定する旨の指示をＣＮＴライトコマンド発行部３２０に送出する。Ｓ７０Ｂが終了すると、処理はＳ１００に進む。
一方、進捗が更新されたチャネルＣＨよりライト完了論理ページ数が閾値以上多いチャネルＣＨがない場合（Ｓ５０；ｎｏ）、処理はＳ８０Ｂ及びＳ９０Ｂに進む。Ｓ８０Ｂにおいて、ライトデータ管理部３１２は、進捗が更新されたチャネルＣＨのライトモードがＳＬＣモードに変更済みであるか否かを判定する。
ライトモードがＳＬＣモードに変更済みである場合（Ｓ８０Ｂ；ｙｅｓ）、処理はＳ９０Ｂに進む。Ｓ９０Ｂにおいて、ライトデータ管理部３１２は、進捗が更新されたチャネルＣＨのライトモードをＴＬＣモードに戻す旨の指示をＣＮＴライトコマンド発行部３２０に送出する。Ｓ９０Ｂが終了すると、処理はＳ１００に進む。進捗が更新されたチャネルＣＨのライトモードが変更されていない場合（Ｓ８０Ｂ；ｎｏ）、処理はＳ９０Ｂを省略し、Ｓ１００に進む。
Ｓ１００の処理は、第１実施形態の図１０におけるＳ１００の処理と同等であるため、説明を省略する。
以上により、ライト処理が終了する。
次に、図１９を参照して、図１８のＳ３０Ｂの詳細について説明する。
図１９に示すように、Ｓ３１Ｂにおいて、ＣＮＴライトコマンド発行部３２０は、ライト対象チャネルＣＨのライトモードをＳＬＣモードに変更済みであるか否かを判定する。ライト対象チャネルＣＨのライトモードがＳＬＣモードに設定されている場合（Ｓ３１Ｂ；ｙｅｓ）、処理はＳ３２Ｂに進む。
Ｓ３２Ｂにおいて、ＣＮＴライトコマンド発行部３２０は、ＳＬＣモードを適用してライトデータの書込みを指示するＣＮＴライトコマンドを発行し、ＮＡＮＤフラッシュメモリ１０に送出する。これにより、ＮＡＮＤフラッシュメモリ１０は、ライト対象チャネルの複数のメモリセルトランジスタＭＴの各々に１ビットデータを書き込むライト処理を実行し、処理はＳ３５Ｂに進む。
一方、ライト対象チャネルＣＨのライトモードがＳＬＣモードに設定されていない場合（Ｓ３１Ｂ；ｎｏ）、処理はＳ３４Ｂに進む。
Ｓ３４Ｂにおいて、ＣＮＴライトコマンド発行部３２０は、ＴＬＣモードを適用してライトデータの書込みを指示するＣＮＴライトコマンドを発行し、ＮＡＮＤフラッシュメモリ１０に送出する。これにより、ＮＡＮＤフラッシュメモリ１０は、ライト対象チャネルの複数のメモリセルトランジスタＭＴの各々に３ビットデータを書き込むライト処理を実行し、処理はＳ３５Ｂに進む。
ライト処理の完了後、ＮＡＮＤフラッシュメモリ１０は、ライト完了通知をメモリコントローラ３０に送出し、Ｓ３５Ｂにおいて、メモリコントローラ３０は、ライト完了通知を受信する。
Ｓ３６Ｂにおいて、ＣＮＴライトコマンド発行部３２０は、ＮＡＮＤフラッシュメモリ１０内に書き込まれたライトデータのアドレス更新情報の書き込みを指示するＣＮＴライトコマンドを発行し、ＤＲＡＭ２０に送出する。これにより、ＤＲＡＭ２０は、最新の状態を反映したルックアップテーブル２００に更新される。
以上により、チャネルＣＨ毎の進捗を考慮したライト処理が完了する。
３．２ コマンドシーケンス及びタイミングチャート
図２０は、第３実施形態に係るメモリシステムにおけるライト処理を示すコマンドシーケンス及びタイミングチャートであり、第１実施形態における図１２（Ｂ）に対応する。すなわち、図２０では、図１９のＳ３２Ｂに対応するライト処理（ＳＬＣモードが適用された場合）が示される。なお、図１９のＳ３４Ｂに対応するライト処理は、図１２（Ａ）と同等であるため、図示が省略される。
図２０に示すように、ＣＮＴライトコマンド発行部３２０は、コマンドセットＣＳ１ｃ、ＣＳ２ｃ、及びＣＳ３ｃを順にＮＡＮＤフラッシュメモリ１０に送出する。例えば、コマンドセットＣＳ１ｃ～ＣＳ３ｃはそれぞれ、１つのセルユニットＣＵに書き込まれる１物理ページのライトデータを含む。ＮＡＮＤフラッシュメモリ１０は、コマンドセットＣＳ１ｃ～ＣＳ３ｃを受けるたびに、ＳＬＣモードを適用したライト処理を実行する。
コマンドセットＣＳ１ｃを受けると、ＮＡＮＤフラッシュメモリ１０は、レディ状態からビジー状態に遷移し、１物理ページデータに基づくライト処理を開始する。ロウデコーダ１８は、対応する選択ワード線ＷＬｓｅｌ（ｉ）にプログラム電圧ＶＰＧＭを繰り返し印加する。ここで、選択ワード線ＷＬｓｅｌ（ｉ）とは、ワード線ＷＬｉが選択されたことを意味する（０≦ｉ≦５）。また、ロウデコーダ１８は、非選択ワード線ＷＬ（選択ワード線ＷＬｓｅｌ（ｉ）以外のワード線）に電圧ＶＰＡＳＳを印加する。電圧ＶＰＡＳＳは、閾値電圧によらずメモリセルトランジスタＭＴをオン状態にし、かつライト対象でないメモリセルトランジスタＭＴの閾値電圧を上昇させない電圧である。選択ワード線ＷＬｓｅｌ（ｉ）についてのライト処理が終了すると、シーケンサ１５は、ＮＡＮＤフラッシュメモリ１０をビジー状態からレディ状態に遷移させる。
続いて、コマンドセットＣＳ２ｃ及びＣＳ３ｃを受けると、ＮＡＮＤフラッシュメモリ１０は、レディ状態からビジー状態に遷移し、それぞれ選択ワード線ＷＬｓｅｌ（ｉ＋１）及びＷＬｓｅｌ（ｉ＋２）についての１物理ページデータに基づくライト処理を開始する。プログラム動作については、コマンドセットＣＳ１ｃを受けた場合と同様である。
以上のように動作することにより、コマンドセットＣＳ１ｃ～ＣＳ３ｃによる３物理ページ分のライトデータが、ライト時間ｔＰＲＯＧ３の間にＮＡＮＤフラッシュメモリ１０に書き込まれる。ここで、同じ数の物理ページ（又は論理ページＬＰＧ）のライトデータを書き込む場合、ＳＬＣモードを適用した場合のライト時間ｔＰＲＯＧ３は、ＴＬＣモードを適用した場合のライト時間ｔＰＲＯＧ０よりも短くすることができる。このため、ＳＬＣモードを適用することにより、ＴＬＣモードを適用した場合よりもライト処理の高速化を図ることができる。
３．３ 本実施形態に係る効果
第３実施形態によれば、ライトデータ管理部３１２及びＣＮＴライトコマンド発行部３２０は、進捗が更新されたチャネルＣＨよりも閾値以上多いライト完了論理ページ数のチャネルＣＨがある場合、当該進捗が更新されたチャネルＣＨに対してＳＬＣモードを適用する旨のＣＮＴライトコマンドを発行する。これにより、第１実施形態と同様に、チャネルＣＨ間の進捗の差が閾値を超えることを抑制できる。
ＳＬＣモードが適用される場合、ライト処理に使用されるセルユニットＣＵの数は増えるものの、ライト処理が途中で打ち切られることなくライトデータを書き込むことができる。このため、誤りビット数上限値やライト時間上限値の設定を変更することなく、書き込まれたデータの信頼性の低下を抑制しつつ、ライト速度の低下を抑制することができる。
４． 変形例等
なお、上述の実施形態は、種々の変形が可能である。
４．１ 第１変形例
例えば、上述の第１実施形態及び第２実施形態では、進捗が更新されたチャネルＣＨのライト時間上限値を減少させることにより、チャネルＣＨ間の進捗の差を調整する場合について説明したが、これに限られない。例えば、進捗が更新されたチャネルＣＨのライト時間上限値を増加させることにより、チャネルＣＨ間の進捗の差を調整してもよい。
図２１及び図２２は、第１変形例に係るメモリシステムにおけるライト処理を示すフローチャートであり、例えば第２実施形態の図１５及び図１６に対応する。
図２１に示すとおり、Ｓ１０及びＳ２０は、図１５におけるＳ１０及びＳ２０と同等であるため、説明を省略する。
Ｓ３０Ｃにおいて、ホストライトコマンド処理部３１０からの指示に基づき、ＣＮＴライトコマンド発行部３２０は、チャネルＣＨ毎の進捗を考慮したライト処理を実行する。Ｓ３０Ｃの詳細については、図２２を用いて後述する。Ｓ３０Ｃにおけるライト処理において、メモリコントローラ３０は、ＮＡＮＤフラッシュメモリ１０からライト完了通知を受ける。
Ｓ４０において、ライト進捗管理部３１１は、ライト完了通知に基づき、進捗管理テーブル３１３を更新する。
Ｓ５０Ｃにおいて、ライトデータ管理部３１２は、Ｓ４０において更新された進捗管理テーブル３１３を参照し、進捗が更新されたチャネルＣＨより、ライト完了論理ページ数が閾値以上少ないチャネルＣＨがあるか否かを判定する。
進捗が更新されたチャネルＣＨよりライト完了論理ページ数が閾値以上少ないチャネルＣＨがある場合（Ｓ５０Ｃ；ｙｅｓ）、処理はＳ６０Ｃに進む。Ｓ６０Ｃにおいて、ＮＡＮＤパラメタ処理部３４０は、ライトデータ管理部３１２からの指示に応じて、進捗が更新されたチャネルＣＨのライト時間上限値を増加させる。続いて、Ｓ７０Ｃにおいて、論理ブロック管理部３５０は、ライトデータ管理部３１２からの指示に応じて、進捗が更新されたチャネルＣＨの誤りビット数上限値を減少させる。Ｓ７０Ｃが終了すると、処理はＳ１００に進む。
一方、進捗が更新されたチャネルＣＨよりライト完了論理ページ数が閾値以上少ないチャネルＣＨがない場合（Ｓ５０Ｃ；ｎｏ）、処理はＳ８０Ｃに進む。Ｓ８０Ｃにおいて、ライトデータ管理部３１２は、進捗が更新されたチャネルＣＨの誤りビット数上限値が変更済みであるか否かを判定する。
誤りビット数上限値が変更済みである場合（Ｓ８０Ｃ；ｙｅｓ）、処理はＳ９０Ｃに進む。Ｓ９０Ｃにおいて、ＮＡＮＤパラメタ処理部３４０及び論理ブロック管理部３５０はそれぞれ、ライトデータ管理部３１２からの指示に応じて、進捗が更新されたチャネルＣＨのライト時間上限値及び誤りビット数上限値を元の設定値に戻す。Ｓ９０Ｃが終了すると、処理はＳ１００に進む。進捗が更新されたチャネルＣＨの誤りビット数上限値が変更されていない場合（Ｓ８０Ｃ；ｎｏ）、処理はＳ９０Ｃを省略し、Ｓ１００に進む。
Ｓ１００の処理は、第１実施形態の図１０におけるＳ１００の処理と同等であるため、説明を省略する。
以上により、ライト処理が終了する。
なお、図２１の例では、Ｓ８０Ｃにおいて、誤りビット数上限値が変更済みであるか否かを判定する場合について記載したが、これに限られない。例えば、Ｓ８０Ｃにおいて、ライトデータ管理部３１２は、進捗が更新されたチャネルのライト時間上限値が変更済みであるか否かを判定してもよい。
次に、図２２を参照して、図２１のＳ３０Ｃの詳細について説明する。
図２２に示すように、Ｓ３１Ｃにおいて、ＣＮＴライトコマンド発行部３２０は、ライト対象チャネルＣＨの誤りビット数上限値が論理ブロック管理部３５０によって変更済みであるか否かを判定する。ライト対象チャネルＣＨの誤りビット数上限値が変更済みである（元の設定値より減少している）場合（Ｓ３１Ｃ；ｙｅｓ）、処理はＳ３２Ｃに進む。
Ｓ３２Ｃにおいて、ＣＮＴライトコマンド発行部３２０は、通常より少ない量のパリティが付与されたライトデータの書込みを指示するＣＮＴライトコマンドを発行し、ＮＡＮＤフラッシュメモリ１０に送出する。これにより、ＮＡＮＤフラッシュメモリ１０は、ライト対象チャネルの論理ページＬＰＧ内に、通常より少ない量のパリティが付与されたライトデータを書き込むライト処理を実行し、処理はＳ３５Ｃに進む。
一方、ライト対象チャネルＣＨの誤りビット数上限値が変更済みでない（元の設定値から減少していない）場合（Ｓ３１Ｃ；ｎｏ）、処理はＳ３４Ｃに進む。
Ｓ３４Ｃにおいて、ＣＮＴライトコマンド発行部３２０は、変更されていない通常の量のパリティが付与されたライトデータの書込みを指示するＣＮＴライトコマンドを発行し、ＮＡＮＤフラッシュメモリ１０に送出する。これにより、ＮＡＮＤフラッシュメモリ１０は、通常の量のパリティが付与されたライトデータを書き込むライト処理を実行し、処理はＳ３５Ｃに進む。
ライト処理の完了後、ＮＡＮＤフラッシュメモリ１０は、ライト完了通知をメモリコントローラ３０に送出し、Ｓ３５Ｃにおいて、メモリコントローラ３０は、ライト完了通知を受信する。
Ｓ３６Ｃにおいて、ＣＮＴライトコマンド発行部３２０は、ＮＡＮＤフラッシュメモリ１０内に書き込まれたライトデータのアドレス更新情報の書き込みを指示するＣＮＴライトコマンドを発行し、ＤＲＡＭ２０に送出する。これにより、ＤＲＡＭ２０は、最新の状態を反映したルックアップテーブル２００に更新される。
以上により、チャネルＣＨ毎の進捗を考慮したライト処理が完了する。
第１変形例によれば、ライト速度が速いチャネルＣＨのライト時間上限値を増加させることにより、他のチャネルＣＨとの進捗の差が閾値を超えることを抑制できる。これにより、上述の第１実施形態乃至第３実施形態と同様に、ライト速度が遅いチャネルＣＨに律速される期間の発生を抑制することができる。
なお、ライト時間上限値が増加することにより、プログラム動作が途中で打ち切られる可能性を低下させることができる。このため、誤りビット数上限値を減少させても、信頼性を低下させることなく、ライトデータを書き込むことができる。したがって、メモリセルアレイ１１内においてパリティが占めるメモリサイズの量の増加を抑制できる。
４．２ その他
また、上述の第１実施形態乃至第３実施形態では、通常におけるライト処理の設定として、ＴＬＣモードが適用される場合について説明したが、これに限られない。例えば、ＮＡＮＤフラッシュメモリ１０には、通常におけるライト処理の設定として、ＭＬＣモード、又は４ビット以上のデータを記憶するライトモードが適用されてもよい。
また、上述の第３実施形態では、進捗の差を調整するためにライトモードをＳＬＣモードに変更する場合について説明したが、これに限られない。つまり、進捗の差を調整する場合、通常におけるライト処理に設定されるライトモードよりも少ないビットデータを記憶する任意のライトモードが適用され得る。
また、上述の第１実施形態乃至第３実施形態では、ライト進捗管理部３１１が進捗の差としてライト完了論理ページ数を管理する場合について説明したが、これに限られない。進捗の差は、チャネルＣＨ間のライト処理のライト速度の差が把握できる任意のパラメタが適用可能である。例えば、ライト進捗管理部３１１は、ライト完了論理ページ数に代えて、ライト時間の積算値、発行したＣＮＴライトコマンドの数等を管理してもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、２…ホスト機器、１０…ＮＡＮＤフラッシュメモリ、１０＜＞…ＮＡＮＤチップ、１１…メモリセルアレイ、１２…入出力回路、１３…ロジック制御回路、１４…レジスタ、１５…シーケンサ、１６…電圧生成回路、１７…ドライバセット、１８…ロウデコーダ、１９…センスアンプ、３１…プロセッサ、３２…ホストインタフェース回路、３３…バッファメモリ、３４…ＮＡＮＤインタフェース回路、３５…ＤＲＡＭインタフェース回路、３６…ＥＣＣ回路、１００…データ、２００…ルックアップテーブル、３１０…ホストライトコマンド処理部、３１１…ライト進捗管理部、３１２…ライトデータ管理部、３１３…進捗管理テーブル、３２０…ＣＮＴライトコマンド発行部、３３０…ライトバッファ、３４０…ＮＡＮＤパラメタ処理部、３５０…論理ブロック管理部。

Claims (8)

  1. 各々が複数のメモリセルを含む第１不揮発性メモリ及び第２不揮発性メモリと、
    前記第１不揮発性メモリに対してシーケンシャルに実行される複数のライト処理の第１セットと、前記第２不揮発性メモリに対してシーケンシャルに実行される複数のライト処理の第２セットと、を並行して実行するように構成されたメモリコントローラと、
    を備え、
    前記メモリコントローラは、
    前記並行して実行される前記複数のライト処理の第１セットと前記複数のライト処理の第２セットとの間の進捗の差に基づいて、前記複数のライト処理の第１セット及び前記複数のライト処理の第２セットのうちの少なくとも１つの未実行のライト処理の設定を変更するように構成された、
    メモリシステム。
  2. 前記進捗の差は、前記複数のライト処理の第１セットのうち実行が完了したライト処理の数に対応する第１数と、前記複数のライト処理の第２セットのうち実行が完了したライト処理の数に対応する第２数と、の差を含む、
    請求項１記載のメモリシステム。
  3. 前記設定を変更することは、ライト処理に要する時間の上限値を変更することを含み、
    前記メモリコントローラは、前記第１数が前記第２数に対して閾値以上の場合、前記複数のライト処理の第２セットのうちの少なくとも１つの未実行のライト処理に要する時間の第１上限値を、実行済みのライト処理に要する時間の第２上限値よりも小さくするように構成された、
    請求項２記載のメモリシステム。
  4. 前記設定を変更することは、前記第１不揮発性メモリ又は前記第２不揮発性メモリに書き込まれるデータ内容を変更することを更に含み、
    前記メモリコントローラは、前記第１数が前記第２数に対して閾値以上の場合、前記複数のライト処理の第２セットのうちの少なくとも１つの未実行のライト処理において、前記第２不揮発性メモリにＮＵＬＬデータを書き込むように構成された、
    請求項２記載のメモリシステム。
  5. 前記設定を変更することは、誤りビット数上限値を変更することを更に含み、
    前記メモリコントローラは、前記第１数が前記第２数に対して閾値以上の場合、前記複数のライト処理の第２セットのうちの少なくとも１つの未実行のライト処理における誤りビット数上限値を、実行済みのライト処理における誤りビット数上限値よりも大きくするように構成された、
    請求項２記載のメモリシステム。
  6. 前記設定を変更することは、ライト処理に要する時間の上限値を変更することを含み、
    前記メモリコントローラは、前記第１数が前記第２数に対して閾値以上の場合、前記複数のライト処理の第１セットのうちの少なくとも１つの未実行のライト処理に要する時間の第１上限値を、実行済みのライト処理に要する時間の第２上限値よりも大きくするように構成された、
    請求項２記載のメモリシステム。
  7. 前記設定を変更することは、前記第１不揮発性メモリ又は前記第２不揮発性メモリ内の前記複数のメモリセルそれぞれに書き込まれるデータのビット数を変更することを含み、
    前記メモリコントローラは、前記第１数が前記第２数に対して閾値以上の場合、前記複数のライト処理の第２セットのうちの少なくとも１つの未実行のライト処理において前記第２不揮発性メモリ内の複数のメモリセルそれぞれに書き込まれるデータのビット数を、実行済みのライト処理において前記第２不揮発性メモリ内の複数のメモリセルそれぞれに書き込まれるデータのビット数より少なくするように構成された、
    請求項２記載のメモリシステム。
  8. 各々が複数のメモリセルを含む第１不揮発性メモリ及び第２不揮発性メモリを備えたメモリシステムの制御方法であって、
    前記第１不揮発性メモリに対してシーケンシャルに実行される複数のライト処理の第１セットと、前記第２不揮発性メモリに対してシーケンシャルに実行される複数のライト処理の第２セットと、を並行して実行することと、
    前記並行して実行される前記複数のライト処理の第１セットと前記複数のライト処理の第２セットとの間の進捗の差に基づいて、前記複数のライト処理の第１セット及び前記複数のライト処理の第２セットのうちの少なくとも１つの未実行のライト処理の設定を変更することとを備えた、
    メモリシステムの制御方法。
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