JP2022036784A - 受信回路及び光受信回路 - Google Patents

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良之 杉本
Yoshiyuki Sugimoto
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Abstract

Figure 2022036784000001
【課題】信号通過帯域の低下及び群遅延の劣化を抑制すること。
【解決手段】第１電流信号を受ける第１入力端子と、第２電流信号を受ける第２入力端子と、第１電流信号及び第２電流信号から生成した差動電流信号を第１ノード及び第２ノードから出力する入力回路と、差動電流信号に応じて差動電圧信号を生成する差動アンプと、差動電圧信号の振幅を検出し、その検出結果に応じて第１制御信号及び第２制御信号を生成する制御回路と、を備え、入力回路は、第１入力端子と第１ノードとの間に接続されたインダクタと、第２入力端子と第２ノードとの間に接続されたインダクタと、第１制御信号を受ける制御端子と、第１ノードに接続された電流端子と、第２入力端子に接続された電流端子と、を有するＦＥＴと、第２制御信号を受ける制御端子と、第１入力端子に接続された電流端子と、第２ノードに接続された電流端子と、を有するＦＥＴとを備える、受信回路。
【選択図】図４

Description

本開示は、受信回路及び光受信回路に関する。
光検出器からの差動の入力電流を差動の出力電圧に変換する差動増幅器では、差動の入力電流が増大するにつれて、差動の出力電圧に歪みが発生することがある。この問題を解決するため、差動の出力電圧が増大すると、差動入力部に設けた電界効果トランジスタ（ＦＥＴ）を介して電流を逃がすことで、差動増幅器への入力電流を低減し、差動の出力電圧の歪みを抑制する技術がある（例えば、特許文献１参照）。
特表２００２－５２３９５２号公報
しかしながら、差動増幅器の差動入力部にＦＥＴを設けると、信号通過帯域の低下及び群遅延の劣化が生じる場合がある。
本開示は、信号通過帯域の低下及び群遅延の劣化を抑制可能な受信回路及び光受信回路を提供する。
本開示は、
第１電流信号及び第２電流信号に応じて差動電圧信号を生成する受信回路であって、
前記第１電流信号を受ける第１入力端子と、
前記第２電流信号を受ける第２入力端子と、
第１ノード及び第２ノードを有し、前記第１入力端子及び前記第２入力端子に電気的に接続され、前記第１電流信号及び前記第２電流信号から生成した差動電流信号を前記第１ノード及び前記第２ノードから出力する入力回路と、
前記第１ノード及び前記第２ノードに電気的に接続され、前記差動電流信号に応じて前記差動電圧信号を生成する差動アンプと、
前記差動電圧信号の振幅を検出し、その検出結果に応じて第１制御信号及び第２制御信号を生成する制御回路と、
を備え、
前記入力回路は、
前記第１入力端子と前記第１ノードとの間に電気的に接続された第１インダクタと、
前記第２入力端子と前記第２ノードとの間に電気的に接続された第２インダクタと、
前記第１制御信号を受ける第１制御端子と、前記第１ノードに電気的に接続された第１電流端子と、前記第２入力端子に電気的に接続された第２電流端子と、を有する第１ＦＥＴと、
前記第２制御信号を受ける第２制御端子と、前記第１入力端子に電気的に接続された第３電流端子と、前記第２ノードに電気的に接続された第４電流端子と、を有する第２ＦＥＴと、
を備える、受信回路を提供する。
本開示は、
第１光信号及び第２光信号から差動電圧信号を生成する光受信回路であって、
前記第１光信号に応じて第１電流信号を生成する第１受光素子と、
前記第２光信号に応じて第２電流信号を生成する第２受光素子と、
前記第１受光素子から前記第１電流信号を受ける第１入力端子と、
前記第２受光素子から前記第２電流信号を受ける第２入力端子と、
第１ノード及び第２ノードを有し、前記第１入力端子及び前記第２入力端子に電気的に接続され、前記第１電流信号及び前記第２電流信号から生成した差動電流信号を前記第１ノード及び前記第２ノードから出力する入力回路と、
前記第１ノード及び前記第２ノードに電気的に接続され、前記差動電流信号に応じて前記差動電圧信号を生成する差動アンプと、
前記差動電圧信号の振幅を検出し、その検出結果に応じて第１制御信号及び第２制御信号を生成する制御回路と、
を備え、
前記入力回路は、
前記第１入力端子と前記第１ノードとの間に電気的に接続された第１インダクタと、
前記第２入力端子と前記第２ノードとの間に電気的に接続された第２インダクタと、
前記第１制御信号を受ける第１制御端子と、前記第１ノードに電気的に接続された第１電流端子と、前記第２入力端子に電気的に接続された第２電流端子と、を有する第１ＦＥＴと、
前記第２制御信号を受ける第２制御端子と、前記第１入力端子に電気的に接続された第３電流端子と、前記第２ノードに電気的に接続された第４電流端子と、を有する第２ＦＥＴと、
を備える、光受信回路を提供する。
本開示によれば、信号通過帯域の低下及び群遅延の劣化を抑制できる。
図１は、一比較形態における光受信回路の構成例を示す図である。 図２は、一比較形態における光受信回路の通過帯域特性を例示する図である。 図３は、一比較形態における光受信回路の群遅延特性を例示する図である。 図４は、第１実施形態における光受信回路の構成例を示す図である。 図５は、第２実施形態における光受信回路の構成例を示す図である。 図６は、一比較形態及び第１実施形態における光受信回路の通過帯域特性を例示する図である。 図７は、一比較形態及び第１実施形態における光受信回路の群遅延特性を例示する図である。 図８は、一比較形態及び第１実施形態における光受信回路の３ｄＢ帯域特性を例示する図である。 図９は、一比較形態及び第１実施形態における光受信回路の群遅延ピーク特性を例示する図である。 図１０は、一比較形態における光受信回路の等価回路を例示する図である。 図１１は、第１実施形態における光受信回路の等価回路を例示する図である。 図１２は、一比較形態における光受信回路の周波数特性を例示する図である。 図１３は、第１実施形態における光受信回路の周波数特性を例示する図である。
［本開示の実施形態の説明］
最初に本開示の実施形態を列記して説明する。
（１）本開示の一実施形態における受信回路は、第１電流信号及び第２電流信号に応じて差動電圧信号を生成する受信回路であって、前記第１電流信号を受ける第１入力端子と、前記第２電流信号を受ける第２入力端子と、第１ノード及び第２ノードを有し、前記第１入力端子及び前記第２入力端子に電気的に接続され、前記第１電流信号及び前記第２電流信号から生成した差動電流信号を前記第１ノード及び前記第２ノードから出力する入力回路と、前記第１ノード及び前記第２ノードに電気的に接続され、前記差動電流信号に応じて前記差動電圧信号を生成する差動アンプと、前記差動電圧信号の振幅を検出し、その検出結果に応じて第１制御信号及び第２制御信号を生成する制御回路と、を備える。前記入力回路は、前記第１入力端子と前記第１ノードとの間に電気的に接続された第１インダクタと、前記第２入力端子と前記第２ノードとの間に電気的に接続された第２インダクタと、前記第１制御信号を受ける第１制御端子と、前記第１ノードに電気的に接続された第１電流端子と、前記第２入力端子に電気的に接続された第２電流端子と、を有する第１ＦＥＴと、前記第２制御信号を受ける第２制御端子と、前記第１入力端子に電気的に接続された第３電流端子と、前記第２ノードに電気的に接続された第４電流端子と、を有する第２ＦＥＴと、を備える。
前記入力回路が（１）に示す構成を備えることで、前記第１電流信号及び前記第２電流信号の周波数が高くなっても、周波数に対する前記入力回路のゲイン及び位相の変化が緩やかになる。これにより、前記入力回路の信号通過帯域が高周波数側に拡大するので、受信回路の信号通過帯域の低下を抑制できる一方、前記入力回路の群遅延が零に近づくので、受信回路の群遅延の劣化を抑制できる。その詳細な理由については、後述の実施形態を用いて説明する。
（２）前記差動アンプは、前記第１ノードに電気的に接続され、前記差動電流信号の正相成分から前記差動電圧信号の正相成分を生成する第１トランスインピーダンスアンプと、前記第２ノードに電気的に接続され、前記差動電流信号の逆相成分から前記差動電圧信号の逆相成分を生成する第２トランスインピーダンスアンプとを有してもよい。
（２）によれば、前記差動電流信号の正相成分を前記差動電圧信号の正相成分に変換する際の増幅特性と、前記差動電流信号の逆相成分を前記差動電圧信号の逆相成分に変換する際の増幅特性とを別々に調整できる。これにより、例えば、一方の増幅特性にずれが生じても、他方の増幅特性に影響を与えずに、その一方の増幅特性のずれを補正できる。
（３）前記第２トランスインピーダンスアンプは、前記第１トランスインピーダンスアンプの回路構成と同じ回路構成を有してもよい。
（３）によれば、前記第１トランスインピーダンスアンプと前記第２トランスインピーダンスアンプを互いに同じ特性にできるので、信号通過特性の低下及び群遅延の劣化を抑制する効果が向上する。
（４）前記第２インダクタは、前記第１インダクタのインダクタンスと同じインダクタンスを有してもよい。
（４）によれば、前記第１インダクタと前記第２インダクタは互いに同じ誘導性を発揮するので、信号通過特性の低下及び群遅延の劣化を抑制する効果が向上する。
（５）前記第２ＦＥＴは、前記第１ＦＥＴのトランジスタ構造と同じトランジスタ構造を有してもよい。
（５）によれば、前記第２ＦＥＴの特性を前記第１ＦＥＴの特性と同じにできるので、信号通過特性の低下及び群遅延の劣化を抑制する効果が向上する。
（６）前記制御回路は、前記第２制御信号を前記第１制御信号と同一となるように生成してもよい。
（６）によれば、前記第１制御信号及び前記第２制御信号が通る信号ラインを共通化できるので、受信回路の小型化が可能となる。
（７）前記制御回路は、前記振幅が大きくなるほど、前記第１電流端子と前記第２電流端子との間の抵抗値及び前記第３電流端子と前記第４電流端子との間の抵抗値が減少するように、前記第１制御信号及び前記第２制御信号を制御してもよい。
（７）によれば、前記振幅が大きくなるほど、前記第１電流端子と前記第２電流端子との間に流れる電流及び前記第３電流端子と前記第４電流端子との間に流れる電流が増大するので、前記差動電流信号の振幅が減少する。その結果、前記第１電流信号及び前記第２電流信号が増大しても、前記差動電流信号の増大が抑制されるので、前記差動アンプの飽和が抑えられ、前記差動電圧信号の歪みを抑制できる。
（８）本開示の一実施形態における光受信回路は、第１光信号及び第２光信号から差動電圧信号を生成する光受信回路であって、前記第１光信号に応じて第１電流信号を生成する第１受光素子と、前記第２光信号に応じて第２電流信号を生成する第２受光素子と、前記第１受光素子から前記第１電流信号を受ける第１入力端子と、前記第２受光素子から前記第２電流信号を受ける第２入力端子と、第１ノード及び第２ノードを有し、前記第１入力端子及び前記第２入力端子に電気的に接続され、前記第１電流信号及び前記第２電流信号から生成した差動電流信号を前記第１ノード及び前記第２ノードから出力する入力回路と、前記第１ノード及び前記第２ノードに電気的に接続され、前記差動電流信号に応じて前記差動電圧信号を生成する差動アンプと、前記差動電圧信号の振幅を検出し、その検出結果に応じて第１制御信号及び第２制御信号を生成する制御回路と、を備える。前記入力回路は、前記第１入力端子と前記第１ノードとの間に電気的に接続された第１インダクタと、前記第２入力端子と前記第２ノードとの間に電気的に接続された第２インダクタと、前記第１制御信号を受ける第１制御端子と、前記第１ノードに電気的に接続された第１電流端子と、前記第２入力端子に電気的に接続された第２電流端子と、を有する第１ＦＥＴと、前記第２制御信号を受ける第２制御端子と、前記第１入力端子に電気的に接続された第３電流端子と、前記第２ノードに電気的に接続された第４電流端子と、を有する第２ＦＥＴと、を備える。
前記入力回路が（８）に示す構成を備えることで、前記第１電流信号及び前記第２電流信号の周波数が高くなっても、周波数に対する前記入力回路のゲイン及び位相の変化が緩やかになる。これにより、前記入力回路の信号通過帯域が高周波数側に拡大するので、光受信回路の信号通過帯域の低下を抑制できる一方、前記入力回路の群遅延が零に近づくので、光受信回路の群遅延の劣化を抑制できる。その詳細な理由については、後述の実施形態を用いて説明する。
次に、本開示の実施形態における受信回路及び光受信回路の具体例を、図面を参照しつつ説明する。なお、本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
［本開示の第１実施形態の詳細］
本開示の第１実施形態における受信回路及び光受信回路の具体例を、以下に図面を参照しつつ説明する。
図４は、第１実施形態における光受信回路の構成例を示す図である。図４に示す光受信回路２０１は、第１光信号Ｓｐ及び第２光信号Ｓｎから差動電圧信号（Ｖｐ，Ｖｎ）を生成する。一対の第１光信号Ｓｐ及び第２光信号Ｓｎは、互いに位相が反転した差動の光信号であり、第１光信号Ｓｐは、差動の光信号の正相成分であり、第２光信号Ｓｎは、差動の光信号の逆相成分である。例えば、第１光信号Ｓｐが増加するときに第２光信号Ｓｎは減少し、第１光信号Ｓｐが減少するときに第２光信号Ｓｎは増加する。また、第１光信号Ｓｐが最大値（ピーク値）に達するときに第２光信号Ｓｎは最小値（ボトム値）に達し、第１光信号Ｓｐがボトム値に達するときに第２光信号Ｓｎはピーク値に達する。第２光信号Ｓｎは、第１光信号Ｓｐの振幅と同じ大きさの振幅を有し、第１光信号Ｓｐの時間平均（平均値）と同じ大きさの平均値を有することが好ましい。このように、第１光信号Ｓｐおよび第２光信号Ｓｎは、一対の相補信号となっている。以降の説明においても、差動信号の場合には、その正相成分と逆相成分とは、上述した第１光信号Ｓｐおよび第２光信号Ｓｎと同様の特徴を有するものとする。光受信回路２０１は、例えば、ディジタルコヒーレント光伝送方式の受信器に搭載される。光受信回路２０１は、第１受光素子１１、第２受光素子１２及び受信回路１０１を備える。第１受光素子１１および第２受光素子１２は、例えば、一対の受光素子である。第２受光素子１２は、例えば、第１受光素子１１の有する電気的・光学的特性と同じ電気的・光学的特性を有することが好ましい。例えば、第１受光素子１１は、第２受光素子１２と同じ材料によって同じ構造となるように形成されていてもよい。
第１受光素子１１は、第１光信号Ｓｐを受光し、第１電流信号Ｉｄｐを生成する。第１受光素子１１は、第１光信号Ｓｐを受光し、その受光した第１光信号Ｓｐの信号強度が大きいほど、電流値が大きな第１電流信号Ｉｄｐを出力する。また、第１受光素子１１は、受光した第１光信号Ｓｐの信号強度が小さいほど、電流値が小さな第２電流信号Ｉｄｐを出力する。第１受光素子１１は、第１光信号Ｓｐの光パワーの振幅変化に応じて電流の振幅が変化する第１電流信号Ｉｄｐを出力する。第１受光素子１１は、電源の正極ＶＰＤ側に接続されるカソードと、受信回路１０１の第１入力端子２１に接続されるアノードとを有する。第１受光素子１１は、例えば、フォトダイオードであるが、この種類に限られない。第１受光素子１１は、例えば、フォトダイオードの場合、カソードにはバイアス電圧が印加される。例えば、第１受光素子１１がフォトダイオードの場合、アノードの電圧がカソードの電圧よりも低くなるように逆バイアスの状態で使用される。
第２受光素子１２は、第２光信号Ｓｎを受光し、第２電流信号Ｉｄｎを生成する。第２受光素子１２は、第２光信号Ｓｎを受光し、その受光した第２光信号Ｓｎの信号強度が大きいほど、電流値が大きな第２電流信号Ｉｄｎを出力する。また、第２受光素子１２は、受光した第２光信号Ｓｎの信号強度が小さいほど、電流値が小さな第２電流信号Ｉｄｎを出力する。第２受光素子１２は、第２光信号Ｓｎの光パワーの振幅変化に応じて電流の振幅が変化する第２電流信号Ｉｄｎを出力する。第２受光素子１２は、電源の正極ＶＰＤ側に接続されるカソードと、受信回路１０１の第２入力端子２２に接続されるアノードとを有する。第２受光素子１２は、例えば、フォトダイオードであるが、この種類に限られない。第２受光素子１２は、例えば、フォトダイオードの場合、カソードにはバイアス電圧が印加される。例えば、第２受光素子１２がフォトダイオードの場合、アノードの電圧がカソードの電圧よりも低くなるように逆バイアスの状態で使用される。
受信回路１０１は、第１電流信号Ｉｄｐ及び第２電流信号Ｉｄｎに応じて差動電圧信号（Ｖｐ，Ｖｎ）を生成する。差動電圧信号（Ｖｐ，Ｖｎ）は、第１電圧信号Ｖｐと第２電圧信号Ｖｎとによって構成される。第１電圧信号Ｖｐは、差動電圧信号（Ｖｐ，Ｖｎ）の正相成分となっており、第２電圧信号Ｖｎは、差動電圧信号（Ｖｐ，Ｖｎ）の逆相成分となっている。例えば、第１光信号Ｓｐおよび第２光信号Ｓｎが一対の相補信号であり、それぞれ互いの位相が反転しているとき、一対の第１電流信号Ｉｄｐ及び第２電流信号Ｉｄｎは、互いの位相が反転した差動の電流信号であり、第１電流信号Ｉｄｐは、差動の電流信号の正相成分であり、第２電流信号Ｉｄｎは、差動の電流信号の逆相成分である。第１電流信号Ｉｄｐ及び第２電流信号Ｉｄｎは、差動入力電流（Ｉｄｐ、Ｉｄｎ）を構成する。例えば、第１入力電流Ｉｄｐが増加するときに第２入力電流Ｉｄｎは減少し、第１入力電流Ｉｄｐが減少するときに第２入力電流Ｉｄｎは増加する。また、第１入力電流Ｉｄｐが最大値（ピーク値）に達するときに第２入力電流Ｉｄｎは最小値（ボトム値）に達し、第１入力電流Ｉｄｐがボトム値に達するときに第２入力電流Ｉｄｎはピーク値に達する。第２入力電流Ｉｄｎは、第１入力電流Ｉｄｐの振幅と同じ大きさの振幅を有し、第１入力電流Ｉｄｐの時間平均（平均値）と同じ大きさの平均値を有することが好ましい。このように、第１入力電流Ｉｄｐおよび第２入力電流Ｉｄｎは、一対の相補信号となっている。受信回路１０１は、例えば、第１入力端子２１、第２入力端子２２、入力回路３０、差動アンプ７０及び制御回路６０を備える集積回路である。
第１入力端子２１は、受信回路１０１外部の第１受光素子１１から第１電流信号Ｉｄｐを受ける端子である。例えば、受信回路１０１が、集積回路として半導体チップ上に形成されたとき、第１入力端子２１は、集積回路のパッドである。例えば、第１入力端子２１は、ボンディングワイヤを介して第１受光素子１１のアノードと電気的に接続される。第１電流信号Ｉｄｐは、第１入力端子２１を介して受信回路１０１の入力回路３０に入力される。
第２入力端子２２は、受信回路１０１外部の第２受光素子１２から第２電流信号Ｉｄｎを受ける端子である。例えば、受信回路１０１が、集積回路として半導体チップ上に形成されたとき、第２入力端子２２は、集積回路のパッドである。例えば、第２入力端子２２は、ボンディングワイヤを介して第２受光素子１２のアノードと電気的に接続される。第２電流信号Ｉｄｎは、第２入力端子２２を介して受信回路１０１の入力回路３０に入力される。
入力回路３０は、第１入力端子２１及び第２入力端子２２に電気的に接続される。入力回路３０は、第１ノード３１及び第２ノード３２を有し、第１電流信号Ｉｄｐ及び第２電流信号Ｉｄｎに基づいて生成した差動電流信号（Ｉｐ，Ｉｎ）を第１ノード３１及び第２ノード３２から出力する。一対の正相電流信号Ｉｐ及び逆相電流信号Ｉｎは、互いの位相が反転した差動の電流信号であり、正相電流信号Ｉｐは、差動電流信号（Ｉｐ，Ｉｎ）の正相成分であり、逆相電流信号Ｉｎは、差動電流信号（Ｉｐ，Ｉｎ）の逆相成分である。入力回路３０は、第１インダクタ３３、第２インダクタ３４、第１ＦＥＴ３５及び第２ＦＥＴ３６を有する。
第１インダクタ３３は、第１入力端子２１と第１ノード３１との間に電気的に接続された受動素子であり、第１入力端子２１と第１ノード３１とを結ぶ信号経路に直列に挿入されている。第１インダクタ３３は、所定のインダクタンスを有するように設定される。例えば、第１インダクタ３３は、半導体チップ上に配線によって形成される。第１インダクタ３３は、例えば、スパイラル状又はミアンダ状のコイルでもよいし、それ以外の種類の誘導性の素子でもよい。
第２インダクタ３４は、第２入力端子２２と第２ノード３２との間に電気的に接続された受動素子であり、第２入力端子２２と第２ノード３２とを結ぶ信号経路に直列に挿入されている。第２インダクタ３４は、所定のインダクタンスを有するように設定される。例えば、第２インダクタ３４は、半導体チップ上に配線によって形成される。第２インダクタ３４は、例えば、スパイラル状又はミアンダ状のコイルでもよいし、それ以外の種類の誘導性の素子でもよい。
第１ＦＥＴ３５は、ゲート３５ｇ、ドレイン３５ｄ及びソース３５ｓを有する電界効果型トランジスタであり、第１ノード３１と第２入力端子２２との間で一方から他方へ電流（交流電流）を引き抜くのに用いられる。ゲート３５ｇは、制御信号Ｖｃを受ける第１制御端子の一例であり、例えば、制御回路６０に接続されている。ドレイン３５ｄは、第１ノード３１に電気的に接続された第１電流端子の一例であり、第１インダクタ３３と差動アンプ７０との間の信号経路に接続されている。ソース３５ｓは、第２入力端子２２に電気的に接続された第２電流端子の一例であり、第２入力端子２２と第２インダクタ３４との間の信号経路に接続されている。なお、ドレイン３５ｄとソース３５ｓとを互いに入れ替えて、ドレイン３５ｄを第２入力端子２２と第２インダクタ３４との間の信号経路に接続し、ソース３５ｓを第１インダクタ３３と差動アンプ７０との間の信号経路に接続してもよい。ドレイン３５ｄ及びソース３５ｓ間のインピーダンスは、ゲート３５ｇに印加される制御信号Ｖｃに応じて変化する。例えば、制御信号Ｖｃの電圧値が大きくなると、ドレイン３５ｄ及びソース３５ｓ間のインピーダンスは小さくなり、制御信号Ｖｃの電圧値が小さくなると、ドレイン３５ｄ及びソース３５ｓ間のインピーダンスは大きくなる。第１ＦＥＴ３５は、ドレイン３５ｄ及びソース３５ｓについて対称的な電気的特性を有することが好ましい。ここでいう対称性とは、例えば、ドレイン３５ｄ及びソース３５ｓを互いに入れ換えたときに、ドレイン３５ｄ及びソース３５ｓを入れ換える前と同様の電気的特性を示すことをいう。例えば、ドレイン３５ｄ及びソース３５ｓを入れ換えたときに、ドレイン３５ｄからソース３５ｓに流れるドレイン電流が、ドレイン３５ｄ及びソース３５ｓを入れ換える前のドレイン３５ｄからソース３５ｓに流れるドレイン電流と同じ大きさを有するとき、ＦＥＴ３５は、対称的な電気的特性を有する。
第２ＦＥＴ３６は、ゲート３６ｇ、ドレイン３６ｄ及びソース３６ｓを有する電界効果型トランジスタであり、第１入力端子２１と第２ノード３２との間で一方から他方へ電流（交流電流）を引き抜くのに用いられる。ゲート３６ｇは、制御信号Ｖｃを受ける第２制御端子の一例であり、例えば、制御回路６０に接続されている。ドレイン３６ｄは、第１入力端子２１に電気的に接続された第３電流端子の一例であり、第１入力端子２１と第１インダクタ３３との間の信号経路に接続されている。ソース３６ｓは、第２ノード３２に電気的に接続された第４電流端子の一例であり、第２インダクタ３４と差動アンプ７０との間の信号経路に接続されている。なお、ドレイン３６ｄとソース３６ｓとを互いに入れ替えて、ドレイン３６ｄを第２インダクタ３４と差動アンプ７０との間の信号経路に接続し、ソース３６ｓを第１入力端子２１と第１インダクタ３３との間の信号経路に接続してもよい。ドレイン３６ｄ及びソース３６ｓ間のインピーダンスは、ゲート３６ｇに印加される制御信号Ｖｃに応じて変化する。例えば、制御信号Ｖｃの電圧値が大きくなると、ドレイン３６ｄ及びソース３６ｓ間のインピーダンスは小さくなり、制御信号Ｖｃの電圧値が小さくなると、ドレイン３６ｄ及びソース３６ｓ間のインピーダンスは大きくなる。第２ＦＥＴ３６は、ドレイン３６ｄ及びソース３６ｓについて対称的な電気的特性を有することが好ましい。ここでいう対称性とは、例えば、ドレイン３６ｄ及びソース３６ｓを互いに入れ換えたときに、ドレイン３６ｄ及びソース３６ｓを入れ換える前と同様の電気的特性を示すことをいう。例えば、ドレイン３６ｄ及びソース３６ｓを入れ換えたときに、ドレイン３６ｄからソース３６ｓに流れるドレイン電流が、ドレイン３６ｄ及びソース３６ｓを入れ換える前のドレイン３６ｄからソース３６ｓに流れるドレイン電流と同じ大きさを有するとき、ＦＥＴ３６は、対称的な電気的特性を有する。
差動アンプ７０は、第１ノード３１及び第２ノード３２に電気的に接続され、差動電流信号（Ｉｐ，Ｉｎ）から差動電圧信号（Ｖｐ，Ｖｎ）を生成する回路である。差動アンプ７０は、差動電流信号（Ｉｐ，Ｉｎ）を差動増幅し、差動増幅後の差動電圧信号（Ｖｐ，Ｖｎ）を出力する。一対の正相出力電圧Ｖｐ及び逆相出力電圧Ｖｎは、互いの位相が反転した差動の出力電圧であり、正相出力電圧Ｖｐは、差動電圧信号（Ｖｐ，Ｖｎ）の正相成分であり、逆相出力電圧Ｖｎは、差動電圧信号（Ｖｐ，Ｖｎ）の逆相成分である。例えば、正相出力電圧Ｖｐが増加するときに逆相出力電圧Ｖｎは減少し、正相出力電圧Ｖｐが減少するときに逆相出力電圧Ｖｎは増加する。また、正相出力電圧Ｖｐが最大値（ピーク値）に達するときに逆相出力電圧Ｖｎは最小値（ボトム値）に達し、正相出力電圧Ｖｐがボトム値に達するときに逆相出力電圧Ｖｎはピーク値に達する。逆相出力電圧Ｖｎは、正相出力電圧Ｖｐの振幅と同じ大きさの振幅を有し、正相出力電圧Ｖｐの時間平均（平均値）と同じ大きさの平均値を有することが好ましい。このように、正相出力電圧Ｖｐおよび逆相出力電圧Ｖｎは、一対の相補信号となっている。
制御回路６０は、差動電圧信号（Ｖｐ，Ｖｎ）の振幅を検出し、その検出結果に応じて制御信号Ｖｃを生成する。差動電圧信号（Ｖｐ，Ｖｎ）の振幅は、正相出力電圧Ｖｐと逆相出力電圧Ｖｎとの差電圧Ｖｐ－Ｖｎの絶対値として求められる。
入力回路３０は、図４に示すように、第１ＦＥＴ３５及び第２ＦＥＴ３６が第１インダクタ３３及び第２インダクタ３４に対してたすき掛けに接続された構成を有する。第１インダクタ３３は、一端が第１入力端子２１に電気的に接続され、他端が差動アンプ７０に電気的に接続されている。第２インダクタ３４は、一端が第２入力端子２２に電気的に接続され、他端が差動アンプ７０に電気的に接続されている。たすき掛けによって、第１ＦＥＴ３５は、第１インダクタ３３の他端と第２インダクタ３４の一端との間に接続され、第２ＦＥＴ３６は、第１インダクタ３３の一端と第２インダクタ３４の他端との間に接続される。入力回路３０がこのような構成を有することで、第１電流信号Ｉｄｐ及び第２電流信号Ｉｄｎの周波数が高くなっても、周波数に対する入力回路３０のゲイン及び位相の変化が緩やかになる。これにより、入力回路３０の信号通過帯域が高周波数側に拡大するので、受信回路１０１の信号通過帯域の低下を抑制できる一方、入力回路３０の群遅延が零に近づくので、受信回路１０１の群遅延の劣化を抑制できる。その詳細な理由については後述する。
図４に示す例は、差動アンプ７０は、第１トランスインピーダンスアンプ４０と、第２トランスインピーダンスアンプ５０とを有する。
第１トランスインピーダンスアンプ４０は、自身に入力される正相入力電流Ｉｐを正相出力電圧Ｖｐに変換する単相（シングルエンド）のトランスインピーダンスアンプである。第１トランスインピーダンスアンプ４０は、増幅率Ａの第１反転増幅器４１と、第１反転増幅器４１の入出力間に接続された第１帰還抵抗４２とを有する。例えば、正相入力電流Ｉｐが増加すると、正相出力電圧Ｖｐは減少する。また、正相入力電流Ｉｐが減少すると、正相出力電圧Ｖｐは増加する。第２トランスインピーダンスアンプ５０は、自身に入力される逆相入力電流Ｉｎを逆相出力電圧Ｖｎに変換する単相（シングルエンド）のトランスインピーダンスアンプである。第２トランスインピーダンスアンプ５０は、増幅率Ａの第２反転増幅器５１と、第２反転増幅器５１の入出力間に接続された第２帰還抵抗５２とを有する。例えば、逆相入力電流Ｉｎが増加すると、逆相出力電圧Ｖｎは減少する。また、逆相入力電流Ｉｎが減少すると、逆相出力電圧Ｖｎは増加する。なお、受信回路１０１において、第１トランスインピーダンスアンプ４０の出力を逆相出力電圧Ｖｎとし、第２トランスインピーダンスアンプ５０の出力を正相出力電圧Ｖｐとして、正相出力電圧Ｖｐと逆相出力電圧Ｖｎとを入れ替えることもできる。その場合は、例えば、正相入力電流Ｉｐが増加すると、正相出力電圧Ｖｐは増加し、正相入力電流Ｉｐが減少すると、正相出力電圧Ｖｐは減少する。逆相入力電流Ｉｎが減少すると、逆相出力電圧Ｖｎは減少し、逆相入力電流Ｉｎが減少すると、逆相出力電圧Ｖｎは減少する。
差動アンプ７０が互いに独立した２つのトランスインピーダンスアンプを有することで、正相入力電流Ｉｐを正相出力電圧Ｖｐに変換する際の増幅特性と、逆相入力電流Ｉｎを逆相出力電圧Ｖｎに変換する際の増幅特性とを別々に調整できる。これにより、例えば、一方の増幅特性にずれが生じても、他方の増幅特性に影響を与えずに、その一方の増幅特性のずれを補正できる。
第２トランスインピーダンスアンプ５０は、第１トランスインピーダンスアンプ４０の回路構成と同じ回路構成を有してもよい。例えば、第２反転増幅器５１は、第１反転増幅器４１の回路構成と同じ回路構成を有し、第２帰還抵抗５２は、第１帰還抵抗４２の抵抗値と同じ抵抗値を有していてもよい。なお、同じ回路構成とは、回路を構成する要素とそれらの要素の接続関係が２つ以上の回路において互いに同じあるいは等価であることを意味する。同じ回路構成において、さらに互いに対応する回路の構成要素のそれぞれの特性（例えば、定数等）を同じあるいは等価にすることにより、第１トランスインピーダンスアンプ４０と第２トランスインピーダンスアンプ５０を互いに同じ特性（例えば、増幅特性）にできるので、信号通過特性の低下及び群遅延の劣化を抑制する効果が向上する。従って、第２トランスインピーダンスアンプ５０は、第１トランスインピーダンスアンプ４０の電気的特性と同じ電気的特性を有することが好ましい。
第２インダクタ３４は、第１インダクタ３３のインダクタンスと同じインダクタンスを有してもよい。なお、同じインダクタンスとは、例えば、想定する製造ばらつきの範囲内で異なるインダクタンス値を有していてもよく、互いに完全に一致するインダクタンスを有することに限定されるものではない。これにより、第１インダクタ３３と第２インダクタ３４は互いに同じ誘導性を発揮するので、信号通過特性の低下及び群遅延の劣化を抑制する効果が向上する。例えば、半導体チップ上に受信回路１０１が形成される場合、半導体チップ上の配線によってスパイラル状又はミアンダ状のコイルを形成することができる。例えば、それらのコイルの形状を同じにすることで第１インダクタ３３と第２インダクタ３４とに同じインダクタンスを持たせることができる。
第２ＦＥＴ３６は、第１ＦＥＴ３５のトランジスタ構造と同じトランジスタ構造を有してもよい。なお、同じトランジスタ構造であるとは、トランジスタを構成する要素の寸法等（例えば、ゲート長やゲート幅など）が例えば想定する製造ばらつきの範囲内で相違していてもよく、互いに完全に同一の値を有することに限定されるものではない。これにより、第１ＦＥＴ３５と第２ＦＥＴ３６を互いに同じ特性（例えば、同じ増幅特性）にできるので、信号通過特性の低下及び群遅延の劣化を抑制する効果が向上する。例えば、第１ＦＥＴ３５および第２ＦＥＴ３６を同じ半導体プロセスによって形成し、それぞれのゲート長を同じ値にすると共にそれぞれのゲート幅を同じ値にすることで第１ＦＥＴ３５と第２ＦＥＴ３６とが同じ電気的特性を有するように製造することができる。第１ＦＥＴ３５及び第２ＦＥＴ３６は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるが、この種類に限られない。例えば、シリコン材料以外のＧａＡｓ等の化合物材料によって形成されたＨＥＭＴ（High Electron Mobility Transistor）等のトランジスタであってもよい。
図４に示す例では、第１ＦＥＴ３５のゲート３５ｇに入力される第１制御信号及び第２ＦＥＴ３６のゲート３６ｇに入力される第２制御信号は、共通の制御信号Ｖｃである。制御回路６０は、例えば、第２制御信号を第１制御信号と同一となるように生成する。なお、第２制御信号を第１制御信号と同一となるように生成するとは、第２制御信号と第１制御信号とが例えば想定する誤差の範囲内で互いに類似するとみなせる程度に一致していればよく、互いに完全に一致することに限定されるものではない。これにより、第１制御信号及び第２制御信号が通る信号ラインを共通化できるので、受信回路１０１の小型化が可能となる。
制御回路６０は、差動電圧信号（Ｖｐ，Ｖｎ）の振幅が大きくなるほど、ドレイン３５ｄとソース３５ｓとの間の抵抗値及びドレイン３６ｄとソース３６ｓとの間の抵抗値が減少するように、制御信号Ｖｃを制御する。これにより、差動電圧信号（Ｖｐ，Ｖｎ）の振幅が大きくなるほど、ドレイン３５ｄとソース３５ｓとの間に流れる電流及びドレイン３６ｄとソース３６ｓとの間に流れる電流が増大するので、差動電流信号（Ｉｐ，Ｉｎ）の振幅が減少する。その結果、第１電流信号Ｉｄｐ及び第２電流信号Ｉｄｎが増大しても、差動電流信号（Ｉｐ，Ｉｎ）の増大が抑制されるので、差動アンプ７０における第１反転増幅器４１及び第２反転増幅器５１の飽和が抑えられ、差動電圧信号（Ｖｐ，Ｖｎ）の歪みを抑制できる。
制御回路６０は、例えば、差動電圧信号（Ｖｐ，Ｖｎ）の振幅が大きくなるほど、ゲート３５ｇに印加されるゲート電圧及びゲート３６ｇに印加されるゲート電圧が大きくなるように、制御信号Ｖｃの電圧値を大きくする。例えば、制御信号Ｖｃの電圧が、ドレイン３５ｄの電圧およびソース３５ｓの電圧よりも低いとき、第１ＦＥＴ３５はオフ状態となり、ドレイン３５ｄとソース３５ｓとの間に電流は流れなくなる。このとき、第１電流信号Ｉｄｐは、そのまま正相入力電流Ｉｐとして第１トランスインピーダンスアンプ４０に入力される。制御信号Ｖｃの電圧が、ドレイン３５ｄの電圧あるいはソース３５ｓの電圧よりも第１ＦＥＴ３５の閾値電圧以上に高いとき、第１ＦＥＴ３５はオン状態となり、ドレイン３５ｄとソース３５ｓとの間に電流が流れるようになる。ドレイン３５ｄとソース３５ｓとの間に流れる電流の大きさは、ドレイン３５ｄとソース３５ｓとの間のオン抵抗の大きさに依存する。制御信号Ｖｃの電圧が大きくなるほど、オン抵抗は小さくなり、ドレイン３５ｄとソース３５ｓとの間に流れる電流は大きくなる。また、例えば、制御信号Ｖｃの電圧が、ドレイン３６ｄの電圧およびソース３６ｓの電圧よりも低いとき、第２ＦＥＴ３６はオフ状態となり、ドレイン３６ｄとソース３６ｓとの間に電流は流れなくなる。このとき、第２電流信号Ｉｄｎは、そのまま逆相入力電流Ｉｎとして第２トランスインピーダンスアンプ５０に入力される。制御信号Ｖｃの電圧が、ドレイン３６ｄの電圧あるいはソース３６ｓの電圧よりも第２ＦＥＴ３６の閾値電圧以上に高いとき、第２ＦＥＴ３６はオン状態となり、ドレイン３６ｄとソース３６ｓとの間に電流が流れるようになる。ドレイン３６ｄとソース３６ｓとの間に流れる電流の大きさは、ドレイン３６ｄとソース３６ｓとの間のオン抵抗の大きさに依存する。制御信号Ｖｃの電圧が大きくなるほど、オン抵抗は小さくなり、ドレイン３６ｄとソース３６ｓとの間に流れる電流は大きくなる。例えば、第１ＦＥＴ３５の電気的特性を第２ＦＥＴ３６の電気的特性と同じとなるように設定した場合、制御信号Ｖｃに対してドレイン３５ｄとソース３５ｓとの間に流れる電流の大きさは、ドレイン３６ｄとソース３６ｓとの間に電流の大きさと等しくなる。従って、第１電流信号Ｉｄｐと第２電流信号Ｉｄｎが同じ振幅を有するとき、第１ＦＥＴ３５および第２ＦＥＴ３６によってバイパスされる電流がながれても、正相入力電流Ｉｐと逆相入力電流Ｉｎとが同じ振幅を有するようにすることができる。
［本開示の第２実施形態の詳細］
本開示の第２実施形態における受信回路及び光受信回路の具体例を、以下に図面を参照しつつ説明する。第１実施形態と同様の構成及び効果の説明については、上述の説明を援用することで、省略又は簡略する。
図５は、第２実施形態における光受信回路の構成例を示す図である。図５に示す光受信回路２０２は、第１受光素子１１、第２受光素子１２及び受信回路１０２を備える。受信回路１０２は、制御回路６０が第１制御信号Ｖｃ１及び第２制御信号Ｖｃ２を生成する点で、受信回路１０１（図４）と相違する。
図５に示す制御回路６０は、差動電圧信号（Ｖｐ，Ｖｎ）の振幅を検出し、その検出結果に応じて第１制御信号Ｖｃ１及び第２制御信号Ｖｃ２を生成する。制御回路６０は、差動電圧信号（Ｖｐ，Ｖｎ）の振幅が大きくなるほど、ドレイン３５ｄとソース３５ｓとの間に流れる電流が増大するように、第１制御信号Ｖｃ１を制御する。制御回路６０は、差動電圧信号（Ｖｐ，Ｖｎ）の振幅が大きくなるほど、ドレイン３６ｄとソース３６ｓとの間に流れる電流が増大するように、第２制御信号Ｖｃ２を制御する。これにより、第１実施形態と同様、第１電流信号Ｉｄｐ及び第２電流信号Ｉｄｎが増大しても、差動電流信号（Ｉｐ，Ｉｎ）の増大が抑制される。その結果、差動アンプ７０における第１反転増幅器４１及び第２反転増幅器５１の飽和が抑えられ、差動電圧信号（Ｖｐ，Ｖｎ）の歪みを抑制できる。また、第１制御信号Ｖｃ１と第２制御信号Ｖｃ２とを別々に調整できるので、例えば、第１ＦＥＴ３５のオン抵抗と第２ＦＥＴ３６のオン抵抗との間に製造ばらつきによる差異が生じていても、第１ＦＥＴ３５とオン抵抗と第２ＦＥＴ３６のオン抵抗が同じ値になるように補償することで差動電圧信号（Ｖｐ，Ｖｎ）の歪みを精度良く抑制できる。
［一比較形態の詳細］
次に、本開示の実施形態と比較するための一比較形態について、図面を参照して説明する。
図１は、一比較形態における光受信回路の構成例を示す図である。図１に示す光受信回路２００は、第１光信号Ｓｐ及び第２光信号Ｓｎから差動電圧信号（Ｖｐ，Ｖｎ）を生成する。一対の第１光信号Ｓｐ及び第２光信号Ｓｎは、互いに位相が反転した差動の光信号であり、第１光信号Ｓｐは、差動の光信号の正相成分であり、第２光信号Ｓｎは、差動の光信号の逆相成分である。光受信回路２００は、第１受光素子１１１、第２受光素子１１２及び受信回路１００を備える。
第１受光素子１１１は、第１光信号Ｓｐを受光し、第１電流信号Ｉｄｐを生成する。第２受光素子１１２は、第２光信号Ｓｎを受光し、第２電流信号Ｉｄｎを生成する。第１受光素子１１１及び第２受光素子１１２は、例えば、フォトダイオードである。第１受光素子１１１は、第２受光素子１１２の電気的・光学的特性と同じ電気的・光学的特性を有していることが好ましい。例えば、第１受光素子１１１は、第２受光素子１１２と同じ材料によって同じ構造となるように形成されていてもよい。第１電流信号Ｉｄｐ及び第２電流信号Ｉｄｎは、差動入力電流（Ｉｄｐ、Ｉｄｎ）を構成する。
受信回路１００は、第１電流信号Ｉｄｐ及び第２電流信号Ｉｄｎに応じて差動電圧信号（Ｖｐ，Ｖｎ）を生成する。差動電圧信号（Ｖｐ，Ｖｎ）は、第１電圧信号Ｖｐと第２電圧信号Ｖｎとによって構成される。第１電圧信号Ｖｐは、差動電圧信号（Ｖｐ，Ｖｎ）の正相成分となっており、第２電圧信号Ｖｎは、差動電圧信号（Ｖｐ，Ｖｎ）の逆相成分となっている。受信回路１００は、例えば、第１受光素子１１１のアノードに電気的に接続される。受信回路１００は、例えば、第２受光素子１１２のアノードに電気的に接続される。より詳細には、受信回路１００は、一対の入力端子（差動入力端子）を有し、差動入力端子の一方は、第１受光素子１１１のアノードに電気的に接続され、差動入力端子の他方は、第２受光素子１１２のアノードに電気的に接続される。従って、差動入力電流Ｉｄｐ、Ｉｄｎは、差動入力端子に入力される。受信回路１００は、差動入力信号Ｉｄｐ、Ｉｄｎを差動電圧信号（Ｖｐ，Ｖｎ）に変換する。受信回路１００は、第１インダクタ１３３、第１トランスインピーダンスアンプ１４０、第２インダクタ１３４、第２トランスインピーダンスアンプ１５０、ＦＥＴ１３５及び制御回路１６０を備える。
第１インダクタ１３３は、第１受光素子１１１と第１トランスインピーダンスアンプ１４０との間に電気的に接続される。第１トランスインピーダンスアンプ１４０は、自身に入力される正相入力電流Ｉｐを正相出力電圧Ｖｐに変換する。第１トランスインピーダンスアンプ１４０は、増幅率Ａの第１反転増幅器１４１と、第１反転増幅器１４１の入出力間に接続された第１帰還抵抗１４２とを有する。
第２インダクタ１３４は、第２受光素子１１２と第２トランスインピーダンスアンプ１５０との間に電気的に接続される。第２トランスインピーダンスアンプ１５０は、自身に入力される逆相入力電流Ｉｎを逆相出力電圧Ｖｎに変換する。第２トランスインピーダンスアンプ１５０は、増幅率Ａの第２反転増幅器１５１と、第２反転増幅器１５１の入出力間に接続された第２帰還抵抗１５２とを有する。
ＦＥＴ１３５は、ゲート１３５ｇ、ドレイン１３５ｄ及びソース１３５ｓを有する電界効果型トランジスタである。ゲート１３５ｇは、制御信号Ｖｃを受ける制御端子である。ドレイン１３５ｄは、第１インダクタ１３３と第１トランスインピーダンスアンプ１４０とを結ぶ信号経路に接続される電流端子である。ソース１３５ｓは、第２インダクタ１３４と第２トランスインピーダンスアンプ１５０とを結ぶ信号経路に接続される電流端子である。ドレイン１３５ｄ及びソース１３５ｓ間のインピーダンスは、ゲート１３５ｇに印加される制御信号Ｖｃに応じて変化する。例えば、制御信号Ｖｃの電圧値が大きくなると、ドレイン１３５ｄ及びソース１３５ｓ間のインピーダンスは小さくなり、制御信号Ｖｃの電圧値が小さくなると、ドレイン１３５ｄ及びソース１３５ｓ間のインピーダンスは大きくなる。ＦＥＴ１３５は、ドレイン１３５ｄ及びソース１３５ｓについて対称的な電気的特性を有することが好ましい。ここでいう対称性とは、例えば、ドレイン１３５ｄ及びソース１３５ｓを互いに入れ換えたときに、ドレイン１３５ｄ及びソース１３５ｓを入れ換える前と同様の電気的特性を示すことをいう。例えば、ドレイン１３５ｄ及びソース１３５ｓを入れ換えたときに、ドレイン１３５ｄからソース１３５ｓに流れるドレイン電流が、ドレイン１３５ｄ及びソース１３５ｓを入れ換える前のドレイン１３５ｄからソース１３５ｓに流れるドレイン電流と同じ大きさを有するとき、ＦＥＴ１３５は、対称的な電気的特性を有する。ＦＥＴ１３５が対称性を有する場合、ドレイン１３５ｄを第２インダクタ１３４と第２トランスインピーダンスアンプ１５０とを結ぶ信号経路に接続してもよく、ソース１３５ｓを第１インダクタ１３３と第１トランスインピーダンスアンプ１４０とを結ぶ信号経路に接続してもよい。
制御回路１６０は、差動電圧信号（Ｖｐ，Ｖｎ）の振幅を検出し、その検出結果に応じて制御信号Ｖｃを生成する。差動電圧信号（Ｖｐ，Ｖｎ）の振幅は、第１電圧信号Ｖｐと第２電圧信号Ｖｎとの差電圧Ｖｐ－Ｖｎの絶対値として求められる。制御回路１６０は、差動電圧信号（Ｖｐ，Ｖｎ）の振幅が大きくなるほど、ドレイン１３５ｄとソース１３５ｓとの間に流れる電流が増大するように、制御信号Ｖｃを制御する。なお、制御回路１６０は、差動電圧信号（Ｖｐ，Ｖｎ）の振幅が所定の値より大きくなったときにドレイン１３５ｄとソース１３５ｓとの間に電流を流すように、制御信号Ｖｃを制御してもよい。
図２は、一比較形態における光受信回路の通過帯域特性を例示する図である。図２は、図１に示す受信回路１００において、第１インダクタ１３３及び第２インダクタ１３４のインダクタンスの違いによる、ゲイン（差動利得）の周波数特性を示す。第１インダクタ１３３のインダクタンスをＬｐとし、第２インダクタ１３４のインダクタンスをＬｎとする。図２において、横軸の周波数は、第１電流信号Ｉｄｐ及び第２電流信号Ｉｄｎの周波数を表し、縦軸のゲインは、差動利得Ｇ（＝（Ｖｉｎｐ－Ｖｉｎｎ）／（Ｉｄｐ－Ｉｄｎ））を表す。差動利得Ｇの単位はΩ（オーム）であり、差動利得Ｇはインピーダンスによって表される。図２の縦軸は、周波数が０［Ｈｚ］のときの差動利得Ｇ（０）を基準として、周波数がｆ［Ｈｚ］のときの差動利得Ｇ（ｆ）を２０×ｌｏｇ（（Ｇ（ｆ）／Ｇ（０））によってデシベル表示している。デシベル表示のときの差動利得Ｇの単位は、便宜的にｄＢΩで表している。Ｖｉｎｐは、第１トランスインピーダンスアンプ１４０に入力される正相入力電圧を表し、Ｖｉｎｎは、第２トランスインピーダンスアンプ１５０に入力される逆相入力電圧を表す。正相入力電圧Ｖｉｎｐと逆相入力電圧Ｖｉｎｎとは、差動入力電圧（Ｖｉｎｐ、Ｖｉｎｎ）を構成する。図２は、ＦＥＴ１３５がオフの状態のときの差動利得Ｇの周波数特性を示す。
図２に示すように、第１インダクタ１３３及び第２インダクタ１３４は、ゲインの周波数特性にピーキング特性を持たせ、ゲインが周波数の増加と共に低下してゆく前にゲインのピーク値を高くする効果を奏する。インダクタンスＬｐ，Ｌｎが大きくなるほど、ゲインのピーク値が高くなり、信号通過帯域でのゲインの低下を抑制できる。
しかしながら、図３に示すように、インダクタンスＬｐ，Ｌｎが大きくなるほど、群遅延の周波数特性において、群遅延のピーク値が大きくなってしまう。図３は、一比較形態における光受信回路の群遅延特性を例示する図である。図３の群遅延は、差動入力電流（Ｉｄｐ、Ｉｄｎ）に対する差動入力電圧（Ｖｉｎｐ、Ｖｉｎｎ）の群遅延を表している。群遅延は、差動入力電流（Ｉｄｐ、Ｉｄｎ）と差動入力電圧（Ｖｉｎｐ、Ｖｉｎｎ）との位相差を角周波数ω（＝２πｆ）で微分したものである。群遅延は、できるだけ零に近いことが好ましい。なお、図３は、ＦＥＴ１３５がオフの状態のときの群遅延の周波数特性を示す。
このように、図１に示す比較形態では、通過帯域特性と群遅延特性とはトレードオフの関係がある。つまり、信号通過帯域でのゲインを上げると群遅延が劣化し、群遅延の劣化を抑制すると、ゲインが低下してしまう。本開示の実施形態は、このトレードオフの関係を改善する機能を有する。
［一比較形態と第１実施形態との効果の比較］
図６は、一比較形態及び第１実施形態における光受信回路の通過帯域特性を例示する図である。図７は、一比較形態及び第１実施形態における光受信回路の群遅延特性を例示する図である。図６，７の凡例の比較形態のＲｏｎは、図１に示す受信回路１００において、ＦＥＴ１３５のドレイン１３５ｄとソース１３５ｓとの間の抵抗値を表す。図６，７の凡例の実施形態のＲｏｎは、図４に示す受信回路１０１において、第１ＦＥＴ３５のドレイン３５ｄとソース３５ｓとの間の抵抗値と第２ＦＥＴ３６のドレイン３６ｄとソース３６ｓとの間の抵抗値との合成抵抗値を表す。合成抵抗値は、第１ＦＥＴ３５のドレイン３５ｄを第２ＦＥＴ３６のドレイン３６ｄに接続し、第１ＦＥＴ３５のソース３５ｓを第２ＦＥＴ３６のソース３６ｓに接続したときの並列接続の抵抗値として求められる。抵抗値１ＴΩ、１００Ω、２００Ωは、それぞれ、ＦＥＴがオフの状態、ＦＥＴがオンの状態、オフ状態とオン状態の中間の状態を想定した値である。
図６，７において、横軸の周波数は、第１電流信号Ｉｄｐ及び第２電流信号Ｉｄｎの周波数を表す。図６において、縦軸のゲインは、差動利得（＝（Ｖｉｎｐ－Ｖｉｎｎ）／（Ｉｄｐ－Ｉｄｎ））を表す。図６の縦軸のゲインは、図２と同様にデシベル表示によって表している。図７において、縦軸の群遅延は、一対の受光素子から一対のトランスインピーダンスアンプまでの群遅延を表す。
図６に示すように、第１実施形態は、一比較形態に比べて、高周波数帯でのゲインの低下が抑制されているので、信号通過帯域が広帯域化されている。また、図７に示すように、同じ抵抗値で比べると、第１実施形態は、一比較形態に比べて、群遅延のピーク値が零に近づき、群遅延の劣化が抑制されている。このように、図６，７に示すデータによれば、第１実施形態は、一比較形態に比べて、通過帯域特性と群遅延特性との間でのトレードオフの関係が改善される。第２実施形態も、同様に、このトレードオフの関係が改善される。
図８は、一比較形態及び第１実施形態における光受信回路の３ｄＢ帯域特性を例示する図である。図８の縦軸は、図６に示す通過帯域特性において、１ＧＨｚのときの値を基準にしてゲインが３ｄＢ低下する周波数を表す。図６において、－３ｄＢの横軸とそれぞれの曲線が交差する周波数について、もっとも高い周波数をその曲線についての３ｄＢ帯域と考える。図８に示すように、第１実施形態は、一比較形態に比べて、１ＧＨｚのときからゲインが３ｄＢ低下する周波数（３ｄＢ帯域）が高くなっているので、信号通過帯域が広帯域化されている。
図９は、一比較形態及び第１実施形態における光受信回路の群遅延ピーク特性を例示する図である。図９の縦軸は、図７に示す群遅延特性において、群遅延のピーク値を表す。図９に示すように、第１実施形態は、一実施形態に比べて、第１ＦＥＴ３５および第２ＦＥＴ３６がオフ状態かオン状態かにかかわらず、いずれの状態でも群遅延のピーク値が低下しているので、群遅延の劣化が抑制されている。
このように、図８，９に示すデータによれば、第１実施形態は、一比較形態に比べて、通過帯域特性と群遅延特性との間でのトレードオフの関係が改善される。第２実施形態も、同様に、このトレードオフの関係が改善される。
［伝達関数及び周波数応答について］
図１０は、一比較形態における光受信回路の等価回路を例示する図であり、具体的には、第１受光素子１１１及び第２受光素子１１２から第１トランスインピーダンスアンプ１４０及び第２トランスインピーダンスアンプ１５０までの入力回路の等価回路を示す。図１０は、ＦＥＴ１３５がオフの状態を表す。第１受光素子１１１から第１インダクタ１３３までの寄生容量、及び第２受光素子１１２から第２インダクタ１３４までの寄生容量をＣ１、第１インダクタ１３３及び第２インダクタ１３４のインダクタンスをＬとする。ＦＥＴ１３５におけるドレイン１３５ｄとソース１３５ｓとの間の容量をＣ２、第１トランスインピーダンスアンプ１４０及び第２トランスインピーダンスアンプ１５０の入力抵抗をＲとする。
図１１は、第１実施形態における光受信回路の等価回路を例示する図であり、具体的には、第１受光素子１１及び第２受光素子１２から第１トランスインピーダンスアンプ４０及び第２トランスインピーダンスアンプ５０までの入力回路３０の等価回路を示す。図１１は、第１ＦＥＴ３５及び第２ＦＥＴ３６がオフの状態を表す。第１受光素子１１から第１インダクタ３３までの寄生容量、及び第２受光素子１２から第２インダクタ３４までの寄生容量をＣ１、第１インダクタ３３及び第２インダクタ３４のインダクタンスをＬとする。第１ＦＥＴ３５におけるドレイン３５ｄとソース３５ｓとの間の容量、及び第２ＦＥＴ３６におけるドレイン３６ｄとソース３６ｓとの間の容量をＣ２、第１トランスインピーダンスアンプ４０及び第２トランスインピーダンスアンプ５０の入力抵抗をＲとする。
図１０，１１に示す２つの等価回路において、第２電流信号Ｉｄｎが第１電流信号Ｉｄｐに対して逆相の差動駆動の場合（ｉｉｎ＝－ｉｉｐ）を仮定する。ｉｉｎは、第２電流信号Ｉｄｎの電流値、ｉｉｐは、第１電流信号Ｉｄｐの電流値、ｖｏｐは、第１トランスインピーダンスアンプの正相入力電圧、ｖｏｎは、第２トランスインピーダンスアンプの逆相入力電圧を表す。このとき、ｉｉｐからｖｏｐへの伝達関数式及び周波数応答式は、それぞれ、(1a)(1b)及び(2a)(2b)と表現できる。ｓは、ラプラス演算子、ωは、周波数を表す。
Figure 2022036784000002
Figure 2022036784000003
(1a)は、図１０の等価回路の伝達関数式Ｚ１（ｓ）を表し、(1b)は、図１０の等価回路の周波数応答式Ｚ１（ｊω）を表す。(2a)は、図１１の等価回路の伝達関数式Ｚ２（ｓ）を表し、(2b)は、図１１の等価回路の周波数応答式Ｚ２（ｊω）を表す。(1a)(1b)が、周波数項を分母のみに持つのに対し、(2a)(2b)は、分母にも分子にも周波数項を持つ。そのため、第１電流信号Ｉｄｐ及び第２電流信号Ｉｄｎの周波数が高くなっても、実施形態は、一比較形態に比べて、周波数に対する入力回路３０のゲイン及び位相の変化が緩やかになる。これにより、入力回路３０の信号通過帯域が高周波数側に拡大するので、受信回路の信号通過帯域の低下を抑制できる一方、入力回路３０の群遅延が零に近づくので、受信回路の群遅延の劣化を抑制できる。
図１２は、一比較形態における光受信回路の周波数特性を例示する図である。図１２は、上記の式(1b)において、Ｌ＝300pH、Ｃ１=30fF、Ｃ２=30fF、Ｒ=50Ωとしたときの、ゲイン、位相及び群遅延のそれぞれの周波数特性を示す。図１３は、第１実施形態における光受信回路の周波数特性を例示する図である。図１３は、上記の式(2b)において、一比較形態のＦＥＴ１３５が２分割されてたすき掛けされることを想定して、Ｃ２=15fFとし、他の定数を図１２の場合と同じにしたときの、ゲイン、位相及び群遅延のそれぞれの周波数特性を示す。図１２，１３において、群遅延は、位相を角周波数ωで微分した値に相当する。
図１３の場合、図１２の場合に比べて、高周波数帯までゲインおよび位相の変化が緩やかになっている。したがって、高周波数帯域でのゲインの低下が抑えられることにより信号通過帯域を広帯域化できるとともに、群遅延の変動を抑制できる。
以上、実施形態を説明したが、特許請求の範囲の趣旨及び範囲から逸脱することなく、形態や詳細の多様な変更が可能なことが理解されるであろう。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が可能である。
１１，１１１ 第１受光素子
１２，１１２ 第２受光素子
２１ 第１入力端子
２２ 第２入力端子
３０ 入力回路
３１ 第１ノード
３２ 第２ノード
３３，１３３ 第１インダクタ
３４，１３４ 第２インダクタ
３５ 第１ＦＥＴ
３５ｇ，３６ｇ，１３５ｇ ゲート
３５ｄ，３６ｄ，１３５ｄ ドレイン
３５ｓ，３６ｓ，１３５ｓ ソース
３６ 第２ＦＥＴ
４０，１４０ 第１トランスインピーダンスアンプ
４１，１４１ 第１反転増幅器
４２，１４２ 第１帰還抵抗
５０，１５０ 第２トランスインピーダンスアンプ
５１，１５１ 第２反転増幅器
５２，１５２ 第２帰還抵抗
６０，１６０ 制御回路
７０ 差動アンプ
１００，１０１，１０２ 受信回路
１３５ ＦＥＴ
２００，２０１，２０２ 光受信回路
Ｉｄｐ 第１電流信号
Ｉｄｎ 第２電流信号
Ｉｐ 正相入力電流
Ｉｎ 逆相入力電流
Ｓｐ 第１光信号
Ｓｎ 第２光信号
Ｖｉｎｐ 第１入力電圧
Ｖｉｎｎ 第２入力電圧
Ｖｐ 正相出力電圧
Ｖｎ 逆相出力電圧

Claims (8)

  1. 第１電流信号及び第２電流信号に応じて差動電圧信号を生成する受信回路であって、
    前記第１電流信号を受ける第１入力端子と、
    前記第２電流信号を受ける第２入力端子と、
    第１ノード及び第２ノードを有し、前記第１入力端子及び前記第２入力端子に電気的に接続され、前記第１電流信号及び前記第２電流信号から生成した差動電流信号を前記第１ノード及び前記第２ノードから出力する入力回路と、
    前記第１ノード及び前記第２ノードに電気的に接続され、前記差動電流信号に応じて前記差動電圧信号を生成する差動アンプと、
    前記差動電圧信号の振幅を検出し、その検出結果に応じて第１制御信号及び第２制御信号を生成する制御回路と、
    を備え、
    前記入力回路は、
    前記第１入力端子と前記第１ノードとの間に電気的に接続された第１インダクタと、
    前記第２入力端子と前記第２ノードとの間に電気的に接続された第２インダクタと、
    前記第１制御信号を受ける第１制御端子と、前記第１ノードに電気的に接続された第１電流端子と、前記第２入力端子に電気的に接続された第２電流端子と、を有する第１ＦＥＴと、
    前記第２制御信号を受ける第２制御端子と、前記第１入力端子に電気的に接続された第３電流端子と、前記第２ノードに電気的に接続された第４電流端子と、を有する第２ＦＥＴと、
    を備える、受信回路。
  2. 前記差動アンプは、
    前記第１ノードに電気的に接続され、前記差動電流信号の正相成分から前記差動電圧信号の正相成分を生成する第１トランスインピーダンスアンプと、
    前記第２ノードに電気的に接続され、前記差動電流信号の逆相成分から前記差動電圧信号の逆相成分を生成する第２トランスインピーダンスアンプと、を有する、請求項１に記載の受信回路。
  3. 前記第２トランスインピーダンスアンプは、前記第１トランスインピーダンスアンプの回路構成と同じ回路構成を有する、請求項２に記載の受信回路。
  4. 前記第２インダクタは、前記第１インダクタのインダクタンスと同じインダクタンスを有する、請求項１から請求項３のいずれか一項に記載の受信回路。
  5. 前記第２ＦＥＴは、前記第１ＦＥＴのトランジスタ構造と同じトランジスタ構造を有する、請求項１から請求項４のいずれか一項に記載の受信回路。
  6. 前記制御回路は、前記第２制御信号を前記第１制御信号と同一となるように生成する、請求項５に記載の受信回路。
  7. 前記制御回路は、前記振幅が大きくなるほど、前記第１電流端子と前記第２電流端子との間の抵抗値及び前記第３電流端子と前記第４電流端子との間の抵抗値が減少するように、前記第１制御信号及び前記第２制御信号を制御する、請求項１から請求項６のいずれか一項に記載の受信回路。
  8. 第１光信号及び第２光信号から差動電圧信号を生成する光受信回路であって、
    前記第１光信号に応じて第１電流信号を生成する第１受光素子と、
    前記第２光信号に応じて第２電流信号を生成する第２受光素子と、
    前記第１受光素子から前記第１電流信号を受ける第１入力端子と、
    前記第２受光素子から前記第２電流信号を受ける第２入力端子と、
    第１ノード及び第２ノードを有し、前記第１入力端子及び前記第２入力端子に電気的に接続され、前記第１電流信号及び前記第２電流信号から生成した差動電流信号を前記第１ノード及び前記第２ノードから出力する入力回路と、
    前記第１ノード及び前記第２ノードに電気的に接続され、前記差動電流信号に応じて前記差動電圧信号を生成する差動アンプと、
    前記差動電圧信号の振幅を検出し、その検出結果に応じて第１制御信号及び第２制御信号を生成する制御回路と、
    を備え、
    前記入力回路は、
    前記第１入力端子と前記第１ノードとの間に電気的に接続された第１インダクタと、
    前記第２入力端子と前記第２ノードとの間に電気的に接続された第２インダクタと、
    前記第１制御信号を受ける第１制御端子と、前記第１ノードに電気的に接続された第１電流端子と、前記第２入力端子に電気的に接続された第２電流端子と、を有する第１ＦＥＴと、
    前記第２制御信号を受ける第２制御端子と、前記第１入力端子に電気的に接続された第３電流端子と、前記第２ノードに電気的に接続された第４電流端子と、を有する第２ＦＥＴと、
    を備える、光受信回路。
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