KR20100067639A - 차동 전력 증폭기용 적응형 바이어스 회로 및 이를 포함하는 전력 증폭 시스템 - Google Patents

차동 전력 증폭기용 적응형 바이어스 회로 및 이를 포함하는 전력 증폭 시스템 Download PDF

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Abstract

차동 증폭기, 저역 통과 필터 및 공통 소스 증폭기 또는 공통 에미터 증폭기를 포함하는 적응형 바이어스 회로가 개시된다. 상기 적응형 바이어스 회로는 입력 신호의 전력 레벨에 기초하여 결정되는 적응형 바이어스 신호를 생성할 수 있다. 입력 전력 레벨이 증가함에 따라, 적응형 바이어스 회로는 적응형 바이어스 출력 신호의 바이어스 전압 또는 바이어스 전류를 증가한다. 전력 증폭기(예를 들어, 차동 증폭기)는 낮은 전력 동작 레벨에서 전류 소모를 감소시킬 수 있도록 적응형 바이어스 출력 신호에 따라 바이어스될 수 있다.
Figure P1020090123319
적응형 바이어스, 차동 증폭기, 전력 증폭기, 전류 미러, 필터, 공통 소스, 공통 에미터

Description

차동 전력 증폭기용 적응형 바이어스 회로 및 이를 포함하는 전력 증폭 시스템{ADAPTIVE BIAS CIRCUIT FOR A DIFFERENTIAL POWER AMPLIFIER}
본 발명은 일반적으로 전력 증폭기에 관한 것으로, 더욱 상세하게는 차동 전력 증폭기용 적응형 바이어스 회로 및 이를 포함하는 전력 증폭 시스템에 관한 것이다.
일반적으로, 증폭기는 낮은 전력 영역에서 낮은 효율과 큰 선형성 마진을 가지며, 높은 전력 영역에서 높은 효율과 작은 선형성 마진을 갖는다. 선형 증폭기의 경우, 선형성은 포화 영역으로 알려진 가장 높은 출력 전력 조건에서 제한된다. 증폭기의 선형성과 효율은 증폭기의 바이어스 조건에 의해 영향을 받는다. 적응형 바이어스는 입력 또는/및 출력 전력 레벨에 대해 전력 증폭기의 성능을 향상시킬 수 있는 적절한 바이어스를 생성한다.
증폭기는 바이어스 레벨 및 전류 전도각(conduction angle)에 따라 분류될 수 있다. 이 분류는 클래스-A, 클래스-B, 클래스-AB, 및 클래스-C 증폭기를 포함한다. 예를 들어, 클래스-A 증폭기는 가장 높은 선형성을 갖는 가장 높은 바이어스 레벨을 가지며, 클래스-C 증폭기는 가장 낮은 선형성을 갖는 가장 낮은 바이어스 레벨을 갖는다. 반대로, 클래스-A 증폭기는 가장 낮은 효율을 가지며, 클래스-C 증폭기는 가장 높은 효율을 갖는다. 이는 일반적으로 증폭기의 효율이 증폭기의 선형성보다 바이어스 조건에 상반된 반응을 갖기 때문이다.
그러나, 증폭기의 바이어스가 적응적으로 제어되면, 고정된 바이어스 조건을 갖는 증폭기에 비교하여 더욱 우수한 성능을 얻을 수 있다. 예를 들어, 증폭기가 낮은 전력 영역에서 클래스-B에 가깝게 바이어스되고 높은 전력 영역에서 클래스-A에 가깝게 바이어스된다면, 낮은 전력 영역에서 선형성 요건을 충족시키고 높은 전력 영역에서 효율 요건을 충족시키면서 낮은 전력 영역에서 더 향상된 효율을 얻을 수 있고 높은 전력 영역에서 더 향상된 선형성을 얻을 수 있다.
전력 증폭기에 대한 대부분의 전형적인 적응형 바이어스 기법은 기본적인 구성으로서 전력 검출 요소, 저역 통과 필터 및 바이어스 전압 또는 전류 생성 요소를 포함한다. 도 1은 피드백 신호를 제공하는 전형적인 적응형 바이어스 회로를 갖는 전형적인 전력 증폭기의 회로도이다. 피드백 신호를 갖는 전력 증폭기는 높은 유효 선형 성능을 갖는다. 도 1에 도시된 전력 증폭기(12)에 대해, 출력 신호는 출력 샘플러(14)에 의해 샘플링되고, 샘플링된 신호는 필터(16)에 의해 필터링 된다. 필터링된 신호 전력은 검출기(18)에 의해 검출되고, 검출된 신호는 제어회로(20)에 의해 제어된다. 이 제어된 신호는 전력 증폭기(12)를 재바이어스한다. 상기 제어회로(20)는 전력 증폭기(12)가 허용 왜곡 범위 내에서 효율을 최대화하도록 조정한다.
전형적인 적응형 바이어스 회로의 다른 회로도가 도 2에 도시된다. 도 2는 다이내믹 바이어스로 선형화된 클래스-C 증폭기를 도시한다. 바이어스 회로는 샘플링 스테이지, RF 필터를 갖는 두 개의 전류 미러 및 다이내믹 바이어스를 제공하기 위한 저항성 디바이더를 포함한다. 도 2에 도시된 구조는 클래스-C 증폭기가 클래스-B 증폭기와 같이 동작하게 하면서도 높은 효율로 동작하게 한다.
본 발명은, 증폭기의 입력 신호 또는 출력 신호의 전력 레벨에 따라 변동되는 적응형 바이어스 출력 신호를 생성하는 적응형 바이어스 회로 및 이를 적용하는 전력 증폭 시스템을 제공하는 것을 해결하고자 하는 기술적 과제로 한다.
본 발명의 일실시형태는, 차동 증폭기, 저역 통과 필터 및 전계 효과 트랜지스터(FET)가 사용되는 경우 공통 소스 증폭기(양극성 접합 트랜지스터(BJT)가 사용되는 경우에는 공통 에미터 증폭기로 대체될 수 있음)를 포함하는 적응형 바이어스 회로를 제공한다. 본 발명의 일실시형태에서, 적응형 바이어스 회로는 입력 신호의 전력 레벨에 따라 변동되는 적응형 바이어스 출력 신호를 생성할 수 있다. 입력 전력 레벨이 상승함에 따라, 적응형 바이어스 회로는 적응형 바이어스 출력 신호의 바이어스 전압 및 바이어스 전류를 증가시킬 수 있다. 적응형 바이어스 출력 신호는 FET의 게이트로 입력되는 게이트 바이어스 전압이 되거나 BJT의 베이스로 입력되는 베이스 전류가 될 수 있다.
본 발명의 일실시형태에 따르면, 증폭기의 동작을 제어하기 위한 적응형 바이어스 회로가 제공된다. 본 발명의 일실시형태에 따른 적응형 바이어스 회로는 차동 입력 신호를 입력받고 증폭된 차동 입력 신호를 생성하는 차동 증폭기와, 상기 증폭된 차동 입력 신호를 단일 종단 신호(single-ended signal)로 변환하는 전류 미러와, 상기 단일 종단 신호의 하나 이상의 고주파 성분을 필터링하여 필터링된 단일 종단 신호를 생성하는 저역 통과 필터, 및 상기 필터링된 단일 종단 신호를 입력받고 전력 증폭기를 작동하기 위한 적응형 바이어스 신호를 생성하는 공통 소스 증폭기 또는 공통 에미터 증폭기를 포함할 수 있다.
본 발명의 일실시형태에 따르면 전력 증폭 시스템이 제공된다. 본 발명의 일실시형태에 따른 전력 증폭 시스템은, 상호 병렬로 배치되며 적어도 하나의 공통 입력신호를 입력받고 각각이 적어도 하나의 증폭된 출력 신호를 생성하는 복수의 전력 증폭기- 상기 적어도 하나의 증폭된 출력신호는 결합되어 적어도 하나의 결합된 증폭 신호를 생성함-; 및 상기 복수의 전력 증폭기 각각에 적응형 바이어스 신호를 제공하도록 상기 복수의 전력 증폭기에 각각 대응되는 복수의 적응형 바이어스 회로를 포함하며, 상기 복수의 적응형 바이어스 회로 중 적어도 둘은 상기 제공된 각각의 적응형 바이어스 신호에 대해 다른 바이어스 범위를 갖는다. 상기 복수의 적응형 바이어스 회로 중 적어도 둘은 각각 차동 입력 신호를 입력받고 증폭된 차동 입력 신호를 출력하는 차동 증폭기와, 상기 증폭된 차동 입력 신호를 변환하여 단일 종단 신호를 생성하는 전류 미러와, 상기 단일 종단 신호의 적어도 하나의 고주파 성분을 필터링 하여 필터링된 단일 종단 신호를 생성하는 저역 통과 필터, 및 상기 필터링된 단일 종단 신호를 입력받고 상기 각 전력 증폭기를 작동하기 위한 각각의 적응형 바이어스 신호를 생성하는 공통 소스 증폭기 또는 공통 에미터 증폭기를 포함할 수 있다.
본 발명에 따르면, 전력 증폭기의 입력 신호 또는 출력 신호에 따라 바이어스를 조정함으로써 전력 증폭기의 선형성 및 효율을 개선할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세하게 기술할 것이다. 이하의 설명에서 본 발명의 모든 실시형태가 개시되는 것은 아니다. 본 발명은 매우 다양한 형태로 구현될 수 있으며, 여기에 개시되는 실시형태에 한정되는 것으로 해석되어서는 안 된다. 본 실시형태들은 출원을 위한 법적 요건들을 충족시키기 위해 제공되는 것이다. 동일한 구성요소에는 전체적으로 동일한 참조부호가 사용된다.
본 발명의 일실시형태는, 적어도 하나의 차동 증폭기와, 저역 통과 필터, 및 전계 효과 트랜지스터(FET)가 사용되는 경우 공통 소스 증폭기(양극성 접합 트랜지스터(BJT)가 사용되는 경우 공통 에미터 증폭기로 대체됨)를 포함하는 적응형 바이어스 회로를 제공하는 시스템 및 방법에 관한 것이다. 적응형 바이어스 회로는 입력 신호의 전력 레벨에 따라 가변되는 적응형 바이어스 출력 신호(FET의 게이트에 입력되는 경우 게이트 바이어스 전압 또는 BJT의 베이스에 입력되는 경우 베이스 전류)를 제공할 수 있다. 입력 전력 레벨이 상승함에 따라, 적응형 바이어스 회로는 적응형 바이어스 출력 신호의 바이어스 전압 또는 바이어스 전류를 증가시킬 수 있다. 이러한 방식으로, 본 발명에 따르면, 전력 증폭기와 함께 적응형 바이어스 회로를 사용함으로써 높은 전력 동작 레벨에서 전력 증폭기가 전형적인 바이어스 기법에 비해 더 우수한 선형성을 얻을 수 있다.
본 발명의 일실시형태는 FET(예를 들어, MOSFET)에 관련되어 기술되나, FET 대신 베이스, 에미터 및 콜렉터를 갖는 BJT가 동등하게 사용될 수 있음은 자명한 것이다. 따라서, 본 발명의 범위 내에서, 본 명세서에서 기재되는 FET의 게이트, 소스 또는 드레인은 BJT의 베이스, 에미터 또는 콜렉터로 대체될 수 있다.
도 3은 본 발명의 일실시형태에 따른 적응형 바이어스 회로(300)의 회로도이다. 도 3에 도시한 바와 같이, 본 발명의 일실시형태에 따른 적응형 바이어스 회로(300)는 차동 증폭기(302), 액티브 전류 미러(304), 캐패시터(317)를 포함하는 저역 통과 필터, 트랜지스터(318)를 포함하는 공통 소스 증폭기(공통 에미터 증폭기로 대체될 수 있음) 및 RC 병렬 부하(306)를 포함할 수 있다.
차동 증폭기(302)는 트랜지스터(311, 312)를 포함할 수 있다. 도 3에 도시된 바와 같이, 트랜지스터(311, 312)는 금속 산화 반도체 전계 효과 트랜지스터(MOSFET)일 수 있으며, 더욱 상세하게 N-채널 MOSFET일 수 있다. 트랜지스터(311, 312)는 각각 MOSFET의 게이트, 소스 및 드레인을 포함할 수 있다. 액티브 전류 미러(304)는 트랜지스터(315, 316)를 포함할 수 있다. 도 3에 도시한 바와 같이, 트랜지스터(315, 316)는 MOSFET일 수 있으며, 더욱 상세하게 P-채널 MOSFET일 수 있다. 트랜지스터(315, 316)는 각각 MOSFET의 게이트, 소스 및 드레인을 포함할 수 있다. 유사하게, 공통 소스 증폭기의 트랜지스터(318)는 MOSFET일 수 있으며, 더욱 상세하게 P-채널 MOSFET일 수 있다. 따라서, 트랜지스터(318)는 게이트, 소스 및 드레인을 포함할 수 있다. 본 발명의 범위 내에서, 도 3의 트랜지스터(311, 312, 315, 316, 318) 중 적어도 하나는 MOSFET 대신 양극성 접합 트랜지스터(BJT)일 수 있다. MOSFET 대신 BJT가 사용된 경우에, BJT는 게이트, 소스 및 드레인 대신 베이스 에미터 및 콜렉터를 포함할 수 있음은 당업자에게 자명한 것이다. 예를 들어, 본 발명의 범위 내에서, 본 명세서에서 MOSFET을 사용한 공통 소스 증폭기는 BJT를 사용한 공통 에미터 증폭기로 대체될 수 있다.
작동이 이루어지는 동안, 차동 증폭기(302)는 차동 입력 신호(IN+, IN-)을 증폭하여 증폭된 차동 입력 신호를 생성한다. 이를 위해, 차동 증폭기(302)는 트랜지스터(311)의 게이트로 비반전 차동 입력 신호(IN+)를 입력받고 트랜지스터(312)의 게이트로 반전 차동 입력 신호(IN-)를 입력받도록 구성될 수 있다. 일반적으로, 차동 입력 신호(IN+, IN-)는 실질적으로 동일한 크기(magnitude) 및 반대 위상을 가질 수 있다. 본 발명의 일실시형태에 따르면, 차동 입력 신호(IN+, IN-)는 다음의 노드 중 적어도 하나로부터 입력될 수 있다: (ⅰ) 차동 전력 증폭기의 차동 입력, (ⅱ) 차동 전력 증폭기의 차동 출력, (ⅲ) 이전 또는 이후 스테이지의 차동 전력 증폭기의 차동 입력, (ⅳ) 이전 또는 다음 스테이지의 차동 전력 증폭기의 차동 출력.
계속 도 3을 참조하면, 트랜지스터(311)의 소스는 전기적으로 트랜지스터(312)의 소스에 연결되고, 양 소스는 접지될 수 있다. 또한, 차동 증폭기(302)는 바이어싱 저항(313, 314)을 이용하여 자기 바이어스(self-biased)될 수 있다. 특히, 바이어싱 저항(313)은 트랜지스터(311)의 게이트 및 드레인 사이에 연결될 수 있다. 유사하게, 바이어싱 저항(314)은 트랜지스터(312)의 게이트 및 드레인 사이에 연결될 수 있다.
차동 증폭기(302)에 의해 생성된 증폭된 차동 신호는 액티브 전류 미러(304)에 입력된다. 액티브 전류 미러(304)는 차동 증폭기(302)로부터 입력되는 증폭된 차동 신호를 단일 종단 신호(single-ended signal)로 변환하는 동작을 할 수 있다. 특히, 증폭된 차동 신호는, 트랜지스터(311)의 드레인을 트랜지스터(315)의 드레인에 연결하고 트랜지스터(312)의 드레인을 트랜지스터(316)의 드레인에 연결함으로써, 액티브 전류 미러(304)로 제공될 수 있다. 트랜지스터(315)의 게이트는 트랜지스터(316)의 게이트에 연결될 수 있다. 더하여, 트랜지스터(315)가 다이오드 연결된 트랜지스터가 될 수 있도록, 트랜지스터(315)의 게이트는 트랜지스터(315)의 드레인과 연결되거나 쇼트될 수 있다. 본 발명의 일실시형태에서, 다이오드 연결된 트랜지스터의 위치에 다이오드가 대체되어 사용될 수 있음은 자명한 것이다. 트랜지스터(315, 316)의 소스는 최대 전압원(maximum voltage source)(VREF)에 연결될 수 있다.
액티브 전류 미러(304)에 의해 생성된 단일 종단 신호는 캐패시터(317)를 포함하는 저역 통과 필터에 의해 필터링 될 수 있으며, 필터링된 단일 종단 신호는 트랜지스터(318)를 포함하는 공통 소스 증폭기(공통 에미터 증폭기로 대체될 수 있음)로 제공된다. 캐패시터(317)를 포함하는 저역 통과 필터는 액티브 전류 미러(304)와 병렬 연결될 수 있다. 특히, 캐패시터(317)의 일단은 전압원(VREF) 및 트랜지스터(318)의 소스에 공통 연결된 트랜지스터(315, 316)의 소스에 연결될 수 있다. 유사하게, 캐패시터(317)의 타단은 바이어싱 저항(314)의 일단 및 트랜지스터(318)의 게이트에 공통으로 연결된 트랜지스터(316, 312)의 드레인에 연결될 수 있다. 저역 통과 필터의 캐패시터(317)는, 액티브 전류 미러(304)에 의해 생성된 단일 종단 신호에 포함된 적어도 하나 이상의 고주파 성분(예를 들어, IN+, IN-로부터 입력되는 캐리어 주파수 신호)을 제거하는데 이용될 수 있다.
트랜지스터(315)의 게이트에서 필터링된 단일 종단 신호를 수신할 때, 트랜지스터(318)를 포함하는 공통 소스 증폭기(공통 에미터 증폭기로 대체될 수 있음)는 트랜지스터(318)의 게이트 바이어스에 따르는 적응형 바이어스 출력 신호(OUT)를 생성할 수 있다. 적응형 바이어스 출력 신호(OUT)는 RC 병렬 부하(306)에 연결된 트랜지스터(318)의 드레인에서 제공될 수 있다. RC 병렬 부하(306)는 저항(319) 및 그에 병렬 연결된 캐패시터(320)를 포함할 수 있으며, 저역 통과 필터 부하로 동작할 수 있다. 본 발명의 일실시형태에 따르면, RC 병렬 부하(306)는 적응형 바이어스 출력 신호(OUT)의 고주파 성분을 필터링하여 제거하기 위해 공통 소스 증폭기(공통 에미터 증폭기로 대체될 수 있음)의 부하로 제공될 수 있다. 적응형 바이어스 출력 신호(OUT)는 FET의 게이트에 의해 수신되는 경우 게이트 바이어스 전압일 수 있고, BJT의 베이스에 의해 수신되는 경우 베이스 바이어스 전류일 수 있다.
계속 도 3을 참조하면, 트랜지스터(311, 312, 315, 316, 318)의 초기 바이어스 포인트는 각각의 게이트(또는 베이스) 길이와 각각의 게이트(또는 베이스) 폭에 의해 결정될 수 있으며, 전압원(VREF)은 적응형 바이어스 출력 신호(OUT)에 대한 최대 전압을 결정할 수 있다. 출력 신호(OUT)의 초기 출력 전압(또는 전류)은 트랜 지스터(318) 및 부하 저항(319)의 선택에 기초하여 결정될 수 있다. 트랜지스터(318)의 포화 영역에서 적응형 바이어스 출력 신호(OUT)의 출력 전압은 전압원(VREF)에 의해 결정된 최대 전압에 근접할 수 있다.
본 발명의 일실시형태에서, 적응형 바이어스 회로(300)는 입력 차동 신호(IN+, IN-)가 증가함에 따라 초기 출력 전압에서 전원 전압(VREF)까지 변화하는 적응형 바이어스(출력 신호 OUT)를 생성할 수 있다. 입력 차동 신호(IN+, IN-)가 증가함에 따라, 차동 증폭기(302)(트랜지스터(311, 312)를 포함하는)를 통과하는 평균 전류가 증가할 수 있다. 결과적으로, 트랜지스터(311, 312)의 드레인 전압이 감소하게 되고, 캐패시터(317)를 포함하는 저역 통과 필터에 의해 고주파 성분이 필터링 될 수 있다. 트랜지스터(318)의 게이트 전압이 감소함에 따라 트랜지스터(318)에 흐르는 전류는 증가하고, 이로써 적응형 바이어스 출력 신호(OUT)의 출력 전압은 증가할 수 있다.
도 4는 도 3에 도시된 적응형 바이어스 회로의 변형례를 도시한다. 특히 도 4의 적응형 바이어스 회로(400)는 본딩 와이어(421, 422, 423)를 포함하는 점을 제외하면 도 3의 바이어스 회로(300)와 유사하다. 본딩 와이어(421, 422, 423)는 패키징을 위해 제공될 수 있다. 예를 들어, 접지, 전압원(VREF) 및 RC 병렬 부하(306)를 제외한 적응형 바이어스 회로(400)의 모든 요소가 단일 칩 내에서 함께 패키징 될 수 있다. 본딩 와이어(420)는 트랜지스터(311,312)의 소스를 접지에 연결하는 데 사용될 수 있다. 유사하게, 본딩 와이어(422)는 트랜지스터(315, 316)의 소스, 캐패시터(317)의 일단 및 트랜지스터(318)의 소스를 외부 전압원(VREF)에 연 결하는 데 사용될 수 있다. 유사하게, 본딩 와이어(423)는 트랜지스터(318)의 드레인을 외부 RC 병렬 부하(306)에 연결하는데 사용될 수 있다. 본 발명의 일실시형태에서, RC 병렬 부하(306)는 튜닝을 위한 오프-칩(off-chip) 요소로 적용될 수 있다. 본 발명의 일실시형태에 따르면 본딩 와이어(421, 422, 423)는 와이어만 포함하는 것이 아닐 수 있다. 예를 들어, 본딩 와이어(421, 422, 423)는 전송 선로(transmission line), 본딩 패드, 솔더 범프 또는 솔더 볼, 또는 다른 연결 수단을 포함할 수 있다.
도 5는 본 발명의 일실시형태에 따른, 적응형 바이어스 회로의 출력이 차동 증폭기의 입력에 연결된, 적응형 바이어스 회로를 갖는 차동 증폭기의 회로도이다. 도 5에 도시된 바와 같이, 적응형 바이어스 회로를 갖는 증폭기는 트랜지스터(532, 533)를 갖는 차동 증폭기(502), 적응형 바이어스 회로(531), 바이어싱 저항 또는 초크 인덕터(536, 537) 및 입력 DC 블록 캐패시터(534, 535)를 포함할 수 있다.
본 발명의 일실시형태에 따르면, 차동 증폭기(502)는 MOSFET, 특히 N-채널 MOSFET인 트랜지스터(532, 533)를 포함할 수 있다. 본 발명의 범위 내에서, MOSFET 대신 BJT 또는 다른 FET가 사용될 수 있음은 자명하다. 각 트랜지스터(532, 533)는 게이트, 소스 및 드레인을 포함할 수 있다. 트랜지스터(532)의 소스는 트랜지스터(533)의 소소와 연결되고, 양 소스는 접지될 수 있다. 트랜지스터(532, 533)의 드레인은 각각 본딩 와이어(539, 540)를 통해 전압원(VDD)에 연결될 수 있다. 본 발명의 일실시형태에서, 차동 증폭기(502)는 입력 차동 신호(RFIN+, RFIN-)를 증폭할 수 있으며, 입력 차동 신호(RFIN+, RFIN-)는 각각 트랜지스터(532, 533)의 게이 트를 통해 차동 증폭기(502)로 입력될 수 있다. 차동 증폭기(502)는 트랜지스터(532, 533)의 드레인을 통해 각각 증폭된 차동 출력 신호(RFOUT+, RFOUT-)를 제공할 수 있다.
도 5의 적응형 바이어스 회로(531)는 도 3 또는 도 4의 적응형 바이어스 회로(300, 400) 중 하나 또는 그 변형으로 구현될 수 있다. 도 5에 도시한 바와 같이, 적응형 바이어스 회로(531)는, 적응형 바이어스 회로(531)의 입력(IN+, IN-)으고서 입력 차동 신호(RFIN+, RFIN-)를 입력받을 수 있다. 적응형 바이어스 회로(531)는, 차동 증폭기(502)의 트랜지스터(532, 533)의 입력에 대해 적응형 바이어스 출력 신호(OUT)(FET의 게이트에 의해 수신되는 경우 전압 바이어스 신호이며, BJT의 베이스에 의해 수신되는 경우 전류 바이어스 신호)를 생성할 수 있다. 이를 위해, 적응형 바이어스 회로(531)는 DC 블록 캐패시터(534, 535)의 전단에서 차동 입력 신호(RFIN+, RFIN-)의 전력을 검출할 수 있으며, 바이어싱 저항(또는 초크 인덕터)(536, 537)을 통해 차동 증폭기 입력의 가상 접지(538)에 생성된 적응형 바이어스 출력 신호(OUT)를 제공할 수 있다. 생성된 출력 신호(OUT)가 입력되는 가상 접지(538)는 바이어싱 저항(또는 초크 인덕터)(536, 537)의 각 일단에 연결될 수 있다. 바이어싱 저항(또는 초크 인덕터)(536)의 타단은 트랜지스터(532)의 게이트(또는 베이스) 및 캐패시터(534)의 일단에 연결될 수 있다. 캐패시터(534)의 타단은 차동 입력 신호(RFIN+)에 연결될 수 있다. 유사하게, 바이어싱 저항(537)의 타단은 트랜지스터(533)의 게이트 및 캐패시터(535)의 일단에 연결될 수 있다. 캐패시터(535)의 타단은 차동 입력 신호(RFIN-)에 연결될 수 있다.
바이어싱 저항(초크 인덕터)(536, 537)은 RF 입력 신호(RFIN+, RFIN-)를 차단하고, 적응형 바이어스 회로(531)로부터 적응형 바이어스 출력 신호(OUT)를 자신을 통해 제공한다. 더하여, 입력 DC 블록 캐패시터(534, 535)는 적응형 바이어스 회로(531) 입력 바이어스의 DC 전압을 차단할 수 있다(RFIN+, RFIN-, 이전 스테이지의 출력으로부터).
도 6은, 본 발명의 일실시형태에 따른, 적응형 바이어스 회로의 입력 및 출력이 차동 증폭기의 출력 및 입력에 연결된 적응형 바이어스 회로를 갖는 차동 증폭기의 회로도이다. 도 6에 도시된 것과 같이, 적응형 바이어스 회로를 갖는 증폭기는, 트랜지스터(652, 653)를 갖는 차동 증폭기(602), 적응형 바이어스 회로(651), 바이어싱 저항 또는 초크 인덕터(656, 657) 및 입력 DC 블록 캐패시터(654, 655)를 포함할 수 있다.
본 발명의 일실시형태에 따르면, 차동 증폭기(602)는 MOSFET, 특히 N-채널 MOSFET인 트랜지스터(652, 653)를 포함할 수 있다. 본 발명의 범위 내에서, MOSFET 대신 BJT 또는 다른 FET가 사용될 수 있음은 자명하다. 각 트랜지스터(652, 653)는 게이트, 소스 및 드레인을 포함할 수 있다. 트랜지스터(652)의 소스는 트랜지스터(653)의 소소와 연결되고, 양 소스는 접지될 수 있다. 트랜지스터(652, 653)의 드레인은 각각 본딩 와이어(659, 660)를 통해 전압원(VDD)에 연결될 수 있다. 본 발명의 일실시형태에서, 차동 증폭기(602)는 입력 차동 신호(RFIN+, RFIN-)를 증폭할 수 있으며, 입력 차동 신호(RFIN+, RFIN-)는 각각 트랜지스터(652, 653)의 게이트를 통해 차동 증폭기(602)로 입력될 수 있다. 차동 증폭기(602)는 트랜지스 터(653, 653)의 드레인을 통해 각각 증폭된 차동 출력 신호(RFOUT-, RFOUT+)를 제공할 수 있다.
도 6의 적응형 바이어스 회로(651)는 도 3 또는 도 4의 적응형 바이어스 회로(300, 400) 중 하나 또는 그 변형으로 구현될 수 있다. 도 6에 도시한 바와 같이, 적응형 바이어스 회로(651)는, 적응형 바이어스 회로(651)의 입력(IN+, IN-)으로서 입력 차동 신호(RFIN+, RFIN-)를 입력받을 수 있다. 적응형 바이어스 회로(651)는, 차동 증폭기(602)의 트랜지스터(652, 653)의 입력에 대해 적응형 바이어스 출력 신호(OUT)(FET의 게이트에 의해 수신되는 경우 전압 바이어스 신호이며, BJT의 베이스에 의해 수신되는 경우 전류 바이어스 신호)를 생성할 수 있다. 이를 위해, 적응형 바이어스 회로(651)는 차동 입력 신호(RFIN+, RFIN-)의 전력을 검출할 수 있으며, 바이어싱 저항(또는 초크 인덕터)(656, 657)을 통해 차동 증폭기 입력의 가상 접지(658)에 생성된 적응형 바이어스 출력 신호(OUT)을 제공할 수 있다. 생성된 출력 신호(OUT)가 입력되는 가상 접지(658)는 바이어싱 저항(또는 초크 인덕터)(656, 657)의 각 일단에 연결될 수 있다. 바이어싱 저항(또는 초크 인덕터)(656)의 타단은 트랜지스터(652)의 게이트 및 DC 블록 캐패시터(654)의 일단에 연결될 수 있다. DC 블록 캐패시터(654)의 타단은 차동 입력 신호(RFIN+)에 연결될 수 있다. 유사하게, 바이어싱 저항(657)의 타단은 트랜지스터(653)의 게이트(또는 베이스) 및 DC 블록 캐패시터(655)의 일단에 연결될 수 있다. DC 블록 캐패시터(655)의 타단은 차동 입력 신호(RFIN-)에 연결될 수 있다.
바이어싱 저항(초크 인덕터)(656, 657)은 RF 입력 신호(RFIN+, RFIN-)를 차 단하고, 적응형 바이어스 회로(651)로부터 적응형 바이어스 출력 신호(OUT)를 자신을 통해 제공한다. 더하여, 입력 DC 블록 캐패시터(654, 655)는 이전단의 DC 전압을 차단하고, 입력 DC 블록 캐패시터(661, 662)는 출력 DC 전압(RFOUT+ 및 RFOUT-로부터).
도 7 및 8은 적어도 두 개의 적응형 바이어스 회로가 다른 바이어스 범위를 가질 수 있는 다중 적응형 바이어스 회로를 갖는 다중 병렬 전력 연결 증폭기를 사용한 전력 증폭 시스템을 도시한다. 이하 더욱 상세히 기술되는 바와 같이, 이러한 시스템은 병렬 연결된 복수의 전력 증폭기(예를 들어 차동 증폭기)를 포함할 수 있으며, 복수의 전력 증폭기는 적어도 하나의 공통 입력 신호를 입력받을 받을 수 있으며, 복수의 전력 증폭기 각각은 적어도 하나의 증폭된 출력을 생성할 수 있으며, 적어도 하나의 증폭된 출력 신호 각각은 상호 결합되어 적어도 하나의 결합된 증폭 신호를 제공할 수 있다. 이러한 시스템은, 각각의 전력증폭기에 개별적으로 적응형 바이어스 신호를 제공하기 위해 복수의 전력 증폭기 각각에 대응되는 복수의 적응형 바이어스 회로를 사용할 수 있으며, 복수의 적응형 바이어스 회로 중 적어도 둘은 제공되는 각각의 적응형 바이어스 신호에 대해 서로 다른 바이어스 범위를 가질 수 있다.
더욱 상세하게, 도 7은, 기준 전압이 서로 다른 다중 적응형 바이어스 회로를 갖는 본 발명의 일실시형태에 따른 다중 차동 증폭기의 회로도이다. 도 7에 도시된 바와 같이, 다중 적응형 바이어스 회로를 갖는 다중 병렬 증폭기는 다중 병렬 증폭부(750, 760, 770)를 포함할 수 있다. 본 발명의 일실시형태에서, 각 다중 병 렬 증폭기는 동일하거나, 다른 사이즈를 갖는 점을 제외하고 상호 유사한 구조를 가질 수 있다. 또한, 본 발명의 일실시형태에 따르면, 병렬 증폭부(750, 760, 770) 각각의 구조는 도 5에 도시된 증폭기의 구조와 실질적으로 유사할 수 있다.
계속 도 7을 참조하면, 다중 병렬 증폭부 중 증폭부(750)는, 트랜지스터(702, 703)를 갖는 차동 증폭기, 적응형 바이어스 회로(701), 바이어싱 저항 또는 초크 인덕터(706, 707) 및 입력 DC 블록 캐패시터(704, 705)를 포함할 수 있다. 트랜지스터(702, 703)를 갖는 차동 증폭기는 입력 차동 신호(RFIN+, RFIN-)를 증폭할 수 있다. 적응형 바이어스 회로(701)는, 선택적으로 본딩 와이어(709, 710)를 이용하여 제공되는 기준 전압(VREF1)에 따라 차동 증폭기의 트랜지스터(702, 703)의 게이트에 대해 적응형 바이어스 전압을 생성할 수 있다. 바이어싱 저항(초크 인덕터)(706, 707)은 RF 입력 신호를 차단하고, 적응형 바이어스 전압을 자신을 통해 제공한다. 더하여, 입력 DC 블록 캐패시터(704, 705)는 적응형 바이어스 회로(531) 입력 바이어스를 차단할 수 있다. 본 발명의 일실시형태에서, 적응형 바이어스 회로(701)는 DC 블록 캐패시터(704, 705)의 전단에서 입력 전력(RFIN+, RFIN-)를 검출할 수 있으며, 바이어싱 저항(706, 707)을 통해 차동 증폭기 입력의 가상 접지(708)로 생성된 적응형 바이어스를 제공할 수 있다. 본 발명의 일실시형태에서, 다른 증폭부(760, 770)는 증폭부(750)과 비교하여 다른 사이즈 또는 다른 기준 전압을 가지면서 동일한 회로 구조를 포함할 수 있다. 예를 들어, 기준 전압(VREF1, VREF2, VREF3)는 모두 동일한 전압일 필요는 없다. 따라서, 병렬 증폭부(750, 760, 770)의 각 적응형 바이어스 회로(701)는 적응형 바이어스 출력 신호에 대해 다른 바이어스 범위를 가질 수 있다.
도 8은, 기준 전압이 서로 다른 다중 적응형 바이어스 회로를 갖는 본 발명의 다른 실시형태에 따른 다중 차동 증폭기의 회로도이다. 도 8에 도시된 바와 같이, 다중 적응형 바이어스 회로를 갖는 다중 병렬 증폭기는 다중 병렬 증폭부(850, 860, 870)를 포함할 수 있다. 본 발명의 일실시형태에서, 각 다중 병렬 증폭기는 동일하거나, 다른 사이즈를 갖는 점을 제외하고 상호 유사한 구조를 가질 수 있다. 또한, 본 발명의 일실시형태에 따르면, 병렬 증폭부(850, 860, 870) 각각의 구조는 도 6에 도시된 증폭기의 구조와 동일할 수 있다.
계속 도 8을 참조하면, 다중 병렬 증폭부 중 증폭부(850)는, 트랜지스터(802, 803)를 갖는 차동 증폭기, 적응형 바이어스 회로(801), 바이어싱 저항 또는 초크 인덕터(806, 807) 및 입력 DC 블록 캐패시터(804, 805)를 포함할 수 있다. 트랜지스터(802, 803)를 갖는 차동 증폭기는 입력 차동 신호(RFIN+, RFIN-)를 증폭할 수 있다. 적응형 바이어스 회로(801)는, 기준 전압(VREF1)에 따라 차동 증폭기의 트랜지스터(802, 803)의 게이트에 대해 적응형 바이어스 전압을 생성할 수 있다. 바이어싱 저항(초크 인덕터)(806, 807)은 RF 입력 신호를 차단하고, 적응형 바이어스 전압을 자신을 통해 제공한다. 더하여, 입력 DC 블록 캐패시터(804, 805)는 이전 단의 DC 전압을 차단하고, 출력 DC 블록 캐패시터(812, 813)는 출력 DC 전압을 차단한다. 본 발명의 일실시형태에서, 적응형 바이어스 회로(801)는 출력 전력(RFOUT+, RFOUT-)를 검출할 수 있으며, 바이어싱 저항(806, 807)을 통해 차동 증폭기 입력의 가상 접지(808)로 생성된 적응형 바이어스를 제공할 수 있다. 본 발명 의 일실시형태에서, 다른 증폭부(860, 870)는 증폭부(850)과 비교하여 다른 사이즈 또는 다른 기준 전압을 가지면서 동일한 회로 구조를 포함할 수 있다. 예를 들어, 기준 전압(VREF1, VREF2, VREF3)은 모두 동일한 전압일 필요는 없다. 따라서, 병렬 증폭부(850, 860, 870)의 각 적응형 바이어스 회로(801)는 적응형 바이어스 출력 신호에 대해 다른 바이어스 범위를 가질 수 있다.
전술한 설명 및 첨부 도면에 개시된 기술을 이용하여 본 발명의 속하는 기술 분야에서 통상의 기술을 가진 자는 본 발명의 많은 변형예와 다른 실시형태들을 도출해 낼 수 있을 것이다. 따라서, 본 발명은 개시된 실시형태에 한정되는 것이 아니며, 본 발명의 변형예 및 다른 실시형태들은 이하 기재되는 특허 청구 범위 내에 포함되는 것으로 간주되어야 한다. 본 명세서에서 특정 용어들이 사용되었으나, 이는 일반적이고 설명을 위한 의미로 사용되었을 뿐이며 본 발명을 한정하기 위한 것이 아니다.
도 1은 전형적인 적응형 바이어스 회로를 갖는 전력 증폭기의 회로도.
도 2는 다른 전형적인 적응형 바이어스 회로를 갖는 전력 증폭기의 회로도.
도 3은 본 발명의 일실시형태에 따른 적응형 바이어스 회로의 회로도.
도 4는 본 발명의 다른 실시형태에 따른 적응형 바이어스 회로의 회로도.
도 5는 본 발명의 일실시형태에 따른 적응형 바이어스 회로를 갖는 증폭기의 회로도.
도 6은 본 발명의 일실시형태에 따른 적응형 바이어스 회로를 갖는 다른 증폭기의 회로도.
도 7은 본 발명의 일실시형태에 따른 다중 적응형 바이어스 회로를 갖는 다 중 병렬 증폭기의 회로도.
도 8은 본 발명의 일실시형태에 따른 다중 적응형 바이어스 회로를 갖는 다른 다중 병렬 증폭기의 회로도.

Claims (20)

  1. 차동 입력 신호를 입력받고 증폭된 차동 입력 신호를 생성하는 차동 증폭기;
    상기 증폭된 차동 입력 신호를 단일 종단 신호로 변환하는 전류 미러;
    상기 단일 종단 신호의 적어도 하나의 고주파 성분을 필터링하여 필터링된 단일 종단 신호를 생성하는 저역 통과 필터; 및
    상기 필터링된 단일 종단 신호를 입력받고 전력 증폭기의 작동을 위한 적응형 바이어스 신호를 생성하는 공통 소스 증폭기 또는 공통 에미터 증폭기
    를 포함하는 적응형 바이어스 회로.
  2. 제1항에 있어서,
    상기 적응형 바이어스 신호는 적응형 전압 신호 또는 적응형 전류 신호를 포함하는 것을 특징으로 하는 적응형 바이어스 회로.
  3. 제1항에 있어서, 상기 전력 증폭기는,
    적어도 하나의 전계 효과 트랜지스터 또는 양극형 접합 트랜지스터를 포함하며,
    상기 전력 증폭기의 상기 적어도 하나의 전계 효과 트랜지스터의 게이트에 의해 상기 적응형 바이어스 신호가 수신되는 경우 상기 적응형 바이어스 신호는 적응형 전압 신호이고, 상기 전력 증폭기의 상기 적어도 하나의 양극형 접합 트랜지 스터의 베이스에 의해 상기 적응형 바이어스 신호가 수신되는 경우 상기 적응형 바이어스 신호는 적응형 전류 신호인 것을 특징으로 하는 적응형 바이어스 회로.
  4. 제1항에 있어서,
    상기 단일 종단 신호의 상기 적어도 하나의 고주파 성분은, 캐리어 신호를 포함하며, 상기 캐리어 신호는 상기 차동 입력 신호에 결합된 것을 특징으로 하는 적응형 바이어스 회로.
  5. 제1항에 있어서,
    상기 차동 증폭기는, 제1 드레인 또는 콜렉터를 갖는 제1 트랜지스터 및 제2 드레인 또는 콜렉터를 갖는 제2 트랜지스터를 포함하며,
    상기 전류 미러는, 제3 드레인 또는 콜렉터를 갖는 제3 트랜지스터 및 제4 드레인 또는 콜렉터를 갖는 제4 트랜지스터를 포함하며,
    상기 차동 증폭기로부터 상기 전류 미러로 상기 증폭된 차동 입력 신호를 제공하기 위해, 상기 제1 드레인 또는 콜렉터는 상기 제3 드레인 또는 콜렉터에 연결되고, 상기 제2 드레인 또는 콜렉터는 상기 제4 드레인 또는 콜렉터에 연결된 것을 특징으로 하는 적응형 바이어스 회로.
  6. 제5항에 있어서,
    상기 제3 트랜지스터는 제3 게이트 또는 베이스를 더 포함하고, 상기 제4 트 랜지스터는 제4 게이트 또는 베이스를 더 포함하며,
    상기 제3 게이트 또는 베이스는 상기 제4 게이트 또는 베이스에 연결되고, 상기 제3 게이트 또는 베이스는 상기 제3 드레인 또는 콜렉터에 연결되어 상기 제3 트랜지스터가 다이오드 연결된 트랜지스터인 것을 특징으로 하는 적응형 바이어스 회로.
  7. 제5항에 있어서,
    상기 제3 트랜지스터는 제3 소스 또는 에미터를 더 포함하고, 상기 제4 트랜지스터는 제4 소스 또는 에미터를 더 포함하며,
    상기 저역 통과 필터는 양단을 갖는 캐패시터를 포함하며,
    상기 공통 소스 증폭기 또는 공통 에미터 증폭기는 제5 게이트 또는 베이스, 제5 소스 또는 에미터, 및 제5 드레인 또는 콜렉터를 갖는 제5 트랜지스터를 포함하며,
    상기 제3 소스 또는 에미터, 상기 제4 소스 또는 에미터, 상기 캐패시터의 일단 및 상기 제4 소스 또는 에미터는 상호 연결되며,
    상기 제4 드레인 또는 콜렉터, 상기 캐패시터의 타단 및 상기 제5 게이트 또는 베이스는 상호 연결되며,
    상기 적응형 바이어스 신호는 상기 제5 드레인 또는 콜렉터에서 제공되는 것을 특징으로 하는 적응형 바이어스 회로.
  8. 제1항에 있어서,
    캐패시터와 병렬연결된 저항을 갖는 부하를 더 포함하며,
    상기 부하는 상기 공통 소스 증폭기 또는 공통 에미터 증폭기에 연결되고, 상기 부하는 상기 적응형 바이어스 신호의 적어도 하나의 고주파 성분을 필터링하도록 동작하는 것을 특징으로 하는 적응형 바이어스 회로.
  9. 제1항에 있어서,
    상기 차동 입력 신호는 상기 차동 증폭기에 의해,
    (ⅰ) 제2 차동 전력 증폭기의 차동 입력, (ⅱ) 제2 차동 전력 증폭기의 차동 출력, (ⅲ) 이전 또는 이후 스테이지의 제2 차동 전력 증폭기의 차동 입력, (ⅳ) 이전 또는 이후 스테이지의 제2 차동 전력 증폭기의 차동 출력 중 하나의 노드로부터 입력되는 것을 특징으로 하는 적응형 바이어스 회로.
  10. 제1항에 있어서,
    상기 차동 증폭기는 제1 차동 증폭기이고, 상기 전력 증폭기는 각각 게이트 또는 베이스를 갖는 적어도 두 개의 트랜지스터를 갖는 제2 차동 증폭기이며,
    상기 적어도 두 개의 트랜지스터의 게이트 또는 베이스 각각은 상기 적응형 바이어스 신호를 수신하는 것을 특징으로 하는 적응형 바이어스 회로.
  11. 적어도 하나의 공통 입력 신호를 입력받으며, 각각이 적어도 하나의 증폭된 출력 신호를 생성하며, 상기 적어도 하나의 증폭된 출력 신호는 상호 결합되어 적어도 하나의 결합된 증폭 신호를 제공하는 복수의 전력 증폭기; 및
    상기 복수의 전력 증폭기 각각에 적응형 바이어스 신호를 제공하도록 상기 복수의 전력 증폭기 각각에 대응되는 복수의 적응형 바이어스 회로를 포함하며,
    상기 적응형 바이어스 회로의 적어도 둘은 상기 각각의 적응형 바이어스 신호에 대해 상호 다른 바이어스 범위를 갖는 것을 특징으로 하는 전력 증폭 시스템.
  12. 제11항에 있어서,
    상기 복수의 적응형 바이어스 회로 중 적어도 둘 각각은,
    차동 입력 신호를 입력받고 증폭된 차동 입력 신호를 생성하는 차동 증폭기;
    상기 증폭된 차동 입력 신호를 단일 종단 신호로 변환하는 전류 미러;
    상기 단일 종단 신호의 적어도 하나의 고주파 성분을 필터링하여 필터링된 단일 종단 신호를 생성하는 저역 통과 필터; 및
    상기 필터링된 단일 종단 신호를 입력받고 전력 증폭기의 작동을 위한 적응형 바이어스 신호를 생성하는 공통 소스 증폭기 또는 공통 에미터 증폭기
    를 포함하는 것을 특징으로 하는 전력 증폭 시스템.
  13. 제12항에 있어서,
    상기 차동 입력 신호는 상기 적어도 하나의 공통 입력 신호 또는 상기 복수의 전력 증폭기 각각에 의해 생성된 상기 적어도 하나의 증폭된 출력 신호에 기초 하여 결정되는 것을 특징으로 하는 전력 증폭 시스템.
  14. 제12항에 있어서,
    상기 단일 종단 신호의 상기 적어도 하나의 고주파 성분은, 캐리어 신호를 포함하며, 상기 캐리어 신호는 상기 차동 입력 신호에 결합된 것을 특징으로 하는 전력 증폭 시스템.
  15. 제12항에 있어서,
    상기 차동 증폭기는, 제1 드레인 또는 콜렉터를 갖는 제1 트랜지스터 및 제2 드레인 또는 콜렉터를 갖는 제2 트랜지스터를 포함하며,
    상기 전류 미러는, 제3 드레인 또는 콜렉터를 갖는 제3 트랜지스터 및 제4 드레인 또는 콜렉터를 갖는 제4 트랜지스터를 포함하며,
    상기 차동 증폭기로부터 상기 전류 미러로 상기 증폭된 차동 입력 신호를 제공하기 위해, 상기 제1 드레인 또는 콜렉터는 상기 제3 드레인 또는 콜렉터에 연결되고, 상기 제2 드레인 또는 콜렉터는 상기 제4 드레인 또는 콜렉터에 연결된 것을 특징으로 하는 전력 증폭 시스템.
  16. 제15항에 있어서,
    상기 제3 트랜지스터는 제3 게이트 또는 베이스를 더 포함하고, 상기 제4 트랜지스터는 제4 게이트 또는 베이스를 더 포함하며,
    상기 제3 게이트 또는 베이스는 상기 제4 게이트 또는 베이스에 연결되고, 상기 제3 게이트 또는 베이스는 상기 제3 드레인 또는 콜렉터에 연결되어 상기 제3 트랜지스터가 다이오드 연결된 트랜지스터인 것을 특징으로 하는 전력 증폭 시스템.
  17. 제15항에 있어서,
    상기 제3 트랜지스터는 제3 소스 또는 에미터를 더 포함하고, 상기 제4 트랜지스터는 제4 소스 또는 에미터를 더 포함하며,
    상기 저역 통과 필터는 양단을 갖는 캐패시터를 포함하며,
    상기 공통 소스 증폭기 또는 공통 에미터 증폭기는 제5 게이트 또는 베이스, 제5 소스 또는 에미터, 및 제5 드레인 또는 콜렉터를 갖는 제5 트랜지스터를 포함하며,
    상기 제3 소스 또는 에미터, 상기 제4 소스 또는 에미터, 상기 캐패시터의 일단 및 상기 제4 소스 또는 에미터는 상호 연결되며,
    상기 제4 드레인 또는 콜렉터, 상기 캐패시터의 타단 및 상기 제5 게이트 또는 베이스는 상호 연결되며,
    상기 적응형 바이어스 신호는 상기 제5 드레인 또는 콜렉터에서 제공되는 것을 특징으로 하는 전력 증폭 시스템.
  18. 제12항에 있어서,
    상기 복수의 적응형 바이어스 회로 중 적어도 둘 각각은, 캐패시터와 병렬연결된 저항을 갖는 부하를 더 포함하며,
    상기 부하는 상기 공통 소스 증폭기 또는 공통 에미터 증폭기에 연결되고, 상기 부하는 상기 적응형 바이어스 신호의 적어도 하나의 고주파 성분을 필터링하도록 동작하는 것을 특징으로 하는 전력 증폭 시스템.
  19. 제11항에 있어서, 상기 복수의 상기 전력 증폭기 각각은,
    적어도 하나의 전계 효과 트랜지스터 또는 양극형 접합 트랜지스터를 포함하며,
    상기 전력 증폭기의 상기 적어도 하나의 전계 효과 트랜지스터의 게이트에 의해 상기 적응형 바이어스 신호가 수신되는 경우 상기 복수의 적응형 바이어스 신호 각각은 적응형 전압 신호이고, 상기 전력 증폭기의 상기 적어도 하나의 양극형 접합 트랜지스터의 베이스에 의해 상기 적응형 바이어스 신호가 수신되는 경우 상기 복수의 적응형 바이어스 신호 각각은 적응형 전류 신호인 것을 특징으로 하는 전력 증폭 시스템.
  20. 제11항에 있어서,
    상기 복수의 적응형 바이어스 신호 각각은 적응형 전압 신호 또는 적응형 전류 신호를 포함하는 것을 특징으로 하는 전력 증폭 시스템.
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