JP2022003662A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】放熱性を向上させ、製造コストを低減できる半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、第１スイッチング素子と、第２スイッチング素子と、光結合素子と、複数のリードと、前記第１および第２スイッチング素子、前記光結合素子および前記複数のリードを封じた樹脂部材と、を備える。前記第１スイッチング素子は、第１半導体チップと、前記第１半導体チップを封じた第１樹脂部材と、を含む。前記第２スイッチング素子は、第２半導体チップと、前記第２半導体チップを封じた第２樹脂部材と、を含む。前記光結合素子は、発光素子と、受光素子と、前記発光素子および前記受光素子を封じた第３樹脂部材と、を含む。前記複数のリードは、第１〜第３樹脂部材から延出した、前記第１スイッチング素子、第２スイッチング素子および前記光結合素子の端子に電気的に接続される。【選択図】図１

Description

実施形態は、半導体装置およびその製造方法に関する。
複数のスイッチング素子とフォトカップラとを１つのパッケージ内に収納した半導体装置がある。このような半導体装置には、放熱性の向上と製造コストの低減が求められる。
特開２０１７−３３９６１号公報
実施形態は、放熱性を向上させ、製造コストを低減できる半導体装置およびその製造方法を提供する。
実施形態に係る半導体装置は、第１スイッチング素子と、第２スイッチング素子と、光結合素子と、複数のリードと、前記第１および第２スイッチング素子、前記光結合素子および前記複数のリードを封じた樹脂部材と、を備える。前記第１スイッチング素子は、第１電極と第２電極と第１制御電極とを有する第１半導体チップと、前記第１半導体チップを封じた第１樹脂部材と、前記第１電極に電気的に接続され、前記第１樹脂部材から延出した第１端子と、前記第２電極に電気的に接続され、前記第１樹脂部材から延出した第２端子と、前記第１制御電極に電気的に接続され、前記第１樹脂部材から延出した第１制御端子と、を含む。前記第２スイッチング素子は、第３電極と第４電極と第２制御電極とを有する第２半導体チップと、前記第２半導体チップを封じた第２樹脂部材と、前記第３電極に電気的に接続され、前記第２樹脂部材から延出した第３端子と、前記第４電極に電気的に接続され、前記第２樹脂部材から延出した第４端子と、前記第２制御電極に電気的に接続され、前記第２樹脂部材から延出した第２制御端子と、を含む。前記光結合素子は、発光素子と、前記発光素子の発光を受けるように配置された受光素子と、前記発光素子および前記受光素子を封じた第３樹脂部材と、前記発光素子に電気的に接続され、前記第３樹脂部材から延出した入力端子と、前記受光素子に電気的に接続され、前記第３樹脂部材から延出した複数の出力端子と、を含む。前記複数のリードは、前記第１〜第４端子、第１および第２制御端子、前記入力端子および前記複数の出力端子に電気的に接続される。
実施形態に係る半導体装置を示す模式図である。 実施形態に係る半導体装置の構成を示す模式図である。 実施形態に係るスイッチング素子および光結合素子を例示する模式図である。 実施形態に係る半導体装置の製造過程を示す模式図である。 図４に続く製造過程を示す模式図である。 実施形態の変形例に係る半導体装置を示す模式図である。 実施形態の別の変形例に係る半導体装置を示す模式図である。 実施形態のさらなる別の変形例に係る半導体装置を示す模式図である。 実施形態の他の変形例に係る半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１（ａ）および（ｂ）は、実施形態に係る半導体装置１を示す模式図である。図１（ａ）は、図１（ｂ）中に示すＡ−Ａ線に沿った断面図である。図１（ｂ）は、半導体装置１の正面図である。
図１（ａ）および（ｂ）に示すように、半導体装置１は、第１スイッチング素子１０と、第２スイッチング素子２０と、光結合素子３０と、を備える。半導体装置１は、例えば、フォトリレーである。
図１（ａ）に示すように、第１スイッチング素子１０は、例えば、リード１１と、リード１３と、半導体チップ１５と、コネクタ１７と、を含む。半導体チップ１５は、リード１１の上にマウントされ、コネクタ１７を介して、リード１３に電気的に接続される。半導体チップ１５は、例えば、ＭＯＳＦＥＴである。リード１１、１３およびコネクタ１７は、例えば、銅を含む金属板である。各リードは、例えば、ニッケル（Ｎｉ）／パラジウム（Ｐｄ）／金（Ａｕ）の積層構造を持つ金属層により被覆されても良い。以下の記載の他のリードについても同様である。
リード１１、リード１３、半導体チップ１５およびコネクタ１７は、例えば、樹脂部材１９中に封じられる。樹脂部材１９は、例えば、エポキシ樹脂である。リード１１は、樹脂部材１９から延出する端子１１Ｄを含む。また、リード１３は、樹脂部材１９から延出する端子１３Ｓを含む。端子１１Ｄは、例えば、ドレイン端子である。端子１３Ｓは、例えば、ソース端子である。
半導体装置１は、リード４０と、リード６０と、制御リード７０と、をさらに備える。リード４０、６０および制御リード７０は、例えば、Ｚ方向に並ぶ。制御リード７０は、リード４０とリード６０との間に設けられる。リード４０、６０および制御リード７０は、例えば、銅を含む金属板である。第１スイッチング素子１０は、例えば、リード４０、リード６０にマウントされる。また、制御リード７０は、第１スイッチング素子１０に隣接した位置に配置される。
第１スイッチング素子１０の樹脂部材１９は、例えば、表面ＳＳ１と、その反対側の裏面ＳＳ２と、を有する。表面ＳＳ１および裏面ＳＳ２は、Ｙ方向と交差する。第１スイッチング素子１０は、樹脂部材１９の裏面ＳＳ２がリード４０および制御リード７０に向き合うようにマウントされる。
第１スイッチング素子１０の端子１１Ｄは、樹脂部材１９からＺ方向とは反対の方向（以下、−Ｚ方向）に延出し、リード４０に接続される。端子１３Ｓは、樹脂部材１９からＺ方向に延出しリード６０に接続される。端子１１Ｄおよび端子１３Ｓは、例えば、はんだ材を介して、リード４０およびリード６０にそれぞれ接続される。制御リード７０は、例えば、樹脂部材１９により、第１スイッチング素子１０から電気的に絶縁される。
第１スイッチング素子１０、リード４０、リード６０および制御リード７０は、樹脂部材８０中に封じられる。樹脂部材８０は、例えば、エポキシ樹脂である。樹脂部材８０は、例えば、樹脂部材１９とは異なる組成を有する。リード４０は、例えば、樹脂部材８０から延出する外部リード４０Ｄを含む。
図１（ｂ）に示すように、第１スイッチング素子１０、第２スイッチング素子２０および光結合素子３０は、例えば、Ｘ方向に並ぶ。第１スイッチング素子１０は、第２スイッチング素子２０と光結合素子３０との間に設けられる。第１スイッチング素子１０、第２スイッチング素子２０および光結合素子３０は、樹脂部材８０中に封じられる。なお、第２スイッチング素子２０は、図１（ａ）に示す第１スイッチング素子１０の構造と同様の構造を有する。光結合素子３０の構造は後述する。
半導体装置１は、樹脂部材８０から延出した、入力リード３０Ａと、入力リード３０Ｂと、外部リード４０Ｄと、外部リード５０Ｄと、を有する。入力リード３０Ａ、入力リード３０Ｂ、外部リード４０Ｄおよび外部リード５０Ｄは、樹脂部材８０から同じ方向、例えば、−Ｚ方向に延出する。
図２（ａ）および（ｂ）は、実施形態に係る半導体装置１の構成を示す模式図である。図２（ａ）は、回路図である。図２（ｂ）は、リードと端子との接続構造を示す平面図である。
図２（ａ）に示すように、第１スイッチング素子１０および第２スイッチング素子２０は、半導体チップ１５および半導体チップ２５をそれぞれ含む。半導体チップ１５および２５は、例えば、ＭＯＳＦＥＴである。
半導体チップ１５のドレイン側には、リード４０が電気的に接続される。半導体チップ２５のドレイン側には、リード５０が電気的に接続される。また、半導体チップ１５のソースおよび半導体チップ２５のソースには、リード６０が電気的に接続される。
制御リード７０は、半導体チップ１５のゲートおよび半導体チップ２５のゲートに電気的に接続される。
光結合素子３０は、例えば、発光素子３１と、受光素子３３と、制御回路３５と、含む。発光素子３１は、例えば、発光ダイオードである。受光素子３３は、例えば、フォトダイオードである。受光素子３３は、発光素子３１の発光を受けるように配置される。制御回路３５は、受光素子３３に電気的に接続され、受光素子３３から出力される光電流に対応した信号を出力する。
入力リード３０Ａおよび３０Ｂは、発光素子３１に電気的に接続される。リード６０および制御リード７０は、制御回路３５の出力側に電気的に接続される。
図２（ｂ）に示すように、第１スイッチング素子１０は、リード４０およびリード６０に接続される。第２スイッチング素子２０は、リード５０およびリード６０に接続される。第１スイッチング素子１０および第２スイッチング素子２０の一部は、制御リード７０に重なるように配置される。
リード４０には、第１スイッチング素子１０の端子１１Ｄが接続される。端子１１Ｄは、半導体チップ１５のドレインに電気的に接続されている。リード４０は、樹脂部材８０から延出する外部リード４０Ｄを含む。
リード５０には、第２スイッチング素子２０の端子２１Ｄが接続される。端子２１Ｄは、半導体チップ２５のドレインに電気的に接続されている。リード５０は、樹脂部材８０から延出する外部リード５０Ｄを含む。
リード６０には、第１スイッチング素子１０の端子１３Ｓと、第２スイッチング素子２０の端子２３Ｓと、が接続される。端子１３Ｓは、半導体チップ１５のソースに電気的に接続されている。端子２３Ｓは、半導体チップ２５のソースに電気的に接続されている。
第１スイッチング素子１０の制御端子１６Ｇおよび第２スイッチング素子２０の制御端子２６Ｇは、制御リード７０に接続される。制御端子１６Ｇは、半導体チップ１５のゲートに電気的に接続されている。制御端子２６Ｇは、半導体チップ２５のゲートに電気的に接続されている。すなわち、制御リード７０は、半導体チップ１５のゲートと、半導体チップ２５のゲートと、を電気的に接続する。
光結合素子３０は、例えば、入力端子３１Ａ、３１Ｂ、出力端子３５Ａおよび３５Ｂを有する。入力端子３１Ａおよび３１Ｂは、発光素子３１に電気的に接続されている。出力端子３５Ａおよび３５Ｂは、制御回路３５に電気的に接続されている。
入力端子３１Ａは、入力リード３０Ａに接続され、入力端子３１Ｂは、入力リード３０Ｂに接続される。出力端子３５Ａは、例えば、制御リード７０に接続される。出力端子３５Ｂは、例えば、リード６０に接続される。
リード６０は、ボンディング部６０Ｌ、６０Ｍおよび６０Ｎを含む。ボンディング部６０Ｌ、６０Ｍおよび６０Ｎは、例えば、Ｘ方向に延在するリード６０の主部から−Ｚ方向に延伸する。第１スイッチング素子１０の少なくとも１つの端子１３Ｓは、ボンディング部６０Ｌに接続され、第２スイッチング素子２０の少なくとも１つの端子２３Ｓは、ボンディング部６０Ｍに接続される。光結合素子３０の出力端子３５Ｂは、ボンディング部６０Ｎに接続される。
また、制御リード７０は、ボンディング部７０Ｌ、７０Ｍおよび７０Ｎを含む。ボンディング部７０Ｌ、７０Ｍおよび７０Ｎは、例えば、Ｘ方向に延在する制御リード７０の主部からリード６０に向かう方向（Ｚ方向）に延伸する。第１スイッチング素子の制御端子１６Ｇは、ボンディング部７０Ｌに接続され、第２スイッチング素子２０の制御端子２６Ｇは、ボンディング部７０Ｍに接続される。光結合素子３０の出力端子３５Ａは、ボンディング部７０Ｎに接続される。
半導体装置１では、入力リード３０Ａおよび３０Ｂに入力される信号が、発光素子３１および受光素子３３を介して伝達され、制御回路３５から出力される。制御回路３５の出力は、半導体チップ１５および２５のゲートソース間に印加され、半導体チップ１５および２５をオンオフ制御する。例えば、半導体チップ１５および２５が同時にオン状態となった時、外部リード４０Ｄと外部リード５０Ｄとの間は、リード６０を介して導通する。一方、半導体チップ１５および２５がオフ状態になった場合、外部リード４０Ｄと外部リード５０Ｄとの間は、オープン状態となる。
図３（ａ）〜（ｃ）は、実施形態に係るスイッチング素子１０および光結合素子３０を例示する模式図である。図３（ａ）は、半導体チップ１５、リード１３および制御リード１６の配置を示す平面図である。図３（ｂ）は、半導体チップ１５の正面図である。図３（ｃ）は、図２（ｂ）中に示すＢ−Ｂ線に沿った光結合素子３０の断面図である。
図３（ａ）および（ｂ）に示すように、半導体チップ１５は、半導体部１５Ｓと、ドレイン電極１５ａと、ソース電極１５ｂと、ゲート電極１５ｃと、を有する。ドレイン電極１５ａは、半導体部１５Ｓの裏面側に設けられる。ソース電極１５ｂおよびゲート電極１５ｃは、半導体部１５Ｓの表面側に、相互に離間して設けられる。
半導体チップ１５は、例えば、ドレイン電極１５ａが、はんだ材を介してリード１１に向き合うようにマウントされる（図１（ａ）参照）。リード１１は、半導体チップ１５がマウントされるマウントベース１１Ｍと、マウントベース１１Ｍから延出する少なくとも１つの端子１１Ｄと、を含む。
リード１３は、コネクタ１７を介して、半導体チップ１５のソース電極１５ｂに電気的に接続される。また、半導体チップ１５は、例えば、金属ワイヤを介してリード１３に接続されても良い。リード１３は、例えば、半導体チップ１５とは反対の方向（Ｚ方向）に延出する少なくとも１つの端子１３Ｓを有する。
スイッチング素子１０は、制御リード１６をさらに有する。制御リード１６は、例えば、コネクタ１８を介して、半導体チップ１５のゲート電極１５ｃに電気的に接続される。制御リード１６は、例えば、半導体チップ１５とは反対の方向（Ｚ方向）に延伸する制御端子１６Ｇを有する。制御リード１６は、半導体チップ１５およびリード１３と共に、樹脂部材１９中に封じられる（図１（ａ）参照）。制御端子１６Ｇは、例えば、樹脂部材１９から端子１３Ｓと同じ方向に延出する。
図３（ｃ）に示すように、光結合素子３０は、例えば、発光素子３１と、受光チップ３０Ｄと、樹脂部材３８と、樹脂部材３９Ａと、樹脂部材３９Ｂと、を含む。
発光素子３１は、例えば、マウントベース３２上にマウントされ、金属ワイヤを介してリード３４に電気的に接続される。マウントベース３２は、例えば、銅を含む金属板である。発光素子３１は、例えば、樹脂部材３８により、マウントベース３２上に封じられても良い。樹脂部材３８は、例えば、シリコーンであり、発光素子３１の発光に対して透明である。
受光チップ３０Ｄは、例えば、受光素子３３と制御回路３５とを含む。受光チップ３０Ｄは、例えば、受光素子３３と、その制御回路３５と、を集積化したシリコンチップである。受光チップ３０Ｄは、例えば、マウントベース３６上にマウントされ、金属ワイヤを介して、リード３７に電気的に接続される。
マウントベース３２および３６は、例えば、発光素子３１の発光面と、受光素子３３の受光面とが対向するように配置される。さらに、発光素子３１および受光チップ３０Ｄは、マウントベース３２および３６の間に充填される樹脂部材３９Ａにより封じられる。樹脂部材３９Ａは、例えば、フィラーを含有するエポキシ樹脂であり、発光素子３１の発光に対して透明である。すなわち、発光素子３１と受光素子３３とは、樹脂部材３８および３９Ａを介して光結合される。
樹脂部材３９Ｂは、例えば、発光素子３１と、受光チップ３０Ｄと、樹脂部材３９Ａと、を覆う。樹脂部材３９Ｂは、例えば、発光素子３１の発光光に対して不透明な材料を含む。樹脂部材３９Ｂは、例えば、フィラーを含むエポキシ樹脂である。樹脂部材３９Ａおよび３９Ｂは、例えば、フィラーの含有量により熱硬化時における収縮率を制御される。例えば、樹脂部材３９Ｂの収縮率は、好ましくは、樹脂部材３９Ａの収縮率よりも大きくなるように制御される。
マウントベース３２およびリード３４は、例えば、樹脂部材３９Ｂから延出する入力端子３１Ａおよび３１Ｂにそれぞれ電気的に接続される。また、マウントベース３６およびリード３７は、例えば、樹脂部材３９Ｂから延出する出力端子３５Ａおよび３５Ｂにそれぞれ電気的に接続されるように設けられる。マウントベース３２、３６および各端子は、例えば、ニッケル（Ｎｉ）／パラジウム（Ｐｄ）／金（Ａｕ）の積層構造を持つ金属層により被覆されえる。
次に、図４（ａ）〜図５（ｂ）を参照して、実施形態に係る半導体装置１の製造方法を説明する。図４（ａ）〜図５（ｂ）は、実施形態に係る半導体装置１の製造過程を示す模式図である。
図４（ａ）に示すように、リードフレーム１００を用意する。リードフレーム１００は、例えば、入力リード３０Ａ、３０Ｂ、リード４０、５０、６０、制御リード７０およびフレーム１１０を含む。リードフレーム１００は、例えば、銅を含む金属板である。
入力リード３０Ａ、３０Ｂ、リード４０および５０は、それぞれ、吊りピン１０１を介して、フレーム１１０につながる。さらに、Ｘ方向に延在し、入力リード３０Ａ、３０Ｂ、リード４０および５０をフレーム１１０につなぐ吊りピン１０３も設けられる。
リード６０は、例えば、吊りピン１０５を介して、フレーム１１０につながる。また、制御リード７０は、例えば、吊りピン１０７を介して、リード６０につながる。
図４（ｂ）に示すように、リードフレーム１００上に、第１スイッチング素子１０と、第２スイッチング素子２０と、光結合素子３０と、をマウントする（図２（ｂ）参照）。第１スイッチング素子１０は、リード４０、リード６０および制御リード７０に接続される。第２スイッチング素子２０は、リード５０、リード６０および制御リード７０に接続される。光結合素子３０は、入力リード３０Ａ、３０Ｂ、リード６０および制御リード７０に接続される。
第１スイッチング素子１０、第２スイッチング素子２０および光結合素子３０は、例えば、クリームはんだを介して、リードフレーム１００上に仮固定され、その後、リフローにより固定される。
図４（ｃ）に示すように、リード６０とフレーム１１０とをつなぐ吊りピン１０５、および、リード６０と制御リード７０とをつなぐ吊りピン１０７を切断する。すなわち、樹脂部材８０に覆われる領域の吊りピン１０５および１０７を除去する。
図５（ａ）に示すように、樹脂部材８０を成形し、第１スイッチング素子１０、第２スイッチング素子２０および光結合素子３０を封じる。樹脂部材８０は、外部リード４０Ｄ、５０Ｄ、入力リード３０Ａおよび３０Ｂが延出するように成形される。また、樹脂部材８０は、外部リード４０Ｄ、５０Ｄ、入力リード３０Ａおよび３０Ｂをフレーム１１０につなぐ吊りピン１０３および吊りピン１０１が露出されるように成形される。
図５（ｂ）に示すように、外部リード４０Ｄ、５０Ｄ、入力リード３０Ａおよび３０Ｂをフレーム１１０につなぐ吊りピン１０１および１０３を切断し、半導体装置１をフレーム１１０から分離する。
本実施形態では、第１スイッチング素子１０、第２スイッチング素子２０および光結合素子３０は、樹脂封止された形態において、リードフレーム１００にマウントされる。例えば、第１スイッチング素子１０、第２スイッチング素子２０および光結合素子３０として、樹脂封止された汎用素子を用いることが可能であり、半導体装置１の製造工程を短縮し、製造コストを低減することができる。
また、半導体装置１では、半導体チップ１５および２５は、２重に樹脂封止され（図１（ａ）参照）、発光素子３１および受光チップ３０Ｄは、３重に樹脂封止される（図３（ｃ））。このため、外部に延出する各リードと封止樹脂８０との間の密着性が低下したとしても、内側の樹脂中に封じられた各素子の気密性は保持される（図１参照）。これにより、半導体装置１の信頼性を向上させることができる。
発光素子３１は、樹脂部材３８により封止られるため、４重に樹脂封止される。これにより、外部から発光素子３１への水分や空気の侵入がさらに抑制される。例えば、光結合素子３０の信頼性は、発光素子３１の寿命に左右される。したがって、外気を遮断し、発光素子３１を長寿命化することにより、光結合素子３０の信頼性を向上させることができる。また、光結合の効率に影響する樹脂部材の変色等を防ぎ、光結合素子の信頼性をさらに向上させることもできる。
実施形態に係る制御リード７０は、第１スイッチング素子１０および第２スイッチング素子２０の樹脂部材１９により、それぞれ内部に設けられたリードから電気的に絶縁される。すなわち、半導体素子１５および２５につながるリードと制御リード７０との間の絶縁を考慮する必要がないため、リードフレーム１００の設計が容易になり、製造コストを低減できる。
さらに、第１スイッチング素子１０、第２スイッチング素子２０および光結合素子３０を、複数のリードを介して接続した場合、半導体装置１の放熱性を向上させることができる。すなわち、熱伝導性の良いリードを介して、半導体チップ１５および２５の熱を放散させることが可能となり、例えば、第１スイッチング素子１０、第２スイッチング素子２０および光結合素子３０を実装基板上にマウントする場合に比べて、放熱性を向上させることができる。
図６（ａ）および（ｂ）は、実施形態の変形例に係る半導体装置２を示す模式図である。図６（ａ）は、リードフレーム２００を示す平面図である。図６（ｂ）は、リードと端子との接続構造を示す平面図である。
図６（ａ）に示すように、リードフレーム２００も、入力リード３０Ａ、３０Ｂ、リード４０、５０、６０、制御リード７０およびフレーム１１０を含む。この例では、制御リード７０は、リード４０とリード６０との間、および、リード５０とリード６０との間において、Ｘ方向に延在し、吊りピン１０９を介して、直接フレーム１１０につながるように設けられる。このため、リード６０と制御リード７０とを相互に離間させて配置することが可能となる。これにより、リード６０と制御リード７０とをつなぐ吊りピンを切断する工程が不要となり、製造工程を簡略化できる。
図６（ｂ）に示すように、制御リード７０の主部は、第１スイッチング素子１０、第２スイッチング素子２０および光結合素子３０の下方に延在する。このような構成は、例えば、リード４０とリード６０との間隔、および、リード５０とリード６０との間隔を十分に広く確保し、制御リード７０と各リードの間にボイドを生じさせることなく、樹脂部材８０を充填することが可能な場合に有効である。
図７（ａ）および（ｂ）は、実施形態の別の変形例に係る半導体装置３を示す模式図である。図７（ａ）は、リードと端子との接続構造を示す平面図である。図７（ｂ）は、図７（ａ）中に示すＣ−Ｃ線に沿った断面図である。
図７（ａ）に示すように、制御リード７０は、第１部分７０Ａと第２部分７０Ｂとを含む。第１部分７０Ａは、第２部分７０Ｂから離間して設けられる。また、第１部分７０Ａは、リード６０のボンディング部６０Ｌとボンディング部６０Ｎとの間に設けられる。第２部分７０Ｂは、リード６０のボンディング部６０Ｌとボンディング部６０Ｍとの間に設けられる。
第１スイッチング素子１０の制御端子１６Ｇは、第１部分７０Ａに接続され、第２スイッチング素子２０の制御端子２６Ｇは、第２部分７０Ｂに接続される。また、光結合素子３０の出力端子３５Ａは、制御リード７０の第１部分７０Ａに接続される。
図７（ａ）および（ｂ）に示すように、第１部分７０Ａおよび第２部分７０Ｂは、コネクタ７５を介して電気的に接続される。コネクタ７５は、リード６０のボンディング部６０Ｌを跨ぐように設けられ、第１部分７０Ａおよび第２部分７０Ｂに、例えば、はんだ材を介して接続される。コネクタ７５は、例えば、銅を含む金属板である。
この例では、制御リード７０は、リード４０とボンディング部６０Ｌとの間に位置する部分、および、リード５０とボンディング部６０Ｍとの間に位置する部分を有さない。このため、リード４０の第１スイッチング素子１０の下に延在する部分、および、リード５０の第２スイッチング素子２０の下に延在する部分のそれぞれの面積を広くすることができる。これにより、第１スイッチング素子１０のリード４０を介した放熱性、および、第２スイッチング素子２０のリード５０を介した放熱性を向上させることができる。
さらに、コネクタ７５は、ブリッジ形状を有するため、樹脂部材８０の表面とコネクタ７５との間の距離ＴＲを短くできる。これにより、コネクタ７５も、樹脂部材８０の表面に沿って延在する部分からの放熱により、第１スイッチング素子１０および第２スイッチング素子２０の放熱性向上に寄与し、半導体装置３の信頼性を向上させる。
図８（ａ）および（ｂ）は、実施形態の他の変形例に係る半導体装置４を示す模式図である。図８（ａ）は、半導体装置４のリードと端子との接続構造を示す平面図である。図８（ｂ）は、図８（ａ）中に示すＤ−Ｄ線に沿った断面図である。
図８（ａ）に示すように、制御リード７０は、第１部分７０Ａと第２部分７０Ｂとを含む。第１部分７０Ａは、第２部分７０Ｂから離間して設けられる。また、第１部分７０Ａは、リード６０のボンディング部６０Ｌとボンディング部６０Ｎとの間に設けられる。第２部分７０Ｂは、リード６０のボンディング部６０Ｌとボンディング部６０Ｍとの間に設けられる。第１スイッチング素子１０の制御端子１６Ｇは、第１部分７０Ａに接続され、第２スイッチング素子２０の制御端子２６Ｇは、第２部分７０Ｂに接続される。
この例では、光結合素子３０の出力端子３５Ａは、出力リード３０Ｃに接続される。光結合素子３０の出力端子３５Ｂは、リード６０のボンディング部６０Ｎに接続される。リード６０のボンディング部６０Ｎは、例えば、出力リード３０Ｃと、制御リード７０の第１部分７０Ａとの間に位置する。
図８（ｂ）に示すように、制御リード７０の第１部分７０Ａと第２部分７０Ｂとは、コネクタ７５を介して電気的に接続される。また、出力リード３０Ｃと第１部分７０Ａは、コネクタ７７を介して電気的に接続される。コネクタ７７は、リード６０のボンディング部６０Ｎを跨いて、出力リード３０Ｃおよび第１部分７０Ａに接続される。コネクタ７７は、例えば、銅を含む金属板であり、ブリッジ状に設けられる。
この例でも、リード４０の第１スイッチング素子１０の下に延在する部分、および、リード５０の第２スイッチング素子２０の下に延在する部分のそれぞれの面積を広くすることにより、第１スイッチング素子１０および第２スイッチング素子２０の放熱性を向上させ、コネクタ７５および７７を設けることにより放熱性をさらに向上させることができる。
図９は、実施形態の変形例に係る半導体装置５を示す模式断面図である。図９は、図１（ｂ）中に示すＡ−Ａ線に沿った断面図である。
図９に示す例では、第１スイッチング素子１０に代えて、スイッチング素子９０を配置する。スイッチング素子９０は、リード１１の裏面が樹脂部材１９から露出される構造を有する。半導体チップ１５は、リード１１の表面上、すなわち、マウントベース１１Ｍの表面上（図３（ａ）参照）にマウントされ、樹脂部材１９により封じられる。半導体チップ１５は、例えば、金属ワイヤ９３を介して、リード１３に電気的に接続される。
この例では、スイッチング素子９０は、リード１１の裏面が、例えば、はんだ材を介して、リード４０に向き合うように実装される。これにより、半導体素子１５の熱を、リード１１およびリード４０を介して効率的に放散させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
［付記１］
第１端子と、第２端子と、前記第１端子と前記第２端子との間に流れる電流を制御する第１制御端子と、を有する第１スイッチング素子と、
第３端子と、第４端子と、前記第３端子と前記第４端子との間を流れる電流を制御する第２制御端子と、を有する第２スイッチング素子と、
発光素子と前記発光素子の発光を受ける受光素子とを含む光結合素子であって、前記発光素子に電気的に接続された入力端子と、前記発光素子から出力される光信号を受けた前記受光素子の出力信号を出力する出力端子と、を有する光結合素子と、
前記第１端子に接続された第１リードと、
前記第３端子に接続された第２リードと、
前記光結合素子の前記入力端子に接続された第３リードと、
前記第２端子と前記第４端子とに接続された第４リードと、
前記第１制御端子と前記第２制御端子と前記光結合素子の前記出力端子とに接続された第５リードと、
前記第１スイッチング素子、前記第２スイッチング素子、前記光結合素子および前記第１〜第５リードを覆い、前記第１〜第３リードの少なくとも一部を延出させ、前記第４リードおよび前記第５リードを露出させない樹脂部材と、
を備えた半導体装置。
［付記２］
前記第１〜第３リードは、前記樹脂部材から同方向に延出した付記１に記載の半導体装置。
１、２、３、４、５…半導体装置、 １０…第１スイッチング素子、 １１、１３、３４、３７、４０、５０、６０…リード、 １１Ｄ、１３Ｓ、２１Ｄ、２３Ｓ…端子、 １１Ｍ、３２、３６…マウントベース、 １５、２５…半導体チップ、 １５Ｓ…半導体部、 １５ａ…ドレイン電極、 １５ｂ…ソース電極、 １５ｃ…ゲート電極、 １６、７０…制御リード、 １６Ｇ、２６Ｇ…制御端子、 １７、１８、７５、７７…コネクタ、 １９、３８、３９Ａ、３９Ｂ、８０…樹脂部材、 ２０…第２スイッチング素子、 ３０…光結合素子、 ３０Ａ、３０Ｂ…入力リード、 ３０Ｃ…出力リード、 ３０Ｄ…受光チップ、 ３１…発光素子、 ３１Ａ、３１Ｂ…入力端子、 ３３…受光素子、 ３５…制御回路、 ３５Ａ、３５Ｂ…出力端子、 ４０Ｄ、５０Ｄ…外部リード、 ６０Ｌ、６０Ｍ、６０Ｎ、７０Ｌ、７０Ｍ、７０Ｎ…ボンディング部、 ７０Ａ…第１部分、 ７０Ｂ…第２部分、 ９０…スイッチング素子、 ９３…金属ワイヤ、 １００、２００…リードフレーム、 １０１、１０３、１０５、１０７、１０９…吊りピン、 １１０…フレーム、 ＳＳ１…表面、 ＳＳ２…裏面

Claims (9)

  1. 第１電極と第２電極と第１制御電極とを有する第１半導体チップと、前記第１半導体チップを封じた第１樹脂部材と、前記第１電極に電気的に接続され、前記第１樹脂部材から延出した第１端子と、前記第２電極に電気的に接続され、前記第１樹脂部材から延出した第２端子と、前記第１制御電極に電気的に接続され、前記第１樹脂部材から延出した第１制御端子と、を含む第１スイッチング素子と、
    第３電極と第４電極と第２制御電極とを有する第２半導体チップと、前記第２半導体チップを封じた第２樹脂部材と、前記第３電極に電気的に接続され、前記第２樹脂部材から延出した第３端子と、前記第４電極に電気的に接続され、前記第２樹脂部材から延出した第４端子と、前記第２制御電極に電気的に接続され、前記第２樹脂部材から延出した第２制御端子と、を含む第２スイッチング素子と、
    発光素子と、前記発光素子の発光を受けるように配置された受光素子と、前記発光素子および前記受光素子を封じた第３樹脂部材と、前記発光素子に電気的に接続され、前記第３樹脂部材から延出した入力端子と、前記受光素子に電気的に接続され、前記第３樹脂部材から延出した複数の出力端子と、を含む光結合素子と、
    前記第１〜第４端子、第１および第２制御端子、前記入力端子および前記複数の出力端子に電気的に接続された複数のリードと、
    前記第１および第２スイッチング素子、前記光結合素子および前記複数のリードを封じた第４樹脂部材と、
    を備えた半導体装置。
  2. 前記複数のリードは、前記第１端子に電気的に接続された第１リードと、前記第３端子に電気的に接続された第２リードと、前記第２端子、前記第４端子および前記複数の出力端子のうちの１つに電気的に接続された第３リードと、前記第１制御端子、第２制御端子および前記複数の出力端子のうちの別の１つに電気的に接続された制御リードと、前記入力端子に電気的に接続された入力リードと、を含み、
    前記第１リード、前記第２リードおよび前記入力リードは、それぞれ、前記第４樹脂部材から延出した部分を含む請求項１記載の半導体装置。
  3. 前記第１スイッチング素子、前記第２スイッチング素子および前記光結合素子は、第１方向に並び、
    前記第１スイッチング素子は、前記第２スイッチング素子と前記光結合素子との間に設けられ、
    前記第１端子、前記第３端子および前記入力端子は、前記第１〜第３樹脂部材から前記第１方向と交差する第２方向にそれぞれ延出し、
    前記第３端子、前記第４端子、前記第１制御端子、前記第２制御端子および前記複数の出力端子は、前記第１〜第３樹脂部材から前記第２方向とは反対の方向にそれぞれ延出する請求項２記載の半導体装置。
  4. 前記第１リード、前記第２リードおよび前記入力リードは、前記第４樹脂部材から前記第２方向に延出される請求項３記載の半導体装置。
  5. 前記制御リードは、前記第１リードと前記第３リードとの間、および、前記第２リードと前記第３リードとの間に延在する請求項３または４に記載の半導体装置。
  6. 前記第１制御端子と前記第２制御端子とを電気的に接続し、前記第４樹脂部材に封じられる第１コネクタをさらに備え、
    前記複数のリードは、前記第１端子に電気的に接続された第１リードと、前記第３端子に電気的に接続された第２リードと、前記第２端子、前記第４端子および前記複数の出力端子のうちの１つに電気的に接続された第３リードと、前記第１制御端子に電気的に接続された第１制御リードと、第２制御端子に電気的に接続された第２制御リードと、前記入力端子に電気的に接続された入力リードと、を含み、
    前記第１コネクタは、前記第１制御リードおよび前記第２制御リードに接続される請求項１記載の半導体装置。
  7. フレームと、前記フレームに吊りピンを介してつながった第１〜第３リードと、前記第３リードに吊りピンを介してつながった制御リードと、を含むリードフレーム上に、第１電極、第２電極および制御電極を有する半導体チップと、前記半導体チップを封じた第１樹脂部材と、を含む第１スイッチング素子をマウントする工程であって、前記半導体チップの前記第１電極に電気的に接続され、前記第１樹脂部材から延出した端子を前記第１リードに接続し、前記半導体チップの前記第２電極に電気的に接続され、前記第１樹脂部材から延出した端子を前記第３リードに接続し、前記半導体チップの前記制御電極に電気的に接続され、前記樹脂部材から延出した端子を前記制御リードに接続する工程と、
    前記リードフレーム上に、別の半導体チップと、前記別の半導体チップを封じた第２樹脂部材と、を含む第２スイッチング素子をマウントする工程であって、前記別の半導体チップの第１電極に電気的に接続され、前記第２樹脂部材から延出した端子を前記第２リードに接続し、前記別の半導体チップの第２電極に電気的に接続され、前記第２樹脂部材から延出した端子を前記第３リードに接続し、前記別の半導体チップの制御電極に電気的に接続され、前記第２樹脂部材から延出した端子を前記制御リードに接続する工程と、
    前記第１スイッチング素子および第２スイッチング素子を前記リードフレーム上にマウントした後に、前記制御リードと前記第３リードとをつなぐ前記吊りピンを切断する工程と、
    前記制御リードと前記第３リードとをつなぐ前記吊りピンを切断した後に、前記第１スイッチング素子、第２スイッチング素子、前記第１〜第３リードおよび前記制御リードを封じる樹脂部材を成形する工程と、
    を備えた半導体装置の製造方法。
  8. 前記フレームと前記第３リードとをつなぐ前記吊りピンと、前記制御リードと前記第３リードとをつなぐ前記吊りピンと、を同時に切断し、前記樹脂部材を成形した後に、前記フレームと前記第１および第２リードとをつなぐ前記吊りピンを切断する工程をさらに備えた請求項７記載の製造方法。
  9. 前記リードフレーム上に、発光素子と、前記発光素子の発光を受けるように配置された受光素子と、前記発光素子および前記受光素子を封じた第３樹脂部材と、を含む光結合素子をマウントする工程をさらに備え、
    前記光結合素子は、前記発光素子に電気的に接続された入力端子と、前記受光素子に電気的に接続された出力端子と、を有し、
    前記第３リードは、前記光結合素子の前記出力端子に接続される請求項７または８に記載の製造方法。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05110128A (ja) * 1991-10-15 1993-04-30 Matsushita Electric Works Ltd 光電リレーの構造
JP2010171701A (ja) * 2009-01-22 2010-08-05 Panasonic Electric Works Co Ltd 半導体リレー
US20100302756A1 (en) * 2009-05-28 2010-12-02 Seiko Epson Corporation Method of manufacturing electronic device and electronic device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102762A (ja) 1991-10-04 1993-04-23 Hitachi Ltd 電子装置及び半導体装置
JP4801339B2 (ja) 2004-10-06 2011-10-26 シチズン電子株式会社 光通信モジュール
JP5078411B2 (ja) 2007-03-31 2012-11-21 財団法人福岡県産業・科学技術振興財団 集積回路モジュール
JP6438363B2 (ja) 2015-07-28 2018-12-12 株式会社東芝 光結合装置
JP6216418B2 (ja) 2016-07-22 2017-10-18 株式会社東芝 半導体装置
DE102019104325A1 (de) * 2019-02-20 2020-08-20 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronisches Halbleiterbauteil und Herstellungsverfahren für optoelektronische Halbleiterbauteile
TWI784382B (zh) * 2020-01-13 2022-11-21 日商新唐科技日本股份有限公司 半導體裝置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05110128A (ja) * 1991-10-15 1993-04-30 Matsushita Electric Works Ltd 光電リレーの構造
JP2010171701A (ja) * 2009-01-22 2010-08-05 Panasonic Electric Works Co Ltd 半導体リレー
US20100302756A1 (en) * 2009-05-28 2010-12-02 Seiko Epson Corporation Method of manufacturing electronic device and electronic device
JP2010278186A (ja) * 2009-05-28 2010-12-09 Seiko Epson Corp 電子デバイスの製造方法及び電子デバイス

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