JP2021510874A - Ｕｓｂ２．０高速アプリケーションにおけるｄｃ損失の補償 - Google Patents

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Abstract

少なくとも一つの例において、電流源（２３２）が、スイッチ（２３４）のチャネル入力に結合され、スイッチ（２３４）の出力が、ＵＳＢ２．０通信システム（２００）における正のデータ線（１４０）又は負のデータ線（１５０）に結合される。また、電圧閾値コンパレータ（２０１）の第１の入力が、負のデータ線（１５０）に結合され、電圧閾値コンパレータ（２０１）の第２の入力が、正のデータ線（１４０）に結合され、電圧閾値コンパレータ（２０１）の出力が、スイッチ（２３４）の制御入力に結合される。

Description

本願は、一般に直流（「ＤＣ」）損失の補償に関し、より具体的にはＵＳＢ２．０システムにおけるＤＣ損失の補償に関する。
多くの現代のアプリケーション（例えば、車載インフォテインメントシステム）は、ＵＳＢ２．０データ伝送を用いる。また、これらのＵＳＢ２．０システムは、特にＵＳＢ２．０システムにおける付加構成要素（例えば、ＵＳＢケーブル、ＰＣＢトレース、信号スイッチなど）の導入に伴い、より複雑になってきている。しかしながら、これらの構成要素はデータ経路に付加抵抗を導入するため、これらの付加構成要素の導入は、収縮アイハイトを伴うデータ伝送における直流（「ＤＣ」）損失につながっている。或る状況において、ＤＣ損失は、ＵＳＢ２．０についてのアイダイアグラム準拠性テストで信号を不合格にする。
従来、ＵＳＢ２．０ハブは、ＵＳＢ２．０ホストとデバイスとの間で信号を繰り返すことによってこの問題を軽減しようと試みる。しかしながら、これらのＵＳＢ２．０ハブは、ハブが伝送路を破断し、大量の電力を要し、信号を理解して繰り返さなければならないため、煩わしい。また、ＵＳＢ２．０ハブは、その単一方向性のため、USB On-The-Go and Embedded Host Supplement to the USB 2.0 Specificationには役割を交換するためのホスト及びデバイスが備わっているため、この補足（supplement）を完全にはサポートしない可能性がある。
例示の実施形態は、データ移行期間の開始・終了を検出するために移行検出機構を用いる。「高」信号のＤＣレベルを上げるように、非移行期間の間、「高」レベル信号に電流が投入される。これにより、収縮アイハイトに起因して失敗したＵＳＢ２．０システムが、システムのアイダイアグラム準拠性テストに合格するのを助ける。
例示の実施形態は、いくつかの技術的利点を有し得る。ＤＣ損失補償回路の技術的利点は、実装が簡単であり、本質的に電力効率が良く、また方向に依存しない、電流ブーストシステムを含み得る。また、ＤＣ損失補償回路は、ＵＳＢ２．０システムにおける二つの構成要素間で通信される信号の信号完全性を維持する助けとなり得る。また、ＤＣ損失補償回路は、広範なＵＳＢ２．０システムアプリケーションに対処するようにパラメータを調整するための柔軟性を提供する。また、ＤＣ損失補償回路は、USB On-The-Go and Embedded Host Supplement to the USB 2.0 Specificationに準拠し得る。
直流（「ＤＣ」）損失補償回路１３０を組み込む例示のＵＳＢ２．０システムを図示する。
正のデータ線及び負のデータ線を伴うＤＣ損失補償回路の例示の回路図である。
ＤＣ損失補償回路による、正のデータ線又は負のデータ線のいずれかにおける電流の投入を示す、例示の信号図である。
ＤＣ損失補償回路による、正のデータ線又は負のデータ線のいずれかにおける電流の投入のための、例示の方法を図示する。
本説明及び図面において、同様の参照番号は類似の要素を示す。また、図面に示されるステップは、示された順序以外で行なわれ得、本明細書に記載されるステップのうちの一つ又は複数は任意選択であり得る。また、図面に示される一つ又は複数の構成要素は、説明される配置以外の配置に配され得、また、図示される構成要素のうちの一つ又は複数が任意選択であり得る。
既存のＵＳＢ２．０ハブには問題のある可能性がある。例えば、ＵＳＢ２．０ハブは、ハブが伝送路を破断するため煩わしい。別の例として、ＵＳＢ２．０ハブは、動作するために大量の電力を必要とする。第３の例として、ＵＳＢ２．０ハブは複雑であり、ハブが信号を理解して信号を繰り返す必要がある。第４の例として、ＵＳＢ２．０ハブは単一方向性であり、USB On-The-Go and Embedded Host Supplement to the USB 2.0 Specificationをサポートすることができない。
他方で、ＤＣ損失補償回路は、ＵＳＢ２．０システムの両方向に信号をブーストすることによって、伝送路全体にわたって生じるＤＣ損失を修正する助けとなる。ＤＣ損失補償回路は、データ移行期間における開始及び終了を検出し、また、信号のＤＣレベルをブーストするために非移行期間の間、電流を投入する。特に、ＵＳＢ２．０通信システムにおいて、電流源がスイッチを介して正又は負のデータ線に結合される。また、電圧閾値コンパレータの第１の入力が負のデータ線に結合され、電圧閾値コンパレータの第２の入力が正のデータ線に結合され、電圧閾値コンパレータの出力がスイッチの制御入力に結合される。
図１は、直流（「ＤＣ」）損失補償回路１３０を組み込む例示のＵＳＢ２．０システム１００を図示する。ＵＳＢ２．０システム１００は、ＵＳＢ２．０ホスト１１０、ＵＳＢ２．０デバイス１２０、及びＤＣ損失補償回路１３０を含み得る。正のデータ線（「ＤＰ」）１４０及び負のデータ線（「ＤＭ」）１５０は、ＵＳＢ２．０ホスト１１０とＵＳＢ２．０デバイス１２０との間で電流ベース信号を搬送し得る。
ＵＳＢ２．０ホスト１１０は、ＤＰ １４０及びＤＭ １５０上のすべての通信を開始する、ＵＳＢ２．０規格準拠デバイスである。例示のＵＳＢ２．０ホスト１１０は、パーソナルコンピュータ、タブレット、スマートフォン、又は、ＵＳＢ２．０規格下で通信を開始し得る、任意の他の構成要素／デバイスを含み得る。
ＵＳＢ２．０デバイス１２０は、ＤＰ １４０及び／又はＤＭ １５０を用いてＵＳＢ２．０ホスト１１０と相互作用し得る、ＵＳＢ２．０規格準拠デバイスである。例示のＵＳＢ２．０デバイス１２０は、ＵＳＢサムドライブ、外部ハードドライブ、ＵＳＢ Ｗｉ−Ｆｉアダプタ、及び、ＵＳＢ２．０ホスト１１０と通信可能な任意の他の構成要素／デバイスを含み得る。或る実施形態において、ＵＳＢ２．０システム１００は、ＤＰ １４０及びＤＭ １５０を介してＵＳＢ２．０ホスト１１０と通信し得る、複数のＵＳＢ２．０デバイス１２０を組み込み得る。
ＤＣ損失補償回路１３０は、ＵＳＢ２．０ホスト１１０とＵＳＢ２．０デバイス１２０との間の通信の非移行期間の間、ＤＰ １４０又はＤＭ １５０に電流を供給する回路である。ＤＣ損失補償回路１３０は、ＤＰ １４０及び／又はＤＭ １５０に電流を供給するとき、方向に依存しないものであり得る。方向に依存しない場合、ＤＣ損失補償回路１３０は、ＵＳＢ２．０ホスト１１０及びＵＳＢ２．０デバイス１２０が役割を交換できるようにする、USB On-The-Go and Embedded Host Supplement to the USB 2.0 Specificationをサポートすることもできる。或る実施形態において、ＵＳＢ２．０システム１００は、複数のＤＣ損失補償回路１３０を組み込み得る。また、ＤＣ損失補償回路１３０は、伝送路ＤＰ １４０及びＤＭ １５０を破断する必要がないため、既存のＵＳＢ２．０システム設計にＤＣ損失補償回路１３０を容易に組み込み得る。
ＤＰ １４０は、ＵＳＢ２．０ホスト１１０における正のデータ端子とＵＳＢ２．０デバイス１２０における正のデータ端子との間を走る通信線である。ＤＰ １４０並びにＤＭ １５０が組み合わされて、ＵＳＢ２．０ホスト１１０とＵＳＢ２．０デバイス１２０との間のデータ転送を搬送する差動ペアを形成する。したがって、ＤＰ １４０を介して転送される信号は、ＤＭ １５０を介して転送される信号に相補である。ＤＰ １４０における抵抗性構成要素（例えば、ＵＳＢケーブル、ＰＣＢトレース、信号スイッチ）は、アイダイアグラムにおける収縮アイハイトにつながる可能性のある、データ伝送におけるＤＣ損失をつくる可能性がある。収縮アイハイトは、ＵＳＢ２．０システムのアイダイアグラム準拠性テストにおいて不合格の結果をもたらす可能性がある。
ＤＭ １５０は、ＵＳＢ２．０ホスト１１０における負のデータ端子とＵＳＢ２．０デバイス１２０における負のデータ端子との間を走る通信線である。ＤＭ １５０並びにＤＰ １４０が組み合わされて、ＵＳＢ２．０ホスト１１０とＵＳＢ２．０デバイス１２０との間のデータ転送を搬送する差動ペアを形成する。従って、ＤＭ １５０を介して転送される信号は、ＤＰ １４０を介して転送される信号に相補である。ＤＭ １５０における抵抗性構成要素（例えば、ＵＳＢケーブル、ＰＣＢトレース、信号スイッチ）は、アイダイアグラムにおける収縮アイハイトにつながる可能性のある、データ伝送におけるＤＣ損失をつくる可能性がある。
例示の実施形態において、ＤＣ損失補償回路１３０は、ＤＰ １４０及びＤＭ １５０を介するＵＳＢ２．０信号における非移行期間を検出する。特に、ＤＣ損失補償回路１３０は、ＤＰ １４０及びＤＭ １５０における信号の立ち上がりエッジ及び信号の立ち下がりエッジを検出し得る。非移行期間の検出に応答して、ＤＣ損失補償回路１３０は、ＤＰ １４０及びＤＭ １５０内に電流を投入し得る。特に、ＤＣ損失補償回路１３０は、ＤＰ １４０における信号の立ち上がりエッジの検出と、ＤＰ １４０における信号の立ち下がりエッジの検出との間に、ＤＰ １４０内に電流を投入し得る。別の例として、ＤＣ損失補償回路１３０は、ＤＭ １５０上の信号の立ち上がりエッジの検出と、ＤＭ １５０上の信号の立ち下がりエッジの検出との間に、ＤＭ １５０内に電流を投入し得る。
或る実施形態において、ＤＣ損失補償回路１３０は、移行期間の間電流を投入せず、代わりに任意の潜在的発出電流を接地する。移行期間の間の電流のレベルは、通常、付加的な抵抗性構成要素による影響を受けない。また、移行期間の間、信号完全性を維持するために、ＤＣ損失補償回路１３０は高インピーダンスを示し得、それによって、ＤＣ損失補償回路１３０内への電流を最小限にするか、又はなくすことが可能になる。
図２は、ＤＰ １４０及びＤＭ １５０を備えるＤＣ損失補償回路１３０の例示の回路図２００である。回路図２００は、ＤＰ １４０、ＤＭ １５０、及びＤＣ損失補償回路１３０を含み得る。ＤＣ損失補償回路１３０は、第１の電圧閾値コンパレータ２０１（第１の電圧閾値源２０４を備える第１のコンパレータ２０２を含む）、第２の電圧閾値コンパレータ２０５（第２の電圧閾値源２０８を備える第２のコンパレータ２０６を含む）、第３の電圧閾値コンパレータ２０９（第３の電圧閾値源２１２を備える第３のコンパレータ２１０を含む）、第４の電圧閾値コンパレータ２１３（第４の電圧閾値源２１６を備える第４のコンパレータ２１４を含む）、第１のバッファ２１８、第２のバッファ２２０、第３のバッファ２２２、第４のバッファ２２４、第１のＮＯＲゲート２２６、第２のＮＯＲゲート２２８、第３のＮＯＲゲート２３０、電流源２３２、第１のスイッチ２３４、第２のスイッチ２３６、第３のスイッチ２３８、及び負荷レジスタ２４０を含み得る。
第１の電圧閾値コンパレータ２０１は、付加閾値電圧を伴うＤＭ １５０における信号電圧が、ＤＰ １４０における信号電圧よりも大きいかどうか、及び／又は等しいかどうかを判定する、任意のタイプの構成要素及び／又は回路要素であり得る。ＤＭ １５０とＤＰ １４０との間の充分に大きな差（すなわち、閾値に等しいか又は閾値を上回る電圧差）を検出することによって、第１の電圧閾値コンパレータ２０１は、ＤＰ １４０における信号の立ち上がりエッジを検出可能であり得る。付加的な閾値電圧を伴うＤＭ １５０における信号電圧が、ＤＰ １４０における信号電圧より大きい及び／又はそれと等しい場合、第１の電圧閾値コンパレータ２０１はＨＩＧＨ信号を出力する。或いは、付加的な閾値電圧を伴うＤＭ １５０における信号電圧が、ＤＰ １４０における信号電圧よりも大きくない及び／又はそれと等しくない場合、第１の電圧閾値コンパレータ２０１はＬＯＷ信号を出力する。
図示される実施形態において、第１のコンパレータ２０２の第１の入力（すなわち、非反転入力）が、第１の電圧閾値源２０４を介してＤＭ １５０に結合され、第１のコンパレータ２０２の第２の入力（すなわち、反転入力）がＤＰ １４０に結合される。特定の実施形態において、第１のコンパレータ２０２は演算増幅器である。
第１の電圧閾値源２０４は、第１のコンパレータ２０２の入力に電圧を導入する任意のタイプの構成要素及び／又は回路であり得る。第１の電圧閾値源２０４は、第１のコンパレータ２０２が、ＤＰ １４０における信号電圧を付加的な閾値電圧を伴うＤＭ １５０における信号電圧と比較できるように、電圧を導入し得る。第１の電圧閾値源２０４は調節可能であり得、そのため、第１のコンパレータ２０２が、出力における変化を評価するのに充分に大きな差を検出する許容差をカスタマイズできるようになっている。或る実施形態において、第１のコンパレータ２０２は本質的に、第１の電圧閾値源２０４を用いることなく、ＤＰ １４０における信号電圧をＤＭ １５０における信号電圧と比較可能であり得る。本実施形態において、第１のコンパレータ２０２における閾値は調節可能であり得る。
同様に、第２の電圧閾値コンパレータ２０５は、付加的な閾値電圧を伴うＤＭ １５０における信号電圧がＤＰ １４０における信号電圧より大きいかどうか及び／又は等しいかどうかを判定する、任意のタイプの構成要素及び／又は回路要素であり得る。ＤＭ １５０とＤＰ １４０との間の充分に大きな差（すなわち、閾値に等しいか又は閾値を上回る電圧差）を検出することによって、第２の電圧閾値コンパレータ２０５は、ＤＰ １４０上の信号の立ち下がりエッジを検出可能であり得る。付加的な閾値電圧を伴うＤＭ １５０における信号電圧が、ＤＰ １４０における信号電圧よりも大きい及び／又は等しい場合、第２の電圧閾値コンパレータ２０５はＨＩＧＨ信号を出力する。或いは、付加的な閾値電圧を伴うＤＭ １５０における信号電圧が、ＤＰ １４０における信号電圧より大きくない及び／又はＤＰ １４０における信号電圧に等しくない場合、第２の電圧閾値コンパレータ２０５はＬＯＷ信号を出力する。
或る実施形態において、第２の電圧閾値コンパレータ２０５についての閾値電圧は、第１の電圧閾値コンパレータ２０１についての閾値電圧とは異なり得る。また、或る実施形態において、第１の電圧閾値コンパレータ２０１及び第２の電圧閾値コンパレータ２０５は、単一の電圧閾値コンパレータとして存在し得る。本実施形態において、単一のコンパレータが、ＤＰ １４０の立ち上がりエッジ及び立ち下がりエッジの両方を検出し得る。
例示の実施形態において、第２のコンパレータ２０６の第１の入力（すなわち、非反転入力）が第２の電圧閾値源２０８を介してＤＭ １５０に結合され、第２のコンパレータ２０６の第２の入力（すなわち、反転入力）がＤＰ １４０に結合される。特定の実施形態において、第２のコンパレータ２０６は演算増幅器である。
第２の電圧閾値源２０８は、第２のコンパレータ２０６の入力に電圧を導入する任意のタイプの構成要素及び／又は回路であり得る。或る実施形態において、第２の電圧閾値源２０８は、第１の電圧閾値源２０４とは異なる電圧に設定され得る。第２の電圧閾値源２０８は、第２のコンパレータ２０６が、ＤＰ １４０における信号電圧を付加的な閾値電圧を伴うＤＭ １５０における信号電圧と比較できるように、電圧を導入し得る。第２の電圧閾値源２０８は調節可能であり得、そのため、第２のコンパレータ２０６が、出力における変化を評価するのに充分に大きな差を検出する許容差をカスタマイズできるようになっている。或る実施形態において、第２のコンパレータ２０６は本質的に、第２の電圧閾値源２０８を用いることなく、ＤＰ １４０における信号電圧をＤＭ １５０における信号電圧と比較可能であり得る。本実施形態において、第２のコンパレータ２０６における閾値は調節可能であり得る。
第３の電圧閾値コンパレータ２０９は、付加的な閾値電圧を伴うＤＰ １４０における信号電圧が、ＤＭ １５０における信号電圧より大きいかどうか及び／又はＤＭ １５０における信号電圧と等しいかどうかを判定する、任意のタイプの構成要素及び／又は回路要素であり得る。ＤＰ １４０とＤＭ １５０との間の充分に大きな差（すなわち、閾値に等しいか又は閾値を上回る電圧差）を検出することによって、第３の電圧閾値コンパレータ２０９は、ＤＭ １５０上の信号の立ち上がりエッジを検出可能であり得る。付加的な閾値電圧を伴うＤＰ １４０における信号電圧が、ＤＭ １５０における信号電圧より大きい及び／又はＤＭ １５０における信号電圧に等しい場合、第３の電圧閾値コンパレータ２０９はＨＩＧＨ信号を出力する。或いは、付加的な閾値電圧を伴うＤＰ １４０における信号電圧が、ＤＭ １５０における信号電圧よりも大きくない及び／又はＤＭ １５０における信号電圧に等しくない場合、第３の電圧閾値コンパレータ２０９はＬＯＷ信号を出力する。
例示の実施形態において、第３のコンパレータ２１０の第１の入力（すなわち、非反転入力）が第３の電圧閾値源２１２を介してＤＰ １４０に結合され、第３のコンパレータ２１０の第２の入力（すなわち、反転入力）がＤＭ １５０に結合される。特定の実施形態において、第３のコンパレータ２１０は演算増幅器である。
第３の電圧閾値源２１２は、第３のコンパレータ２１０の入力に電圧を導入する任意のタイプの構成要素及び／又は回路であり得る。第３の電圧閾値源２１２は、第３のコンパレータ２１０が、付加的な閾値電圧を伴うＤＰ １４０における信号電圧をＤＭ １５０における信号電圧と比較できるように、電圧を導入し得る。第３の電圧閾値源２１２は調節可能であり得、そのため、第３のコンパレータ２１０が、出力における変化を評価するのに充分に大きな差を検出する許容差をカスタマイズできるようになっている。或る実施形態において、第３のコンパレータ２１０は本質的に、第３の電圧閾値源２１２を用いることなく、ＤＭ １５０における信号電圧をＤＰ １４０における信号電圧と比較可能であり得る。本実施形態において、第３のコンパレータ２１０における閾値は調節可能であり得る。
同様に、第４の電圧閾値コンパレータ２１３は、付加的な閾値電圧を伴うＤＰ １４０における信号電圧が、ＤＭ １５０における信号電圧より大きいかどうか及び／又はＤＭ １５０における信号電圧に等しいかどうかを判定する、任意のタイプの構成要素及び／又は回路要素であり得る。ＤＰ １４０とＤＭ １５０との間の充分に大きな差（すなわち、閾値に等しいか又は閾値を上回る電圧差）を検出することによって、第４の電圧閾値コンパレータ２１３はＤＭ １５０における信号の立ち下がりエッジを検出可能であり得る。付加的な閾値電圧を伴うＤＰ １４０における信号電圧が、ＤＭ １５０における信号電圧より大きい及び／又はＤＭ １５０における信号電圧に等しい場合、第４の電圧閾値コンパレータ２１３はＨＩＧＨ信号を出力する。或いは、付加的な閾値電圧を伴うＤＰ １４０における信号電圧が、ＤＭ １５０における信号電圧より大きくない及び／又はＤＭ １５０における信号電圧に等しくない場合、第４の電圧閾値コンパレータ２１３はＬＯＷ信号を出力する。
或る実施形態において、第４の電圧閾値コンパレータ２１３についての閾値電圧は、第３の電圧閾値コンパレータ２０９についての閾値電圧とは異なり得る。また、或る実施形態において、第３の電圧閾値コンパレータ２０９及び第４の電圧閾値コンパレータ２１３は、単一の電圧閾値コンパレータとして存在し得る。本実施形態において、単一のコンパレータが、ＤＭ １５０の立ち上がりエッジ及び立ち下がりエッジの両方を検出し得る。
例示の実施形態において、第４のコンパレータ２１４の第１の入力（すなわち、非反転入力）が第４の電圧閾値源２１６を介してＤＰ １４０に結合され、第４のコンパレータ２１４の第２の入力（すなわち、反転入力）がＤＭ １５０に結合される。特定の実施形態において、第４のコンパレータ２１４は演算増幅器である。
第４の電圧閾値源２１６は、第４のコンパレータ２１４の入力に電圧を導入する任意のタイプの構成要素及び／又は回路であり得る。或る実施形態において、第４の電圧閾値源２１６は、第３の電圧閾値源２１２とは異なる電圧に設定され得る。
第４の電圧閾値源２１６は、第４のコンパレータ２１４が、付加的な閾値電圧を伴うＤＰ １４０における信号電圧をＤＭ １５０における信号電圧と比較できるように、電圧を導入し得る。第４の電圧閾値源２１６は調節可能であり得、そのため、第４のコンパレータ２１４が、出力における変化を評価するのに充分に大きな差を検出する許容差をカスタマイズできるようになっている。或る実施形態において、第４のコンパレータ２１４は本質的に、第４の電圧閾値源２１６を用いることなく、ＤＭ １５０における信号電圧をＤＰ １４０における信号電圧と比較可能であり得る。本実施形態において、第４のコンパレータ２１４における閾値は調節可能であり得る。
第１のバッファ２１８、第２のバッファ２２０、第３のバッファ２２２、及び第４のバッファ２２４（集合的に、バッファ）は、入力に利得を与え得る任意のタイプの構成要素又は回路とし得る。特に、バッファは、バッファに入ってくる信号を増幅し得る。またバッファは、遅延調節可能であり得る。遅延調節可能なバッファが、バッファを横切る信号における遅延を意図的に導入し得る。調整可能遅延は、ＤＣ損失補償のタイミングを最適化すること、及びアイダイアグラムの信号完全性を向上させることが可能である。
第１の電圧閾値コンパレータ２０１の出力は、いくつかの実施形態において、第１のバッファ２１８を介して第１のＮＯＲゲート２２６の第１の入力に結合される。同様に、第２の電圧閾値コンパレータ２０５の出力は、いくつかの実施形態において、第２のバッファ２２０を介して第１のＮＯＲゲート２２６の第２の入力に結合される。
第１のＮＯＲゲート２２６の出力は、第１のスイッチ２３４のための制御入力に結合される。例示の実施形態において、第１のＮＯＲゲート２２６の出力は、第１のスイッチ２３４であるトランジスタのための制御電極に結合される。第１のＮＯＲゲート２２６の出力は、電流源２３２からの電流が、例えば、ＨＩＧＨ信号を出力することによって、ＤＰ １４０内に挿入されるかどうかを決定づける。ＤＰ １４０における立ち上がりエッジの検出とＤＰ １４０における立ち下がりエッジの検出との間に、ＤＰ １４０内に電流が挿入される。第１のスイッチ２３４は、電流源２３２によって生成された電流をＤＰ １４０内に導通させる任意の構成要素又は回路であり得る。第１のＮＯＲゲート２２６の出力は、第３のＮＯＲゲート２３０の第１の入力にも結合され得る。
第３の電圧閾値コンパレータ２０９の出力は、いくつかの実施形態において、第３のバッファ２２２を介して第２のＮＯＲゲート２２８の第１の入力に結合される。或る実施形態において、第２のＮＯＲゲート２２８は第２のロジック回路である。同様に、第４の電圧閾値コンパレータ２１３の出力は、いくつかの実施形態において、第４のバッファ２２４を介して第２のＮＯＲゲート２２８の第２の入力に結合される。
第２のＮＯＲゲート２２８の出力は、第２のスイッチ２３６のための制御入力に結合される。例示の実施形態において、第２のＮＯＲゲート２２８の出力は、第２のスイッチ２３６であるトランジスタのための制御電極に結合される。第２のＮＯＲゲート２２８の出力は、電流源２３２からの電流が、例えばＨＩＧＨ信号を出力することによって、ＤＭ １５０内に挿入されるかどうかを決定づける。ＤＭ １５０における立ち上がりエッジの検出とＤＭ １５０における立ち下がりエッジの検出との間に、ＤＭ １５０内に電流が挿入される。第２のスイッチ２３６は、電流源２３２によって生成された電流をＤＭ １５０内に導通させる任意の構成要素又は回路であり得る。第２のＮＯＲゲート２２８の出力は、第３のＮＯＲゲート２３０の第２の入力にも結合され得る。
第１のＮＯＲゲート２２６の出力は、第３のＮＯＲゲート２３０の第１の入力に結合され、第２のＮＯＲゲート２２８の出力は、第３のＮＯＲゲート２３０の第２の入力に結合される。第３のＮＯＲゲート２３０の出力は、第３のスイッチ２３８のための制御入力に結合される。例示の実施形態において、第３のＮＯＲゲート２３０の出力は、第３のスイッチ２３８であるトランジスタのための制御電極に結合される。第１のチャネル電極（例えば、ドレイン）が電流源２３２に結合され得、第２のチャネル電極（例えば、ソース）が負荷レジスタ２４０に結合され得る。負荷レジスタ２４０は、さらに接地に結合され得る。第３のＮＯＲゲート２３０の出力は、電流源２３２からの電流が接地され、及び従って、ＤＰ １４０又はＤＭ １５０内に挿入されないかどうかを決定づける。第３のスイッチ２３８は、電流源２３２によって生成された電流がＤＰ １４０及び／又はＤＭ １５０内に入るのを禁止する、任意の構成要素又は回路とし得る。
ＮＯＲゲート（例えば、第１のＮＯＲゲート２２６、第２のＮＯＲゲート２２８、及び第３のＮＯＲゲート２３０）は、通常は二つ又はそれ以上の入力及び出力を伴う、基本ロジックのタイプである。例えば、ＮＯＲゲートが、両方の入力がＬＯＷである場合にのみＨＩＧＨを出力し得る。他方で、ＮＯＲゲートが、任意の入力がＨＩＧＨの場合にＬＯＷを出力し得る。ＮＯＲゲートは本明細書ではシンプルなロジックゲートとして図示されるが、図示されるＮＯＲゲートと同様のロジック表を実装するために、ロジックゲートの様々な回路及び構成要素の設計及び変形が可能である。
図３は、ＤＣ損失補償回路１３０によるＤＰ １４０又はＤＭ １５０のいずれかにおける電流投入のための、例示の信号図３００である。
ＤＰ信号３０２はＤＰ １４０にわたる電圧を表す。同様に、ＤＭ信号３０４はＤＭ １５０にわたる電圧を表す。ＤＰ信号３０２及びＤＭ信号３０４は、電流ｉ又は接地のいずれかにおいて安定化される。従って、安定化期間の間、ＤＰ信号３０２及びＤＭ信号３０４は、いずれかの信号が電流ｉを伝送しているとき、通信経路にわたる抵抗性構成要素によって影響を受ける。他方で、抵抗性構成要素は、信号が接地にあるとき、ＤＰ信号３０２又はＤＭ信号３０４に影響を与えない。
立ち上がりエッジ検出Ｄ１ ３０６は、ＤＰ信号３０２及びＤＭ信号３０４に関する第１の電圧閾値コンパレータ２０１の出力を表す。ＤＰ信号３０２が電圧閾値だけＤＭ信号３０４を上回るとき、立ち上がりエッジ検出Ｄ１ ３０６はＬＯＷになる。他方で、ＤＰ信号３０２が電圧閾値分、ＤＭ信号３０４を上回っていないとき、立ち上がりエッジ検出Ｄ１ ３０６はＨＩＧＨになる。
第１のバッファ出力３０８は、第１のバッファ２１８の出力を表す。図示されるように、第１のバッファ２１８の出力は、第１の電圧閾値コンパレータ２０１の出力の時間遅延信号であり得る。
立ち下がりエッジ検出Ｄ１ ３１０は、ＤＰ信号３０２及びＤＭ信号３０４に関する第２の電圧閾値コンパレータ２０５の出力を表す。ＤＰ信号３０２が電圧閾値だけＤＭ信号３０４を上回るとき、立ち下がりエッジ検出Ｄ１ ３１０はＬＯＷになる。他方で、ＤＰ信号３０２が電圧閾値分、ＤＭ信号３０４を上回っていないとき、立ち下がりエッジ検出Ｄ１ ３１０はＨＩＧＨになる。
立ち上がりエッジ検出Ｄ２ ３１２は、ＤＰ信号３０２及びＤＭ信号３０４に関する第３の電圧閾値コンパレータ２０９の出力を表す。ＤＭ信号３０４が電圧閾値だけＤＰ信号３０２を上回るとき、立ち上がりエッジ検出Ｄ２ ３１２はＬＯＷになる。他方で、ＤＭ信号３０４が電圧閾値分、ＤＰ信号３０２を上回っていないとき、立ち上がりエッジ検出Ｄ２ ３１２はＨＩＧＨになる。
第３のバッファ出力３１４は、第３のバッファ２２２の出力を表す。図示されるように、第３のバッファ２２２の出力は、第３の電圧閾値コンパレータ２０９の出力の時間遅延信号であり得る。
立ち下がりエッジ検出Ｄ２ ３１６は、ＤＰ信号３０２及びＤＭ信号３０４に関する第４の電圧閾値コンパレータ２１３の出力を表す。ＤＭ信号３０４が電圧閾値だけＤＰ信号３０４を上回るとき、立ち下がりエッジ検出Ｄ２ ３１６はＬＯＷになる。他方で、ＤＭ信号３０４が電圧閾値分、ＤＰ信号３０２を上回っていないとき、立ち下がりエッジ検出Ｄ２ ３１６はＨＩＧＨになる。
グラフ３１８は、ＤＣ損失補償回路１３０の、電流源２３２に接地している期間（すなわち、ＧＮＤ３２０ａ〜ｄ）、電流をＤＰ １４０に投入している期間（すなわち、ＤＰへの電流挿入３２２ａ〜ｂ）、及び電流をＤＭ １５０に投入している期間（すなわち、ＤＭへの電流挿入３２４ａ〜ｂ）を示す。
ＧＮＤ３２０ａ〜ｄの期間は、電流源２３２からの電流が第３のスイッチ２３８によって接地される期間を表す。例示の実施形態において、ＧＮＤ３２０ａ〜ｄは、（１）第１のバッファ出力３０８がＨＩＧＨであり、立ち下がりエッジ検出Ｄ２ ３１６がＨＩＧＨであるとき、及び、（２）第３のバッファ出力３１４がＨＩＧＨであるか、又は立ち上がりエッジ検出Ｄ１ ３１０がＨＩＧＨであるときの期間中に生じる。例えば、ＧＮＤ３２０ａは、立ち下がりエッジ検出Ｄ１ ３１０がＨＩＧＨになるとき開始し、第３のバッファ出力３１４がＬＯＷになるとき停止する。別の例として、ＧＮＤ３２０ｂは、立ち下がりエッジ検出Ｄ２ ３１６がＨＩＧＨになるとき開始し、第１のバッファ出力３０８がＬＯＷになるとき停止する。
ＤＰへの電流挿入３２２ａ〜ｂの期間は、電流源２３２からの電流が第１のスイッチ２３４を介してＤＰ １４０に投入される期間を表す。ＤＰへの電流挿入３２２ａ〜ｂは、第１のバッファ出力３０８及び立ち下がりエッジ検出Ｄ１ ３１０の両方がＬＯＷである期間中に生じ、第１のバッファ出力３０８又は立ち下がりエッジ検出Ｄ１ ３１０のいずれかがＨＩＧＨに戻るときに停止する。例えば、ＤＰへの電流挿入３２２は、第１のバッファ出力３０８及び立ち下がりエッジ検出Ｄ１ ３１０の両方がＬＯＷのときに生じ、立ち下がりエッジ検出Ｄ１ ３１０がＨＩＧＨに戻るときに停止する。別の例として、ＤＰへの電流挿入３２２は、第１のバッファ出力３０８及び立ち下がりエッジ検出Ｄ１ ３１０の両方がＬＯＷのとき生じる。
ＤＭへの電流挿入３２４ａ〜ｂの期間は、電流源２３２からの電流が第２のスイッチ２３６を介してＤＭ １５０に投入される期間を表す。ＤＭへの電流挿入３２４ａ〜ｂは、第３のバッファ出力３１４及び立ち下がりエッジ検出Ｄ２ ３１６の両方がＬＯＷである期間中に生じ、立ち下がりエッジ検出Ｄ２ ３１６がＨＩＧＨに戻るときに停止する。例えば、ＤＭへの電流挿入３２４ａは、第３のバッファ出力３１４及び立ち下がりエッジ検出Ｄ２ ３１６の両方がＬＯＷであるときに成され、第３のバッファ出力３１４又は立ち下がりエッジ検出Ｄ２ ３１６のいずれかがＨＩＧＨに戻るときに停止する。別の例として、ＤＰへの電流挿入３２４ｂは、第３のバッファ出力３１４がＬＯＷであり、かつ、立ち下がりエッジ検出Ｄ２ ３１６がＬＯＷであるときに成され、立ち下がりエッジ検出Ｄ２ ３１６がＨＩＧＨに戻るときに停止する。
図４は、ＤＣ損失補償回路１３０によって、ＤＰ １４０又はＤＭ １５０のいずれかにおいて電流を投入するための例示の方法４００を示す。この方法は、ＤＣ損失補償回路１３０がＵＳＢ２．０通信システムにおける信号の非移行期間を検出するステップ４０５で開始され得る。特に、ＤＣ補償則回路は、ＤＰ １４０又はＤＭ １５０上の信号の立ち上がりエッジ及び／又は信号の立ち下がりエッジを検出し得る。非移行期間の検出に応答して、この方法はステップ４１５に移動する。代替として、移行期間の検出に応答して、この方法はステップ４１０に移動する。
ステップ４１０において、ＤＣ損失補償回路１３０は、ＤＰ １４０及び／又はＤＭ １５０内へ電流を投入せず、代わりに、任意の潜在的発出電流を接地する。移行期間の間の電流のレベルは、通常、抵抗性構成要素の付加によって影響を受けない。また、移行期間の間、信号完全性を維持するために、ＤＣ損失補償回路１３０は高インピーダンスを示し得、それにより、ＤＣ損失補償回路１３０内への電流を最小限にするか又は無くすことができる。
しかしながら、ＤＣ損失補償回路１３０が非移行期間を検出した場合、ＤＣ損失補償回路１３０は、ステップ４１５において、その検出が、ＤＰ １４０の立ち上がりエッジであるか又はＤＭ １５０の立ち上がりエッジであるかを判定する。ＤＣ損失補償回路１３０がＤＰ １４０の立ち上がりエッジを検出した場合、この方法はステップ４２０に移る。代替として、ＤＣ損失補償回路１３０がＤＭ １５０の立ち上がりエッジを検出した場合、この方法はステップ４３５に移る。
ステップ４２０において、ＤＣ損失補償回路１３０がＤＰ １４０の立ち上がりエッジを検出した場合、ＤＣ損失補償回路１３０は電流をＤＰ １４０に投入する。特に、ＤＣ損失補償回路１３０は、ＤＰ １４０における信号の立ち上がりエッジの検出と、ＤＰ １４０における信号の立ち下がりエッジの検出との間に、ＤＰ １４０内に電流を投入し得る。
ステップ４２５において、ＤＣ損失補償回路１３０は、ＤＰ １４０における立ち下がりエッジの検出が生じたかどうかを判定する。検出が生じた場合、この方法は４３０に移る。検出が生じなかった場合、この方法はステップ４２０において、ＤＰ １４０内への電流の投入を続行する。
ステップ４３０において、ＤＣ損失補償回路１３０は、ＤＣ損失補償回路１３０がＤＰ １４０において立ち下がりエッジを検出したとき、ＤＰ １４０内への電流の挿入を停止する。代わりに、ＤＣ損失補償回路１３０は、電流源２３２から生成された電流を接地し得る。或る実施形態において、ＤＣ損失補償回路１３０は、ＤＰ １４０における信号の立ち上がりエッジの検出と、ＤＰ １４０における信号の立ち下がりエッジの検出との間に、ＤＰ １４０内に電流を投入し得る。
ステップ４１５において、ＤＣ損失補償回路１３０がＤＭ １５０の立ち上がりエッジを検出した場合、ＤＣ損失補償回路１３０はＤＭ １５０内に電流を投入する。特に、ＤＣ損失補償回路１３０は、ＤＭ １５０における信号の立ち上がりエッジの検出と、ＤＭ １５０における信号の立ち下がりエッジの検出との間に、ＤＭ １５０内に電流を投入し得る。
ステップ４４０において、ＤＣ損失補償回路１３０は、ＤＭ １５０における立ち下がりエッジの検出が生じたかどうかを判定する。検出が生じた場合、この方法は４４０に移る。検出が生じなかった場合、この方法はステップ４３５において、ＤＭ １５０内への電流の投入を続行する。
ステップ４４５において、ＤＣ損失補償回路１３０は、ＤＣ損失補償回路１３０がＤＭ １５０において立ち下がりエッジを検出したとき、ＤＭ １５０内への電流の挿入を停止する。代わりに、ＤＣ損失補償回路１３０は、電流源２３２から生成された電流を接地し得る。或る実施形態において、ＤＣ損失補償回路１３０は、ＤＭ １５０における信号の立ち上がりエッジの検出と、ＤＭ １５０における信号の立ち下がりエッジの検出との間に、ＤＭ １５０内に電流を投入し得る。
特性の実施形態は、図４の方法の一つ又は複数を適宜繰り返し得る。図４の方法の特定のステップは、本明細書では、特定の順で成されるように説明及び図示されるが、図４の方法の任意の適切なステップが任意の適切な順で成され得る。また、例示の方法は、本明細書では、図４の方法の特定のステップを含む、ＤＣ損失補償回路１３０によるＤＰ １４０又はＤＭ １５０のいずれかにおける電流の投入について説明及び図示されるが、図４の方法のステップのすべて又はいくつかを含み得るかまったく含まないことがあり得る、任意の適切なステップを含む、ＤＣ損失補償回路１３０によるＤＰ １４０又はＤＭ １５０のいずれかにおける電流の投入のための任意の適切な方法を適宜用い得る。また、特定の構成要素、デバイス、又はシステムが、本明細書では、図４の方法の特定のステップを行なうことについて説明及び図示されるが、任意の適切な構成要素、デバイス、又はシステムの任意の適切な組み合わせが、ＤＣ損失補償回路１３０によるＤＰ １４０又はＤＭ １５０のいずれかにおける電流の投入の方法の任意の適切なステップを行なうために用いられ得る。
例示の実施形態は、コンピュータプログラム製品を含み得る。こういったコンピュータプログラム製品には、例示の実施形態の態様をプロセッサに実装させるためのコンピュータ可読プログラム命令を有する、コンピュータ可読記憶媒体が含まれ得る。
コンピュータ可読記憶媒体は、命令実行デバイスによる使用のための命令を保持及び記憶可能な、有形デバイスとすることができる。コンピュータ可読記憶媒体は、例えば、これらに限定されないが、電子記憶デバイス、磁気記憶デバイス、光記憶デバイス、電磁記憶デバイス、半導体記憶デバイス、又はそれらの任意の適切な組み合わせを含み得る。コンピュータ可読記憶媒体のより具体的な例の非網羅的な一覧には、下記が含まれる。即ち、ポータブルコンピュータディスク、ハードディスク、ランダムアクセスメモリ（「ＲＡＭ」）、読み取り専用メモリ（「ＲＯＭ」）、消去可能プログラマブル読み取り専用メモリ（「ＥＰＲＯＭ」又はフラッシュメモリ）、スタティックランダムアクセスメモリ（「ＳＲＡＭ」）、ポータブルコンパクトディスク読み取り専用メモリ（「ＣＤ−ＲＯＭ」）、デジタル多用途ディスク（「ＤＶＤ」）、メモリスティック、フロッピーディスク、パンチカード又は命令が記録された溝内の隆起構造などの機械的符号化デバイス、及び、それらの任意の適切な組み合わせが含まれる。本明細書で用いられるようなコンピュータ可読記憶媒体は、電波又は他の自由伝搬電磁波、導波路又は他の伝送媒体を介して伝搬する電磁波（例えば、光ファイバケーブルを通過する光パルス）、或いは、ワイヤを介して伝送される電気信号など、本来は一時的信号であるものと解釈されるべきではない。
本明細書で説明するコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体からそれぞれのコンピューティング／処理デバイスへ、或いは、例えば、インターネット、ローカルエリアネットワーク、ワイドエリアネットワーク、及び／又はワイヤレスネットワークを介して外部コンピュータ又は外部記憶デバイスへダウンロードされ得る。ネットワークは、銅伝送ケーブル、光伝送ファイバ、ワイヤレス伝送、ルータ、ファイヤウォール、スイッチ、ゲートウェイコンピュータ、及び／又は、エッジサーバを含み得る。各コンピューティング／処理デバイスにおけるネットワークアダプタカード又はネットワークインターフェースが、ネットワークからコンピュータ可読プログラム命令を受信し、コンピュータ可読プログラム命令を、それぞれのコンピューティング／処理デバイス内のコンピュータ可読記憶媒体に記憶するために転送する。
例示の実施形態の動作を行うためのコンピュータ可読プログラム命令は、アセンブラ命令、命令セットアーキテクチャ（「ＩＳＡ」）命令、機械命令、機械依存命令、マイクロコード、ファームウェア命令、状態設定データ、或いは、Ｓｍａｌｌｔａｌｋ、Ｃ＋＋などのオブジェクト指向プログラミング言語、「Ｃ」プログラミング言語又は同様のプログラミング言語などの従来の手続き型プログラミング言語を含む、一つ又は複数のプログラミング言語の任意の組み合わせで書かれたソースコード又はオブジェクトコードのいずれかであり得る。コンピュータ可読プログラム命令は、完全にユーザのコンピュータにおいて、部分的にユーザのコンピュータにおいて、スタンドアロン型ソフトウェアパッケージとして、部分的にユーザのコンピュータにおいて及び部分的にリモートコンピュータにおいて、又は、完全にリモートコンピュータ又はサーバにおいて、実行し得る。後者のシナリオにおいて、リモートコンピュータは、ローカルエリアネットワーク（「ＬＡＮ」）又はワイドエリアネットワーク（「ＷＡＮ」）を含む、任意のタイプのネットワークを介してユーザのコンピュータに接続され得るか、又は（例えば、インターネットサービスプロバイダを用いてインターネットを介して）外部コンピュータに接続され得る。いくつかの実施形態において、例えば、プログラマブルロジック回路要素、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）、又はプログラマブルロジックアレイ（「ＰＬＡ」）を含む電子回路要素が、例示の実施形態を実施するために、コンピュータ可読プログラム命令の状態情報を利用して電子回路要素を個別化することによって、コンピュータ可読プログラム命令を実行し得る。
例示の実施形態の態様は、本明細書では、実施形態に従った、方法、装置（システム）、及びコンピュータプログラム製品のフローチャート及び／又はブロック図を参照しながら説明する。フローチャート及び／又はブロック図における各ブロック、並びに、フローチャート及び／又はブロック図におけるブロックの組み合わせが、コンピュータ可読プログラム命令によって実装され得る。
これらのコンピュータ可読プログラム命令は、マシンをつくるために、汎用コンピュータ、特定用途向けコンピュータ、又は他のプログラマブルデータ処理装置のプロセッサに提供され得、そのため、コンピュータ又は他のプログラマブルデータ処理装置のプロセッサを介して実行する命令が、フローチャート及び／又はブロック図のブロックにおいて特定された機能／動作を実装するための手段をつくるようになっている。コンピュータ、プログラマブルデータ処理装置、及び／又は他のデバイスに特定の様式で機能するように命じることが可能なこれらのコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体にも記憶され得、そのため、命令が記憶されているコンピュータ可読記憶媒体が、フローチャート及び／又はブロック図のブロックにおいて特定された機能／動作の態様を実装する命令を含む製品を含むようになっている。
コンピュータ可読プログラム命令は、コンピュータ実装プロセスを生成するためのコンピュータ、他のプログラマブル装置、又は他のデバイスに対して一連の動作ステップを実施させるために、コンピュータ、他のプログラマブルデータ処理装置、又は他のデバイス上にもロードされ得、そのため、コンピュータ、他のプログラマブル装置、又は他のデバイスに対して実行する命令が、フローチャート及び／又はブロック図のブロックにおいて特定された機能／動作を実装するようになっている。
図面におけるブローチャート及びブロック図は、様々な実施形態に従ったシステム、方法、及びコンピュータプログラム製品のあり得る実装の、アーキテクチャ、機能性、及び動作を図示する。この点について、フローチャート又はブロック図における各ブロックは、特定されたロジック機能を実装するための一つ又は複数の実行可能命令を含む、モジュール、セグメント、又は命令の一部を表し得る。いくつかの代替実装において、ブロックの機能は、図面に示された順序以外で生じ得る。例えば、連続して示される２つのブロックは、実際には実質的に同時に実行され得、又はブロックは、関与する機能性に応じて、時には逆順で実行され得る。ブロック図及び／又は、フローチャートの各ブロック、並びに、ブロック図及び／又はフローチャートにおけるブロックの組み合わせが、特定された機能又は行為を実施するか、或いは特定用途向けハードウェア及びコンピュータ命令の組み合わせを実施する、特定用途向けハードウェアベースシステムによって実装され得る。
また、様々な実施形態に従ったシステムが、プロセッサと、プロセッサと統合されるロジック及び／又はプロセッサによって実行可能なロジックとを含み得、ロジックは、本明細書に示されるプロセスステップのうちの一つ又は複数を行なうように構成される。統合されることという表現によって意味するものは、そのプロセッサが、特定用途向け集積回路（「ＡＳＩＣ」）、ＦＰＧＡなどのハードウェアロジックとして共に埋め込まれるロジックを有することである。プロセッサにより実行可能であることが意味するものは、ロジックが、ハードウェアロジックであるか、ファームウェア、オペレーティングシステムの一部、アプリケーションプログラムの一部などの、ソフトウェアロジックであるか、又は、プロセッサによりアクセス可能であり、プロセッサによる実行の際にプロセッサに何らかの機能性を行なわせるように構成される、ハードウェア及びソフトウェアロジックの何らかの組み合わせであることである。ソフトウェアロジックは、当分野で既知であるような、任意のメモリタイプのローカルメモリ及び／又はリモートメモリ上に記憶され得る。ソフトウェアプロセッサモジュール、及び／又は、ＡＳＩＣ、ＦＰＧＡ、中央処理ユニット（「ＣＰＵ」）、集積回路（「ＩＣ」）、グラフィクス処理ユニット（「ＧＰＵ」）などのハードウェアプロセッサなど、当分野で既知である任意のプロセッサが用いられ得る。
図面において、接続矢印は、こうしたフローを特定の方向に制限しておらず、そのため、反対方向のいかなるフローをも除外しない。
本明細書で用いられる場合、チャネル電極は、金属酸化物半導体電界効果トランジスタ（「ＭＯＳＦＥＴ」）のソース又はドレイン、或いは、バイポーラトランジスタのエミッタ又はコレクタなどのデバイスを介して電流を搬送するデバイスの要素を意味し、制御電極は、ＭＯＳＦＥＴのゲート又はバイポーラトランジスタのベースなどのデバイスを介して電流を制御するデバイスの要素を意味する。また、本説明において、〜に結合される又は〜と結合する（及び同様のもの）などの用語は、間接的又は直接的のいずれかの電気接続を示す。従って、第１のデバイスが第２のデバイスに結合する場合、その接続は、直接電気接続を介して、又は、他のデバイス及び／又は接続を介する間接的電気接続を介して成され得る。
特定の利点を上述したが、様々な実施形態が、列挙した利点のすべて又はいくつかを達成し得、或いはまったく達成しない場合もある。また、本明細書で説明する実施形態は単なる例であり、本説明の範囲はそれらに限定されない。特定の実施形態は、上述の実施形態の構成要素、要素、特徴、機能、動作、又はステップのすべて又はいくつかを含み得るか、或いはまったく含まない場合もある。一つのカテゴリ（方法など）において説明した任意の特徴が、同様に別のカテゴリ（システムなど）に適用されてもよい。
特許請求の範囲内で、説明した実施形態における改変が可能であり、また他の実施形態も可能である。

Claims (20)

  1. ＵＳＢ２．０システムであって、
    電流源、
    第１のスイッチ、
    第２のスイッチ、
    第１の電圧閾値コンパレータ、
    第２の電圧閾値コンパレータ、
    第３の電圧閾値コンパレータ、
    第４の電圧閾値コンパレータ、
    第１のロジック回路、及び
    第２のロジック回路、
    を含み、
    前記電流源が、前記第１のスイッチのチャネル入力及び前記第２のスイッチのチャネル入力に結合され、
    前記第１のスイッチの出力が、ＵＳＢ２．０通信システムにおける正のデータ線に結合され、
    前記第２のスイッチの出力が、ＵＳＢ２．０通信システムにおける負のデータ線に結合され、
    前記第１の電圧閾値コンパレータの第１の入力が前記負のデータ線に結合され、前記第１の電圧閾値コンパレータの第２の入力が前記正のデータ線に結合され、また前記第１の電圧閾値コンパレータの出力が前記第１のロジック回路の第１の入力に結合され、
    前記第２の電圧閾値コンパレータの第１の入力が前記負のデータ線に結合され、前記第２の電圧閾値コンパレータの第２の入力が前記正のデータ線に結合され、また前記第２の電圧閾値コンパレータの出力が前記第１のロジック回路の第２の入力に結合され、
    前記第１のロジック回路の出力が前記第１のスイッチの制御入力に結合され、
    前記第３の電圧閾値コンパレータの第１の入力が前記正のデータ線に結合され、前記第３の電圧閾値コンパレータの第２の入力が前記負のデータ線に結合され、前記第３の電圧閾値コンパレータの出力が前記第２のロジック回路の第１の入力に結合され、
    前記第４の電圧閾値コンパレータの第１の入力が前記正のデータ線に結合され、前記第４の電圧閾値コンパレータの第２の入力が前記負のデータ線に結合され、前記第４の電圧閾値コンパレータの出力が前記第２のロジック回路の第１の入力に結合され、及び、
    前記第２のロジック回路の出力が前記第２のスイッチの制御入力に結合される、
    ＵＳＢ２．０システム。
  2. ＵＳＢ２．０システムであって、
    電流源、
    スイッチ、及び
    電圧閾値コンパレータ、
    を含み、
    前記電流源が前記スイッチのチャネル入力に結合され、
    前記スイッチの出力が、ＵＳＢ２．０通信システムにおける正又は負のデータ線に結合され、
    前記電圧閾値コンパレータの第１の入力が前記負のデータ線に結合され、前記電圧閾値コンパレータの第２の入力が正のデータ線に結合され、前記電圧閾値コンパレータの出力が前記スイッチの制御入力に結合される、
    ＵＳＢ２．０システム。
  3. 請求項２に記載のＵＳＢ２．０システムであって、
    前記電圧閾値コンパレータが演算増幅器であり、
    前記電圧閾値コンパレータの前記第１の入力が非反転入力であり、
    前記第１の電圧閾値コンパレータの前記第２の入力が反転入力である、
    システム。
  4. 請求項２に記載のＵＳＢ２．０システムであって、
    前記電圧閾値コンパレータが第１の電圧閾値コンパレータであり、前記第１の電圧閾値コンパレータがロジック回路を介して前記スイッチの前記チャネル入力に結合され、
    前記第１の電圧閾値コンパレータの前記出力が前記ロジック回路の第１の入力に結合され、前記ロジック回路の前記出力が前記スイッチの前記制御入力に結合され、
    前記ＵＳＢ２．０システムがさらに、
    第２の電圧閾値コンパレータ、及び、
    前記負のデータ線を受け取る前記第２の電圧閾値コンパレータの第１の入力、正のデータ線を受け取る前記第２の電圧閾値コンパレータの第２の入力、及び、前記ロジック回路の第２の入力に結合される前記第２の電圧閾値コンパレータの出力、
    を含む、システム。
  5. 請求項２に記載のＵＳＢ２．０システムであって、
    前記スイッチが第１のスイッチであり、
    前記第１のスイッチの前記出力が前記正のデータ線に結合され、
    前記電圧閾値コンパレータが第１のコンパレータであり、
    前記ＵＳＢ２．０システムがさらに、
    第２のスイッチであって、
    前記第２のスイッチのチャネル入力が前記電流源に結合され、
    前記第２のスイッチの出力が前記負のデータ線に結合される、前記第２のスイッチと、
    第２の電圧閾値コンパレータであって、
    前記第２の電圧閾値コンパレータの第１の入力が前記正のデータ線に結合され、前記第２の電圧閾値コンパレータの第２の入力が負のデータ線を受け取り、及び、前記第２の電圧閾値コンパレータの出力が前記第２のスイッチの制御入力に結合される、前記第２の電圧閾値コンパレータと、
    を含む、システム。
  6. 請求項５に記載のＵＳＢ２．０システムであって、さらに、
    第３のスイッチ、及び
    ロジック回路、
    を含み、
    前記第３のスイッチのチャネル入力が前記電流源に結合され、前記第３のスイッチの制御入力が前記ロジック回路の出力に結合され、前記第３のスイッチの出力が接地に結合され、
    前記ロジック回路の第１の入力が前記第１の電圧閾値コンパレータの前記出力に結合され、前記ロジック回路の第２の入力が前記第２の電圧閾値コンパレータの前記出力に結合される、
    システム。
  7. 請求項２に記載のＵＳＢ２．０システムであって、前記電圧閾値コンパレータの前記出力が、バッファを介して前記スイッチの前記制御入力に結合される、システム。
  8. 請求項２に記載のＵＳＢ２．０システムであって、前記スイッチがトランジスタであり、前記スイッチの前記チャネル入力が前記トランジスタの第１のチャネル電極であり、前記スイッチの前記制御入力が前記トランジスタの制御電極であり、前記スイッチの前記出力が前記トランジスタの第２のチャネル電極である、システム。
  9. 方法であって、
    直流損失補償回路によって、ホストとデバイスとの間のＵＳＢ２．０通信における非移行期間を検出すること、及び、
    非移行期間の検出に応答して、前記ＵＳＢ２．０通信の正のデータ線又は負のデータ線に電流を挿入すること、
    を含む、方法。
  10. 請求項９に記載の方法であって、ホストとデバイスとの間の前記ＵＳＢ２．０通信が、
    前記ホスト及び前記デバイスからの通信、又は
    前記デバイスから前記ホストへの通信、
    を含む、方法。
  11. 請求項９に記載の方法であって、ＵＳＢ２．０通信における非移行期間を検出することが、前記正のデータ線上の信号の立ち上がりエッジを検出すること、又は、前記負のデータ線上の信号の立ち上がりエッジを検出することを含む、方法。
  12. 請求項９に記載の方法であって、前記ＵＳＢ２．０通信の正のデータ線又は負のデータに電流を挿入することが、前記正のデータ線上の前記信号の立ち上がりエッジを検出したとき前記正のデータ線に電流を挿入すること、及び、前記負のデータ線上の前記信号の立ち上がりエッジを検出したとき前記負のデータ線に電流を挿入すること、を含む、方法。
  13. 請求項９に記載の方法であって、ホストとデバイスとの間のＵＳＢ２．０通信における非移行期間を検出することが、前記正のデータ線を前記負のデータ線と比較することを含む、方法。
  14. 請求項１３に記載の方法であって、前記正のデータ線を前記負のデータ線と比較することが、前記正のデータ線の前記負のデータ線との前記比較をバッファリングすることをさらに含む、方法。
  15. 請求項９に記載の方法であって、
    移行期間を検出すること、及び、
    前記移行期間の間に、前記電流を接地すること、
    をさらに含む、方法。
  16. 請求項９に記載の方法であって、ＵＳＢ２．０通信における移行期間を検出することが、前記正のデータ線上の信号の立ち下がりエッジを検出すること、又は、前記負のデータ線上の信号の立ち下がりエッジを検出することを含む、方法。
  17. システムであって、
    一つ又は複数のプロセッサと、
    前記プロセッサによって実行可能な命令を含む前記プロセッサに結合されるメモリと、
    を含み、
    前記プロセッサが、前記命令を実行するとき、
    ホストとデバイスとの間のＵＳＢ２．０通信における非移行期間を検出するように、及び、
    非移行期間の検出に応答して、前記ＵＳＢ２．０通信の正のデータ線又は負のデータ線に電流を挿入するように、
    動作可能である、
    システム。
  18. 請求項１７に記載のシステムであって、ホストとデバイスとの間の前記ＵＳＢ２．０通信が、
    前記ホスト及び前記デバイスからの通信、又は、
    前記デバイスから前記ホストへの通信、
    を含む、システム。
  19. 請求項１７に記載のシステムであって、ＵＳＢ２．０通信における非移行期間を検出することが、前記正のデータ線上の信号の立ち上がりエッジを検出すること、又は、前記負のデータ線上の信号の立ち上がりエッジを検出することを含む、システム。
  20. 請求項１７に記載のシステムであって、前記ＵＳＢ２．０通信の正のデータ線又は負のデータ線に電流を挿入することが、前記正のデータ線上の前記信号の立ち上がりエッジを検出したとき前記正のデータ線に電流を挿入すること、及び、前記負のデータ線上の前記信号の立ち上がりエッジを検出したとき前記負のデータ線に電流を挿入すること、を含む、システム。
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