JP2021506208A - 整流回路およびこれを備えるデバイス - Google Patents
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Abstract
Description
詳細には、整流回路10.3の作動は、トランジスタM1およびM2の活性化およびスイッチング・オフを決定する制御モジュール50によって決定される。
本発明による制御モジュール50により、測定ユニットによって提供される測定値の読み取り、信号Vd1およびVd2を形成するためにパイロット・ブロック61において必要となる処理、ドライバ59による信号Vd1およびVd2の調節、およびそれぞれの信号Vd1およびVd2のスイッチングに対するトランジスタM1およびM2のリアクタンス速度にリンクされる遅延を解消することが可能になる。詳細には、前述の遅延の合計の結果から生じる総遅延は、通常、ns、数十ns、またはさらには数百ns程度となることもあり、これは、整流回路10.3(および同様に整流回路10.2、10.4〜10.9)の最大作動周波数を実質的に低減する可能性がある。これらの遅延は、使用される単一の素子および製造プロセスの多様性だけでなく、経時的に可変である要因、たとえばその作動温度にも依存する。前述の遅延が、解消できずに大きくなるだけでなく、整流回路10.2〜10.9に使用される単一の構成要素毎に可変であるということ、また、構成要素が完全に同一の特徴を有する理想的な場合においても、そのような構成要素間に特定の瞬間的状態(たとえば、作動温度、印加された電圧および電流など)に応じた変動が存在し、したがって整流回路10.2〜10.9の挙動を最適化するのは困難であることは当業者に明確であろう。
提案される整流回路10は、その変形形態の各々において、特に絶縁されたタイプおよび絶縁されないタイプ両方の電力回路の分野において複数の応用を有する。
エネルギの誘導伝送に基づくシステムでは、伝送および受信素子は、通常、作動周波数において主に誘導挙動を有するリアクタンス、通常は伝送回路からおよび受信回路にエネルギを伝送するために互いに結合されたコイルである。
エネルギの容量性伝送に基づくシステムでは、伝送および受信素子は、通常、たとえば、コンデンサのアーマチュアとして作動するように一緒にされる一次(または伝送)回路および二次(または受信)回路上にそれぞれ配置された、たとえば金属製の伝導プレートである。
長距離にわたる伝送において特に適切である無線周波数エネルギ伝送に基づくシステムでは、伝送および受信素子は、単一の、またはアンテナのマトリクスとして作製されたアンテナを備える。
Claims (38)
- 出力ノード(Out)と基準ノード(GND)との間に並列にある第1の回路分岐(20)および第2の回路分岐(30)を備える整流回路((10,10.1〜10.9)であって、各回路分岐(20,30)が、電流制御素子(23,33)に直列である誘導素子(L1,L2)と、該誘導素子(L1,L2)と前記電流制御素子(23,33)との間に配置された入力ノード(In1,In2)とを備え、経時的に可変である入力電圧(ΔVin)が、前記整流回路の作動中、前記入力ノード(In1,In2)間に印加される整流回路。
- 各電流制御素子(23,33)が、ダイオード(D1,D2)を備え、該ダイオード(D1,D2)のアノードが、前記基準ノード(GND)に接続され、前記ダイオード(D1,D2)のカソードが、各前記入力ノード(In1,In2)に接続される、請求項1に記載の整流回路(10,10.1〜10.9)。
- 各電流制御素子(23,33)が、ダイオード(D1,D2)を備え、該ダイオード(D1,D2)のアノードが、各前記入力ノード(In1,In2)に接続され、前記ダイオード(D1,D2)のカソードが、前記出力ノード(Out)に接続される請求項1に記載の整流回路(10,10.1〜10.9)。
- 各電流制御素子(23,33)が、トランジスタ(M1,M2)を備え、該トランジスタ(M1,M2)が、前記基準ノード(GND)に接続された第1の導通端子と、各前記入力ノード(In1,In2)に接続された第2の導通端子と、を備える請求項1から3のいずれか一項に記載の整流回路(10,〜10.9)。
- 各電流制御素子(23,33)が、トランジスタ(M1,M2)と、ダイオード(D1,D2)とを備え、前記トランジスタ(M1,M2)が、前記ダイオード(D1,D2)に並列である、請求項4および請求項2または3に記載の整流回路(10,〜10.9)。
- 各トランジスタ(M1,M2)が、好ましくはタイプnまたは代替的にはタイプpのケイ素電界効果トランジスタ、好ましくは高い電子移動度を有する、好ましくはGaN、GaAs、AlGaN、AlGaAs、InGaN、InGaAs、SiCの電界効果トランジスタHEMT、バイポーラトランジスタ、絶縁ゲートバイポーラトランジスタまたはIGBTから選択される請求項4または5に記載の整流回路(10,〜10.9)。
- 各トランジスタ(M1,M2)が、電界効果トランジスタであり、該電界効果トランジスタのソース端子が、前記基準ノード(GND)に接続され、前記電界効果トランジスタのドレイン端子が、各前記入力ノード(In1,In2)に接続される請求項6に記載の整流回路(10,10.1〜10.9)。
- 各電流制御素子(23,33)が、さらなるトランジスタ(M3,M4)を備え、該さらなるトランジスタ(M3,M4)が、各前記トランジスタ(M1,M3)に逆直列で接続される請求項4から6のいずれか一項に記載の整流回路(10,10.1〜10.9)。
- 容量素子(Co)および負荷素子(Rl)が、前記整流回路(10,10.1〜10.9)の前記出力ノード(Out)と前記基準ノード(GND)との間に並列に結合される、請求項1から8のいずれか一項に記載の整流回路(10,10.1〜10.9)。
- さらなる電流制御素子(43)を提供し、該さらなる電流制御素子が、互いに並列の前記容量素子(Co)および前記負荷素子(Rl)に直列に接続されたトランジスタ(M5,M6.1〜M6.n)を備え、該トランジスタ(M5,M6.1〜M6.n)は、前記容量素子(Co)と前記負荷素子(Rl)との間の並列部に直列に、前記出力ノード(Out)と前記基準ノード(GND)との間に接続される請求項9に記載の整流回路(10,10.1〜10.9)。
- 前記回路分岐(20,30)の前記入力ノード(IN1,In2)に接続された容量素子(Cp)を備える請求項1から10のいずれか一項に記載の整流回路(10,10.1〜10.9)。
- 前記容量素子(Cp)が、前記誘導素子(L1,L2)と組み合わせて所定の共振周波数を規定するようにサイズ設定される、請求項9に記載の整流回路(10,10.1〜10.9)。
- 前記入力電圧(ΔVin)を受信するための一対の入力端子(Tin1,Tin2)を備え、各回路分岐(20,30)が、前記入力ノード(IN1,In2)および各入力端子(Tin1,Tin2)に接続されたデカップリング素子(Cin1,Cin2)を備える請求項1から12のいずれか一項に記載の整流回路(10,10.1〜10.9)。
- 各デカップリング素子(Cin1,Cin2)が、各容量素子(Cin1,Cin2)を備え、該容量素子(Cin1,Cin2)が、前記誘導素子(L1,L2)と組み合わせて、所定の共振周波数を規定するようにサイズ設定される請求項11に記載の整流回路(10,10.1〜10.9)。
- 制御モジュール(50)を備え、各トランジスタ(M1,M2)が、各パイロット信号(Vd1,Vd2)を受信するための前記制御モジュール(50)に接続された制御端子を備え、前記制御モジュール(50)が、
前記回路のノードおよび前記整流回路の素子からの少なくとも1つにおいて電圧および電流からの少なくとも1つの値を測定するのに適した測定ユニット(51)と、
トランジスタ(M1,M2)毎に対して測定された少なくとも1つの値に基づいてパイロット信号(Vd1,Vd2)を生成し、該パイロット信号(Vd1,Vd2)を各前記トランジスタ(M1,M2)の前記制御端子に供給するのに適したパイロット・ユニット(53)と、を備える請求項4または請求項4に従属する請求項のいずれか一項に記載の整流回路(10,10.1〜10.9)。 - 前記測定ユニット(51)が、
前記第1の回路分岐(20)の前記入力ノード(In1)における電圧、
前記第1の回路分岐(20)の前記電流制御素子(23)を流れ抜ける電流、
前記第1の回路分岐(20)の前記電流制御素子(23)によって吸収される電力、
前記第2の回路分岐(30)の前記入力ノード(In2)における電圧、
前記第2の回路分岐(30)の前記電流制御素子(33)を流れ抜ける電流、
前記第2の回路分岐(30)の前記電流制御素子(33)によって吸収される電力、および
前記整流回路(10,10.1〜10.9)の前記出力ノード(Out)における電圧からの少なくとも1つを測定するように構成される請求項15に記載の整流回路(10,10.1〜10.9)。 - 前記測定ユニット(51)が、
前記負荷素子(Rl)を流れ抜ける電流、
前記容量素子(Co)を流れ抜ける電流、および
前記負荷素子(Rl)によって吸収される電力からの少なくとも1つを測定するように構成される請求項16および9に記載の整流回路(10,10.1〜10.9)。 - 前記制御モジュール(50)が、前記出力ノード(Out)、前記パイロット・ユニット(53)、および前記測定ユニット(51)に接続された給電ユニット(56)を備え、該給電ユニット(56)が、前記出力ノード(Out)からエネルギを吸収し、前記エネルギを前記パイロット・ユニット(53)および前記測定ユニット(51)にこれらの作動のために供給する請求項15から17のいずれか一項に記載の整流回路(10,10.1〜10.9)。
- 前記制御モジュール(50)が、給電ユニット(56)を備え、該給電ユニットは、入力ノード(In1,In2)および前記給電ユニット(56)に接続されたダイオード(D3)ならびに前記給電ユニット(56)および前記基準ノード(GND)に接続されたコンデンサ(C3)を介して前記入力ノード(In1,In2)に接続され、前記給電ユニット(56)が、前記パイロット・ユニット(53)および前記測定ユニット(51)にも接続され、前記給電ユニット(56)が、前記入力ノード(In1,In2)からエネルギを吸収し、該エネルギを前記パイロット・ユニット(53)および前記測定ユニット(51)にこれらの作動のために供給する、請求項15から17のいずれか一項に記載の整流回路(10,10.1〜10.9,10.2,10.3,10.4,10.5,10.6)。
- 前記給電ユニット(56)が、低ドロップアウト・レギュレータまたはLDOレギュレータを備える請求項18または19に記載の整流回路(10,10.1〜10.9)。
- 前記パイロット・ユニット(53)が、
前記それぞれのトランジスタ(M1,M2)に供給された前記パイロット信号(Vd1,Vd2)のスイッチング、および前記少なくとも1つの測定された値に基づく前記整流回路の対応する応答に関連する少なくとも1つの遅延を推定するのに適した遅延推定ブロック(63)と、
前記特定された遅延に基づいてトランジスタ(M1,M2)毎に前記パイロット信号(Vd1,Vd2)を生成するのに適したロジック・ブロック(61)と、を備える請求項15から20のいずれか一項に記載の整流回路(10,10.1〜10.9)。 - 前記パイロット・ブロック(61)が、前記少なくとも1つの測定された値および前記特定された遅延に基づいてトランジスタ(M1,M2)毎に前記パイロット信号(Vd1,Vd2)を生成するのに適する請求項21に記載の整流回路(10,10.1〜10.9)。
- 前記遅延推定ブロック(63)が、各前記トランジスタ(M1,M2)を活性化するのに適した、前記パイロット信号(Vd1,Vd2)の第1のスイッチング、および該第1のスイッチングに対する前記回路の対応する応答に関連する活性化遅延を推定するように構成される請求項21または22に記載の整流回路(10,10.1〜10.9)。
- 前記遅延推定ブロック(63)が、各前記トランジスタ(M1,M2)をオフに切り替えるのに適した、前記パイロット信号(Vd1,Vd2)の第2のスイッチング、および該第2のスイッチングに対する前記整流回路の対応する応答に関連するスイッチング・オフ遅延を推定するように構成される請求項23に記載の整流回路(10,10.1〜10.9)。
- 前記ロジック・ブロック(61)が、少なくとも1つの所定の第1のパイロット試験信号および第2のパイロット試験信号を生成し、これらを前記第1の回路分岐(20)の前記トランジスタ(M1)および前記第2の回路分岐(30)の前記トランジスタ(M2)にそれぞれ供給するように構成され、前記遅延推定ブロック(63)が、前記パイロット試験信号に対する前記整流回路の応答における遅延を推定するように構成される請求項21から25のいずれか一項に記載の整流回路(10,10.1〜10.9)。
- 前記ロジック・ブロック(61)が、前記制御モジュール(50)の活性化時に前記パイロット試験信号を生成するように構成される請求項25に記載の整流回路(10,10.1〜10.9)。
- 前記ロジック・ブロック(61)が、前記遅延推定ブロック(63)によって特定された前記遅延を補償するように、事前に前記パイロット信号の生成を起こさせるように構成される請求項21から26のいずれか一項に記載の整流回路(10,10.1〜10.9)。
- 前記ロジック・ブロック(61)が、各電流制御素子(23,33)によって吸収される電力を最小化するように、前記遅延を補償するように構成される、請求項27に記載の整流回路(10,10.1〜10.9)。
- 前記ロジック・ブロック(61)が、前記負荷素子(Rl)によって吸収される電力を最大化するように、前記遅延を補償するように構成される請求項28に記載の整流回路(10,10.1〜10.9)。
- 前記入力電圧(ΔVin)が、周期的に交番する、相反する半波を備える経時的に可変な電圧であり、各回路分岐(20,30)が、前記入力電圧(ΔVin)の各半波を連続的な出力電圧(VOut)に変換するのに適しており、前記パイロット・ユニット(53)が、前記入力電圧(ΔVin)の各前記半波の変換を選択的に阻害するように、トランジスタ(M1,M2)毎に前記パイロット信号(Vd1,Vd2)を生成するように構成される請求項15から29のいずれか一項に記載の整流回路(10,10.1〜10.9)。
- 各誘導素子(L1,L2)が、磁気的に絶縁されたインダクタである請求項1から30のいずれか一項に記載の整流回路(10,10.1〜10.9)。
- 各誘導素子(L1,L2)が、変圧器の巻線を含まない請求項1から31のいずれか一項に記載の整流回路(10,10.1〜10.9)。
- 請求項1から32のいずれか一項に記載の整流回路(10,10.1〜10.9)を備える電力デバイス(70)。
- 請求項1から30のいずれか一項に記載の整流回路(10,10.1〜10.9)を備える誘導性レシーバ回路(80)であって、各誘導素子(L1,L2)が、各受信コイル(L1,L2)を備える誘導性レシーバ回路。
- 前記コイル(L1,L2)が、互いに重複する請求項32に記載の誘導性レシーバ回路(80)。
- 請求項1から30のいずれか一項に記載の整流回路(10,10.1〜10.9)を備える容量性レシーバ回路(90)であって、前記入力ノード(In1,In2)のそれぞれが、各伝導受信プレート(103.1,103.2)に結合される容量性レシーバ回路。
- 請求項1から30のいずれか一項に記載の整流回路(10,10.1〜10.9)を備える無線周波数レシーバ回路(110)であって、前記入力ノード(In1,In2)の少なくとも1つが、アンテナ(123)に結合される無線周波数レシーバ回路。
- 各アンテナに結合された少なくとも1つの追加の回路分岐を備え、各分岐が、各周波数において共振する各インダクタおよびコンデンサの対を備える請求項35に記載の無線周波数レシーバ回路。
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