JP2021197648A - 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 - Google Patents

固体撮像素子、撮像装置、および、固体撮像素子の制御方法 Download PDF

Info

Publication number
JP2021197648A
JP2021197648A JP2020103606A JP2020103606A JP2021197648A JP 2021197648 A JP2021197648 A JP 2021197648A JP 2020103606 A JP2020103606 A JP 2020103606A JP 2020103606 A JP2020103606 A JP 2020103606A JP 2021197648 A JP2021197648 A JP 2021197648A
Authority
JP
Japan
Prior art keywords
analog
unit
digital
signal
pixel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020103606A
Other languages
English (en)
Inventor
智春 本田
Chiharu Honda
峰志 横川
Mineshi Yokogawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to JP2020103606A priority Critical patent/JP2021197648A/ja
Priority to PCT/JP2021/015837 priority patent/WO2021256073A1/ja
Publication of JP2021197648A publication Critical patent/JP2021197648A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

【課題】カラム毎の補正係数により補正を行う固体撮像素子において、回路規模を削減する。【解決手段】画素アレイ部には、複数の画素が各々に配列された複数の画素ブロックが設けられる。垂直走査回路は、複数の画素ブロックのそれぞれから所定の画素を選択して選択した画素のそれぞれにアナログ信号を出力させる。切替回路は、出力されたアナログ信号の並び順を変更する。アナログデジタル変換部は、並び順が変更されたアナログ信号のそれぞれを同時にデジタル信号に変換する。前段信号処理部は、アナログデジタル変換部で生じたノイズを補正する処理をデジタル信号のそれぞれに対して行う。並び替え処理部は、ノイズが補正されたデジタル信号のそれぞれを画素アレイ部の配列に並び替える。【選択図】図１６

Description

本技術は、固体撮像素子に関する。詳しくは、カラムごとにＡＤＣを配置した固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。
従来より、固体撮像素子において、カラム毎にＡＤＣ（Analog to Digital Converter）を設け、それらを並列に動作させることにより、読出し速度を高速化するカラムＡＤＣ方式が用いられている。例えば、カラム毎にＡＤＣを配列し、間引きモードの際に、走査の順番を変更して読み出す固体撮像素子が提案されている（例えば、特許文献１参照。）。
特開２０１３−２４０００２号公報
上述の従来技術では、間引き読出しにより、読出し速度の向上を図っている。しかしながら、上述の固体撮像素子では、走査の順番を変更しているため、読出し後に画素の配列を並び替えて元に戻す必要があり、並び替え後の信号処理が複雑になるおそれがある。例えば、カラム毎に補正係数をメモリに保持しておき、その補正係数を用いてシェーディングノイズを補正する信号処理を行う場合、並び替えによりカラムに対応するメモリアドレスを求める演算が複雑になる。このため、その演算を行う回路の回路規模が増大するおそれがある。
本技術はこのような状況に鑑みて生み出されたものであり、カラム毎の補正係数により補正を行う固体撮像素子において、回路規模を削減することを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、複数の画素が各々に配列された複数の画素ブロックを設けた画素アレイ部と、前記複数の画素ブロックのそれぞれから所定の画素を選択して前記選択した画素のそれぞれにアナログ信号を出力させる垂直走査回路と、前記出力されたアナログ信号の並び順を変更する切替回路と、前記並び順が変更されたアナログ信号のそれぞれを同時にデジタル信号に変換するアナログデジタル変換部と、前記アナログデジタル変換部で生じたノイズを補正する処理を前記デジタル信号のそれぞれに対して行う前段信号処理部と、前記ノイズが補正された前記デジタル信号のそれぞれを前記画素アレイ部の配列に並び替える並び替え処理部とを具備する固体撮像素子、および、その制御方法である。これにより、前段信号処理部の回路規模が削減されるという作用をもたらす。
また、この第１の側面において、前記アナログデジタル変換部には、複数のアナログデジタル変換器が配列され、前記前段信号処理部は、前記複数のアナログデジタル変換器のそれぞれのアナログゲインの誤差を補正するための補正係数を保持する補正係数保持部と、前記補正係数保持部から前記補正係数を読み出して前記誤差を補正する補正部とを備えてもよい。これにより、シェーディングノイズが補正されるという作用をもたらす。
また、この第１の側面において、前記複数のアナログデジタル変換器のそれぞれは、冗長アルゴリズムを使用するＳＡＲＡＤＣ（Successive Approximation Register Analog to Digital Converter）であり、前記前段信号処理部は、前記ＳＡＲＡＤＣごとに前記デジタル信号の誤差を補正するデコーダーをさらに備えてもよい。これにより、比較の際の誤差が補正されるという作用をもたらす。
また、この第１の側面において、前記複数のアナログデジタル変換器のそれぞれは、前記アナログ信号と所定のランプ信号とを比較して比較結果を出力する比較器と、前記比較結果が反転するまでの期間に亘って計数値を計数して当該計数値を示す前記デジタル信号を出力するカウンタとを備えてもよい。これにより、デコーダーが不要になるという作用をもたらす。
また、この第１の側面において、前記デジタル信号の転送レートを変換して前記補正部へ出力するレート変換部をさらに具備してもよい。これにより、転送レートが適切な値に変換されるという作用をもたらす。
また、この第１の側面において、前記並び替え処理部は、前記デジタル信号の転送レートの変換をさらに行ってもよい。これにより、転送レートが適切な値に変換されるという作用をもたらす。
また、この第１の側面において、前記複数の画素ブロックのそれぞれには、浮遊拡散層を共有する前記複数の画素が配列されてもよい。これにより、画素当たりの回路規模が削減されるという作用をもたらす。
また、本技術の第２の側面は、複数の画素が各々に配列された複数の画素ブロックを設けた画素アレイ部と、前記複数の画素ブロックのそれぞれから所定の画素を選択して前記選択した画素のそれぞれにアナログ信号を出力させる垂直走査回路と、前記出力されたアナログ信号の並び順を変更する切替回路と、前記並び順が変更されたアナログ信号のそれぞれを同時にデジタル信号に変換するアナログデジタル変換部と、前記アナログデジタル変換部で生じたノイズを補正する処理を前記デジタル信号のそれぞれに対して行う前段信号処理部と、前記ノイズが補正された前記デジタル信号のそれぞれを前記画素アレイ部の配列に並び替える並び替え処理部と、並び替えられた後の前記デジタル信号を記録する記録部とを具備する撮像装置である。これにより、前段信号処理部の回路規模が削減され、画像データが撮像されるという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるＦＤ（Floating Diffusion）共有ブロックの一構成例を示す回路図である。 本技術の第１の実施の形態におけるカラム読出し回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における信号処理部の一構成例を示すブロック図である。 本技術の第１の実施の形態における選択部の一構成例を示すブロック図である。 本技術の第１の実施の形態における前段信号処理部の一構成例を示すブロック図である。 本技術の第１の実施の形態における補正係数保持部に保持されるデータの一例を示す図である。 本技術の第１の実施の形態におけるＦＤ共有ブロック内の１画素目を読み出す際の切替回路の状態の一例を示す図である。 本技術の第１の実施の形態におけるＦＤ共有ブロック内の２画素目を読み出す際の切替回路の状態の一例を示す図である。 本技術の第１の実施の形態におけるＦＤ共有ブロック内の３画素目を読み出す際の切替回路の状態の一例を示す図である。 本技術の第１の実施の形態におけるＦＤ共有ブロック内の４画素目を読み出す際の切替回路の状態の一例を示す図である。 本技術の第１の実施の形態における並び替え前にゲイン補正を行う効果を説明するための図である。 比較例における信号処理の一例を示す図である。 本技術の第１の実施の形態におけるチャネル数の一例を示す図である。 本技術の第１の実施の形態における信号処理をまとめた図である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第１の実施の形態の変形例におけるカラム読出し回路の一構成例を示すブロック図である。 本技術の第１の実施の形態の変形例における前段信号処理部の一構成例を示すブロック図である。 本技術の第２の実施の形態における信号処理部の一構成例を示すブロック図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（並び替え前にカラムゲイン補正を行う例）
２．第２の実施の形態（並び替え前にカラムゲイン補正を行い、並び替えとレート変換とを行う例）
３．移動体への応用例
＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像する装置であり、撮像レンズ１１０、固体撮像素子２００、記録部１２０および撮像制御部１３０を備える。撮像装置１００としては、デジタルスチルカメラやスマートフォンなどが想定される。
撮像レンズ１１０は、光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、撮像制御部１３０の制御に従って画像データを生成するものである。この固体撮像素子２００は、生成した画像データを記録部１２０に信号線２０９を介して供給する。記録部１２０は、画像データを記録するものである。
撮像制御部１３０は、撮像装置１００全体を制御するものである。この撮像制御部１３０は、撮像タイミングを示す垂直同期信号ＶＳＹＮＣなどを固体撮像素子２００に信号線１３９を介して供給する。
［固体撮像素子の構成例］
図２は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、垂直走査回路２１１、画素アレイ部２１２、タイミング制御回路２１３、カラム読出し回路２５０および信号処理部３００を備える。
タイミング制御回路２１３は、垂直同期信号ＶＳＹＮＣに同期して、垂直走査回路２１１、カラム読出し回路２５０および信号処理部３００のそれぞれの動作タイミングを制御するものである。
画素アレイ部２１２には、複数のＦＤ共有ブロック２２０が配列される。ＦＤ共有ブロック２２０のそれぞれには、浮遊拡散層を共有する複数の画素が配列される。例えば、ＦＤ共有ブロック２２０ごとに、画素２４１乃至２４４の４つの画素が配列される。なお、ＦＤ共有ブロック２２０は、特許請求の範囲に記載の画素ブロックの一例である。
垂直走査回路２１１は、所定の順序で画素を駆動し、アナログ信号をカラム読出し回路２５０へ出力させるものである。例えば、垂直走査回路２１１は、水平同期信号に同期して１行分の画素を駆動し、それらにアナログ信号を出力させる。
カラム読出し回路２５０は、１行分のアナログ信号を同時にデジタル信号に変換するものである。このカラム読出し回路２５０は、１行分のデジタル信号を信号処理部３００へ出力する。
信号処理部３００は、デジタル信号に対して、ＣＤＳ（Correlated Double Sampling）処理などの各種の信号処理を行うものである。この信号処理部３００は、処理後のデジタル信号を配列した画像データＩＭＧを記録部１２０へ供給する。
なお、カラム読出し回路２５０を同図の上側と下側とに配置することもできる。この場合には、垂直走査回路２１１は、２行分の画素を駆動し、２つのカラム読出し回路２５０は、２行を同時にＡＤ（Analog to Digital）変換することができる。
［ＦＤ共有ブロックの構成例］
図３は、本技術の第１の実施の形態におけるＦＤ共有ブロック２２０の一構成例を示す回路図である。画素アレイ部２１２において、ＦＤ共有ブロック２２０のカラム（言い換えれば、画素の２列）ごとに、垂直信号線２３９−０乃至２３９−３の４本が列方向に配線される。下から４ｎ（ｎは、整数）番目のＦＤ共有ブロック２２０は、垂直信号線２３９−０に接続され、下から４ｎ＋１番目のＦＤ共有ブロック２２０は、垂直信号線２３９−１に接続される。また、下から４ｎ＋２番目のＦＤ共有ブロック２２０は、垂直信号線２３９−２に接続され、下から４ｎ＋３番目のＦＤ共有ブロック２２０は、垂直信号線２３９−３に接続される。
また、ＦＤ共有ブロック２２０のそれぞれには、例えば、赤、緑および青の可視光を光電変換するＲ(Red)、Ｇ(Green)およびＢ(Blue)画素がベイヤー配列により配列される。ＦＤ共有ブロック２２０ごとに、Ｇ画素は２つ配置され、それらの一方をＧｂ画素とし、他方をＧｒ画素とする。同図のＲ、Ｇｒ、ＧｂおよびＢ画素は、図２の画素２４１乃至２４４に対応する。なお、画素の配列は、ベイヤー配列に限定されない。例えば、２つのＧ画素の一方を、白の可視光を光電変換するＷ(White)画素に置き換えることもできる。
また、ＦＤ共有ブロック２２０ごとに、光電変換素子２２１乃至２２４と、転送トランジスタ２２５乃至２２８と、リセットトランジスタ２２９と、浮遊拡散層２３０と、増幅トランジスタ２３１と、選択トランジスタ２３２とが配置される。
光電変換素子２２１乃至２２４は、入射光を光電変換して電荷を生成するものである。転送トランジスタ２２５は、垂直走査回路２１１からの転送信号ＴＲＧａに従って、光電変換素子２２１から浮遊拡散層２３０へ電荷を転送するものである。転送トランジスタ２２６は、垂直走査回路２１１からの転送信号ＴＲＧｂに従って、光電変換素子２２２から浮遊拡散層２３０へ電荷を転送するものである。
転送トランジスタ２２７は、垂直走査回路２１１からの転送信号ＴＲＧｃに従って、光電変換素子２２３から浮遊拡散層２３０へ電荷を転送するものである。転送トランジスタ２２８は、垂直走査回路２１１からの転送信号ＴＲＧｄに従って、光電変換素子２２４から浮遊拡散層２３０へ電荷を転送するものである。
浮遊拡散層２３０は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。リセットトランジスタ２２９は、垂直走査回路２１１からのリセット信号ＲＳＴに従って、浮遊拡散層２３０を初期化するものである。増幅トランジスタ２３１は、浮遊拡散層２３０の電圧を増幅するものである。選択トランジスタ２３２は、垂直走査回路２１１からの選択信号ＳＥＬに従って、増幅された電圧の信号を画素信号として、対応する垂直信号線（２３９−０など）へ出力するものである。
なお、ＦＤ共有ブロック２２０ごとに４画素を配置しているが、４画素以外の画素数（８画素など）を配置することもできる。
［カラム読出し回路の構成例］
図４は、本技術の第１の実施の形態におけるカラム読出し回路２５０の一構成例を示すブロック図である。このカラム読出し回路２５０は、複数の切替回路２５１と、複数のアナログデジタル変換部２５２とを備える。切替回路２５１およびアナログデジタル変換部２５２のそれぞれは、ＦＤ共有ブロック２２０のカラムごとに１つずつ配置される。ＦＤ共有ブロック２２０のカラム数がｍ（ｍは、整数）個である場合、切替回路２５１およびアナログデジタル変換部２５２は、ｍ個ずつ配置される。
アナログデジタル変換部２５２には、複数（例えば、４つ）のＳＡＲＡＤＣ（Successive Approximation Register Analog to Digital Converter）２５３が配列される。ＳＡＲＡＤＣ２５３は、入力されたアナログの画素信号ＡＩＮを、２分探索法によりデジタル信号ＤＯＵＴに変換し、信号処理部３００へ出力するものである。
ここで、ＳＡＲＡＤＣ２５３は、画素信号ＡＩＮを所定のアナログゲインにより増幅してからＡＤ変換を行う。製品ばらつきなどにより、複数のＳＡＲＡＤＣ２５３のそれぞれのアナログゲインに誤差が生じることがあるが、その誤差は、後段の信号処理部３００により補正される。
また、ＳＡＲＡＤＣ２５３は、ＡＤ変換において冗長アルゴリズムを使用する。冗長アルゴリズムは、Ｎ（Ｎは、整数）ビットの分解能をＭ（Ｍは、Ｎより大きな整数）回の比較により実現する方法である。冗長な比較回数により、後段の信号処理部３００は、比較の際の誤差を補正することができる。
また、ＦＤ共有ブロック２２０のカラムごとに、４本の垂直信号線が配線される。切替回路２５１は、それらの４本の垂直信号線と、アナログデジタル変換部２５２内の４つのＳＡＲＡＤＣ２５３とを１対１で接続する。例えば、切替回路２５１は、４入力１出力のマルチプレクサを４つ配置することにより実現される。また、切替回路２５１は、垂直信号線の接続先を複数回に亘って切り替える。接続先の切り替えにより、画素アレイ部２１２から出力された４つの画素信号の並び順が変更される。
なお、アナログデジタル変換部２５２において、ＳＡＲＡＤＣ以外のＡＤＣ（シングルスロープ型など）をＳＡＲＡＤＣ２５３の代わりに配置することもできる。
［信号処理部の構成例］
図５は、本技術の第１の実施の形態における信号処理部３００の一構成例を示すブロック図である。この信号処理部３００は、選択部３１０、レート変換部３２０、前段信号処理部３３０、並び替え処理部３４０および後段信号処理部３５０を備える。
選択部３１０は、信号線の本数（チャネル数）を削減するものである。カラム読出し回路２５０との間のチャネル数がＫ（Ｋは、整数）チャネルである場合、選択部３１０は、それらのチャネルを介して伝送されるデジタル信号を保持し、Ｌ（Ｌは、Ｋより少ない整数）チャネルを介してレート変換部３２０に出力する。
レート変換部３２０は、デジタル信号の転送レートを変換するものである。このレート変換部３２０は、変換後のデジタル信号を前段信号処理部３３０に供給する。
前段信号処理部３３０は、レート変換後のデジタル信号に対して、カラムゲイン補正やＣＤＳ処理などの各種の信号処理を行うものである。ここで、カラムゲイン補正は、ＳＡＲＡＤＣ２５３毎に、アナログゲインの誤差を補正する処理である。前段信号処理部３３０は、処理後のデジタル信号を並び替え処理部３４０に供給する。
並び替え処理部３４０は、前段信号処理部３３０からのデジタル信号のそれぞれを、画素アレイ部２１２の配列に並び替えるものである。この並び替え処理部３４０は、並び替えられた後のデジタル信号を後段信号処理部３５０に供給する。
後段信号処理部３５０は、並び替え処理部３４０からのデジタル信号に対して、デモザイク処理やホワイトバランス補正などの各種の信号処理を行うものである。この後段信号処理部３５０は、処理後のデジタル信号からなる画像データＩＭＧを記録部１２０に供給する。
［選択部の構成例］
図６は、本技術の第１の実施の形態における選択部３１０の一構成例を示すブロック図である。この選択部３１０は、マルチプレクサ配置部３１１およびラッチ部３１２を備える。
マルチプレクサ配置部３１１には、複数のマルチプレクサが配列される。また、ラッチ部３１２には、複数のラッチが配列される。マルチプレクサのそれぞれは、複数のＳＡＲＡＤＣ２５３と接続され、それらのデジタル信号ＤＯＵＴを順に選択して、ラッチに保持させる。ラッチは、保持したデジタル信号を所定のクロック信号に同期してレート変換部３２０へ出力する。これにより、チャネル数が削減される。
［前段信号処理部の構成例］
図７は、本技術の第１の実施の形態における前段信号処理部３３０の一構成例を示すブロック図である。この前段信号処理部３３０は、ＳＡＲデコーダー３３１、ＣＤＳ処理部３３２、カラムゲイン補正部３３３、および、補正係数保持部３３４を備える。
ＳＡＲデコーダー３３１は、ＳＡＲＡＤＣ２５３ごとに、対応するデジタル信号の誤差を補正するものである。このＳＡＲデコーダー３３１は、補正後のデジタル信号をＣＤＳ処理部３３２に供給する。
ＣＤＳ処理部３３２は、ＳＡＲデコーダー３３１からのデジタル信号に対して、ＣＤＳ処理を行うものである。このＣＤＳ処理部３３２は、処理後のデジタル信号をカラムゲイン補正部３３３に供給する。
補正係数保持部３３４は、ＳＡＲＡＤＣ２５３ごとに、補正係数を保持するものである。この補正係数は、アナログゲインの誤差を補正するためのゲイン補正係数と、オフセットの誤差を補正するためのオフセット補正係数とを含む。このオフセットは、ＳＡＲＡＤＣ２５３への入力信号のレベルがゼロのときに出力信号内に生じる直流成分であり、ＤＣ（Direct Current）オフセットとも呼ばれる。前述したように、ＦＤ共有ブロック２２０のカラム数が、ｍ個である場合、そのカラム毎に４個のＳＡＲＡＤＣ２５３が配置される。このため、４×ｍ個のゲイン補正係数と４×ｍ個のオフセット補正係数とが、ＳＡＲＡＤＣ２５３の配列順に、補正係数保持部３３４に保持される。補正係数保持部３３４として、ＳＲＡＭ（Static Random Access Memory）などが用いられる。
カラムゲイン補正部３３３は、ＳＡＲＡＤＣ２５３毎に、アナログゲインおよびオフセットのそれぞれの誤差を補正するものである。このカラムゲイン補正部３３３は、デジタル信号ＤＯＵＴごとに、対応するゲイン補正係数およびオフセット補正係数を補正係数保持部３３４から読み出す。そして、カラムゲイン補正部３３３は、次の式により、デジタル信号ＤＯＵＴを補正し、並び替え処理部３４０に供給する。この処理により、カラムごとのアナログゲイン等の誤差に起因して、画像データに生じる筋状のノイズが補正される。この筋状のノイズは、シェーディングノイズと呼ばれる。
ＤＯＵＴ'＝ＤＯＵＴ×ａ＋ｂ
上式において、ＤＯＵＴ'は、補正後のデジタル信号である。ａは、ゲイン補正係数であり、ｂは、オフセット補正係数である。
なお、カラムゲイン補正部３３３は、アナログゲインおよびオフセットの両方の誤差を補正しているが、一方（アナログゲインなど）の誤差のみを補正することもできる。この場合には、補正しない方の係数は、補正係数保持部３３４から削除される。
図８は、本技術の第１の実施の形態における補正係数保持部３３４に保持されるデータの一例を示す図である。ＳＡＲＡＤＣ２５３には、連番が割り当てられており、その番号をＡＤＣ番号とする。ＳＡＲＡＤＣ２５３が、画素の行方向に沿って配列されている場合、その配列順にＡＤＣ番号が割り当てられる。また、補正係数は、そのＡＤＣ番号（すなわち、ＳＡＲＡＤＣ２５３の配列）の順にソートされて、補正係数保持部３３４内に保持される。
例えば、ＡＤＣ番号「０」から「７」までのゲイン補正係数ａ０乃至ａ７が、対応するＡＤＣ番号の順に整列された状態で保持される。オフセット補正係数ｂ０乃至ｂ７も、対応するＡＤＣ番号の順に整列されて保持される。ＡＤＣ番号「８」以降についても同様である。
図９は、本技術の第１の実施の形態におけるＦＤ共有ブロック２２０内の１画素目を読み出す際の切替回路の状態の一例を示す図である。垂直走査回路２１１（不図示）は、ＦＤ共有ブロック２２０のカラムごとに、４つのブロックを選択し、選択したブロックのそれぞれにおいて１つの画素を駆動する。これにより、ＦＤ共有ブロック２２０のカラムごとに、４つの画素信号が読み出される。
例えば、ＦＤ共有ブロック２２０のカラムごとに、下から順に、Ｒ、Ｇｒ、ＧｂおよびＢの画素が選択され、それらの画素から画素信号が出力される。同図において、ハッチングを施した画素は、選択された画素を示す。
切替回路２５１は、４本の垂直信号線のそれぞれの接続先をランダムに決定して、その接続先に切り替える。例えば、同図の左側の切替回路２５１では、垂直信号線２３９−０と、ＡＤＣ番号「０」のＳＡＲＡＤＣとが接続され、垂直信号線２３９−１と、ＡＤＣ番号「１」のＳＡＲＡＤＣとが接続される。また、垂直信号線２３９−２と、ＡＤＣ番号「２」のＳＡＲＡＤＣとが接続され、垂直信号線２３９−３と、ＡＤＣ番号「３」のＳＡＲＡＤＣとが接続される。この場合、画素アレイ部２１２から出力された画素信号の並び順は、変更されず、そのままＳＡＲＡＤＣに入力される。
また、右側の切替回路２５１では、垂直信号線２３９−４と、ＡＤＣ番号「５」のＳＡＲＡＤＣとが接続され、垂直信号線２３９−５と、ＡＤＣ番号「７」のＳＡＲＡＤＣとが接続される。また、垂直信号線２３９−６と、ＡＤＣ番号「４」のＳＡＲＡＤＣとが接続され、垂直信号線２３９−７と、ＡＤＣ番号「６」のＳＡＲＡＤＣとが接続される。この場合、画素アレイ部２１２から出力された画素信号の並び順が「Ｒ、Ｇｒ、Ｇｂ、Ｂ」から「Ｇｂ、Ｒ、Ｂ、Ｇｒ」に変更される。
垂直走査回路２１１は、残りのＦＤ共有ブロック２２０についても同様の制御を行う。１回の駆動により８行から４画素が読み出されるため、画素の全行数がＲ（Ｒは、整数）である場合、Ｒ／８回の駆動により、ＦＤ共有ブロック２２０のカラムごとに、合計でＲ／２個の画素信号が読み出される。これにより、全画素の１／４が読み出される。
図１０は、本技術の第１の実施の形態におけるＦＤ共有ブロック２２０内の２画素目を読み出す際の切替回路の状態の一例を示す図である。垂直走査回路２１１（不図示）は、ＦＤ共有ブロック２２０ごとに、図９と異なる画素を選択する。
例えば、ＦＤ共有ブロック２２０のカラムごとに、下から順に、Ｇｒ、Ｇｂ、ＢおよびＲの画素が選択され、それらの画素から画素信号が出力される。
切替回路２５１は、４本の垂直信号線のそれぞれの接続先をランダムに決定して、その接続先に切り替える。例えば、左側の切替回路２５１は、垂直信号線の接続先の切り替えにより、画素信号の並び順を「Ｇｒ、Ｇｂ、Ｂ、Ｒ」から「Ｂ、Ｒ、Ｇｒ、Ｇｂ」に変更する。右側の切替回路２５１は、垂直信号線の接続先の切り替えにより、画素信号の並び順を「Ｇｒ、Ｇｂ、Ｂ、Ｒ」から「Ｇｒ、Ｒ、Ｇｂ、Ｂ」に変更する。図９および図１０の制御により、全画素の２／４が読み出される。
図１１は、本技術の第１の実施の形態におけるＦＤ共有ブロック２２０内の３画素目を読み出す際の切替回路の状態の一例を示す図である。垂直走査回路２１１（不図示）は、ＦＤ共有ブロック２２０ごとに、図９および図１０と異なる画素を選択する。
例えば、ＦＤ共有ブロック２２０のカラムごとに、下から順に、Ｇｂ、Ｂ、ＲおよびＧｒの画素が選択され、それらの画素から画素信号が出力される。
切替回路２５１は、４本の垂直信号線のそれぞれの接続先をランダムに決定して、その接続先に切り替える。図９乃至図１１の制御により、全画素の３／４が読み出される。
図１２は、本技術の第１の実施の形態におけるＦＤ共有ブロック２２０内の４画素目を読み出す際の切替回路の状態の一例を示す図である。垂直走査回路２１１（不図示）は、ＦＤ共有ブロック２２０ごとに、図９乃至図１１と異なる画素を選択する。
例えば、ＦＤ共有ブロック２２０のカラムごとに、下から順に、Ｂ、Ｒ、ＧｒおよびＧｂの画素が選択され、それらの画素から画素信号が出力される。
切替回路２５１は、４本の垂直信号線のそれぞれの接続先をランダムに決定して、その接続先に切り替える。図９乃至図１２の制御により、全画素が読み出される。図９乃至図１２に例示したように、切替回路２５１は、全画素を読み出す期間である１Ｖ期間内に、複数回に亘って垂直信号線の接続先を切り替える。
図１３は、本技術の第１の実施の形態における並び替え前にゲイン補正を行う効果を説明するための図である。前述したように、垂直走査回路２１１は、ＦＤ共有ブロック２２０ごとに１画素を選択し、切替回路２５１は、並び順を変更する。これにより、画素アレイ部２１２の行方向の並び順と異なる順に、画素信号が出力される。これらの画素信号は、アナログデジタル変換部２５２により同時にデジタル信号に変換される。同図において、括弧内の番号は、ＡＤＣ番号を示す。
カラムゲイン補正部３３３は、アナログデジタル変換部２５２からのデジタル信号のそれぞれに対して、式１によりゲイン補正を行う。ここで、アナログデジタル変換部２５２から出力されたデジタル信号のそれぞれに対応するＡＤＣ番号の順番は、同図に例示したように、ＳＡＲＡＤＣの配列順と同じである。また、前述したように、補正係数は、ＳＡＲＡＤＣの配列順で整列した状態で補正係数保持部３３４に保持されている。このため、カラムゲイン補正部３３３は、補正係数保持部３３４から補正係数を読み出す際に、読出し先のアドレスについて複雑な演算をする必要がなく、１画素ずつ処理するのであれば、インクリメントなどの簡易な演算でアドレスを取得することができる。
これに対して、並び替え後にゲイン補正を行う構成を比較例として想定する。
図１４は、比較例における信号処理の一例を示す図である。並び替え後は、同図に例示したように、画素アレイ部２１２の配列と同一に配列される。しかし、行方向においてデジタル信号のそれぞれに対応するＡＤＣ番号の並び順は、ＳＡＲＡＤＣの並び順と異なるものとなる。例えば、最も下の行のＡＤＣ番号は、「０」、「２」、「５」および「４」であり、昇順や降順になっていない。このため、比較例のカラムゲイン補正部は、補正係数保持部３３４から補正係数を読み出す際に、読出し先のアドレスについて複雑な演算をする必要がある。
図１３および図１４に例示したように、デジタル信号の並び替え前は、デジタル信号のそれぞれに対応するＡＤＣ番号の並び順がＳＡＲＡＤＣの並び順と同じになっているのに対し、デジタル信号の並び替え後は、異なるものとなる。このため、デジタル信号の並び替え前に、カラムゲイン補正部３３３が補正を行う方が、並び替え後に補正を行う比較例よりも、アドレスの演算を簡易化することができる。これにより、カラムゲイン補正部３３３の回路規模を削減することができる。
図１５は、本技術の第１の実施の形態におけるチャネル数の一例を示す図である。カラム読出し回路２５０により、７５６×２のチャネルを介して２２ビットのデジタル信号が伝送される。カラム読出し回路２５０を上側と下側とに１つずつ配置する際は、７５６チャネルずつが割り当てられる。
マルチプレクサ配置部３１１により、１２８×２チャネルに削減され、ラッチ部３１２により３２×２チャネルにさらに削減される。
レート変換部３２０は、レート変換後の信号を１６チャネルで出力する。ＳＡＲデコーダー３３１は、デコードにより２２ビットから１７ビットとなったデジタル信号を１６チャネルで出力する。
ＣＤＳ処理部３３２は、ＣＤＳ処理により１７ビットから１４ビットとなったデジタル信号を８チャネルで出力する。カラムゲイン補正部３３３は、ゲイン補正より１４ビットから１３ビットになったデジタル信号を８チャネルで出力する。並び替え処理部３４０は、１３ビットのデジタル信号を１６チャネルで出力する。
図１６は、本技術の第１の実施の形態における信号処理をまとめた図である。画素アレイ部２１２には、複数のＦＤ共有ブロック２２０が配列され、それぞれのブロックには、複数の画素が配列される。
垂直走査回路２１１は、複数のＦＤ共有ブロック２２０のそれぞれから１画素を選択し、それらの画素にアナログの画素信号を出力させる。切替回路２５１は、出力されたアナログ信号の並び順を変更してアナログデジタル変換部２５２に入力する。
そして、アナログデジタル変換部２５２は、並び順が変更されたアナログ信号のそれぞれを同時にデジタル信号に変換する。前段信号処理部３３０は、アナログデジタル変換部２５２で生じたシェーディングノイズを補正する処理をデジタル信号のそれぞれに対して行う。並び替え処理部３４０は、ノイズが補正されたデジタル信号のそれぞれを画素アレイ部２１２の配列に並び替える。
［固体撮像素子の動作例］
図１７は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、画像データを撮像するための所定のアプリケーションが実行されたときに開始される。
垂直走査回路２１１は、画素を選択して駆動する（ステップＳ９０１）。切替回路２５１は、必要に応じて垂直信号線の接続先を切り替える（ステップＳ９０２）。アナログデジタル変換部２５２は、アナログの画素信号に対してＡＤ変換を行う（ステップＳ９０３）。なお、ステップＳ９０１乃至Ｓ９０３の処理は、実際には全画素が読み出されるまで、複数回に亘って繰り返し実行されるが、同図では記載の便宜上、２回目以降の処理は省略されている。
レート変換部３２０は、デジタル信号の転送レートを変換し（ステップＳ９０４）、前段信号処理部３３０は、ＣＤＳ処理やカラムゲイン補正などの前段信号処理を行う（ステップＳ９０５）。
並び替え処理部３４０は、画素アレイ部２１２の配列にデジタル信号を並び替え（ステップＳ９０６）、後段信号処理部３５０は、デモザイク処理などの後段信号処理を行う（ステップＳ９０７）。ステップＳ９０７の後に、固体撮像素子２００は、撮像のための動作を終了する。
複数枚の画像データを連続して撮像する際は、垂直同期信号に同期して、ステップＳ９０１乃至Ｓ９０７が繰り返し実行される。
このように、本技術の第１の実施の形態によれば、デジタル信号の並び替え前に、前段信号処理部３３０が、補正係数によりシェーディングノイズを補正するため、インクリメントなどの簡易な演算によって補正係数を読み出すアドレスを求めることができる。したがって、補正に必要な演算が簡易となるため、前段信号処理部３３０の回路規模を削減することができる。
［変形例］
上述の第１の実施の形態では、ＳＡＲＡＤＣ２５３を配列し、後段のＳＡＲデコーダー３３１が、ＳＡＲＡＤＣ２５３ごとにデジタル信号の誤差を補正していた。しかし、この構成では、ＳＡＲデコーダー３３１の分、前段信号処理部３３０の回路規模が増大してしまう。この第１の実施の形態の変形例の固体撮像素子２００は、シングルスロープ型のＡＤＣを配列し、ＳＡＲデコーダー３３１を不要とした点において第１の実施の形態と異なる。
図１８は、本技術の第１の実施の形態の変形例におけるカラム読出し回路２５０の一構成例を示すブロック図である。この第１の実施の形態の変形例のカラム読出し回路２５０は、ＳＡＲＡＤＣ２５３の代わりに、シングルスロープ型のＡＤＣ２５４が配列されている点において第１の実施の形態と異なる。
ＡＤＣ２５４のそれぞれは、比較器２５５およびカウンタ２５６を備える。比較器２５５は、ランプ信号ＲＥＦと、画素信号ＡＩＮとを比較し、比較結果をカウンタ２５６に供給するものである。カウンタ２５６は、比較結果が反転するまでの期間に亘って計数値を計数し、その計数値を示すデジタル信号ＤＯＵＴを出力するものである。
図１９は、本技術の第１の実施の形態の変形例における前段信号処理部３３０の一構成例を示すブロック図である。この第１の実施の形態の変形例の前段信号処理部３３０は、ＳＡＲデコーダー３３１を備えない点において第１の実施の形態と異なる。
なお、カウンタ２５６が、リセットレベルを計数する場合にアップカウント（またはダウンカウント）し、信号レベルを計数する場合にダウンカウント（またはアップカウント）することもできる。この場合には、ＣＤＳ処理部３３２が不要となる。
このように、本技術の第１の実施の形態の変形例では、カラム読出し回路２５０内において、ＳＡＲＡＤＣ２５３の代わりにシングルスロープ型のＡＤＣ２５４を配列したため、ＳＡＲデコーダー３３１が不要となる。これにより、ＳＡＲデコーダー３３１を設けた第１の実施の形態と比較して前段信号処理部３３０の回路規模を削減することができる。
＜２．第２の実施の形態＞
上述の第１の実施の形態では、レート変換部３２０が並び替え前に転送レートを変換していたが、並び替え後にレート変換を行うこともできる。この第２の実施の形態の固体撮像素子２００は、並び替え後にレート変換を行う点において第１の実施の形態と異なる。
図２０は、本技術の第２の実施の形態における信号処理部３００の一構成例を示すブロック図である。この第２の実施の形態の信号処理部３００は、レート変換部３２０および並び替え処理部３４０の代わりに、並び替え・レート変換部３２５を備える点において第１の実施の形態と異なる。
第２の実施の形態の選択部３１０は、前段信号処理部３３０にデジタル信号を出力する。第２の実施の形態の前段信号処理部３３０は、信号処理後のデジタル信号を並び替え・レート変換部３２５に出力する。
並び替え・レート変換部３２５は、デジタル信号を並び替え、さらに転送レートを変換して後段信号処理部３５０に出力するものである。なお、並び替え・レート変換部３２５は、特許請求の範囲に記載の並び替え処理部の一例である。
同図に例示したように、並び替え・レート変換部３２５を設けることにより、前段信号処理部３３０の前段のレート変換部３２０が不要となる。
このように、本技術の第２の実施の形態では、並び替え・レート変換部３２５が、デジタル信号を並び替え、さらに転送レートを変換するため、前段信号処理部３３０の前段にレート変換部３２０を配置する必要がなくなる。
＜３．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図２１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図２２は、撮像部１２０３１の設置位置の例を示す図である。
図２２では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図２２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、固体撮像素子２００の回路規模を削減することができるため、システムの消費電力やコストを低減することができる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
なお、本技術は以下のような構成もとることができる。
（１）複数の画素が各々に配列された複数の画素ブロックを設けた画素アレイ部と、
前記複数の画素ブロックのそれぞれから所定の画素を選択して前記選択した画素のそれぞれにアナログ信号を出力させる垂直走査回路と、
前記出力されたアナログ信号の並び順を変更する切替回路と、
前記並び順が変更されたアナログ信号のそれぞれを同時にデジタル信号に変換するアナログデジタル変換部と、
前記アナログデジタル変換部で生じたノイズを補正する処理を前記デジタル信号のそれぞれに対して行う前段信号処理部と、
前記ノイズが補正された前記デジタル信号のそれぞれを前記画素アレイ部の配列に並び替える並び替え処理部と
を具備する固体撮像素子。
（２）前記アナログデジタル変換部には、複数のアナログデジタル変換器が配列され、
前記前段信号処理部は、
前記複数のアナログデジタル変換器のそれぞれのアナログゲインの誤差を補正するための補正係数を保持する補正係数保持部と、
前記補正係数保持部から前記補正係数を読み出して前記誤差を補正する補正部と
を備える
前記（１）記載の固体撮像素子。
（３）前記複数のアナログデジタル変換器のそれぞれは、冗長アルゴリズムを使用するＳＡＲＡＤＣ（Successive Approximation Register Analog to Digital Converter）であり、
前記前段信号処理部は、前記ＳＡＲＡＤＣごとに前記デジタル信号の誤差を補正するデコーダーをさらに備える
前記（２）記載の固体撮像素子。
（４）前記複数のアナログデジタル変換器のそれぞれは、
前記アナログ信号と所定のランプ信号とを比較して比較結果を出力する比較器と、
前記比較結果が反転するまでの期間に亘って計数値を計数して当該計数値を示す前記デジタル信号を出力するカウンタと
を備える前記（２）記載の固体撮像素子。
（５）前記デジタル信号の転送レートを変換して前記補正部へ出力するレート変換部をさらに具備する
前記（１）から（４）のいずれかに記載の固体撮像素子。
（６）前記並び替え処理部は、前記デジタル信号の転送レートの変換をさらに行う
前記（１）から（４）のいずれかに記載の固体撮像素子。
（７）前記複数の画素ブロックのそれぞれには、浮遊拡散層を共有する前記複数の画素が配列される
前記（１）から（６）のいずれかに記載の固体撮像素子。
（８）複数の画素が各々に配列された複数の画素ブロックを設けた画素アレイ部と、
前記複数の画素ブロックのそれぞれから所定の画素を選択して前記選択した画素のそれぞれにアナログ信号を出力させる垂直走査回路と、
前記出力されたアナログ信号の並び順を変更する切替回路と、
前記並び順が変更されたアナログ信号のそれぞれを同時にデジタル信号に変換するアナログデジタル変換部と、
前記アナログデジタル変換部で生じたノイズを補正する処理を前記デジタル信号のそれぞれに対して行う前段信号処理部と、
前記ノイズが補正された前記デジタル信号のそれぞれを前記画素アレイ部の配列に並び替える並び替え処理部と、
並び替えられた後の前記デジタル信号を記録する記録部と
を具備する撮像装置。
（９）複数の画素が各々に配列された複数の画素ブロックを設けた画素アレイ部内の前記複数の画素ブロックのそれぞれから所定の画素を選択して前記選択した画素のそれぞれにアナログ信号を出力させる垂直走査手順と、
前記出力されたアナログ信号の並び順を変更する切替手順と、
アナログデジタル変換部が、前記並び順が変更されたアナログ信号のそれぞれを同時にデジタル信号に変換するアナログデジタル変換手順と、
前記アナログデジタル変換部で生じたノイズを補正する処理を前記デジタル信号のそれぞれに対して行う前段信号処理手順と、
前記ノイズが補正された前記デジタル信号のそれぞれを前記画素アレイ部の配列に並び替える並び替え処理手順と
を具備する固体撮像素子の制御方法。
１００ 撮像装置
１１０ 撮像レンズ
１２０ 記録部
１３０ 撮像制御部
２００ 固体撮像素子
２１１ 垂直走査回路
２１２ 画素アレイ部
２１３ タイミング制御回路
２２０ ＦＤ共有ブロック
２２１〜２２４ 光電変換素子
２２５〜２２８ 転送トランジスタ
２２９ リセットトランジスタ
２３０ 浮遊拡散層
２３１ 増幅トランジスタ
２３２ 選択トランジスタ
２４１〜２４４ 画素
２５０ カラム読出し回路
２５１ 切替回路
２５２ アナログデジタル変換部
２５３ ＳＡＲＡＤＣ
２５４ ＡＤＣ
２５５ 比較器
２５６ カウンタ
３００ 信号処理部
３１０ 選択部
３１１ マルチプレクサ配置部
３１２ ラッチ部
３２０ レート変換部
３２５ 並び替え・レート変換部
３３０ 前段信号処理部
３３１ ＳＡＲデコーダー
３３２ ＣＤＳ処理部
３３３ カラムゲイン補正部
３３４ 補正係数保持部
３４０ 並び替え処理部
３５０ 後段信号処理部
１２０３１ 撮像部

Claims (9)

  1. 複数の画素が各々に配列された複数の画素ブロックを設けた画素アレイ部と、
    前記複数の画素ブロックのそれぞれから所定の画素を選択して前記選択した画素のそれぞれにアナログ信号を出力させる垂直走査回路と、
    前記出力されたアナログ信号の並び順を変更する切替回路と、
    前記並び順が変更されたアナログ信号のそれぞれを同時にデジタル信号に変換するアナログデジタル変換部と、
    前記アナログデジタル変換部で生じたノイズを補正する処理を前記デジタル信号のそれぞれに対して行う前段信号処理部と、
    前記ノイズが補正された前記デジタル信号のそれぞれを前記画素アレイ部の配列に並び替える並び替え処理部と
    を具備する固体撮像素子。
  2. 前記アナログデジタル変換部には、複数のアナログデジタル変換器が配列され、
    前記前段信号処理部は、
    前記複数のアナログデジタル変換器のそれぞれのアナログゲインの誤差を補正するための補正係数を保持する補正係数保持部と、
    前記補正係数保持部から前記補正係数を読み出して前記誤差を補正する補正部と
    を備える
    請求項１記載の固体撮像素子。
  3. 前記複数のアナログデジタル変換器のそれぞれは、冗長アルゴリズムを使用するＳＡＲＡＤＣ（Successive Approximation Register Analog to Digital Converter）であり、
    前記前段信号処理部は、前記ＳＡＲＡＤＣごとに前記デジタル信号の誤差を補正するデコーダーをさらに備える
    請求項２記載の固体撮像素子。
  4. 前記複数のアナログデジタル変換器のそれぞれは、
    前記アナログ信号と所定のランプ信号とを比較して比較結果を出力する比較器と、
    前記比較結果が反転するまでの期間に亘って計数値を計数して当該計数値を示す前記デジタル信号を出力するカウンタと
    を備える請求項２記載の固体撮像素子。
  5. 前記デジタル信号の転送レートを変換して前記補正部へ出力するレート変換部をさらに具備する
    請求項１記載の固体撮像素子。
  6. 前記並び替え処理部は、前記デジタル信号の転送レートの変換をさらに行う
    請求項１記載の固体撮像素子。
  7. 前記複数の画素ブロックのそれぞれには、浮遊拡散層を共有する前記複数の画素が配列される
    請求項１記載の固体撮像素子。
  8. 複数の画素が各々に配列された複数の画素ブロックを設けた画素アレイ部と、
    前記複数の画素ブロックのそれぞれから所定の画素を選択して前記選択した画素のそれぞれにアナログ信号を出力させる垂直走査回路と、
    前記出力されたアナログ信号の並び順を変更する切替回路と、
    前記並び順が変更されたアナログ信号のそれぞれを同時にデジタル信号に変換するアナログデジタル変換部と、
    前記アナログデジタル変換部で生じたノイズを補正する処理を前記デジタル信号のそれぞれに対して行う前段信号処理部と、
    前記ノイズが補正された前記デジタル信号のそれぞれを前記画素アレイ部の配列に並び替える並び替え処理部と、
    並び替えられた後の前記デジタル信号を記録する記録部と
    を具備する撮像装置。
  9. 複数の画素が各々に配列された複数の画素ブロックを設けた画素アレイ部内の前記複数の画素ブロックのそれぞれから所定の画素を選択して前記選択した画素のそれぞれにアナログ信号を出力させる垂直走査手順と、
    前記出力されたアナログ信号の並び順を変更する切替手順と、
    アナログデジタル変換部が、前記並び順が変更されたアナログ信号のそれぞれを同時にデジタル信号に変換するアナログデジタル変換手順と、
    前記アナログデジタル変換部で生じたノイズを補正する処理を前記デジタル信号のそれぞれに対して行う前段信号処理手順と、
    前記ノイズが補正された前記デジタル信号のそれぞれを前記画素アレイ部の配列に並び替える並び替え処理手順と
    を具備する固体撮像素子の制御方法。
JP2020103606A 2020-06-16 2020-06-16 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 Pending JP2021197648A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020103606A JP2021197648A (ja) 2020-06-16 2020-06-16 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
PCT/JP2021/015837 WO2021256073A1 (ja) 2020-06-16 2021-04-19 固体撮像素子、撮像装置、および、固体撮像素子の制御方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020103606A JP2021197648A (ja) 2020-06-16 2020-06-16 固体撮像素子、撮像装置、および、固体撮像素子の制御方法

Publications (1)

Publication Number Publication Date
JP2021197648A true JP2021197648A (ja) 2021-12-27

Family

ID=79195998

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020103606A Pending JP2021197648A (ja) 2020-06-16 2020-06-16 固体撮像素子、撮像装置、および、固体撮像素子の制御方法

Country Status (2)

Country Link
JP (1) JP2021197648A (ja)
WO (1) WO2021256073A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023228714A1 (ja) * 2022-05-26 2023-11-30 ソニーグループ株式会社 撮像装置、撮像方法、並びにプログラム
WO2024181001A1 (ja) * 2023-02-27 2024-09-06 ソニーセミコンダクタソリューションズ株式会社 光検出素子、及び電子機器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010178168A (ja) * 2009-01-30 2010-08-12 Nikon Corp 固体撮像素子による取得画像の補正方法および電子カメラ
JP2014175778A (ja) * 2013-03-07 2014-09-22 Olympus Imaging Corp 撮像装置および撮像方法
EP3253047B1 (en) * 2015-01-28 2018-11-28 Panasonic Intellectual Property Management Co., Ltd. Solid-state imaging device and camera
JP2021153210A (ja) * 2018-06-08 2021-09-30 ソニーセミコンダクタソリューションズ株式会社 撮像素子、撮像素子の制御方法、及び、電子機器
TWI844557B (zh) * 2018-09-13 2024-06-11 日商索尼半導體解決方案公司 固態攝像元件、電子機器及電源雜訊修正方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023228714A1 (ja) * 2022-05-26 2023-11-30 ソニーグループ株式会社 撮像装置、撮像方法、並びにプログラム
WO2024181001A1 (ja) * 2023-02-27 2024-09-06 ソニーセミコンダクタソリューションズ株式会社 光検出素子、及び電子機器

Also Published As

Publication number Publication date
WO2021256073A1 (ja) 2021-12-23

Similar Documents

Publication Publication Date Title
WO2020105314A1 (ja) 固体撮像素子、および、撮像装置
JP7240324B2 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2020235146A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
CN110073655B (zh) 固态摄像器件、电子设备和用于控制固态摄像器件的方法
WO2021256073A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2021090538A1 (ja) センシングデバイス、電子機器およびセンシングデバイスの制御方法
US11223791B2 (en) Signal processing circuit, solid-state imaging element, and method for controlling signal processing circuit
WO2021112058A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
JP2022123205A (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
US11451725B2 (en) Solid-state imaging element, imaging apparatus, and method for controlling solid-state imaging element
WO2020255496A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2021112059A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2023112480A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2022244293A1 (ja) アナログデジタル変換回路、固体撮像素子、および、アナログデジタル変換回路の制御方法
WO2022113528A1 (ja) 固体撮像素子、固体撮像素子の制御方法、および、撮像装置
WO2021145033A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2024095630A1 (ja) 撮像装置
WO2022137790A1 (ja) 固体撮像素子、センシング装置、および、固体撮像素子の制御方法
WO2023286297A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2024042849A1 (ja) 固体撮像素子、および、固体撮像素子の制御方法
WO2021070440A1 (ja) センシングデバイス、信号処理システム、および、センシングデバイスの制御方法
WO2024116605A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2020149095A1 (ja) 撮像装置および撮像システム
JP2024000625A (ja) 固体撮像装置および電子機器
CN117957854A (zh) 固态图像传感器、成像设备和固态图像传感器的控制方法