JP2021170322A - 安定化電源回路 - Google Patents

Abstract

【課題】出力電流の少ない軽負荷時を含めて、位相補償特性を改善可能にする。【解決手段】基準電圧と出力電圧を分圧して得られた電圧との差が零となるようにして安定化された出力電圧を出力する安定化電源回路であって、ソースが第１電源端子１に接続され、ドレインより出力電圧を得るＰＭＯＳ型のトランジスタＭＰ１と、トランジスタＭＰ１とソースが相互に接続されたＰＭＯＳ型のトランジスタＭＰ２と、トランジスタＭＰ２のドレインとグランドとの間に設けられた位相補償用の抵抗Ｒ３と、抵抗Ｒ３のトランジスタＭＰ２側に接続された位相補償用のコンデンサＣ１と、トランジスタＭＰ２のゲートにバイアス電圧を供給するバイアス回路９と、を備え、抵抗Ｒ３の電圧がコンデンサＣ１を介して、出力電圧を分圧した電圧に重畳される。【選択図】図１

Description

本発明は、安定化された出力電圧を供給可能な安定化電源回路に関する。

レギュレータ回路等により構成された安定化電源回路の従来例として、例えば特許文献１には、出力トランジスタの出力端と安定化電源回路の出力端との間に位相補償用抵抗を設けた安定化電源回路が開示されている。この安定化電源回路では、位相補償用抵抗にて生成した位相補償用信号を比較増幅手段に帰還することにより、ＥＳＲと等価的な抵抗を挿入することなく、低ＥＳＲコンデンサを出力安定化コンデンサに使用できるようになっている。

特開２００２−０３２１３３号公報

安定化電源回路では、出力の安定化を図るため位相補償回路を有しているが、特に、出力電流が少ない領域でも安定した出力電圧を得ることが課題となっている。最近では、安定化電源回路を搭載したバッテリー駆動機器等の機器の動作時間を延ばすために、安定化電源回路の消費電流の低減化が年々進んでいる。このような状況で、特に出力電流の少ない軽負荷時において、位相補償特性の改善が求められている。

本発明は、出力電流の少ない軽負荷時を含めて、位相補償特性を改善することが可能な安定化電源回路を提供することを目的とする。

本発明は、基準電圧と出力電圧を分圧して得られた電圧との差が零となるようにして安定化された出力電圧を出力する安定化電源回路であって、ソースが第１電源に接続され、ドレインより前記出力電圧を得る第１導電型の第１トランジスタと、前記第１トランジスタとソースが相互に接続された第１導電型の第２トランジスタと、前記第２トランジスタのドレインとグランド又は第２電源との間に設けられた位相補償用抵抗素子と、前記位相補償用抵抗素子の前記第２トランジスタ側に接続された位相補償用キャパシタと、前記第２トランジスタのゲートにバイアス電圧を供給するバイアス回路と、を備え、前記位相補償用抵抗素子の電圧が前記位相補償用キャパシタを介して、前記出力電圧を分圧した電圧に重畳される、安定化電源回路を提供する。

また、本発明は、上記の安定化電源回路であって、前記第１トランジスタのドレインに一端が接続され、前記出力電圧を分圧する分圧回路と、前記出力電圧を分圧した電圧と前記基準電圧との差に比例する電圧を前記第１トランジスタのゲートに供給する誤差増幅器と、を有し、前記位相補償用キャパシタは、一端が前記第２トランジスタのドレインと前記位相補償用抵抗素子に接続され、他端が前記分圧回路の共通接続点に接続される、安定化電源回路を提供する。

また、本発明は、上記の安定化電源回路であって、前記バイアス回路は、第２導電型の第３トランジスタと、定電流源とを有し、前記第３トランジスタは、ゲートが前記第１トランジスタのゲートに接続され、ドレインが前記第１トランジスタのソースに接続され、ソースが前記第２トランジスタのゲートと前記定電流源とに接続される、安定化電源回路を提供する。

また、本発明は、上記の安定化電源回路であって、前記バイアス回路が供給する前記バイアス電圧は、前記第１トランジスタの前記出力電流の増加に応じて増加する、安定化電源回路を提供する。

また、本発明は、上記の安定化電源回路であって、前記バイアス回路は、第２導電型の第３トランジスタと、定電流源と、前記定電流源に並列接続され、前記出力電流に比例した電流を供給する電流源と、を有し、前記第３トランジスタは、ゲートが前記第１トランジスタのゲートに接続され、ドレインが前記第１トランジスタのソースに接続され、ソースが前記第２トランジスタのゲートと、前記定電流源及び前記電流源とに接続される、安定化電源回路を提供する。

本発明によれば、出力電流の少ない軽負荷時を含めて、位相補償特性を改善することが可能な安定化電源回路を提供できる。

第１の実施形態の安定化電源回路の構成を示す回路図である。 トランジスタＭＰ２におけるバイアス電圧の有無によるドレイン電流特性の変化の一例を示す特性図である。 第１の実施形態の安定化電源回路の具体的な構成例を示す回路図である。 第１の実施形態の安定化電源回路におけるゲイン及び位相特性の一例を示す特性図である。 第１の実施形態の安定化電源回路における出力電流に対する位相余裕特性の一例を示す特性図である。 第２の実施形態の安定化電源回路の構成を示す回路図である。 トランジスタＭＰ２におけるバイアス電圧の有無、バイアス電圧の増加によるドレイン電流特性の変化の一例を示す特性図である。 第２の実施形態の安定化電源回路の具体的な構成例を示す回路図である。 第２の実施形態の安定化電源回路における出力電流に対する位相余裕特性の一例を示す特性図である。 比較例の安定化電源回路の構成を示す回路図である。

以下、本発明に係る安定化電源回路を具体的に開示した実施形態（以下、「本実施形態」という）について、図面を参照して詳細に説明する。

（本実施形態に至る背景）
まず、比較例として従来より用いられる安定化電源回路の一例を説明する。

図１０は、比較例の安定化電源回路の構成を示す回路図である。図６では、低飽和動作（ＬＤＯ（Low Drop-Out））が可能で安定化電圧を出力するよう構成された電源回路（以下「ＬＤＯレギュレータ回路」という）の構成例を示している。

安定化電源回路５０は、電源端子５１、出力端子５３、基準電圧源５５、誤差増幅器５６を有する。電源端子５１には電源電圧ＶＤＤが印加され、出力端子５３より電源回路の出力として出力電圧ＶＯＵＴを出力する。誤差増幅器５６は、反転入力端に基準電圧ＶＲＥＦを供給する基準電圧源５５が接続され、出力端に出力用のＰＭＯＳ型のトランジスタＴｒ１のゲートが接続される。トランジスタＴｒ１は、ソースが電源端子５１に接続され、ドレインが出力端子５３及び分圧回路５７に接続されている。分圧回路５７は、出力端子５３とグランドとの間に直列接続された分圧抵抗Ｒ１，Ｒ２により構成され、分圧抵抗Ｒ１，Ｒ２の共通接続点が誤差増幅器５６の非反転入力端に接続される。

安定化電源回路５０は、基準電圧源５５の基準電圧ＶＲＥＦと、出力電圧ＶＯＵＴが分圧抵抗Ｒ１，Ｒ２により抵抗分圧されて得られた帰還信号電圧との差が誤差増幅器５６により増幅され、出力用のトランジスタＴｒ１へ印加されることで、出力電圧ＶＯＵＴが所定値となるような構成となっている。

誤差増幅器５６の出力端は、出力用のトランジスタＴｒ１及び位相補償用のトランジスタＴｒ２のゲートに接続されている。トランジスタＴｒ２のドレインは、位相補償用の抵抗Ｒ３を介してグランドに接続される。位相補償用のトランジスタＴｒ２は、出力用のトランジスタＴｒ１のドレイン電流をミラーする。トランジスタＴｒ２のドレインと抵抗Ｒ３との接続点と、分圧抵抗Ｒ１，Ｒ２の接続点との間に、位相補償用のコンデンサＣ１が接続されている。そして、分圧抵抗Ｒ１，Ｒ２とコンデンサＣ１との接続点は、誤差増幅器５６の非反転入力端に接続されている。出力端子５３とグランドとの間には、等価直列抵抗ＥＳＲを有する安定化用コンデンサＣＬが接続される。また、出力端子５３には、安定化電源回路５０の回路負荷としての負荷抵抗ＲＬが接続される。

安定化電源回路５０において、位相補償用のコンデンサＣ１の容量を安定化用コンデンサＣＬに比して充分小さな値とすることにより、高い周波数まで位相遅れの発生が回避される。また、誤差増幅器５６の非反転入力端には、出力電圧ＶＯＵＴを分圧した帰還信号電圧とともに、位相補償用の抵抗Ｒ３により発生された位相補償信号がコンデンサＣ１を介して印加される。これにより、誤差増幅器５６の非反転入力端における周波数特性により位相の遅れを打ち消し、出力端子５３に接続された安定化用コンデンサＣＬによって発生する極を打ち消すよう作用する。このため、安定化用コンデンサＣＬの等価直列抵抗ＥＳＲが小さくて安定化用コンデンサＣＬの容量値と等価直列抵抗ＥＳＲの抵抗値により決まるゼロ点周波数が高い周波数となっても、安定化電源回路の出力電圧ＶＯＵＴが不安定になることが抑止される。

上記比較例の構成では、通常負荷時には出力電圧の安定化用コンデンサＣＬとして低い等価直列抵抗ＥＳＲをもつセラミックコンデンサを用いることができる。しかし、出力電流が少ない軽負荷時には、出力用のトランジスタＴｒ１のドレイン電流が少なくなり、位相補償用のトランジスタＴｒ２はトランジスタＴｒ１よりも小さなアスペクト比を有するため、トランジスタＴｒ２はサブスレッショルド領域での動作となる。位相補償用のトランジスタＴｒ２がサブスレッショルド動作中は、位相補償用の抵抗Ｒ３に電流を供給できず十分な位相補償信号が加えられないため、位相補償の効果が不十分となり発振する場合が生じ得るという課題がある。

本実施形態では、上記事情に鑑み、出力電流が少ない軽負荷時においても十分な位相補償を行うことが可能な安定化電源回路の構成例を示す。

（第１の実施形態）
図１は、第１の実施形態の安定化電源回路の構成を示す回路図である。本実施形態では、安定化された電圧を出力するよう構成された電源回路において、出力電圧安定化用のコンデンサとして低い等価直列抵抗のコンデンサの使用を可能とした構成を示す。

安定化電源回路１０は、第１電源端子（ＶＤＤ）１、出力端子（ＶＯＵＴ）３、基準電圧源（ＶＲＥＦ）５、誤差増幅器（ＯＰ）６を有する。第１電源端子１は、第１電源である高電位電源としての電源電圧ＶＤＤが印加される。出力端子３は、電源回路の出力として出力電圧ＶＯＵＴを出力する。誤差増幅器６は、反転入力端に基準電圧ＶＲＥＦを供給する基準電圧源５が接続され、出力端に出力用のトランジスタであるＰＭＯＳ型のトランジスタＭＰ１のゲートが接続される。トランジスタＭＰ１は、第１導電型の第１トランジスタに相当し、ソースが第１電源端子１に接続され、ドレインが出力端子３及び分圧回路７に接続され、ドレインより所定の出力電圧を得る。分圧回路７は、出力端子３とグランドとの間に直列接続された分圧抵抗Ｒ１，Ｒ２により構成され、分圧抵抗Ｒ１，Ｒ２の共通接続点が誤差増幅器６の非反転入力端に接続され、出力電圧ＶＯＵＴを分圧する。

安定化電源回路１０では、出力電圧ＶＯＵＴが分圧抵抗Ｒ１，Ｒ２により抵抗分圧されて帰還信号電圧として誤差増幅器６の非反転入力端へ印加される。そして、誤差増幅器６により反転入力端の基準電圧ＶＲＥＦと帰還信号電圧との差が増幅出力され、出力用のトランジスタＭＰ１のゲートへ印加される。これにより、基準電圧と帰還信号電圧との差が零となるように制御され、出力電圧ＶＯＵＴが安定化された所定値となるように構成される。

安定化電源回路１０は、出力用のトランジスタＭＰ１とソースが相互に接続された位相補償用のＰＭＯＳ型のトランジスタＭＰ２が設けられ、トランジスタＭＰ２がトランジスタＭＰ１のドレイン電流をミラーするような構成となっている。トランジスタＭＰ２は、第１導電型の第２トランジスタに相当する。誤差増幅器６の出力端は、出力用のトランジスタＭＰ１のゲートと、後述するバイアス回路９を介して位相補償用のトランジスタＭＰ２のゲートとに接続される。位相補償用のトランジスタＭＰ２は、出力用のトランジスタＭＰ１よりも小さなアスペクト比を有し、例えばトランジスタＭＰ１，ＭＰ２のゲート長が等しく、ゲート幅の比はＭＰ１：ＭＰ２＝ｎ：１に設定されている（ｎ＞１）。トランジスタＭＰ２にバイアス電圧を印加しない場合、トランジスタＭＰ１，ＭＰ２のゲート−ソース間電圧は共通であるため、トランジスタＭＰ２のドレイン電流は、トランジスタＭＰ１のドレイン電流の１／ｎとなる。

トランジスタＭＰ２のドレインは、位相補償用抵抗素子としての抵抗Ｒ３を介してグランドに接続される。トランジスタＭＰ２のドレインと抵抗Ｒ３との接続点と、分圧抵抗Ｒ１，Ｒ２の接続点との間に、位相補償用キャパシタとしてのコンデンサＣ１が接続されている。そして、分圧抵抗Ｒ１，Ｒ２とコンデンサＣ１との接続点は、誤差増幅器６の非反転入力端に接続されている。出力端子３とグランドとの間には、等価直列抵抗ＥＳＲを有する安定化用コンデンサＣＬが接続される。また、出力端子３には、安定化電源回路１０の回路負荷としての負荷抵抗ＲＬが接続される。

ＬＤＯレギュレータ回路を構成する安定化電源回路１０では、出力端子において発生する極の周波数ｆｐ１、ゼロ点の周波数ｆｚ１は、以下の式で表される。
ｆｐ１＝１／（２π×ＣＬ×ＲＬ） …（１）
ｆｚ１＝１／（２π×ＣＬ×ＥＳＲ） …（２）

上記式において、ＣＬ：安定化用コンデンサＣＬの容量値、ＲＬ：負荷抵抗ＲＬの抵抗値、ＥＳＲ：安定化用コンデンサＣＬの等価直列抵抗値である。

式（１）に示す通り、出力端子において発生する極の周波数ｆｐ１は、負荷抵抗ＲＬの値により変化し、負荷抵抗ＲＬの抵抗値が大きい場合には低い周波数に移動する。一方で、誤差増幅器６と出力用のトランジスタＭＰ１とにおいて発生する極があるため、これら二つの極が近くなった場合、帰還電圧の位相が１８０°遅れて発振する場合がある。この現象は、二つの極が低い周波数帯であり、かつ安定化用コンデンサＣＬとして等価直列抵抗ＥＳＲが小さいセラミックコンデンサを使用した場合に、ゼロ点の周波数ｆｚ１が高周波帯となることによって生じる傾向にある。

第１の実施形態の安定化電源回路１０では、位相補償用のトランジスタＭＰ２のドレイン電流に応じて、抵抗Ｒ３の両端に発生する電圧が位相補償信号として作用し、位相補償が行われる。位相補償用の抵抗Ｒ３による位相補償信号は、コンデンサＣ１を介して、出力電圧ＶＯＵＴを分圧抵抗Ｒ１，Ｒ２で分圧した帰還信号電圧に重畳され、誤差増幅器６の非反転入力端へ印加される。

第１の実施形態の安定化電源回路１０は、位相補償用のトランジスタＭＰ２のゲートと誤差増幅器６の出力端との間に、バイアス電圧ＶＢを印加するバイアス回路９を有する。バイアス回路９は定電圧源として機能し、バイアス回路９より位相補償用のトランジスタＭＰ２のゲートにバイアス電圧ＶＢを印加して順方向にバイアスすることによって、トランジスタＭＰ２に所定量以上のドレイン電流を流すことが可能となる。

図２は、トランジスタＭＰ２におけるバイアス電圧の有無によるドレイン電流特性の変化の一例を示す特性図である。図２において、安定化電源回路１０の出力電流に対するトランジスタＭＰ２のドレイン電流の変化を示している。バイアス電圧を印加しない場合、トランジスタＭＰ２は、破線で示す特性のように出力電流に比例してドレイン電流が流れる。バイアス電圧を印加すると、トランジスタＭＰ２は、実線で示す特性のように出力電流が少ない領域で多くのドレイン電流が流れるようになる。

図１の構成において、トランジスタＭＰ１のゲート−ソース間電圧をＶｇｓ１、トランジスタＭＰ２のゲート−ソース間電圧をＶｇｓ２とする。バイアス回路９を設けてバイアス電圧ＶＢを印加することによって、位相補償用のトランジスタＭＰ２のゲートの電圧が誤差増幅器６の出力端の電圧より低くなる。具体的には、トランジスタＭＰ２のゲート−ソース間電圧Ｖｇｓ２はＶｇｓ２＝Ｖｇｓ１＋ＶＢとバイアス電圧ＶＢ分大きくなり、Ｖｇｓ２＞Ｖｇｓ１となるので、トランジスタＭＰ１のゲート電圧に比べてトランジスタＭＰ２のゲート電圧の方が低くなる。このため、位相補償用のトランジスタＭＰ２のドレイン電流は、バイアス電圧を印加しない場合に比べて増加する。

位相補償用の抵抗Ｒ３における電圧は、位相補償用のトランジスタＭＰ２のドレイン電流と抵抗Ｒ３の抵抗値により設定される。トランジスタＭＰ２のゲート−ソース間電圧Ｖｇｓ２がトランジスタＭＰ１のゲート−ソース間電圧Ｖｇｓ１より大きくなるようにバイアス電圧ＶＢを印加することで、トランジスタＭＰ１のドレイン電流が少ない領域においても、トランジスタＭＰ２は十分なゲート−ソース間電圧が確保され、サブスレッショルド動作にならない。

本実施形態では、バイアス電圧を印加しない場合に比べて、位相補償用の抵抗Ｒ３における電圧が増加することになり、出力端子で発生する極（上記式（１））を打ち消すように作用する。このとき、出力電流が少ない領域でも位相補償用のコンデンサＣ１によるゼロ点を生成することが可能になり、位相の遅れを打ち消すことができる。これにより、出力用のトランジスタＭＰ１のドレイン電流が少ない軽負荷時においても、誤差増幅器６の非反転入力端→誤差増幅器６の出力端→出力用のトランジスタＭＰ１→出力端子３→抵抗Ｒ１→誤差増幅器６の非反転入力端のループにおける周波数特性が改善する。この場合、バイアス電圧を印加しない場合と異なり、低い周波数において位相が１８０°遅れることが抑止され、安定化用コンデンサＣＬの等価直列抵抗ＥＳＲが小さいものであっても、出力電圧ＶＯＵＴが安定して出力される。

なお、位相補償用のコンデンサＣ１、抵抗Ｒ３、分圧回路７の分圧抵抗Ｒ１，Ｒ２の値は、安定した出力電圧が得られるように適切な値に設定する。

図３は、第１の実施形態の安定化電源回路の具体的な構成例を示す回路図である。図３の安定化電源回路１０Ａは、安定化電源回路１０及びバイアス回路９の具体的な回路構成例を示したものである。ここでは、図１に示した安定化電源回路１０の構成と異なる部分を中心に説明し、同様の構成要素については同一符号を付して説明を省略する。

安定化電源回路１０Ａは、第１電源端子（ＶＤＤ）１、第２電源端子（ＶＳＳ）２、出力端子（ＶＯＵＴ）３、電流源（ＩＳ）４、基準電圧源（ＶＲＥＦ）５、誤差増幅器（ＯＰ）６を有する。第１電源端子１は、第１電源である高電位電源としての第１の電源電圧ＶＤＤが印加される。第２電源端子２は、第２電源である低電位電源としての第２の電源電圧ＶＳＳ（ＶＳＳ＜ＶＤＤ）が印加される。電流源４は、第１電源端子１に接続され、電流ＩＳを供給する電流源である。

安定化電源回路１０Ａは、ＮＭＯＳ型のトランジスタ（ＮＭＯＳトランジスタ）ＭＮ２，ＭＮ３，ＭＮ５と、ＰＭＯＳ型のトランジスタ（ＰＭＯＳトランジスタ）ＭＰ３，ＭＰ４とを含んで構成される誤差増幅器６を有する。トランジスタＭＮ２，ＭＮ３，ＭＮ５は、差動回路を構成する。トランジスタＭＰ３，ＭＰ４は、カレントミラー接続され、トランジスタＭＮ２，ＭＮ３，ＭＮ５による差動回路の能動負荷を構成する。また、トランジスタＭＮ５とカレントミラー接続されたＮＭＯＳ型のトランジスタＭＮ４を有する。トランジスタＭＮ４は、ゲートとドレインが電流源４に接続され、電流源４の電流ＩＳをトランジスタＭＮ５にバイアス電流として供給する。

誤差増幅器６は、反転入力端６１（トランジスタＭＮ２のゲート）に基準電圧源５が接続され、非反転入力端６２（トランジスタＭＮ３のゲート）に分圧回路７の分圧抵抗Ｒ１，Ｒ２の共通接続点が接続される。誤差増幅器６の出力端６３（トランジスタＭＮ２とトランジスタＭＰ３のドレインの共通接続点）には、出力用のＰＭＯＳ型のトランジスタＭＰ１のゲートが接続される。トランジスタＭＰ１は、ソースが第１電源端子１に接続され、ドレインが出力端子３及び分圧回路７に接続されている。分圧回路７は、出力端子３と第２電源端子２との間に接続されている。

安定化電源回路１０Ａは、出力用のトランジスタＭＰ１とソースが相互に接続された位相補償用のＰＭＯＳ型のトランジスタＭＰ２を有する。トランジスタＭＰ２は、ソースが第１電源端子１に接続され、ゲートがバイアス回路９を介して誤差増幅器６の出力端６３に接続される。トランジスタＭＰ２のドレインは、位相補償用の抵抗Ｒ３を介して第２電源端子２に接続されるとともに、位相補償用のコンデンサＣ１の一端に接続される。コンデンサＣ１の他端は誤差増幅器６の非反転入力端６２に接続される。

バイアス回路９は、ＮＭＯＳ型のトランジスタＭＮ１，ＭＮ６を有して構成される。トランジスタＭＮ６は、定電流源として機能し、トランジスタＭＮ４，ＭＮ５とカレントミラー接続され、電流源４の電流ＩＳをトランジスタＭＮ１に供給する。トランジスタＭＮ１は、第２導電型の第３トランジスタに相当し、トランジスタＭＰ２のゲートと誤差増幅器６の出力端６３との間に設けられる。具体的には、トランジスタＭＮ１のゲートが誤差増幅器６の出力端６３に接続され、ドレインが第１電源端子１に接続され、トランジスタＭＮ１のソースとトランジスタＭＮ６のドレインとが相互に接続される。トランジスタＭＮ１のソースとトランジスタＭＮ６のドレインとの接続点に、位相補償用のトランジスタＭＰ２のゲートが接続される。

図３の構成において、バイアス回路９のトランジスタＭＮ１のゲート−ソース間電圧が図１のバイアス電圧ＶＢに相当する。上述したように、位相補償用のトランジスタＭＰ２のゲート−ソース間電圧Ｖｇｓ２は、出力用のトランジスタＭＰ１のゲート−ソース間電圧Ｖｇｓ１よりもトランジスタＭＮ１のゲート−ソース間電圧ＶＢ分大きくなる。このとき、トランジスタＭＰ２のドレイン電流は、トランジスタＭＰ１のドレイン電流の１／ｎ＋αとなる。このため、出力用のトランジスタＭＰ１のドレイン電流が少なくなる軽負荷時においても、位相補償用のトランジスタＭＰ２のドレイン電流は所定量以上の電流が確保され、位相補償用の抵抗Ｒ３において発生する電圧により、出力端子３で発生する極を打ち消して出力電圧ＶＯＵＴが安定して出力される。

図４は、第１の実施形態の安定化電源回路におけるゲイン及び位相特性の一例を示す特性図である。図４において、図１及び図３に示す第１の実施形態の構成における位相特性を実線、ゲイン特性を一点鎖線で示し、図１０に示した比較例の構成における位相特性を破線、ゲイン特性を二点鎖線で示している。

図示例において、実施形態の構成では、ゲイン０ｄＢのときの位相余裕は９６ｄｅｇであり、比較例の位相余裕３．６ｄｅｇと比べて大きく改善できている。位相補償用のトランジスタＭＰ２のゲートにバイアス電圧を印加することにより、出力電流が少ない領域においても、位相補償用のコンデンサＣ１により生成されたゼロ点によって位相の遅れを打ち消すことができ、位相余裕を確保することができる。

図５は、第１の実施形態の安定化電源回路における出力電流に対する位相余裕特性の一例を示す特性図である。実施形態の構成では、出力用のトランジスタＭＰ１のドレイン電流が少ない領域において、位相余裕を大きく確保できている。本実施形態では、出力電流が少ない領域においても、位相補償用抵抗に十分な電流を流して位相遅れを打ち消し、位相補償の効果を得ることができる。このため、軽負荷時においても位相余裕を確保し、位相補償効果を高めることができ、電源回路の安定性向上を図ることができる。

（第２の実施形態）
図６は、第２の実施形態の安定化電源回路の構成を示す回路図である。第２の実施形態の安定化電源回路１０Ｂは、第１の実施形態の安定化電源回路１０を構成するバイアス回路９に代えてバイアス回路９Ｂが設けられている。第２の実施形態のバイアス回路９Ｂは、出力電流が増加するに従ってバイアス電圧ＶＢも増加するように構成されている。具体的には、トランジスタＭＰ１とソース、ゲートが相互に接続され、ドレインがカレントミラー回路１１に接続されるトランジスタＭＰ５を設ける。トランジスタＭＰ５には、トランジスタＭＰ１のドレインに流れる出力電流に比例するドレイン電流が流れる。このトランジスタＭＰ５のドレイン電流の増加に応じてバイアス電圧ＶＢが増加する構成となっている。

上述した第１の実施形態の安定化電源回路１０は、出力電流が増加するに従って位相遅れが増加し、これによって出力電圧ＶＯＵＴが不安定となっていた。第２の実施形態によれば、出力電流が増加するに従って、第１の実施形態よりも位相補償信号を増加することができるため、出力電流ＶＯＵＴをより一層安定化することができる。

図７は、トランジスタＭＰ２におけるバイアス電圧の有無、増加によるドレイン電流特性の変化の一例を示す特性図である。同図に示すように、バイアス電圧を印加しない場合、トランジスタＭＰ２は、一点鎖線で示す特性のように出力電流に比例してドレイン電流が流れる。一定のバイアス電圧を印加すると、トランジスタＭＰ２は、破線で示す特性のように出力電流が少ない領域で多くのドレイン電流が流れるようになるが、出力電流が多い領域ではバイアスを印加しない場合に比べて出力電流の増加に対するドレイン電流の増加量が少なくなる。出力電流の増加に応じてバイアス電圧を増加させると、トランジスタＭＰ２は、実線で示す特性のように、一定のバイアス電圧を印加する場合と同様に出力電流が少ない領域で多くのドレイン電流が流れるようになる。さらに、出力電流が大きい領域ではバイアスを印加しない場合とほぼ同等に出力電流に比例してドレイン電流が流れる。

図８は、第２の実施形態の安定化電源回路の具体的な構成例を示す回路図である。図８の安定化電源回路１０Ｃは、バイアス回路９Ｂの具体的な回路例を示したものである。ここでは、図６に示した安定化電源回路１０Ｂと異なる部分を中心に説明し、同様の構成要素については同一符号を付して説明を省略する。

バイアス回路９Ｂは、ＮＭＯＳ型のトランジスタＭＮ１，ＭＮ６と、ＰＭＯＳ型のトランジスタＭＰ５と、カレントミラー回路１１とを有して構成される。トランジスタＭＮ１，ＭＮ６の接続については、上述した図３に示す実施形態と同様であるため、ここでは詳細な説明を省略する。

トランジスタＭＰ５とカレントミラー回路１１は、トランジスタＭＮ１のドレインに出力電流に比例した電流を供給する電流源として機能する。トランジスタＭＰ５は、トランジスタＭＰ１とソース、ゲートが相互に接続され、トランジスタＭＰ１のドレインに流れる出力電流に比例したドレイン電流が流れる。カレントミラー回路１１は、ＮＭＯＳ型のトランジスタＭＮ７，ＭＮ８を含んで構成される。トランジスタＭＮ７は、ゲートとドレインがトランジスタＭＰ５のドレインに接続され、ソースが第２の電源電圧ＶＳＳに接続されている。トランジスタＭＮ８は、トランジスタＭＮ７とゲートが相互に接続され、ソースが第２の電源電圧ＶＳＳに接続され、ドレインがトランジスタＭＮ１のソースとトランジスタＭＮ６のドレインとに接続される。このように、図９のバイアス回路９Ｂではカレントミラー回路１１は定電流源であるトランジスタＭＮ６と並列接続されている。

以上の構成により、トランジスタＭＰ５の出力電流に比例したドレイン電流をトランジスタＭＮ８のドレインにミラーする。そして、トランジスタＭＮ１のドレイン電流は、トランジスタＭＮ６にミラーされた電流ＩＳと、トランジスタＭＮ８にミラーされた出力電流に比例した電流とを合わせた電流となる。結果、バイアス電圧ＶＢであるトランジスタＭＮ１のゲート−ソース間電圧は、電流ＩＳと出力電流との双方に比例した電圧となり、出力電流の増加に応じてバイアス電圧ＶＢも増加することができる。

図９は、第２の実施形態の安定化電源回路における出力電流に対する位相余裕特性の一例を示す特性図である。第１の実施形態及び第２の実施形態の構成では、出力用のトランジスタＭＰ１のドレイン電流が少ない領域において、位相余裕を大きく確保できている。また、第２の実施形態の構成では、出力用のトランジスタＭＰ１のドレイン電流が多い領域において、第１の実施形態よりも、位相余裕を大きく確保できている。

以上説明したように、本実施形態によれば、位相補償用トランジスタのゲートにバイアス電圧を印加することにより、出力用トランジスタのドレイン電流が少ない軽負荷時においても十分な位相補償が可能となる。すなわち、安定化電源回路の出力電流が小さい領域においても、位相余裕を確保して十分な位相補償効果を得ることができ、出力電流の全領域において位相補償特性を改善することができる。このため、全電流領域において安定した出力電圧を得ることができる。したがって、全電流領域において安定性の向上を図りつつ、出力電圧の安定化用コンデンサＣＬとして低い等価直列抵抗ＥＳＲをもつセラミックコンデンサを用いることが可能となる。本実施形態は、低い周波数にゼロ点を生成することが難しい低電圧出力のＬＤＯレギュレータ回路、ボルテージトラッカーなどに有用である。

本実施形態の安定化電源回路において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの一方を第１導電型のトランジスタ、反対極性となる他方を第２導電型のトランジスタとも称する。上述した実施形態の構成例では、ＰＭＯＳトランジスタを第１導電型、ＮＭＯＳトランジスタを第２導電型としている。

なお、上述した実施形態では、電源電圧がＶＤＤ＞ＶＳＳの条件の場合で説明したが、電源電圧の高低関係が逆になる場合は、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換え、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換えればよい。この場合、ＮＭＯＳトランジスタが第１導電型、ＰＭＯＳトランジスタが第２導電型となる。

以上、図面を参照しながら各種の実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。また、本発明の趣旨を逸脱しない範囲において、上記実施形態における各構成要素を任意に組み合わせてもよい。

本発明は、出力電流の少ない軽負荷時を含めて、位相補償特性を改善することができる効果を有し、ＬＤＯレギュレータ回路等の安定化電源回路に有用である。

１０，１０Ａ〜１０Ｃ：安定化電源回路
１：第１電源端子（ＶＤＤ）
２：第２電源端子（ＶＳＳ）
３：出力端子（ＶＯＵＴ）
４：電流源（ＩＳ）
５：基準電圧源（ＶＲＥＦ）
６：誤差増幅器
６１：反転入力端、６２：非反転入力端、６３：出力端
７：分圧回路
９，９Ｂ：バイアス回路
Ｔｒ１，ＭＰ１：出力用のトランジスタ（ＰＭＯＳトランジスタ）
Ｔｒ２、ＭＰ２：位相補償用のトランジスタ（ＰＭＯＳトランジスタ）
ＭＰ３，ＭＰ４，ＭＰ５：トランジスタ（ＰＭＯＳトランジスタ）

ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ５，ＭＮ６，ＭＮ７，ＭＮ８：トランジスタ（ＮＭＯＳトランジスタ）
Ｒ３：位相補償用の抵抗
Ｃ１：位相補償用のコンデンサ
ＣＬ：安定化用コンデンサ
ＥＳＲ：安定化用コンデンサＣＬの等価直列抵抗
ＲＬ：負荷抵抗

Claims (5)

1. 基準電圧と出力電圧を分圧して得られた電圧との差が零となるようにして安定化された出力電圧を出力する安定化電源回路であって、
   ソースが第１電源に接続され、ドレインより前記出力電圧を得る第１導電型の第１トランジスタと、
   前記第１トランジスタとソースが相互に接続された第１導電型の第２トランジスタと、
   前記第２トランジスタのドレインとグランド又は第２電源との間に設けられた位相補償用抵抗素子と、
   前記位相補償用抵抗素子の前記第２トランジスタ側に接続された位相補償用キャパシタと、
   前記第２トランジスタのゲートにバイアス電圧を供給するバイアス回路と、を備え、
   前記位相補償用抵抗素子の電圧が前記位相補償用キャパシタを介して、前記出力電圧を分圧した電圧に重畳される、
   安定化電源回路。
2. 請求項１に記載の安定化電源回路であって、
   前記第１トランジスタのドレインに一端が接続され、前記出力電圧を分圧する分圧回路と、
   前記出力電圧を分圧した電圧と前記基準電圧との差に比例する電圧を前記第１トランジスタのゲートに供給する誤差増幅器と、を有し、
   前記位相補償用キャパシタは、一端が前記第２トランジスタのドレインと前記位相補償用抵抗素子に接続され、他端が前記分圧回路の共通接続点に接続される、
   安定化電源回路。
3. 請求項１又は２に記載の安定化電源回路であって、
   前記バイアス回路は、第２導電型の第３トランジスタと、定電流源とを有し、
   前記第３トランジスタは、ゲートが前記第１トランジスタのゲートに接続され、ドレインが前記第１トランジスタのソースに接続され、ソースが前記第２トランジスタのゲートと前記定電流源とに接続される、
   安定化電源回路。
4. 請求項１又は２に記載の安定化電源回路であって、
   前記バイアス回路が供給する前記バイアス電圧は、前記第１トランジスタの前記出力電流の増加に応じて増加する、
   安定化電源回路。
5. 請求項４に記載の安定化電源回路であって、
   前記バイアス回路は、
   第２導電型の第３トランジスタと、定電流源と、前記定電流源に並列接続され、前記出力電流に比例した電流を供給する電流源と、を有し、
   前記第３トランジスタは、ゲートが前記第１トランジスタのゲートに接続され、ドレインが前記第１トランジスタのソースに接続され、ソースが前記第２トランジスタのゲートと、前記定電流源及び前記電流源とに接続される、
   安定化電源回路。

Images