JP2021150841A - 逐次比較ａｄ変換器 - Google Patents

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Abstract

【課題】高精度なＡＤ変換を行うことが可能な逐次比較ＡＤ変換器を提供する。【解決手段】逐次比較ＡＤ変換器１００は、比較器２０と、比較器２０の判定結果に基づいてデジタル出力信号を出力する逐次比較制御回路１０と、比較器２０の入力端子に接続され、アナログ入力信号にあらかじめ接続可能に構成される第１の容量３０と、基準電圧にあらかじめ接続可能に構成される第２、第３の容量群４０，５０とを備える。逐次比較制御回路１０は、逐次比較ステップ毎に比較器２０の判定出力結果に基づいて、第２、第３の容量群４０，５０の一方を比較器２０の非反転入力端子に接続し、他方を比較器２０の反転入力端子に接続するように順次逐次比較制御を行い、第２、第３の容量群４０，５０に基準電圧をあらかじめ電荷蓄積する際に、比較器２０の入力端子に接続される側の第２の容量群４０の容量端子と第３の容量群５０の容量端子とが、同電位となるように構成する。【選択図】図１０

Description

本発明は、逐次比較ＡＤ変換器（アナログ−デジタル変換器）に関する。
ＩｏＴ技術の高まりとともに、センサとのＩＦ部に使われるアナログフロントエンドのＡＤ変換器の低消費電力化がますます重要になってきている。高速動作および低消費電力を実現できる逐次比較ＡＤ変換器として、電荷共有型の逐次比較ＡＤ変換器が知られている（例えば、特許文献１および非特許文献１参照）。それに対し、従来からのものは電荷再配分型の逐次比較ＡＤ変換器と呼ばれている。
図１に示すように、電荷再配分型の逐次比較ＡＤ変換器３００は、入力電圧をサンプリングする容量３３と、比較器と、逐次比較制御回路とで構成され、逐次比較ステップ毎に容量３３の接続先を基準電圧かグランドかを選択している。
一方、図２で示すように、電荷共有型の逐次比較ＡＤ変換器２００は、入力電圧をあらかじめサンプリングする容量３１と、基準電圧をサンプリングする容量９１とが、別々の容量で構成されているという特徴がある。例えば、特許文献１においては、第１図のＣ３が入力電圧をあらかじめサンプリングする容量であり、Ｃ１およびＣ２が基準電圧をサンプリングする容量である。また、非特許文献１においては、図１３．５．１のＣｓｐおよびＣｓｎが入力電圧をあらかじめサンプリングする容量であり、Ｃｕが基準電圧をサンプリングする容量である。また基準電圧は、入力電圧のサンプリングと同時に、あらかじめ一回のみ電荷を容量９１に蓄積する動作を行う。
このような構成・動作とすることで、電荷共有型の逐次比較ＡＤ変換器は、比較タイミングＮ回（ＮビットのＡＤ変換器の場合）毎に基準電圧のセトリングを容量に対してしなくてもよいため、基準電圧を駆動するオペアンプの負担を少なくすることができる。したがって、電荷再配分型の逐次比較ＡＤ変換器に比べて、高速動作・低消費電力化が可能であることが知られている。
ここで、図３を用いて従来の電荷共有型の逐次比較ＡＤ変換器の説明を行う。図３は、従来の電荷共有型の逐次比較ＡＤ変換器の構成例を示す図である。従来の電荷共有型の逐次比較ＡＤ変換器２００は、逐次比較制御回路１１と、比較器２１と、アナログ入力信号に接続可能な第１の容量３１と、基準電圧にあらかじめ接続可能な第２の容量群９１とを備える。第２の容量群９１は、重みづけされた複数の容量素子で構成される。第１の容量３１は、比較器２１の入力に接続される。逐次比較制御回路１１は、逐次比較ステップ毎に比較器２１の判定出力結果に基づいて、重みづけされた第２の容量群９１を、所定の極性または該極性と反対の極性で、比較器２１の入力に接続させる。なお、図３は、アナログ入力信号は、差動入力信号として実施した例を図示しているが、例えば、特許文献２の図３に示すようなシングルエンド信号に対しても、同様の構成例となる。
次に、図４〜図７を用いて電荷共有型の逐次比較ＡＤ変換器２００の回路動作を逐次比較ステップ毎に順次説明する。簡単のために、３ｂｉｔの電荷共有型の逐次比較ＡＤ変換器２００の動作例を示す。
図４は、逐次比較動作前のサンプリングフェーズの状態を示す図である。図４に示すように、サンプリングフェーズ時には、第１の容量３１にスイッチ６１を介してアナログ入力が接続され、アナログ入力電圧に対応した電荷が、容量３１に蓄積される。一方、第２の容量群９１にはスイッチ７１を介して基準電圧が接続され、基準電圧に対応した電荷が第２の容量群９１にあらかじめ蓄積される。
より具体的には、アナログ入力電圧を
Ｖinp−Ｖinn
で表される差動の入力とすると、比較器２１の入力のＰ側とＮ側とにそれぞれ接続された容量３１にはそれぞれ、
Ｑp＝−８ＣＶinn
Ｑn＝−８ＣＶinp
の電荷が蓄積される。一方、第２の容量群９１のうち重みづけが１番重い容量素子は
Ｑref92＝２ＣＶref
の電荷が蓄積され、第２の容量群９１のうち重みづけが２番目に重い容量素子は、
Ｑref91＝ＣＶref
の電荷が蓄積される。
図５は、最上位ビット決定時の状態を示す図である。図５に示すように、第１の容量３１の比較器２１と接続していない方の端子は、比較器２１のコモン電圧となるべき電圧に接続される。図５では一例としてグランドに接続している。このとき、比較器２１の入力端子をそれぞれＶp，Ｖnとすると、比較器２１の差動入力電圧は
Ｖp−Ｖn＝Ｖinp−Ｖinn
となる。仮に、
Ｖinp−Ｖinn＝０．３Ｖref
と仮定すると、比較器２１の入力電圧は、
Ｖp−Ｖn＝Ｖinp−Ｖinn＝０．３Ｖref＞０
となり、比較器２１は“１”を出力し、最上位ビットは“１”と判定される。
図６は、上位第２ビット目決定時の状態を示す図である。図６に示すように、第２の容量群９１のうち重みづけが１番重い容量素子は、最上位ビットが１なので所定の極性で比較器２１の入力にスイッチ８１を介して接続される。より具体的には、比較器２１の非反転入力端子（以下、入力Ｐ側という。）には、−２ＣＶrefの電荷が、比較器２１の反転入力端子（以下、入力Ｎ側という。）には、＋２ＣＶrefの電荷が、それぞれ付加される。
したがって、比較器２１の入力Ｐ側の電荷Ｑpの総和、および比較器２１の入力Ｎ側の電荷Ｑnの総和は、
Ｑp＝−８ＣＶinn−２ＣＶref
Ｑn＝−８ＣＶinp＋２ＣＶref
となる。比較器２１の入力電圧は、
Ｖp−Ｖn＝｛８Ｃ（Ｖinp−Ｖinn）−４ＣＶref｝／１２Ｃ
＝２／３・｛（Ｖinp−Ｖinn）−０．５Ｖref｝
となる。ここで、
Ｖinp−Ｖinn＝０．３Ｖref
と仮定しているので、
Ｖp−Ｖn＝２／３・｛０．３Ｖref−０．５Ｖref｝＜０
となり、比較器２１は“０”を出力し、上位２ビット目は“０”と判定される。
図７は、上位３ビット目決定時の状態を示す図である。図７に示すように、第２の容量群９１のうち重みづけが２番目に重い容量素子は、上位２ビット目が“０”なので所定の極性とは反対の極性で比較器２１の入力にスイッチ８１を介して接続される。より具体的には、比較器２１の入力Ｐ側には、＋ＣＶrefの電荷が、比較器２１の入力Ｎ側には、−ＣＶrefの電荷が、それぞれ付加される。このとき、上位第２ビット目決定の際に接続した、第２の容量群９１のうち重みづけが１番重い容量素子は、比較器２１の入力に接続したままとしている。
したがって、比較器２１の入力Ｐ側の電荷Ｑpの総和、および比較器２１の入力Ｎ側の電荷Ｑnの総和は、
Ｑp＝−８ＣＶinn−２ＣＶref＋ＣＶref＝−８ＣＶinn−ＣＶref
Ｑn＝−８ＣＶinp＋２ＣＶref−ＣＶref＝−８ＣＶinp＋ＣＶref
となる。比較器２１の入力電圧は、
Ｖp−Ｖn＝｛８Ｃ（Ｖinp−Ｖinn）−２ＣＶref｝／１４Ｃ
＝４／７・｛（Ｖinp−Ｖinn）−０．２５Ｖref｝
となる。ここで、
Ｖinp−Ｖinn＝０．３Ｖref
と仮定しているので、
Ｖp−Ｖn＝４／７・｛０．３Ｖref−０．２５Ｖref｝＞０
となり、比較器２１は“１”を出力し、上位３ビット目は“１”と判定される。
以上述べたような、図４〜図７に係るこれら一連の逐次比較ステップにより、アナログ入力信号Ｖinp−Ｖinn＝０．３Ｖrefは、デジタル出力“１０１”に、アナログ−デジタル変換される。
特開昭５４−１４４８５８号公報 特開２０１１−１２００１１号公報
J.Craninckx, Geert Van der Plas, "A 65fJ/Conversion-Step 0-to-50MS/s 0-to-0.7mW 9b Charge-Sharing SAR ADC in 90nm Digital CMOS", ISSCC Dig.Tech.Papers, pp.246-247, Feb 2007
しかしながら、従来の電荷共有型の逐次比較ＡＤ変換器の場合、基準電圧をあらかじめ蓄積する容量群（第２の容量群）において、その両端に寄生容量が存在した場合、その寄生容量に電荷が蓄積されてしまう。電荷共有型の逐次比較ＡＤ変換器は低消費電力化が可能という一方で、これが原因でＡＤ変換器のリニアリティが劣化してしまい、高精度なＡＤ変換器を実現できないという課題があった。
ここで、図８を用いて従来の電荷共有型の逐次比較ＡＤ変換器の課題を説明する。図８に示すように、第２の容量群９１を構成する容量素子の両端には、スイッチに起因する寄生容量の他、容量素子の構造に起因する寄生容量が通常存在する。また、ＬＳＩなど集積回路の中に形成される薄膜を積層していく態様の容量素子の場合、その上部と下部に寄生する寄生容量はそれぞれ異なる値となる。図８に示すように、第２の容量群９１を構成する容量素子の両端にＣp1、Ｃp2のそれぞれが寄生容量として付加された場合を考えると、サンプリングフェーズには、第２の容量群９１のうち重みづけが１番重い容量素子は
Ｑref92＝２ＣＶref
が蓄積され、Ｃp1，Ｃp2には、
ΔＱ1＝Ｃp1・Ｖref
ΔＱ2＝Ｃp2・０＝０
が蓄積される。
この後、最上位ビット決定時には、上記寄生容量の影響はない。一方で上位第２ビット目決定時には影響を与える。
図９を用いてより具体的に説明すると、上位第２ビット目決定時の比較器２１の入力Ｐ側の電荷Ｑp、および比較器２１の入力Ｎ側の電荷Ｑnは、
Ｑp＝−８ＣＶinn−２ＣＶref
Ｑn＝−８ＣＶinp＋２ＣＶref＋Ｃp1Ｖref
となる。比較器２１の入力電圧は、以下では簡単のため、Ｃp1＝Ｃp2＝Ｃｐとすると、
Ｖp−Ｖn
＝｛８Ｃ（Ｖinp−Ｖinn）−４ＣＶref＋Ｃｐ（Ｖinp−Ｖinn）−（３Ｃｐ／２）Ｖref−（０．１２５Ｃｐ2／Ｃ）Ｖref｝／（１２Ｃ＋２．５Ｃｐ＋０．１２５（Ｃｐ2／Ｃ））
となる。
元の式と比較してもわかる通り、第２の容量群に寄生する容量を加味したときに追加される項が、比較器２１の出力を決定する上でゲインエラーおよびオフセットエラーとなる成分であり、これらが各ビット決定毎に変動することで、でＡＤ変換器のリニアリティを劣化させてしまい、精度が低下してしまう。
かかる事情に鑑みてなされた本発明の目的は、第２の容量群に寄生容量が存在していたとしても、高精度なＡＤ変換を行うことが可能な逐次比較ＡＤ変換器を提供することにある。
本発明の逐次比較ＡＤ変換器は、比較器と、前記比較器の判定結果に基づいてデジタル出力信号を出力する逐次比較制御回路と、前記比較器の入力端子に接続され、アナログ入力信号にあらかじめ接続可能に構成される第１の容量と、基準電圧にあらかじめ接続可能に構成される第２の容量群および第３の容量群と、を備え、前記逐次比較制御回路は、逐次比較ステップ毎に前記比較器の判定出力結果に基づいて、前記第２の容量群および前記第３の容量群のうちの一方を前記比較器の非反転入力端子に接続し、他方を前記比較器の反転入力端子に接続するように順次逐次比較制御を行い、前記第２の容量群および前記第３の容量群に前記基準電圧をあらかじめ電荷蓄積する際に、前記比較器の入力端子に接続される側の前記第２の容量群の容量端子と前記第３の容量群の容量端子とが、同電位となるように構成することを特徴とする。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明によれば、第２の容量群に寄生容量が存在していたとしても、高精度なＡＤ変換器を提供することができる。
従来の電荷再配分型の逐次比較ＡＤ変換器における構成の概要を示す図である。 従来の電荷共有型の逐次比較ＡＤ変換器における構成の概要を示す図である。 従来の電荷共有型の逐次比較ＡＤ変換器における構成例を示す図である。 従来の電荷共有型の逐次比較ＡＤ変換器におけるサンプリングフェーズの動作例を示す図である。 従来の電荷共有型の逐次比較ＡＤ変換器における最上位ビット決定時の動作例を示す図である。 従来の電荷共有型の逐次比較ＡＤ変換器における上位第２ビット目決定時の動作例を示す図である。 従来の電荷共有型の逐次比較ＡＤ変換器における上位第３ビット目決定時の動作例を示す図である。 従来の電荷共有型の逐次比較ＡＤ変換器におけるサンプリングフェーズの課題を説明する図である。 従来の電荷共有型の逐次比較ＡＤ変換器における上位第２ビット目決定時の課題を説明する図である。 第１の実施形態に係る逐次比較ＡＤ変換器における構成の概要を示す図である。 第１の実施形態に係る逐次比較ＡＤ変換器における構成例を示す図である。 第１の実施形態に係る逐次比較ＡＤ変換器における別の構成例を示す図である。 第１の実施形態に係る逐次比較ＡＤ変換器におけるサンプリングフェーズの動作例を示す図である。 第１の実施形態に係る逐次比較ＡＤ変換器における最上位ビット決定時の動作例を示す図である。 第１の実施形態に係る逐次比較ＡＤ変換器における上位第２ビット目決定時の動作例を示す図である。 第１の実施形態に係る逐次比較ＡＤ変換器における上位第３ビット目決定時の動作例を示す図である。 第１の実施形態に係る逐次比較ＡＤ変換器におけるサンプリングフェーズの動作例（寄生容量あり）を示す図である。 第１の実施形態に係る逐次比較ＡＤ変換器における上位第２ビット目決定時の動作例を示す図である。 本発明と従来技術との違いを説明する図である。 第２の実施形態に係る逐次比較ＡＤ変換器におけるサンプリングフェーズの動作例を示す図である。 第２の実施形態に係る逐次比較ＡＤ変換器における最上位ビット決定時の動作例を示す図である。 第２の実施形態に係る逐次比較ＡＤ変換器における上位第２ビット目決定時の動作例を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
［第１の実施形態］
ここで、図を用いて本発明の実施形態の説明を行う。図１０は、第１の実施形態に係る逐次比較ＡＤ変換器の構成の概要を示す図である。逐次比較ＡＤ変換器１００は、電荷共有型の逐次比較ＡＤ変換器であり、逐次比較制御回路１０と、比較器２０と、アナログ入力信号にあらかじめ接続可能な第１の容量３０と、基準電圧にあらかじめ接続可能な第２の容量群４０および第３の容量群５０と、を備える。第２の容量群４０および第３の容量群５０は、重みづけ（例えば、２のべき乗で重みづけ）された複数の容量素子で構成される。第１の容量３０は比較器２０の入力に接続される。
逐次比較制御回路１０は、逐次比較ステップ毎に比較器２０の判定出力結果に基づいて、重みづけされた第２の容量群４０および第３の容量群５０のうちの一方を比較器２０の入力Ｐ側に接続し、他方を比較器２０の入力Ｎ側に接続するように順次逐次比較制御を行い、順次判定される比較器２０の判定出力結果をデジタル出力信号とする。
図１１は、第１の実施形態に係る逐次比較ＡＤ変換器の構成例を示す図である。図１１に示すように、第１の容量３０はスイッチ（切替え回路）６０を介してアナログ入力信号に接続される。また、第２の容量群４０と第３の容量群５０は、スイッチ（切替え回路）７０を介して基準電圧に接続される。第２の容量群４０と第３の容量群５０の容量端子のうち、逐次比較動作時に比較器２０の入力に接続される方の容量端子は、スイッチ７０を介して同電位となるよう接続される。図１１では一例として電圧Ｖｃを与えているが、図１２に示すように単にショートするだけでもよい。
次に、図１３〜図１６を用いて、逐次比較ＡＤ変換器１００の回路動作を逐次比較ステップ毎に順次説明する。簡単のために、３ｂｉｔの電荷共有型の逐次比較ＡＤ変換器１００の動作例を示す。
図１３は、逐次比較動作前のサンプリングフェーズ時の状態を示す図である。図１３に示すように、サンプリングフェーズ時には、第１の容量３０にスイッチ６０を介してアナログ入力が接続され、アナログ入力電圧に対応した電荷が、第１の容量３０に蓄積される。一方、第２の容量群４０および第３の容量群５０にはスイッチ７０を介して基準電圧が接続され、基準電圧に対応した電荷が第２の容量群４０および第３の容量群５０にあらかじめ蓄積される。ここで本発明においては、基準電圧をあらかじめ電荷蓄積する際に、比較器２０の入力に接続される第２の容量群４０および第３の容量群５０の容量端子が、同電位になっていることを特徴としている。本動作説明では、その電位を基準電圧と同じＶrefとおく。
より具体的には、アナログ入力電圧を
Ｖinp−Ｖinn
で表される差動の入力とすると、比較器２０の入力のＰ側とＮ側とにそれぞれ接続された容量３０にはそれぞれ、
Ｑp＝−８ＣＶinn
Ｑn＝−８ＣＶinp
の電荷が蓄積される。
一方、第２の容量群４０のうち重みづけが１番重い容量素子は
Ｑref42＝４ＣＶref
が蓄積され、第２の容量群４０のうち重みづけが２番目に重い容量素子は、
Ｑref41＝２ＣＶref
が蓄積される。
また、第３の容量群５０のうち重みづけが１番重い容量素子は
Ｑref52＝４Ｃ（Ｖref−Ｖref）＝０
が蓄積され、第３の容量群５０のうち重みづけが２番目に重い容量素子は、
Ｑref51＝２Ｃ（Ｖref−Ｖref）＝０
が蓄積される。つまり、実質的には本実施形態では容量群５０には電荷が蓄積されない。
図１４は、最上位ビット決定時の状態を示す図である。図１４に示すように、第１の容量３０の比較器２０と接続していない方の端子は、比較器２０のコモン電圧となるべき電圧に接続される。図１４では一例としてグランドに接続している。
このとき、比較器２０の入力端子をそれぞれＶp，Ｖnとすると、比較器２０の差動入力電圧は
Ｖp−Ｖn＝Ｖinp−Ｖinn
となる。仮に、
Ｖinp−Ｖinn＝０．３Ｖref
と仮定すると、比較器２０の入力電圧は、
Ｖp−Ｖn＝Ｖinp−Ｖinn＝０．３Ｖref＞０
となり、比較器２０は“１”を出力し、最上位ビットは“１”と判定される。
図１５は、上位第２ビット目決定時の状態を示す図である。図１５に示すように、第２の容量群４０のうち重みづけが１番重い容量素子は、最上位ビットが“１”なので比較器２０の入力Ｎ側にスイッチ（切替え回路）８０を介して接続される。一方で、第３の容量群５０のうち重みづけが１番重い容量素子は、最上位ビットが“１”なので比較器２０の入力Ｐ側にスイッチ８０を介して接続される。より具体的には、サンプリングフェーズで蓄積されたＱref42＝４ＣＶrefの電荷が比較器２０の入力Ｎ側に、Ｑref52＝０の電荷が比較器２０の入力Ｐ側に、それぞれ付加される。
したがって、比較器２０の入力Ｐ側の電荷Ｑpの総和、および比較器２０の入力Ｎ側の電荷Ｑnの総和は、
Ｑp＝−８ＣＶinn
Ｑn＝−８ＣＶinp＋４ＣＶref
となる。比較器２０の入力電圧は、
Ｖp−Ｖn＝｛８Ｃ（Ｖinp−Ｖinn）−４ＣＶref｝／１２Ｃ
＝２／３・｛（Ｖinp−Ｖinn）−０．５Ｖref｝
となる。ここで、
Ｖinp−Ｖinn＝０．３Ｖref
と仮定しているので、
Ｖp−Ｖn＝２／３・｛０．３Ｖref−０．５Ｖref｝＜０
となり、比較器２０は“０”を出力し、上位２ビット目は“０”と判定される。
図１６は、上位３ビット目決定時の状態を示す図である。図１６に示すように、第２の容量群４０のうち重みづけが２番目に重い容量素子は、上位２ビット目が“０”なので比較器２０の入力Ｐ側にスイッチ８０を介して接続される。一方で、第３の容量群５０のうち重みづけが２番目に大きい容量素子は、上位２ビット目が“０”なので比較器２０の入力Ｎ側にスイッチ８０を介して接続される。より具体的には、サンプリングフェーズで蓄積されたＱref41＝２ＣＶrefの電荷が比較器２０の入力Ｐ側に、Ｑref51＝０の電荷が比較器２０の入力Ｎ側に、それぞれ付加される。このとき、上位第２ビット目決定の際に接続した、第２の容量群４０および第３の容量群５０のうち重みづけが１番重い容量素子は、比較器２０の入力に接続したままとしている。
したがって、比較器２０の入力Ｐ側の電荷Ｑpの総和、および比較器２０の入力Ｎ側の電荷Ｑnの総和は、
Ｑp＝−８ＣＶinn＋２ＣＶref
Ｑn＝−８ＣＶinp＋４ＣＶref
となる。比較器２０の入力電圧は、
Ｖp−Ｖn＝｛８Ｃ（Ｖinp−Ｖinn）−２ＣＶref｝／１４Ｃ
＝４／７・｛（Ｖinp−Ｖinn）−０．２５Ｖref｝
となる。ここで、
Ｖinp−Ｖinn＝０．３Ｖref
と仮定しているので、
Ｖp−Ｖn＝４／７・｛０．３Ｖref−０．２５Ｖref｝＞０
となり、比較器２０は“１”を出力し、上位３ビット目は“１”と判定される。
以上述べたような、図１３〜図１６に係るこれら一連の逐次比較ステップにより、アナログ入力信号Ｖinp−Ｖinn＝０．３Ｖrefは、デジタル出力“１０１”に、アナログ−デジタル変換される。なお、この逐次比較ステップは、外部から入力されるクロック信号に同期して実施されることが望ましい。前記電荷移動の完了に費やす時間よりも、クロック信号の１サイクルの周期を長くなるようクロック信号を選択することにより、より精度の高い電圧比較が可能になるからである。
ここで、図１７〜図１８を用いて第２の容量群４０および第３の容量群５０に寄生容量が存在していたとしても、本発明によれば、高精度のＡＤ変換器を提供できることを説明する。
図１７に示すように、第２の容量群４０を構成する容量素子の両端にＣp1，Ｃp2のそれぞれが、また第３の容量群５０を構成する容量素子の両端にＣp1，Ｃp2のそれぞれが寄生容量として付加された場合を考える。第２の容量群４０と第３の容量群５０は、同じ容量値、同じレイアウト（集積回路上に形成される容量素子の場合）で構成されることが望ましい。こうすることで、第２の容量群４０と第３の容量群５０との寄生容量を等価にそろえることが可能となるからでる。したがって、第２の容量群４０と第３の容量群５０は、同一であってもよい。ここで、「同一」とは、第２の容量群４０と第３の容量群５０の容量値だけでなく、形状（レイアウト）、材質、構成要素等も含めて同一であることを意味する。
サンプリングフェーズには、第２の容量群４０のうち重みづけが１番重い容量素子は
Ｑref42＝４ＣＶref
が蓄積され、Ｃp1、Ｃp2には、
ΔＱ1＝Ｃp1・Ｖref
ΔＱ2＝Ｃp2・０＝０
が蓄積される。
また、第３の容量群５０のうち重みづけが一番重い容量素子は
Ｑref52＝４Ｃ（Ｖref−Ｖref）＝０
が蓄積される。つまり、実質的には、本実施形態では容量群５０には電荷蓄積されない。Ｃp1、Ｃp2には、
ΔＱ１＝Ｃp1・Ｖref
ΔＱ２＝Ｃp2・Ｖref
が蓄積される。
この後、最上位ビット決定時には、従来と同様、上記寄生容量の影響はない。一方で上位第２ビット目決定時の影響を従来と同様に考える。
図１８を用いてより具体的に説明すると、上位第２ビット目決定時の比較器２０の入力Ｐ側の電荷Ｑp、および比較器２０の入力Ｎ側の電荷Ｑnは、
Ｑp＝−８ＣＶinn＋Ｃp1Ｖref
Ｑn＝−８ＣＶinp＋４ＣＶref＋Ｃp1Ｖref
となる。比較器２０の入力電圧は、
Ｖp−Ｖn
＝｛８Ｃ（Ｖinp−Ｖinn）−４ＣＶref＋Ｃp1Ｖref−Ｃp1Ｖref｝
／（１２Ｃ＋Ｃp1）
＝８Ｃ／（１２Ｃ＋Ｃp1）・｛（Ｖinp−Ｖinn）−０．５Ｖref｝
となる。
このように本発明では、第２の容量群４０と第３の容量群５０に寄生する容量を加味したときに追加される項がキャンセルアウトされるため、従来技術に比べて、寄生容量によるＡＤ変換器のリニアリティの劣化は生じない。従来技術では、基準電圧をあらかじめ電荷蓄積する容量群がひとつであり、それを逐次比較制御回路からの信号を元に、所定の極性または反対の極性で比較器２０の入力端に接続しているのに対し、本発明では、基準電圧をあらかじめ電荷蓄積する容量群をふたつ用意し、それを逐次比較制御回路１０からの信号を元に、どちらか一方を比較器２０の入力Ｐ側、他方を比較器２０の入力Ｎ側に接続する、という構造上の明確な違いから上記のような優れた効果を生んでいる。
より視覚的に違いを、図１９を用いて説明すると、従来技術では容量に蓄えられた基準電圧に対応する電荷を比較器２０の入力（入力電圧を蓄えた容量と等価）に接続する際に、図１９上図のように、所定の極性または反対の極性で接続するのに対し、本発明では、容量に蓄えられた基準電圧に対応する電荷は、比較器２０入力のどちらか一方にだけ接続している。さらに、寄生容量の影響をキャンセルするために、もう一つの、電荷を蓄積しない容量を用意し、もう一方の比較器２０入力に接続している。基準電圧をあらかじめ電荷蓄積する際に、比較器２０と接続する容量端子の電圧が同電位になるように制御していることを本発明では特徴としており、この特徴により寄生容量の影響がキャンセルされる。
［第２の実施形態］
図２０は、第２の実施形態に係る逐次比較ＡＤ変換器の構成の概要を示す図である。逐次比較ＡＤ変換器１０１は、電荷共有型の逐次比較ＡＤ変換器であり、逐次比較制御回路１０と、比較器２０と、アナログ入力信号にあらかじめ接続可能な第１の容量３０と、基準電圧にあらかじめ接続可能な第２の容量群４０および第３の容量群５０と、を備える。第２の容量群４０および第３の容量群５０は、重みづけされた複数の容量素子で構成される。第１の容量３０は比較器２０の入力に接続される。
逐次比較制御回路１０は、逐次比較ステップ毎に比較器２０の判定出力結果に基づいて、重みづけされた第２の容量群４０および第３の容量群５０のうちの一方を比較器２０の入力Ｐ側に接続し、他方を比較器２０の入力Ｎ側に接続するように順次逐次比較制御を行い、順次判定される比較器２０の判定出力結果をデジタル出力信号とする。
本実施形態の逐次比較ＡＤ変換器１０１は、第１の実施形態の逐次比較ＡＤ変換器１００と比較して、アナログ入力信号がシングルエンド信号である点が異なっている。また、ＡＤ変換器のフルスケールレンジが、第１の実施形態の場合、−Ｖref〜＋Ｖrefであったのに対して、本実施形態では、０〜＋Ｖrefとしている。
次に、図２０〜図２２を用いて、逐次比較ＡＤ変換器１０１の回路動作を逐次比較ステップ毎に順次説明する。簡単のために、３ｂｉｔの電荷共有型の逐次比較ＡＤ変換器１０１の動作例を示す。
図２０は、逐次比較動作前のサンプリングフェーズ時の状態を示す図である。図２０に示すように、本実施形態では、サンプリングフェーズ時には第１の容量３０にスイッチ６０を介してアナログ入力および基準電圧が接続され、アナログ電圧に対応した電荷と、基準電圧に対応した電荷とが蓄積される。ここで第２の容量群４０および第３の容量群５０に対する動作は第１の実施形態と同じであるので、説明は省略する。本実施形態では、基準電圧をあらかじめ電荷蓄積する際に、第２の容量群４０には基準電圧差を電荷蓄積し、第３の容量群５０には電荷蓄積しないことを特徴としている。
より具体的には、アナログ入力電圧がＶinで表されるシングルエンドの入力とすると、比較器２０の入力Ｐ側と入力Ｎ側にそれぞれ接続された容量３０にはそれぞれ、
Ｑp＝−８ＣＶref
Ｑn＝−１６ＣＶin
の電荷が蓄積される。
一方、第２の容量群４０のうち重みづけが１番重い容量素子は、
Ｑref42＝４ＣＶref
が蓄積され、Ｃp1，Ｃp2には、
ΔＱ1＝Ｃp1・Ｖref
ΔＱ2＝Ｃp2・０＝０
が蓄積される。
また、第３の容量群５０のうち重みづけが１番重い容量素子は
Ｑref52＝４Ｃ（Ｖref−Ｖref）＝０
が蓄積される。つまり、実質的には本実施形態では容量群５０には電荷蓄積されない。
Ｃp1，Ｃp2には、
ΔＱ1＝Ｃp1・Ｖref
ΔＱ2＝Ｃp2・Ｖref
が蓄積される。
図２１は、最上位ビット決定時の状態を示す図である。図２１に示すように、第１の容量３０の比較器２０と接続していない方の端子は、比較器２０のコモン電圧となるべき電圧に接続される。図２１では一例としてグランドに接続している。基準電圧側の容量はアナログ入力電圧側の容量値に比べ、図のように半分の容量で構成している。
このとき、比較器２０の入力端子をそれぞれ、Ｖp，Ｖnとすると比較器２０の差動入力電圧は
Ｖp−Ｖn＝Ｖin−０．５Ｖref
となる。仮に、
Ｖin＝０．６Ｖref
と仮定すると、比較器２０の入力電圧は、
Ｖp−Ｖn＝０．１Ｖref＞０
となり、比較器２０は“１”を出力し、最上位ビットは“１”と判定される。
図２２は、上位第２ビット目決定時の状態を示す図である。図２２に示すように、第２の容量群４０のうち重みづけが１番重い容量素子は、最上位ビットが“１”なので比較器２０の入力Ｎ側にスイッチ８０を介して接続される。一方で、第３の容量群５０のうち重みづけが１番重い容量素子は、最上位ビットが“１”なので比較器２０の入力Ｐ側にスイッチ８０を介して接続される。より具体的には、サンプリングフェーズで蓄積されたＱref42＝４ＣＶrefの電荷が比較器２０の入力Ｎ側に、Ｑref52＝０の電荷が比較器２０の入力Ｐ側に、それぞれ付加される。
したがって、比較器２０の入力Ｐ側の電荷Ｑpの総和、および比較器２０の入力Ｎ側の電荷Ｑnの総和は、
Ｑp＝−８ＣＶref＋Ｃp1Ｖref
Ｑn＝−１６ＣＶin＋４ＣＶref＋Ｃp1Ｖref
となる。比較器２０の入力電圧は、
Ｖp−Ｖn
＝（１６ＣＶin−８ＣＶref−４ＣＶref＋Ｃp1Ｖref−Ｃp1Ｖref）
／（２０Ｃ＋Ｃp1）
＝１６Ｃ／（２０Ｃ＋Ｃp1）・（Ｖin−０．７５Ｖref）
となる。ここで、
Ｖin＝０．６Ｖref
を仮定しているので、
Ｖp−Ｖn＝１６Ｃ／（２０Ｃ＋Ｃp1）・（０．６Ｖref−０．７５Ｖref）＜０
となり、比較器２０は“０”を出力し、上位２ビット目は“０”と判定される。
このように本実施形態においても、第２の容量群４０および第３の容量群５０に寄生する容量を加味したときに追加される項がキャンセルアウトされるため、従来技術に比べて、寄生容量によるＡＤ変換器のリニアリティの劣化は生じない。上位３ビット目以降の動作については第１の実施形態と同じであるので、説明は省略する。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０ 逐次比較制御回路
２０ 比較器
３０ 第１の容量
４０ 第２の容量群
５０ 第３の容量群
６０，７０，８０ スイッチ（切替え回路）
１００，１０１ 逐次比較ＡＤ変換器

Claims (11)

  1. 比較器と、
    前記比較器の判定結果に基づいてデジタル出力信号を出力する逐次比較制御回路と、
    前記比較器の入力端子に接続され、アナログ入力信号にあらかじめ接続可能に構成される第１の容量と、
    基準電圧にあらかじめ接続可能に構成される第２の容量群および第３の容量群と、
    を備え、
    前記逐次比較制御回路は、
    逐次比較ステップ毎に前記比較器の判定出力結果に基づいて、前記第２の容量群および前記第３の容量群のうちの一方を前記比較器の非反転入力端子に接続し、他方を前記比較器の反転入力端子に接続するように順次逐次比較制御を行い、
    前記第２の容量群および前記第３の容量群に前記基準電圧をあらかじめ電荷蓄積する際に、
    前記比較器の入力端子に接続される側の前記第２の容量群の容量端子と前記第３の容量群の容量端子とが、同電位となるように構成することを特徴とする、
    逐次比較ＡＤ変換器。
  2. 前記第２の容量群および前記第３の容量群に前記基準電圧をあらかじめ電荷蓄積する際に、
    前記第２の容量群には基準電圧を電荷蓄積し、前記第３の容量群には電荷蓄積しないことを特徴とする、
    請求項１に記載の逐次比較ＡＤ変換器。
  3. 前記第２の容量群および前記第３の容量群に前記基準電圧をあらかじめ電荷蓄積する際に、
    前記比較器の入力端子に接続される側の前記第２の容量群の容量端子と前記第３の容量群の容量端子とが、前記基準電圧となっていることを特徴とする、
    請求項１または請求項２に記載の逐次比較ＡＤ変換器。
  4. 前記第２の容量群および前記第３の容量群は、重みづけされた複数の容量素子を有する、
    請求項１から３のいずれか一項に記載の逐次比較ＡＤ変換器。
  5. 前記第２の容量群および前記第３の容量群は、それぞれ同じ容量値をもった複数の容量素子で構成される、
    請求項１から４のいずれか一項に記載の逐次比較ＡＤ変換器。
  6. 前記第２の容量群および前記第３の容量群は、同一であることを特徴とする、
    請求項５に記載の逐次比較ＡＤ変換器。
  7. 前記第２の容量群および前記第３の容量群は、２のべき乗で重みづけされた複数の容量素子で構成される、
    請求項１から６のいずれか一項に記載の逐次比較ＡＤ変換器。
  8. 前記逐次比較制御回路は、外部から入力されるクロック信号に同期して、前記逐次比較制御を行うことを特徴とする、
    請求項１から７のいずれか一項に記載の逐次比較ＡＤ変換器。
  9. 前記第１の容量、前記第２の容量群、および前記第３の容量群の各両端の接続関係を切替える切替え回路を更に備え、
    前記切替え回路は、
    第１期間に、前記第１の容量の一端に前記アナログ入力信号を接続し、前記第２の容量群の一端と前記第３の容量群の一端とが同電位になるように接続関係を切替える、
    請求項１に記載の逐次比較ＡＤ変換器。
  10. 前記切替え回路は、
    前記第１期間に、前記第２の容量群の一端と前記第３の容量群の一端とを基準電圧に接続する、
    請求項９に記載の逐次比較ＡＤ変換器。
  11. 前記切替え回路は、
    前記第１期間に、前記第２の容量群の一端と前記第３の容量群の一端とを接続する、
    請求項９に記載の逐次比較ＡＤ変換器。
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