JP2021125540A - 半導体記憶装置 - Google Patents

Abstract

【課題】データ書き込み時のリーク電流を抑制させることができるアンチヒューズメモリ及び半導体記憶装置を提供する。【解決手段】半導体記憶装置１には複数のアンチヒューズメモリＭが行列状に配置されている。アンチヒューズメモリＭは、メモリキャパシタ１０とＭＯＳトランジスタ２０とを有する。メモリキャパシタ１０は、メモリゲート電極１０ａがＭＯＳトランジスタ２０のソース領域２０ｂに接続され、拡散領域１０ｂが列ごとのソース線ＳＬに接続されている。ＭＯＳトランジスタ２０のゲート電極２０ａは、列ごとのワード線ＷＬに接続され、ドレイン領域２０ｃは行ごとのビット線ＢＬに接続されており、独立して印加される電圧が制御される。【選択図】図１

Description

本発明は、アンチヒューズメモリ及び半導体記憶装置に関する。

データの書き込みを１回限り行えるアンチヒューズメモリが知られている（例えば、特許文献１を参照）。アンチヒューズメモリでは、メモリキャパシタの絶縁膜であるメモリゲート絶縁膜を電気的に絶縁破壊することによって、データの書き込みを行う。

特許文献１には、ダイオード接続されたＮ型のＭＯＳトランジスタ（整流素子）とメモリキャパシタとからなる複数のアンチヒューズメモリを行列状に配置した半導体記憶装置が記載されている。メモリキャパシタは、ワード線とビット線との電圧差により絶縁破壊されるメモリゲート絶縁膜とメモリゲート電極とを活性領域上に積層した構成である。アンチヒューズメモリの各行に対応してワード線が、各列に対応してビット線がそれぞれ設けられている。各アンチヒューズメモリのメモリキャパシタは、活性領域の一端に設けられた拡散領域にビット線が接続され、メモリゲート電極にＭＯＳトランジスタのソース領域が接続されている。また、ＭＯＳトランジスタは、ゲート電極とドレイン領域とが相互に接続されてダイオード接続され、これらのゲート電極及びドレイン領域がワード線に接続されている。

上記半導体記憶装置では、行列状に配置したアンチヒューズメモリのうち、特定のアンチヒューズメモリにデータを書き込む場合には、そのデータを書き込むアンチヒューズメモリに接続されたビット線に０Ｖの電圧を印加しワード線に５Ｖの電圧を印加する。それ以外のビット線、ワード線にはそれぞれ３Ｖ、０Ｖの電圧を印加する。これによりデータを書き込むアンチヒューズメモリでは、メモリゲート電極と拡散領域との間にメモリゲート絶縁膜を絶縁破壊する電圧差を生じさせ、それ以外のアンチヒューズメモリではメモリゲート絶縁膜が絶縁破壊しない電圧差としている。

国際公開第２０１６／１３６６０４号

上記のような構成のアンチヒューズメモリでは、データを書き込むアンチヒューズメモリ（以下、選択アンチヒューズメモリと称する）と同じワード線に接続されているデータを書き込まないアンチヒューズメモリ（以下、非選択アンチヒューズメモリと称する）では、選択アンチヒューズメモリと同じく、ＭＯＳトランジスタのゲート電極とドレイン領域とにワード線から書き込み用の５Ｖの電圧が印加される。この結果、その非選択アンチヒューズメモリにおいても、ＭＯＳトランジスタがオン状態となり、５Ｖの電圧がメモリキャパシタのメモリゲート電極に印加される。非選択アンチヒューズメモリに接続されたビット線には、メモリゲート絶縁膜が絶縁破壊されないように、３Ｖの電圧が印加されるが、メモリゲート電極と拡散領域との間には約２Ｖの電圧差が生じる。この結果、当該非選択アンチヒューズメモリのメモリゲート絶縁膜が既に絶縁破壊されている場合に、当該非選択アンチヒューズメモリを通して、ワード線からビット線にリーク電流が流れるという問題があった。

本発明は、上記事情を鑑みてなされたものであり、データ書き込み時のリーク電流を抑制させることができるアンチヒューズメモリ及び半導体記憶装置を提供することを目的とする。

本発明のアンチヒューズメモリは、活性領域と、前記活性領域上に形成されたメモリゲート絶縁膜と、前記メモリゲート絶縁膜上に形成されたメモリゲート電極とを有するメモリキャパシタと、ゲート電極と、ソース領域と、ドレイン領域とを有するＭＯＳトランジスタとを備え、前記ゲート電極は、ワード線が接続され、前記ドレイン領域は、前記ワード線とは別に設けられたビット線が接続され、前記メモリゲート電極と前記ソース領域とが接続されているものである。

本発明の半導体記憶装置は、上記アンチヒューズメモリが行列状に配置されたメモリアレイと、前記アンチヒューズメモリの行ごとに設けられ、対応する行内の前記アンチヒューズメモリにそれぞれ接続された前記ビット線と、前記アンチヒューズメモリの列ごとに設けられ、対応する列内の前記アンチヒューズメモリにそれぞれ接続された前記ワード線とを備えるものである。

本発明によれば、ＭＯＳトランジスタのゲート電極にワード線を接続し、ドレイン領域をワード線とは別に設けられたビット線に接続して、ゲート電極とドレイン領域とに印加する電圧を独立に制御するので、データの書き込みの際に、書き込みの対象とならないアンチヒューズメモリのＭＯＳトランジスタをオフ状態とすることができ、メモリゲート絶縁膜が既に絶縁破壊されているアンチヒューズメモリのリーク電流を抑制することができる。

実施形態に係る半導体記憶装置の回路構成を示す概略図である。 アンチヒューズメモリの構造を示す断面図である。 メモリアレイにおける各活性領域、ソース線、ワード線、ビット線の平面レイアウトを示す説明図である。 書き込み動作の際の各ソース線、各ワード線及び各ビット線への電圧の印加状態の一例を示す説明図である。 読み出し動作の際の各ソース線、各ワード線及び各ビット線への電圧の印加状態の一例を示す説明図である。 各メモリキャパシタの拡散領域をそれぞれウエルと等電位となるように電気的に接続した例の半導体記憶装置の回路構成を示す概略図である。

図１において、半導体記憶装置１は、メモリアレイＣＡ、ビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬを備えている。メモリアレイＣＡには、複数のアンチヒューズメモリ（メモリセル）Ｍが行列状に配置されている。ビット線ＢＬは、アンチヒューズメモリＭの各行に対応してそれぞれ設けられ、ワード線ＷＬ及びソース線ＳＬは、アンチヒューズメモリＭの各列に対応してそれぞれ設けられている。すなわち、行方向に並ぶアンチヒューズメモリＭにて一のビット線ＢＬを共有しているとともに、列方向に並ぶアンチヒューズメモリＭにて一のワード線ＷＬ及び一のソース線ＳＬを共有している。

なお、以下では、個々のアンチヒューズメモリＭを区別する場合には、ｉ及びｊを１、２、３・・・として、第ｉ列第ｊ行のものをアンチヒューズメモリＭｉｊとして説明する。また、ワード線ＷＬ、ソース線ＳＬを特定の列のものに区別する場合には、第ｉ列のものをワード線ＷＬｉ、ソース線ＳＬｉとして説明する。ビット線ＢＬについても同様に、特定の行のものに区別する場合には、第ｊ行のものをビット線ＢＬｊとして説明する。

さらに、データの書き込み及び読み出しの対象となるアンチヒューズメモリＭと、対象とならないアンチヒューズメモリＭとを区別する場合には、前者を選択アンチヒューズメモリＭ、後者を非選択アンチヒューズメモリＭと称して説明する。

アンチヒューズメモリＭは、いずれも同一の構成であり、それぞれメモリキャパシタ１０とＭＯＳトランジスタ２０とを有している。各ワード線ＷＬ及び各ソース線ＳＬは、それぞれ対応する列の各アンチヒューズメモリＭに接続されている。各ビット線ＢＬは、対応する行の各アンチヒューズメモリＭに接続されている。したがって、第ｉ列第ｊ行のアンチヒューズメモリＭｉｊは、ワード線ＷＬｉ、ソース線ＳＬｉ、ビット線ＢＬｊにそれぞれ接続されている。なお、後述するように、ビット線ＢＬは、行方向に延在し、ワード線ＷＬ及びソース線ＳＬは、列方向に延在しており、互いに直交している。

また、半導体記憶装置１は、列選択回路２５、行選択回路２６、センスアンプ２７を備えている。ビット線ＢＬは、行選択回路２６及びセンスアンプ２７にそれぞれ接続され、ワード線ＷＬ及びソース線ＳＬは、それぞれ列選択回路２５に接続されている。

アンチヒューズメモリＭは、ＭＯＳトランジスタ２０のゲート電極２０ａがワード線ＷＬに、ソース領域２０ｂがメモリキャパシタ１０のメモリゲート電極１０ａに、ドレイン領域２０ｃがビット線ＢＬにそれぞれ接続されている。また、メモリキャパシタ１０の拡散領域１０ｂがソース線ＳＬに接続されている。アンチヒューズメモリＭは、列選択回路２５及び行選択回路２６によって、接続されたビット線ＢＬ、ソース線ＳＬ及びワード線ＷＬの電圧が制御されることで、データの書き込み、読み出しが行われる。

メモリキャパシタ１０は、メモリゲート電極１０ａ、拡散領域１０ｂ、メモリゲート絶縁膜１０ｃ（図２参照）を有しており、メモリゲート絶縁膜１０ｃの絶縁破壊の有無により、１ビットのデータを不揮発的に保持する。すなわち、メモリキャパシタ１０は、メモリゲート絶縁膜１０ｃが絶縁破壊されておらずメモリゲート電極１０ａと拡散領域１０ｂとの間が電気的に絶縁されている絶縁状態と、メモリゲート絶縁膜１０ｃが絶縁破壊されてメモリゲート電極１０ａと拡散領域１０ｂとが電気的に短絡した短絡状態が１ビットデータの「０」また「１」に対応する。なお、この例では、メモリゲート絶縁膜１０ｃを絶縁破壊して短絡状態とすることを、アンチヒューズメモリＭのデータの書き込みと称している。また、データ読み出しは、メモリキャパシタ１０が絶縁状態であるか短絡状態であるかを検出することを意味する。

データの書き込み及び読み出しの際に、列選択回路２５は、ワード線ＷＬ及びソース線ＳＬに電圧を印加し、行選択回路２６は、ビット線ＢＬに電圧を印加する。ワード線ＷＬに印加する電圧としては、書き込み時の第１選択列電圧及び第１非選択列電圧と、読み出し時の第２選択列電圧及び第２非選択列電圧とがある。また、ソース線ＳＬに印加する電圧としては、書き込み時の第１ソース線電圧と、読み出し時の第２ソース線電圧とがある。ビット線ＢＬに印加する電圧としては、書き込み時の第１選択行電圧及び第１非選択行電圧と、読み出し時の第２選択行電圧及び第２非選択行電圧とがある。これらの電圧の詳細については、後述する。

データの読み出しには、プリチャージ方式を採用している。センスアンプ２７は、第２選択行電圧にまでプリチャージされたビット線ＢＬの電位の変化に基づいて、アンチヒューズメモリＭに書き込まれている１ビットのデータを取得する。例えば、センスアンプ２７は、ビット線ＢＬの電位が一定の時間内に所定の閾値電位よりも低下するか否かを検出する。なお、この例ではデータの読み出しではプリチャージ方式を用いているが、データの読み出しの方式は特に限定されない。

図２にアンチヒューズメモリＭの断面構造の一例を示す。なお、行方向に隣接するアンチヒューズメモリＭ同士は、列方向に対して線対称な配置である。このため、アンチヒューズメモリＭには、図２に示される配置とこれに線対称な配置とがある。アンチヒューズメモリＭは、半導体基板Ｓ１上のＰ型のウエルＳ２に形成されている。Ｐ型のウエルＳ２には、絶縁材料で形成された素子分離膜ＩＬによって行方向に分離された、第１活性領域３１と第２活性領域３２が設けられている。

第１活性領域３１には、メモリキャパシタ１０が形成されている。第１活性領域３１には、素子分離膜ＩＬと所定の間隔を空けて、Ｎ型のドーパントを高濃度ドープした拡散領域１０ｂが形成されている。後述するように、拡散領域１０ｂはソース線ＳＬとして働く。素子分離膜ＩＬと拡散領域１０ｂとの間の第１活性領域３１上には、メモリゲート絶縁膜１０ｃが形成されている。メモリゲート絶縁膜１０ｃ、素子分離膜ＩＬの各上面にまたがってメモリゲート電極１０ａが設けられている。メモリゲート電極１０ａの両側壁には、絶縁材料で形成されたサイドウォールＳＷ１が設けられている。

第２活性領域３２には、ＭＯＳトランジスタ２０が形成されている。第２活性領域３２には、素子分離膜ＩＬに隣接するように、Ｎ型のドーパントを高濃度ドープしたソース領域２０ｂが形成されている。また、第２活性領域３２には、ソース領域２０ｂと所定の間隔を空けて、Ｎ型のドーパントを高濃度ドープしたドレイン領域２０ｃが形成されている。ソース領域２０ｂとドレイン領域２０ｃとの間の第２活性領域３２上には、ゲート絶縁膜２０ｄが形成され、このゲート絶縁膜２０ｄの上にゲート電極２０ａが形成されている。後述するように、ゲート電極２０ａはワード線ＷＬとして働く。ゲート電極２０ａの両側壁には、絶縁材料で形成されたサイドウォールＳＷ２が設けられている。ゲート絶縁膜２０ｄは、データの書き込みの際に絶縁破壊しないように、その厚みが第１選択列電圧に応じて決められ、メモリゲート絶縁膜１０ｃのものよりも大きくされている。

ＭＯＳトランジスタ２０のソース領域２０ｂと、メモリキャパシタ１０のメモリゲート電極１０ａとにまたがって、コンタクトＣ１が設けられている。このコンタクトＣ１により、メモリキャパシタ１０のメモリゲート電極１０ａとＭＯＳトランジスタ２０のソース領域２０ｂが接続されている。コンタクトＣ１によりメモリゲート電極１０ａとソース領域２０ｂとを接続することに代えて、メモリゲート電極１０ａ上とソース領域２０ｂ上にそれぞれコンタクトを設け、それぞれのコンタクトを配線で接続してもよい。

ドレイン領域２０ｃには、コンタクトＣ２が設けられており、このコンタクトＣ２により、ゲート電極２０ａよりも上層のメタル配線層に設けたメタル配線からなるビット線ＢＬに接続されている。この例では、コンタクトＣ２は、コンタクトＣ１と同層に形成されたコンタクトＣ２ａと、このコンタクトＣ２ａの上部に形成されたコンタクトＣ２ｂとからなる。コンタクトＣ２を一のコンタクトで形成してもよい。ビット線ＢＬは、行方向に延設されている。メモリゲート電極１０ａ、ゲート電極２０ａ、コンタクトＣ１、コンタクトＣ２、ビット線ＢＬは、層間絶縁膜により覆われている。メモリキャパシタ１０のメモリゲート電極１０ａと、ＭＯＳトランジスタ２０のゲート電極２０ａは、同一工程で形成された、同じ配線層（同層）の配線である。

図３にアンチヒューズメモリＭの平面レイアウトの一例を示す。複数のアンチヒューズメモリＭが行列状に配置され、メモリアレイＣＡを構成する。行方向に隣接するアンチヒューズメモリＭの各要素の配置は、上述のように列方向に対して線対称である。また、各行におけるアンチヒューズメモリＭの各要素の配置は同じである。

ウエルＳ２には、列方向に延在した複数の第１活性領域３１が形成されている。第１活性領域３１は、Ｎ型のドーパントが高濃度でドープされ、ソース線ＳＬを構成する。メモリアレイ端の第１活性領域３１上にコンタクトＣ３が形成され、ソース線ＳＬは、コンタクトＣ３、メタル配線（図示省略）等を介して列選択回路２５に接続され、第１ソース線電圧、第２ソース線電圧が与えられる。ソース線ＳＬは、列方向に延在し、行方向に隣接するアンチヒューズメモリＭで共有される。

互いに隣接する第１活性領域３１の間のウエルＳ２に、行方向に長い矩形状の複数の第２活性領域３２が、所定の間隔を空けて列方向に配置されている。第２活性領域３２は、行方向に隣接するアンチヒューズメモリＭのものと一体化している。

メモリキャパシタ１０のメモリゲート電極１０ａは、行方向に長い矩形状に形成され、その一端が第１活性領域３１内にまで延びている。他端は、第１活性領域３１と第２活性領域３２との間にあるが、第２活性領域３２内まで延びていてもよい。コンタクトＣ１が、メモリゲート電極１０ａと第２活性領域３２とにまたがって形成され、メモリゲート電極１０ａと第２活性領域３２に設けられたＭＯＳトランジスタ２０のソース領域２０ｂとが電気的に接続される。

列方向に配置されたアンチヒューズメモリＭで共有される配線として、列方向に延在したワード線ＷＬが列ごとに設けられている。各ワード線ＷＬは、第２活性領域３２を列方向に横断するように配置されている。ワード線ＷＬの第２活性領域３２上の部分がＭＯＳトランジスタ２０のゲート電極２０ａとなる。メモリアレイ端のワード線ＷＬ上にコンタクトＣ４が形成され、ワード線ＷＬは、コンタクトＣ４、メタル配線（図示省略）等を介して列選択回路２５に接続され、第１選択列電圧、第１非選択列電圧、第２選択列電圧、第２非選択列電圧が与えられる。

第２活性領域３２の行方向の中央に、コンタクトＣ２が形成されている。コンタクトＣ２は、行方向に隣接するアンチヒューズメモリＭで共有される。行方向に配置されたアンチヒューズメモリＭで共有される配線としてビット線ＢＬが行ごとに設けられている。各ビット線ＢＬは、行方向に延在しており、ワード線ＷＬ及びソース線ＳＬと直交している。ビット線ＢＬは、コンタクトＣ２によって第２活性領域３２に設けられたＭＯＳトランジスタ２０のドレイン領域２０ｃと接続されている。ビット線ＢＬは、行選択回路２６に接続され、第１選択行電圧、第１非選択行電圧、第２選択行電圧、第２非選択行電圧が与えられる。

以下に、上記の構成のデータの書き込みと読み出しについて説明する。１つのアンチヒューズメモリＭを選択して、そのアンチヒューズメモリＭにデータを書き込む場合には、選択アンチヒューズメモリＭに接続されている選択ワード線となるワード線ＷＬに第１選択列電圧を印加し、その他の非選択ワード線となるワード線ＷＬに第１非選択列電圧を印加する。また、選択アンチヒューズメモリＭに接続されている選択ビット線となるビット線ＢＬに第１選択行電圧を印加し、その他の非選択ビットとなるビット線ＢＬに第１非選択行電圧を印加する。さらに、選択アンチヒューズメモリＭに接続されている選択ソース線となるソース線ＳＬ及びその他の非選択ソース線となるソース線ＳＬのいずれにも第１ソース線電圧を印加する。

第１選択列電圧は、第１選択行電圧をドレイン電圧として印加しているＭＯＳトランジスタ２０をオン状態にすることができるゲート電圧であり、ＭＯＳトランジスタ２０の閾値電圧以上に設定されている。第１非選択列電圧は、ＭＯＳトランジスタ２０をオフ状態にするゲート電圧である。

第１選択行電圧及び第１非選択行電圧は、ＭＯＳトランジスタ２０のドレイン電圧として印加されるものである。第１選択行電圧は、この電圧がＭＯＳトランジスタ２０を介して印加されるメモリゲート電極１０ａと第１ソース線電圧が印加される拡散領域１０ｂとの間に、メモリゲート絶縁膜１０ｃを絶縁破壊する電圧差を生じさせる電圧として設定されている。この第１選択行電圧は、第１ソース線電圧よりも高く設定されている。

第１非選択行電圧は、メモリゲート絶縁膜１０ｃの絶縁破壊の防止と、非選択アンチヒューズメモリＭを介してビット線ＢＬからソース線ＳＬにリーク電流が流れることを阻止するために、第１ソース線電圧と同じに設定されている。

この例では、第１選択行電圧が５Ｖ、第１選択列電圧が６Ｖである。また、第１非選択列電圧及び第１非選択行電圧及び第１ソース線電圧がウエル電圧（電位）と同じ０Ｖである。

選択アンチヒューズメモリＭでは、ワード線ＷＬからの第１選択列電圧がゲート電極２０ａに印加され、ビット線ＢＬからの第１選択行電圧がドレイン領域２０ｃに印加される。これにより、ＭＯＳトランジスタ２０がオン状態になり、ビット線ＢＬの第１選択行電圧がＭＯＳトランジスタ２０を介してメモリゲート電極１０ａに印加される。また、メモリキャパシタ１０の拡散領域１０ｂにソース線ＳＬから第１ソース線電圧が印加される。

このように選択アンチヒューズメモリＭでは、メモリキャパシタ１０のメモリゲート電極１０ａに第１選択行電圧（＝５Ｖ）が印加されるとともに、拡散領域１０ｂに第１ソース線電圧（＝０Ｖ）が印加されるため、メモリゲート電極１０ａの直下の第１活性領域３１の表面にチャネル（図示せず）が形成されオン状態になり、チャネル電位がソース線ＳＬの電位と同電位となる。これにより、選択アンチヒューズメモリＭでは、チャネルとメモリゲート電極１０ａの電位差が５Ｖとなるため、メモリゲート電極１０ａの下部のメモリゲート絶縁膜１０ｃが絶縁破壊される。このようにして、メモリゲート電極１０ａと拡散領域１０ｂとがチャネルを介して低抵抗の導通状態となり、データが書き込まれた状態となる。

例えば、アンチヒューズメモリＭ１１にデータを書き込む場合には、図４に示すように、ワード線ＷＬ１を第１選択列電圧（＝６Ｖ）に、ワード線ＷＬ２、ＷＬ３・・・を第１非選択列電圧（＝０Ｖ）にし、ビット線ＢＬ１を第１選択行電圧（＝５Ｖ）に、ビット線ＢＬ２、ＢＬ３・・・を第１非選択行電圧（＝０Ｖ）にする。

アンチヒューズメモリＭ１１のＭＯＳトランジスタ２０のゲート電極２０ａにワード線ＷＬ１から６Ｖが印加され、ドレイン領域２０ｃにビット線ＢＬ１から５Ｖが印加される。これにより、ＭＯＳトランジスタ２０はオン状態となり、ドレイン領域２０ｃに印加されている５ＶがＭＯＳトランジスタ２０のソース領域２０ｂを介してメモリゲート電極１０ａに印加される。

アンチヒューズメモリＭ１１は、そのメモリキャパシタ１０の拡散領域１０ｂがソース線ＳＬ１の第１ソース線電圧（＝０Ｖ）とされている。これにより、アンチヒューズメモリＭ１１では、上記のようにメモリゲート電極１０ａとこのメモリゲート電極１０ａの直下の第１活性領域３１に形成されるチャネルとの間に、メモリゲート絶縁膜１０ｃを絶縁破壊する５Ｖの電圧差が生じる。その結果、メモリゲート絶縁膜１０ｃが絶縁破壊されて、メモリキャパシタ１０が短絡状態となり、アンチヒューズメモリＭ１１にデータが書き込まれる。

一方、非選択アンチヒューズメモリＭでは、ワード線ＷＬからゲート電極２０ａに第１非選択列電圧が印加されてＭＯＳトランジスタ２０がオフ状態となるか、ビット線ＢＬからＭＯＳトランジスタ２０のドレイン領域２０ｃに第１非選択列電圧が印加されるかのどちらかまたは両方になる。

前者の場合には、ビット線ＢＬからの電圧がＭＯＳトランジスタ２０を介してメモリゲート電極１０ａに印加されず、後者の場合には、ＭＯＳトランジスタ２０を介してメモリゲート電極１０ａに印加される第１非選択電圧がソース線ＳＬから拡散領域１０ｂに印加される第１ソース線電圧と同じになる。このため、いずれの場合でも、非選択アンチヒューズメモリＭでは、メモリゲート電極１０ａとその直下の第１活性領域３１との間にメモリゲート絶縁膜１０ｃが絶縁破壊される電圧差が生じることはなく、メモリゲート絶縁膜１０ｃが絶縁破壊されずに絶縁状態のままとなり、データが書き込まれない状態が維持される。また、非選択アンチヒューズメモリＭを介してビット線ＢＬからソース線ＳＬにリーク電流が流れることが阻止される。

以下、（Ａ）選択アンチヒューズメモリＭと同じ行の非選択アンチヒューズメモリＭ、（Ｂ）選択アンチヒューズメモリＭと同じ列の非選択アンチヒューズメモリＭ、（Ｃ）選択アンチヒューズメモリＭと異なる行及び列の非選択アンチヒューズメモリＭ、について説明する。

（Ａ）選択アンチヒューズメモリＭと同じ行の非選択アンチヒューズメモリＭ、すなわちアンチヒューズメモリＭ１１と同じビット線ＢＬ１に接続されているアンチヒューズメモリＭ２１、Ｍ３１・・・では、それらのＭＯＳトランジスタ２０のドレイン領域２０ｃにビット線ＢＬ１から第１選択行電圧（＝５Ｖ）が印加されるが、メモリゲート電極１０ａにはワード線ＷＬ２、ＷＬ３・・・から第１非選択列電圧（＝０Ｖ）が印加される。これにより、アンチヒューズメモリＭ２１、Ｍ３１・・・のＭＯＳトランジスタ２０は、オフ状態になる。この結果、アンチヒューズメモリＭ２１、Ｍ３１・・・では、それらのメモリキャパシタ１０のメモリゲート電極１０ａと、第１ソース線電圧（＝０Ｖ）が印加されている拡散領域１０ｂとの間にメモリゲート絶縁膜１０ｃが絶縁破壊される電圧差が生じることはない。したがって、アンチヒューズメモリＭ２１、Ｍ３１・・・にデータが書き込まれることはない。

アンチヒューズメモリＭ２１、Ｍ３１・・・の一部または全部は、データが既に書き込まれてメモリキャパシタ１０が短絡状態になっている場合がある。上述のように、ＭＯＳトランジスタのゲート電極とドレイン領域とが接続された従来のアンチヒューズメモリで構成される従来の半導体記憶装置では、ワード線を共有する選択アンチヒューズメモリと同じ行の非選択アンチヒューズメモリのＭＯＳトランジスタがオン状態となるため、短絡状態のメモリキャパシタを通してワード線からビット線にリーク電流が流れるという問題があった。この半導体記憶装置１でも、アンチヒューズメモリＭ２１、Ｍ３１・・・のＭＯＳトランジスタ２０がオン状態になってしまうと、ビット線ＢＬ１からＭＯＳトランジスタ２０、メモリキャパシタ１０を通してソース線ＳＬ２、ＳＬ３・・・にリーク電流が流れてしまう。しかしながら、この半導体記憶装置１では、ビット線ＢＬとワード線ＷＬとに独立に電圧を印加することができ、アンチヒューズメモリＭ２１、Ｍ３１・・・のＭＯＳトランジスタ２０のゲート電極２０ａに第１非選択列電圧を印加してオフ状態としているため、そのようなリーク電流は発生しない。

ところで、選択アンチヒューズメモリＭに対するデータの書き込み時に、メモリゲート電極１０ａと拡散領域１０ｂとの間に過大な電圧差が生じたり、過大な電流が流れたりすると、メモリキャパシタ１０の破壊の範囲がウエルＳ２の内部にまで及んでしまう場合がある。その場合には、メモリゲート電極１０ａ、メモリゲート絶縁膜１０ｃ、ウエルＳ２表面を経由してソース線ＳＬに流れる通常のリーク電流の経路に加えて、メモリゲート電極１０ａからメモリゲート絶縁膜１０ｃを通してウエルＳ２に流れるリーク経路が形成される。ソース線ＳＬに流れるリーク電流は、ソース線ＳＬの電圧を調整することにより阻止することができるが、ウエルＳ２に流れるリーク電流は、ウエル電位を０Ｖとする必要があるため阻止することができない。

上述のように、従来の半導体記憶装置では、選択アンチヒューズメモリと同じ行の非選択アンチヒューズメモリのＭＯＳトランジスタがオン状態となるため、ウエルに流れるリーク経路が存在する場合、短絡状態のメモリキャパシタを通してワード線からウエルにリーク電流が流れるという問題が発生する。このため、従来の半導体記憶装置では、メモリキャパシタにおける過剰な破壊を避け、適切な絶縁破壊がなされるように、データ書き込みのための印加電圧等の精密な調整及び制御が不可欠であった。

これに対して、この半導体記憶装置１では、ビット線ＢＬとワード線ＷＬとに独立に電圧を印加することができ、アンチヒューズメモリＭ２１、Ｍ３１・・・のＭＯＳトランジスタ２０のゲート電極２０ａに第１非選択列電圧を印加してオフ状態としているため、ウエルＳ２に流れるリーク経路が存在しても、そのリーク経路にリーク電流が流れることはない。このことは、データの書き込みの際にウエルＳ２へのリーク経路の形成を許容することを意味しており、第１選択列電圧、第１選択行電圧などのデータ書き込み条件を容易に決めることができるとともに、確実な絶縁破壊をするうえで有利である。

また、アンチヒューズメモリＭ２１、Ｍ３１・・・の一部または全部を通したソース線ＳＬ２、ＳＬ３・・・へのリーク電流が、上記のようにオフ状態のＭＯＳトランジスタ２０によって抑制されるため、ソース線ＳＬ２、ＳＬ３・・・に設定する電圧を０Ｖより高くしてリーク電流を抑制する必要がない。このため、ソース線ＳＬ２、ＳＬ３・・・に接続された非選択アンチヒューズメモリＭであるアンチヒューズメモリＭ２２、Ｍ３２・・・、Ｍ２３、Ｍ３３・・・等の拡散領域１０ｂの電位を上昇させることがないので、ソース線ＳＬ２、ＳＬ３・・・に接続された他のアンチヒューズメモリＭ２２、Ｍ３２・・・、Ｍ２３、Ｍ３３・・・等に誤書き込みがなされることを防止できる。

（Ｂ）選択アンチヒューズメモリＭと同じ列の非選択アンチヒューズメモリＭ、すなわちアンチヒューズメモリＭ１１と同じワード線ＷＬ１及びソース線ＳＬ１に接続されているアンチヒューズメモリＭ１２、Ｍ１３・・・では、それらのＭＯＳトランジスタ２０は、ゲート電極２０ａにワード線ＷＬ１から第１選択列電圧が印加されてオン状態になる。しかしながら、これらのアンチヒューズメモリＭ１２、Ｍ１３・・・では、ＭＯＳトランジスタ２０のドレイン領域２０ｃにビット線ＢＬ２、ＢＬ３・・・からの第１非選択行電圧（＝０Ｖ）が印加されている。また、ソース線ＳＬ１からは第１ソース線電圧（＝０Ｖ）がメモリキャパシタ１０の拡散領域１０ｂに印加されている。このため、ＭＯＳトランジスタ２０を介して第１非選択行電圧が印加されるメモリゲート電極１０ａと、第１ソース線電圧が印加されている拡散領域１０ｂとの間に、メモリゲート絶縁膜１０ｃを絶縁破壊する電圧差が生じることはない。したがって、アンチヒューズメモリＭ１２、Ｍ１３・・・にデータが書き込まれることはない。また、ビット線ＢＬ２、ＢＬ３・・・とソース線ＳＬ１は、同じ電圧なので、メモリキャパシタ１０が短絡状態になっているアンチヒューズメモリＭ１２、Ｍ１３・・・を通してソース線ＳＬ１とビット線ＢＬ２、ＢＬ３・・・との間にリーク電流は流れない。

なお、アンチヒューズメモリＭ１２、Ｍ１３・・・のＭＯＳトランジスタ２０のゲート絶縁膜２０ｄには、メモリゲート絶縁膜１０ｃを絶縁破壊する電圧以上の第１選択列電圧（＝６Ｖ）が印加されるが、第１選択列電圧に応じてゲート絶縁膜２０ｄをメモリゲート絶縁膜１０ｃよりも厚くしてあるため、ゲート絶縁膜２０ｄが絶縁破壊されることはない。

（Ｃ）選択アンチヒューズメモリＭと異なる行及び列の非選択アンチヒューズメモリＭ、すなわち接続されているビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬのいずれもがアンチヒューズメモリＭ１１とは異なるアンチヒューズメモリＭ２２、Ｍ３２・・・、Ｍ２３、Ｍ３３・・・等では、それらのＭＯＳトランジスタ２０のゲート電極２０ａにワード線ＷＬ２、ＷＬ３・・・からの第１非選択列電圧（＝０Ｖ）が印加されている。このため、ＭＯＳトランジスタ２０はオフ状態が維持されるので、上述のアンチヒューズメモリＭ２１、Ｍ３１・・・の場合と同様に、アンチヒューズメモリＭ２２、Ｍ３２・・・、Ｍ２３、Ｍ３３・・・等にデータが書き込まれることはない。

また、メモリキャパシタ１０が短絡状態になっているアンチヒューズメモリＭ２２、Ｍ３２・・・、Ｍ２３、Ｍ３３・・・等を通してソース線ＳＬ２、ＳＬ３・・・とビット線ＢＬ２、ＢＬ３・・・との間にリーク電流が流れることもない。なお、アンチヒューズメモリＭ２２、Ｍ３２・・・、Ｍ２３、Ｍ３３・・・等が接続されたビット線ＢＬ２、ＢＬ３・・・には、第１非選択行電圧（＝０Ｖ）が印加されているので、ビット線ＢＬ２、ＢＬ３・・・の電圧に起因してデータの書き込みが行われることもなく、リーク電流が流れることもない。

次に、データ読み出し動作について説明する。データを読み出す場合には、まず各ソース線ＳＬに第２ソース線電圧をそれぞれ設定した状態にする。このように第２ソース線電圧を設定した状態で、選択アンチヒューズメモリＭが接続されたビット線ＢＬに第２選択行電圧を印加して、そのビット線ＢＬを第２選択行電圧にまでプリチャージする。なお、他のビット線ＢＬは第２非選択行電圧としてプリチャージを行わない。

プリチャージの完了後、そのビット線ＢＬが行選択回路２６から電気的に切り離された状態にされる。この後に、選択アンチヒューズメモリＭが接続されたワード線ＷＬに第２選択列電圧を、その他のワード線ＷＬに第２非選択列電圧をそれぞれ設定する。そして、このときのビット線ＢＬの電位の変化をセンスアンプ２７で検出する。

第２選択列電圧は、ＭＯＳトランジスタ２０をオン状態にするゲート電圧として決められており、ＭＯＳトランジスタ２０の閾値電圧以上に設定されている。この例では、第２選択列電圧を第１選択列電圧よりも低く設定している。第２非選択行電圧は、ＭＯＳトランジスタ２０をオフ状態にするゲート電圧である。第２非選択行電圧は、第２ソース線電圧と同じ電圧に設定されている。この例では、第２選択行電圧、第２選択列電圧が３Ｖ、第２非選択行電圧、第２非選択列電圧、第２ソース線電圧がウエル電圧と同じ０Ｖである。

例えば、アンチヒューズメモリＭ１１のデータを読み出す場合は、図５に示すように、ソース線ＳＬ１、ＳＬ２、ＳＬ３・・・を第２ソース線電圧（＝０Ｖ）にした状態で、ビット線ＢＬ１を第２選択行電圧（＝３Ｖ）にまでプリチャージする。プリチャージの完了後、ワード線ＷＬ１を第２選択列電圧（＝３Ｖ）に、その他のワード線ＷＬ２、ＷＬ３・・・を第２非選択列電圧（＝０Ｖ）にする。

アンチヒューズメモリＭ１１のＭＯＳトランジスタ２０は、そのゲート電極２０ａにワード線ＷＬ１から３Ｖが印加されることにより、オン状態となる。この結果、ビット線ＢＬ１の電圧がＭＯＳトランジスタ２０を介してメモリゲート電極１０ａに印加される。

アンチヒューズメモリＭ１１にデータが書き込まれていなかった場合、すなわちメモリキャパシタ１０が絶縁状態である場合では、メモリキャパシタ１０からソース線ＳＬ１方向へ電流は流れない。そのため、ビット線ＢＬ１は、プリチャージされた３Ｖがそのまま保持される。一方、アンチヒューズメモリＭ１１にデータが既に書き込まれていた場合、すなわちメモリキャパシタ１０が短絡状態である場合では、ビット線ＢＬ１からＭＯＳトランジスタ２０、メモリキャパシタ１０を通してソース線ＳＬ１方向に電流が流れ、ビット線の電位が降下する。

ビット線ＢＬ１に接続された他のアンチヒューズメモリＭ２１、Ｍ３１・・・では、それらのＭＯＳトランジスタ２０のメモリゲート電極１０ａにワード線ＷＬ２、ＷＬ３・・・から０Ｖが印加される。これにより、アンチヒューズメモリＭ２１、Ｍ３１・・・のＭＯＳトランジスタ２０は、オフ状態を維持する。したがって、アンチヒューズメモリＭ２１、Ｍ３１・・・を通してビット線ＢＬ１から電流が流れることはない。

上記のように選択アンチヒューズメモリＭであるアンチヒューズメモリＭ１１のメモリキャパシタ１０が短絡状態であるか否かによって、ビット線ＢＬ１の電位が決まる。アンチヒューズメモリＭ１１のメモリキャパシタ１０が短絡状態であれば、ビット線ＢＬ１の電位は第２選択行電圧が印加された時点からの時間の経過とともに降下する。

上記のビット線ＢＬ１の電位の変化をセンスアンプ２７で検出することで、アンチヒューズメモリＭ１１が書き込まれているか否か、すなわちアンチヒューズメモリＭ１１が保持している１ビットデータを判定することができる。

上述のように、選択アンチヒューズメモリＭに対するデータの書き込み時に、メモリキャパシタ１０の破壊の範囲がウエルＳ２の内部にまで及び、メモリゲート電極１０ａからメモリゲート絶縁膜１０ｃを通してウエルＳ２に流れる電流のリーク経路が形成される場合がある。

従来の半導体記憶装置では、メモリキャパシタの拡散領域に接続されたビット線の電位をセンスアンプで検出して読み出しを行う。具体的には、メモリキャパシタが短絡状態であれば、ワード線に印加された電圧がＭＯＳトランジスタ（整流素子）を通してメモリキャパシタのメモリゲート電極に印加され、メモリキャパシタに電流が流れ、ビット線の電位が上昇する。メモリキャパシタが絶縁状態であれば、ワード線に印加された電圧がＭＯＳトランジスタ（整流素子）を通してメモリキャパシタのメモリゲート電極に印加されてもメモリキャパシタに電流が流れず、ビット線の電位は変化しない。

メモリキャパシタに、メモリゲート電極からメモリゲート絶縁膜を通してウエルに流れる電流のリーク経路が形成されると、電流はメモリゲート電極からウエルに流れ、メモリキャパシタの拡散領域には流れない。そうすると、従来の半導体記憶装置では、メモリキャパシタが短絡状態であっても、ビット線の電位が上昇せず、読み出しができなくなる。

これに対して、この半導体記憶装置１では、メモリキャパシタ１０が短絡状態である場合、メモリゲート電極１０ａからメモリゲート絶縁膜１０ｃを通してウエルＳ２に流れる電流のリーク経路が存在し、ビット線ＢＬ１からＭＯＳトランジスタ２０、メモリキャパシタ１０を通してソース線ＳＬ１方向に電流が流れずにウエルＳ２に電流が流れたとしても、ビット線ＢＬ１の電位が降下する。したがって、選択アンチヒューズメモリＭに対するデータの書き込み時に、メモリキャパシタ１０の破壊の範囲がウエルＳ２の内部にまで及び、メモリゲート電極１０ａからメモリゲート絶縁膜１０ｃを通してウエルＳ２に流れる電流のリーク経路が形成された場合でも、ビット線ＢＬ１の電位の変化をセンスアンプ２７で検出することで、アンチヒューズメモリＭ１１が書き込まれているか否かを判定することができる。

上記の例では、データの書き込み動作において、第１非選択行電圧をウエル電圧（＝０Ｖ）と同じにしているが、ウエル電圧と第１選択行電圧との間の中間電圧としてもよい。例えば、第１ソース線電圧及びウエル電圧が０Ｖ、第１選択行電圧が６Ｖの場合に、第１非選択行電圧を３Ｖ程度とすることができる。このように、第１非選択行電圧を中間電圧とすることにより、ゲート絶縁膜２０ｄに印加される電圧を小さくすることができる。すなわち、ワード線ＷＬから第１選択列電圧が印加されるゲート電極２０ａと、ゲート電極２０ａの直下の第２活性領域３２の表面に形成され、ドレイン領域２０ｃを介してビット線ＢＬから第１非選択行電圧（中間電圧）が印加されるチャネルとの電圧差を上記の例よりも小さくすることができる。このため、ゲート絶縁膜２０ｄの厚みを小さくすることができ、例えばメモリゲート絶縁膜１０ｃとゲート絶縁膜２０ｄとを同じ厚みにすることができる。なお、このように第１非選択行電圧を中間電圧にする場合に、その中間電圧は、ウエル電圧との電圧差がメモリゲート絶縁膜１０ｃを絶縁破壊する電圧よりも低くなるように設定される。

また、上記の例では、データの書き込み動作において、各ソース線ＳＬに第１ソース線電圧として０Ｖをそれぞれ設定しているが、選択アンチヒューズメモリＭに接続されていない各ソース線ＳＬの電圧は、これに限定されない。例えば、選択アンチヒューズメモリＭに接続されていない各ソース線ＳＬの電圧を０Ｖよりも高く第１選択行電圧よりも低い中間電圧としてもよい。この場合、第１選択行電圧を５Ｖとして、選択アンチヒューズメモリＭに接続されていない各ソース線ＳＬの電圧を例えば３Ｖ程度にすることができる。この場合、例えばＭＯＳトランジスタ２０のオフ特性が不十分な場合であってビット線ＢＬの第１選択列電圧の一部がメモリキャパシタ１０のメモリゲート電極１０ａに印加される場合であっても、そのメモリゲート電極１０ａとソース線ＳＬとの電圧差が小さくなるため、短絡状態のメモリキャパシタ１０を通して流れるリーク電流を低減することができる。

上記のように選択アンチヒューズメモリＭに接続されていない各ソース線ＳＬの電圧を中間電圧に設定する場合、第１非選択列電圧を０Ｖよりも高く第１選択列電圧よりも低い電圧に設定し、第１選択列電圧が印加されているビット線ＢＬからＭＯＳトランジスタ２０を通してメモリゲート電極１０ａに印加される電圧が中間電圧以下となるようにＭＯＳトランジスタ２０で電圧降下が生じるように第１非選択列電圧を設定してもよい。例えば、第１選択列電圧を６Ｖ、第１選択行電圧を５Ｖ、中間電圧を３Ｖとして、第１非選択列電圧を例えば３Ｖ以下に設定することができる。この場合は、従来の半導体記憶装置のように、選択アンチヒューズメモリＭと同じ行の非選択アンチヒューズメモリＭのＭＯＳトランジスタ２０がオン状態となるが、メモリゲート電極１０ａに印加される電圧とソース線ＳＬの中間電圧との電圧差が小さいため、選択アンチヒューズメモリＭと同じビット線ＢＬに接続された非選択アンチヒューズメモリＭにおけるリーク電流を抑制することができる。

さらに、データの読み出し動作において、第２選択列電圧と第２選択行電圧とを同じにしているが、これに限定されるものではなく、異なる電圧としてもよい。例えば、第２選択行電圧よりも第２選択列電圧を高くしてもよく、第２選択行電圧を３Ｖ、第２選択列電圧を５Ｖに設定することができる。第２選択列電圧を高く設定することによって、ＭＯＳトランジスタ２０のオン電流を増加させ、メモリキャパシタ１０が短絡状態にある場合のビット線ＢＬの電圧の降下速度を大きくでき、データの読み出し動作を高速化することができる。

上述のように、半導体記憶装置１では、全てのソース線ＳＬの電圧を０Ｖとしても、データの書き込み及び読み出しを行うことができる。そのため、図６に回路構成を示す半導体記憶装置１Ａのように、メモリキャパシタ１０の拡散領域１０ｂをウエルＳ２と等電位となるようにした構成でもよい。この場合、例えば、メモリキャパシタ１０の拡散領域１０ｂに代えてＰ型のドーパントを高濃度ドープした拡散領域を形成すればよい。または、第１活性領域３１に拡散領域を形成しなければよい。このような構成でのデータの書き込みでは、メモリゲート電極１０ａと第１活性領域３１（ウエルＳ２）との間の電圧差によりメモリゲート絶縁膜１０ｃを破壊し、読み出しでは、メモリゲート電極１０ａから絶縁破壊されたメモリゲート絶縁膜１０ｃを通して第１活性領域３１にビット線ＢＬ１からの電流を流す。このような半導体記憶装置１Ａによれば、ソース線ＳＬを廃止することができ、回路規模を小さくすることができる。

上記の例では、Ｐ型のウエル（第１活性領域）上にメモリゲート絶縁膜及びメモリゲート電極を積層したＮ型のメモリキャパシタと、Ｐ型のウエル（第２活性領域）上にゲート絶縁膜及びゲート電極を積層したＮ型のＭＯＳトランジスタとでアンチヒューズメモリを構成しているが、本発明はこれに限定されず、アンチヒューズメモリをＰ型のメモリキャパシタとＰ型のＭＯＳトランジスタとで構成してもよい。この場合、Ｐ型のメモリキャパシタは、Ｎ型のウエルに設けた第１活性領域上にメモリゲート絶縁膜及びメモリゲート電極を積層し、また第１活性領域にＰ型のドーパントを高濃度ドープして拡散領域を形成した構成とすればよい。このＰ型のメモリキャパシタの拡散領域についても、上記の例と同様に、Ｐ型のドーパントを高濃度ドープする他に、Ｎ型のドーパントを高濃度ドープした構成としても、また拡散領域を形成しない構成としてもよい。Ｐ型のＭＯＳトランジスタは、Ｎ型のウエルにゲート絶縁膜及びゲート電極を積層し、Ｐ型のドーパントを高濃度ドープしたドレイン領域及びソース領域とすればよい。

また、上記の例では、複数のアンチヒューズメモリを複数行及び複数列の行列状に配置しているが、行数及び列数は１以上であればよく、例えば１行複数列の行列状、複数行１列の行列状としてもよい。

１、１Ａ 半導体記憶装置
１０ メモリキャパシタ
１０ａ メモリゲート電極
１０ｂ 拡散領域
１０ｃ メモリゲート絶縁膜
２０ ＭＯＳトランジスタ
２０a ゲート電極
２０b ソース領域
２０c ドレイン領域
２０ｄ ゲート絶縁膜
２７ センスアンプ
３１、３２ 活性領域
ＢＬ ビット線
ＳＬ ソース線
ＷＬ ワード線
Ｍ アンチヒューズメモリ

Claims (7)

1. 活性領域と、前記活性領域上に形成されたメモリゲート絶縁膜と、前記メモリゲート絶縁膜上に形成されたメモリゲート電極とを有するメモリキャパシタと、
   ゲート電極と、ソース領域と、ドレイン領域とを有するＭＯＳトランジスタとを備え、
   前記ゲート電極は、ワード線が接続され、
   前記ドレイン領域は、前記ワード線とは別に設けられたビット線が接続され、
   前記メモリゲート電極と前記ソース領域とが接続されている
   ことを特徴とするアンチヒューズメモリ。
2. 書き込みの対象である場合に、前記ゲート電極に前記ワード線から前記ＭＯＳトランジスタをオン状態にするゲート電圧が印加されるとともに、前記ドレイン領域に前記ビット線から前記メモリゲート電極と前記活性領域内に形成された拡散領域または前記活性領域との間に前記メモリゲート絶縁膜を絶縁破壊する電圧差を生じさせるドレイン電圧が印加され、
   書き込みの対象ではない場合に、前記ＭＯＳトランジスタをオフ状態にする前記ゲート電圧または前記電圧差を生じさせないドレイン電圧の少なくとも一方が前記ＭＯＳトランジスタに対して印加される
   ことを特徴とする請求項１に記載のアンチヒューズメモリ。
3. 請求項１に記載のアンチヒューズメモリが行列状に配置されたメモリアレイと、
   前記アンチヒューズメモリの行ごとに設けられ、対応する行内の前記アンチヒューズメモリにそれぞれ接続された前記ビット線と、
   前記アンチヒューズメモリの列ごとに設けられ、対応する列内の前記アンチヒューズメモリにそれぞれ接続された前記ワード線と
   を備えることを特徴とする半導体記憶装置。
4. 前記アンチヒューズメモリの列ごとに設けられ、対応する列内の前記アンチヒューズメモリの前記活性領域内に形成された拡散領域にそれぞれ接続されたソース線をさらに備える
   ことを特徴とする請求項３に記載の半導体記憶装置。
5. 前記活性領域内に形成された拡散領域は、前記活性領域が形成されたウエルと等電位とされていることを特徴とする請求項３に記載の半導体記憶装置。
6. 前記ビット線に接続され、前記ビット線の電位の変化を検出するセンスアンプを備えることを特徴とする請求項３ないし５のいずれか１項に記載の半導体記憶装置。
7. 書き込みの対象である前記アンチヒューズメモリが接続された前記ビット線に前記メモリゲート絶縁膜を絶縁破壊させる電圧を印加し、
   書き込みの対象である前記アンチヒューズメモリが接続された前記ワード線に前記ＭＯＳトランジスタをオン状態にする電圧を印加する
   ことを特徴とする請求項３または４に記載の半導体記憶装置。
   
   

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