JP2021113800A - 半導体試験装置及び半導体素子の試験方法 - Google Patents

半導体試験装置及び半導体素子の試験方法 Download PDF

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Abstract

【課題】試験をするパワー半導体素子の温度を目標温度に維持することができないという課題がある。【解決手段】パワー半導体素子を周期ｔｃ、オン時間ｔｏｎ、オフ時間ｔｏｆｆのいずれかを変更あるいは制御することにより、パワー半導体素子に所定の電流が流れる時間、間隔を制御する。パワー半導体素子にオン時間ｔｏｎ１で通電すると、パワー半導体素子の温度が徐々に上昇する。パワー半導体素子の温度情報はリアルタイムで取得し、温度に変換する。パワー半導体素子が目標温度Ｔａになれば、パワー半導体素子をオンさせる時間をｔｏｎ２に変更し、パワー半導体素子の温度が一定値Ｔａとなるように、パワー半導体素子のオン時間を制御する。【選択図】図６７

Description

本発明は、ＳｉＣ、ＩＧＢＴ、ＭＯＳ−ＦＥＴ、ＧａＮ、バイポーラトランジスタ等の半導体素子のパワーサイクル試験を行う半導体試験装置、半導体素子の試験方法等に関するものである。
半導体素子の使用環境での故障モードに近いストレスを効率よく再現でき、高い信頼性でパワー半導体素子等の評価を行うことができる半導体試験装置及び半導体素子の試験方法を提供する。
パワー半導体は、高電圧や大電流を扱うことが出来る半導体である。たとえば最新のパワー半導体を組み込んだインバータとモーターを組み合わせ、「先進技術」であるHEV/EVなどが、現在普及の広がりを見せている。今後はこの組み合わせが「核」となり、鉄道・船舶・航空・衛星など、各種輸送機器の電動化に貢献していくことが期待されている。
パワー半導体は、CPU・メモリなどに使用する小さな電力供給から、モーターを駆動させる大きな電力供給まで行うことから、大きさや種類が非常に多くなっている。
さらなるエネルギー変換効率向上から、SiC（シリコンカーバイド）やGaN（窒化ガリウム）など、ワイドギャップパワー半導体における新素材開発も進歩している。
パワー半導体は多くの電力を扱うことが出来るため、自己発生する熱量も多く、効率的に冷却する必要がある。そのため、実装の信頼性においては、多くの項目に配慮する必要がある。
パワー半導体素子の寿命には、パワー半導体素子自体の発熱に起因した熱疲労現象による寿命と、パワー半導体素子の外部環境の温度変化に起因した熱疲労現象による寿命とがある。また、パワー半導体素子のゲート絶縁膜への印加電圧による電圧疲労による寿命等がある。
一般的に、パワー半導体素子の寿命試験は、半導体素子に通電オンオフを繰り返すことが行われている。たとえば、半導体素子のトランジスタのエミッタ端子（ソース端子）、コレクタ端子（ドレイン端子）等に印加電圧及び電流を設定し、ゲート端子に周期的なオンオフ信号（動作／非動作信号）を印加して試験が行われる。
試験時に半導体素子に印加する電流は数百アンペアと大きく、発熱、電圧降下をさけるため低抵抗の配線を必要とする。試験電流が大きいため、半導体素子と配線に接続部を低抵抗に接続する必要がある。
試験をする半導体素子は多段に接続されたものが多く、半導体素子がトランジスタの場合等、チャンネル間電圧は試験条件等で大きく変化する。半導体素子に印加する試験信号が適切でないと半導体素子に印加する試験信号で破壊する場合がある。
半導体素子の試験も多くの種類があり、試験の種類に対応させて配線の接続を変更する必要がある。配線の接続変更作業は多くの時間を必要とし、接続不良、接続ミスが発生する。
パワー半導体素子も小パッケージ化が進展しつつあり、小パッケージ化に伴い、パッケージの端子等の接続部面積も小さくなっている。
特開２０１４−１３８４８８
従来の半導体試験装置では、トランジスタ１１７をオンオフ動作させるとともに、定電流Ｉｄをトランジスタのチャンネルに流すことにより、パワー半導体素子（トランジスタ等）の試験を実施する。
半導体素子試験装置（パワーサイクル試験装置）で実施する試験項目は多種多様であり、試験項目に対応させて、設定条件あるいは試験条件を変更する必要がある。
パワー半導体は、多種多様な信頼性試験を実施する必要があるが、従来の半導体素子試験装置では、多種多様な信頼性試験を効率良く実施できないという課題がある。
半導体試験装置（パワーサイクル試験装置）で実施する試験項目は多種多様であり、試験項目に対応させて、トランジスタ１１７との接続を変更（結線を変更）する必要がある。
定電流Ｉｄは数百Ａ以上の電流であることが多く、前記電流を流す接続配線２１１、電源配線２１２は太い線材を使用する必要がある。また、半導体電極端子に大きな電流Ｉｄが流れる。半導体素子の接続電極端子と接続配線間に接触抵抗があると、接触部が発熱し、半導体素子が破壊するという課題がある。
近年はパワー半導体素子も小パッケージ化が進展している。パワー半導体素子の小パッケージ化に伴い、パワー半導体素子の接続電極のサイズも小さくなっている。
パワー半導体素子の接続端子が小さくなると、接続基板の接続配線との接続が困難になる。また、接続抵抗も高くなる。パワー半導体素子には大電流が流れるため、接続抵抗が高くなると、接続部が発熱しパワー半導体素子が焼損する。
パワー半導体素子の試験装置では、半田付けなどにより固定をすることができない。パワー半導体素子の試験装置では、試験するパワー半導体素子を脱着可能なようにする必要がある。
試験項目に対応させるための太い線材の配線の接続変更は、長時間を必要とし、また、配線の接続変更のための作業スペースを必要とするため、試験装置が大きくなるという課題がある。
本発明の半導体素子試験装置は、1つのデバイスが通電オフの期間中に、他のデバイスに通電する通電切り替え部と、複数の電源装置、複数の温度測定装置、ノイズコントロール制御装置を具備する。
本発明の半導体装置は、半導体デバイスをオン（動作）させる周期、オンさせる時間を任意に設定できる。
パワー半導体素子を周期ｔｃ、オン時間ｔｏｎ、オフ時間ｔｏｆｆのいずれかを変更あるいは制御することにより、パワー半導体素子に所定の電流が流れる時間、間隔を制御する。
パワー半導体素子にオン時間ｔｏｎ１で通電すると、パワー半導体素子の温度が徐々に上昇する。パワー半導体素子の温度情報はリアルタイムで取得し、温度に変換する。パワー半導体素子が目標温度Ｔａになれば、パワー半導体素子をオンさせる時間をｔｏｎ２に変更し、パワー半導体素子の温度が一定値Ｔａとなるように、パワー半導体素子のオン時間を制御する。
パワー半導体素子１１７は、裏面の平面部に電極端子２２６と、側面に信号端子２２７が形成または配置されている。または、パワー半導体素子１１７の裏面の平面部に電極端子２２６及び信号端子２２７が形成または配置されている。
接続基板５１４には、電極端子２２６と接続する電極パターン５０５が形成され、前記信号端子２２７と接続する電極パターン５０６が形成されている。
パワー半導体素子１１７は前記電極端子２２６を上方に向けて、サンプル配置プレート５１１のサンプル穴５１２に挿入されて位置決めされる。
信号端子２２７と接続基板５１４間には、異方向性導電ゴム５０４が配置される。接続基板５１４は押圧されることにより、信号端子２２７と電極パターン５０６とが電気的に接続される。
以上のように、半導体素子１１７の電極端子２２６及び信号端子２２７と、接続基板５１４の電極パターン５０６と信号端子２２７間に異方性導電ゴム５０４を挟持させる。異方性導電ゴム５０４により電極パターン５０６と信号端子２２７間が電気的に接続される。電極パターン５０５と電極パターン５０６間は耐熱レジスト５２３が形成される。電極パターンは接続部５０７と接続され、接続部５０７に試験電流を印加して、半導体素子１１７を試験する。
本発明の半導体素子試験装置及び半導体の試験方法では、デバイス状態をリアルタイムに表示でき、半導体デバイスの温度の正確な測定ができる。また、半導体デバイスの完全破壊前に試験の停止が可能であり、リアルタイムで熱抵抗測定が可能であり、Ｋファクターの自動測定が可能という効果がある。
本発明の半導体素子試験装置は、押圧時に異方向性導電ゴム５０４により信号端子２２７と電極パターン５０６とが電気的に接続される。
試験をするパワー半導体素子１１７は、異方向性導電ゴム５０４を除去することにより、取外しすることができる。また、接続基板５１４の配線パターンを試験するパワー半導体素子１１７の形状の一致させること、また、配線接続パターンを考慮することにより、多種多様な試験を実施することができる。
半導体素子の説明図及び等価回路図である。 半導体素子の平面図及び断面図である。 本発明の半導体試験装置における接続基板の等価回路図及び説明図である。 半導体素子の説明図及び等価回路図である。 半導体素子の平面図及び断面図である。 本発明の半導体試験装置における接続基板の等価回路図及び説明図である。 半導体素子の説明図及び等価回路図である。 半導体素子の説明図及び等価回路図である。 本発明の半導体試験装置におけるサンプル配置プレートの説明図である。 本発明の半導体試験装置における接続基板の説明図である。 本発明の半導体試験装置における接続基板の説明図である。 本発明の半導体試験装置における接続基板の説明図である。 本発明の半導体試験装置における接続基板の説明図である。 本発明の半導体試験装置における押圧プレートの説明図である。 本発明の半導体試験装置における半導体素子の実装方法の説明図である。 本発明の半導体試験装置における半導体素子の実装方法の説明図である。 本発明の半導体試験装置における半導体素子の実装方法の説明図である。 本発明の半導体試験装置における半導体素子の実装方法の説明図である。 半導体素子の説明図及び等価回路図である。 本発明の半導体試験装置におけるサンプル配置プレートの説明図である。 本発明の半導体試験装置における半導体素子の実装方法の説明図である。 本発明の半導体試験装置の説明図である。 本発明の半導体試験装置の説明図である。 本発明の半導体試験装置の説明図である。 本発明の半導体試験装置の説明図である。 本発明の半導体試験装置における半導体素子の実装方法の説明図である。 本発明の半導体試験装置の説明図である。 本発明の半導体試験装置の等価回路図及びブロック図である。 本発明の半導体試験装置の構成図である。 本発明の半導体試験装置の構成図である。 本発明の半導体試験装置の説明図である。 本発明の半導体試験装置の説明図である。 本発明の半導体試験装置の説明図である。 本発明の半導体試験装置の説明図である。 本発明の半導体試験装置におけるヒートパイプの説明図である。 本発明の半導体試験装置の説明図である。 本発明の半導体試験装置の説明図である。 本発明の半導体試験装置の説明図である。 本発明の半導体試験装置の説明図である。 本発明の半導体試験装置におけるヒートパイプの説明図である。 本発明の半導体試験装置におけるヒートパイプの説明図である。 本発明の半導体試験装置におけるヒートパイプの説明図である。 本発明の半導体試験装置におけるヒートパイプの説明図である。 本発明の半導体素子の試験方法の説明図である。 本発明の半導体素子の試験方法の説明図である。 本発明の半導体素子の試験方法の説明図である。 本発明の半導体素子の試験方法の説明図である。 本発明の半導体素子の試験方法の説明図である。 本発明の半導体素子の試験方法の説明図である。 本発明の半導体素子の試験方法の説明図である。 本発明の半導体素子の試験方法の説明図である。 本発明の半導体素子の試験方法の説明図である。 本発明の半導体試験装置におけるサンプル配置プレートの説明図である。 本発明の半導体試験装置における接続基板の説明図である。 半導体素子の説明図である。 本発明の半導体試験装置の説明図である。 本発明の半導体試験装置の説明図である。 本発明の半導体素子試験装置の説明図である。 本発明の半導体素子試験装置の説明図である。 本発明の半導体素子試験方法の説明図である。 本発明の半導体素子試験方法の説明図である。 本発明の半導体素子試験方法の説明図である。 本発明の半導体素子試験方法の説明図である。 本発明の半導体素子試験方法の説明図である。 本発明の半導体素子試験方法の説明図である。 本発明の半導体素子試験方法の説明図である。 本発明の半導体素子試験方法の説明図である。 本発明の半導体素子試験装置の構造図である。 本発明の半導体素子試験装置の構造図である。 本発明の半導体素子試験装置の構造図である。 本発明の半導体素子試験装置の構造図である。 本発明の半導体素子試験装置の構造図である。
以下、添付した図面を参照して、本発明の実施の形態に係るパワーサイクル試験等のパワー半導体試験装置及びパワー半導体素子の試験方法を説明する。
明細書で記載する実施形態では、パワー半導体素子のうち、ＩＧＢＴを例にとって説明する。本発明はＩＧＢＴに限定されるものではなく、ＳｉＣ、ＭＯＳＦＥＴ、ＪＦＥＴ、トランジスタ等の各種のパワー半導体素子に適用することができる。
本発明はトランジスタだけに適用されるものではなく、ダイオード等の２端子素子にも本発明は適用できる。また、サイリスタ、トライアック等の他のパワー半導体素子にも適用できる。
本発明はパワー半導体素子に限定されるものではなく、低電力用の半導体素子、小信号制御用の半導体素子にも本発明は適用できることは言うまでもない。
本発明は素子あるいは部品に電流あるいは電圧等を印加して試験を行うものである。したがって、試験対象はパワー半導体素子に限定されるものではない。たとえば、電力用抵抗素子、サーミスタ、ポジスタ、ＺＮＲ、ホトトランジスタ、ホトダイオード、ショットキーダイオード、高速ダイオード、スピーカー、モーター、メカニカルリレー等にも適用できることは言うまでもない。
発明を実施するための形態を説明するための各図面において、同一の機能を有する要素には同一の符号を付し、説明を省略する場合がある。また、本明細書に記載する実施例は、それぞれの実施例と組み合わせることができる。
図１は試験をする半導体素子１１７の説明図及び等価回路図である。図１（ａ）は、一例としての試験をする半導体素子１１７を裏面から見た状態を模式的に図示した説明図である。図１（ｂ）は半導体素子の等価回路図である。
図１（ａ）において、半導体素子等の形状として、ＳＯＰ (Small Outline Package) が例示される。ＳＯＰの裏面に、電極端子２２６ａ、電極端子２２６ｂが形成されている。ＳＯＰでは信号端子２２７がパッケージの裏面（電極端子２２６が形成されている面）と側面部に形成または配置されている。
半導体素子１１７としてトランジスタを例示している。トランジスタ１１７は大電流を印加するＰ端子（トランジスタ１１７のコレクタ端子）と大電流を印加するＮ端子（トランジスタ１１７のエミッタ端子）を有する。
電極端子２２６上には、めっき膜５２４（図示せず）が形成される。めっき膜５２４は、Ｎｉ−Ｐ膜として説明するが、他に、ＮｉあるいはＮｉ−Ｂで薄膜を形成してもよい。めっき膜５２４（図示せず）は電極パターンと密着良く接合できる材料であれば、いずれの材料物であってもよい。ニッケル（Ｎｉ）以外に、たとえば、錫、銀、金、銅、鉛、亜鉛、あるいはこれらの合金等が例示される。
めっき膜５２４（図示せず）の膜厚は、１μｍ以上２０μｍ以下の膜厚とすることが好ましい。特に、２μｍ以上６μｍ以下の膜厚にすることが好ましい。めっき膜５２４上には、金めっき膜５２５（図示せず）を形成することが好ましい。
電極端子２２６上に形成するめっき５２４膜は、端子２２７上に形成するめっき膜５２４よりのも厚くする。または、電極端子２２６上にめっき膜５２４を形成し、端子２２７上はめっき膜５２４を形成しない。または、信号端子２２７上に形成するめっき５２４膜は、電極端子２２６上に形成するめっき膜５２４よりも薄くする。
めっき膜５２４（図示せず）の膜厚と金めっき膜５２５（図示せず）を加算した膜厚は、１μｍ以上１０μｍ以下の膜厚にすることが好ましい。特に、２μｍ以上６μｍ以下の膜厚にすることが好ましい。
めっき膜５２４上には、金めっき５２５（図示せず）を形成することが好ましい。めっき膜５２４を電極端子２２６または信号端子２２７部に形成しない場合は、金めっき膜５２５を電極端子２２６または信号端子２２７部上に形成することが好ましい。
金めっき膜５２５（図示せず）の膜厚は０．０１μｍ以上とする。金めっき膜５２５（図示せず）はめっき膜５２４の表面の酸化あるいは汚染を防止あるいは抑制する機能を有する。
図２は、図１における半導体素子１１７の断面図である。図２（ｂ）は、図２（ａ）のＡＡ’線における断面図である。図２（ｃ）は、図２（ａ）のＢＢ’線における断面図である。半導体素子１１７のパッケージの表面には電極端子２２６が配置され、半導体素子１１７のパッケージの側面には信号線端子が配置される。
図３は、半導体素子１１７の電極端子２２６と接続部５０７の接続状態、及び信号端子２２７とコネクタ２０２の接続ピン５０２との接続状態を示す説明図である。
電極端子２２６ａと接続部５０７ａとが接続配線５０３で電気的に接続されている。電極端子２２６ｂと接続部５０７ｂとが接続配線５０３で電気的に接続されている。コネクタ２０２内には、８本の接続ピン５０２が配置されている。
接続ピン５０２ａと半導体素子１１７の信号端子２２７ｄとが信号配線で電気的に接続されている。接続ピン５０２ｂと半導体素子１１７の信号端子２２７ｃとが信号配線５０８で電気的に接続されている。接続ピン５０２ｃと半導体素子１１７の信号端子２２７ｂとが信号配線５０８で電気的に接続されている。接続ピン５０２ｄと半導体素子１１７の信号端子２２７ａとが信号配線５０８で電気的に接続されている。接続ピン５０２ｅと半導体素子１１７の信号端子２２７ｈとが信号配線５０８で電気的に接続されている。接続ピン５０２ｆと半導体素子１１７の信号端子２２７ｆとが信号配線５０８で電気的に接続されている。接続ピン５０２ｇと半導体素子１１７の信号端子２２７ｇとが信号配線５０８で電気的に接続されている。接続ピン５０２ｈと半導体素子１１７の信号端子２２７ｅとが信号配線５０８で電気的に接続されている。
図４は試験をする半導体素子１１７の説明図及び等価回路図である。図４（ａ）は半導体素子１１７を裏面から見た状態を模式的に図示した説明図である。図４（ｂ）は半導体素子の等価回路図である。
図４（ａ）において、半導体素子等の形状として、ＱＦＮ(Quad Flat No leaded package)が例示される。ＱＦＮの裏面に、電極端子２２６ａ、電極端子２２６ｂが形成されている。ＱＦＮでは信号端子２２７がパッケージの裏面（電極端子２２６が形成されている面）に形成または配置されている。
半導体素子１１７としてトランジスタを例示している。トランジスタ１１７は大電流を印加するＰ端子（トランジスタ１１７のコレクタ端子）と大電流を印加するＮ端子（トランジスタ１１７のエミッタ端子）を有する。
電極端子２２６上には、めっき膜５２４（図示せず）が形成される。めっき膜５２４は、Ｎｉ−Ｐ膜として説明するが、他に、ＮｉあるいはＮｉ−Ｂで薄膜を形成してもよい。めっき膜５２４（図示せず）は電極パターンと密着良く接合できる材料であれば、いずれの材料物であってもよい。ニッケル（Ｎｉ）以外に、たとえば、錫、銀、金、銅、鉛、亜鉛、あるいはこれらの合金等が例示される。
めっき膜５２４（図示せず）の膜厚は、１μｍ以上２０μｍ以下の膜厚が好ましい。特に、２μｍ以上６μｍ以下の膜厚にすることが好ましい。めっき膜５２４上には、金めっき膜５２５（図示せず）を形成することが好ましい。
電極端子２２６上に形成するめっき５２４膜は、信号端子２２７上に形成するめっき膜５２４よりのも厚くする。または、電極端子２２６上にめっき膜５２４を形成し、信号端子２２７上はめっき膜５２４を形成しない。または、信号端子２２７上に形成するめっき５２４膜は、電極端子２２６上に形成するめっき膜５２４よりも薄くする。
めっき膜５２４（図示せず）の膜厚と金めっき膜５２５（図示せず）を加算した膜厚は、１μｍ以上１０μｍ以下の膜厚が好ましい。特に、２μｍ以上６μｍ以下の膜厚にすることが好ましい。
なお、ＳＯＰ、ＱＦＮのいずれかのパッケージ形状において、電極端子２２６部を信号端子２２７部よりも高くする（厚みを厚く）ことも好ましい。電極端子２２６部を信号端子２２７部よりも１０μ〜０．５ｍｍ程度、高くすることが例示される。
図１等のＳＯＰの場合と同様に、めっき膜５２４上には、金めっき５２５（図示せず）を形成することが好ましい。めっき膜５２４を電極端子２２６または信号端子２２７部に形成しない場合は、金めっき膜５２５を電極端子２２６または信号端子２２７部上に形成することが好ましい。
また、図１のＳＯＰと同様に、金めっき膜５２５（図示せず）の膜厚は０．０１μｍ以上とする。金めっき膜５２５（図示せず）はめっき膜５２４の表面の酸化あるいは汚染を防止あるいは抑制する機能を有する。
図５は、図４における半導体素子１１７の断面図である。図４（ｂ）は、図４（ａ）のＡＡ’線における断面図である。図４（ｃ）は、図４（ａ）のＢＢ’線における断面図である。半導体素子１１７のパッケージの表面には電極端子２２６が配置され、半導体素子１１７のパッケージの側面には信号線端子が配置される。
図４の例では、図４（ｂ）に図示するように、ＱＦＮ内に２個のトランジスタ１１７（トランジスタ１１７ｍ、トランジスタ１１７ｓ）が配置または形成されている。図４（ａ）に図示するように、ＱＦＮの裏面には、トランジスタ１１７ｓのＰ端子の電極端子２２６ａ、トランジスタ１１７ｓのＰ端子の電極端子２２６ａ、トランジスタ１１７ｍのＯ端子の電極端子２２６ｃ、トランジスタ１１７ｍのＮ端子の電極端子２２６ｂが形成または配置されている。
トランジスタ１１７ｍには、コレクタ端子ｃｍ、ゲート端子ｇｍ、エミッタ端子ｅｍが配置されている。トランジスタ１１７ｓには、コレクタ端子ｃｓ、ゲート端子ｇｓ、エミッタ端子ｅｓが配置されている。
図４の例での半導体素子（トランジスタ）１１７ｓは、温度測定用のダイオードＤｓが形成されている。ダイオードＤｓは、トランジスタ１１７と同一プロセスで形成される。ダイオードＤｓは、トランジスタ１１７ｓの温度情報Ｔｊを測定するために使用する。ダイオードＤｓは、アノード端子ａｓ及びカソード端子ｋｓに接続されている。アノード端子ａｓは信号端子２２７ａ、カソード端子ｋｍは信号端子２２７ｂである。
半導体素子（トランジスタ）１１７ｍは、温度測定用のダイオードＤｍが形成されている。ダイオードＤｍは、トランジスタ１１７と同一プロセスで形成される。ダイオードＤｍは、トランジスタ１１７ｍの温度情報Ｔｊを測定するために使用する。ダイオードＤｍは、アノード端子ａｍ及びカソード端子ｋｍに接続されている。アノード端子ａｍは信号端子２２７ｅ、カソード端子ｋｍは信号端子２２７ｇである。
トランジスタ１１７ｍには、コレクタ端子ｃｍ、ゲート端子ｇｍ、エミッタ端子ｅｍが配置されている。ゲート端子ｇｍには、トランジスタ１１７をオンオフさせる信号Ｖｇｓを印加する。アノード端子ａｍ、カソード端子ｋｍには定電流回路１１８からダイオードＤｍに定電流Ｉｃｍを流す。
トランジスタ１１７ｓには、コレクタ端子ｃｓ、ゲート端子ｇｓ、エミッタ端子ｅｓが配置されている。ゲート端子ｇｓは、エミッタ端子ｅｓと短絡され、ダイオード接続状態にして半導体素子の試験が実施される。
図５は、図４における半導体素子１１７の断面図である。図５（ｂ）は、図４（ａ）のＡＡ’線における断面図である。図５（ｃ）は、図４（ａ）のＢＢ’線における断面図である。半導体素子１１７のパッケージの表面には電極端子２２６が配置され、半導体素子１１７のパッケージの側面には信号線端子が配置される。
図６は、半導体素子１１７の電極端子２２６と接続部５０７の接続状態、及び信号端子２２７とコネクタ２０２の接続ピン５０２との接続状態を示す説明図である。
電極端子２２６ａと接続部５０７ａとが接続配線５０３で電気的に接続されている。電極端子２２６ｂと接続部５０７ｂとが接続配線５０３で電気的に接続されている。電極端子２２６ｃと接続部５０７ｃとが接続配線５０３で電気的に接続されている。
コネクタ２０２内には、８本の接続ピン５０２が配置され、接続ピン５０２ａと半導体素子１１７の信号端子２２７ｄとが信号配線で電気的に接続されている。接続ピン５０２ｂと半導体素子１１７の信号端子２２７ｃとが信号配線５０８で電気的に接続されている。接続ピン５０２ｃと半導体素子１１７の信号端子２２７ｂとが信号配線５０８で電気的に接続されている。接続ピン５０２ｄと半導体素子１１７の信号端子２２７ａとが信号配線５０８で電気的に接続されている。接続ピン５０２ｅと半導体素子１１７の信号端子２２７ｈとが信号配線５０８で電気的に接続されている。接続ピン５０２ｆと半導体素子１１７の信号端子２２７ｆとが信号配線５０８で電気的に接続されている。接続ピン５０２ｇと半導体素子１１７の信号端子２２７ｇとが信号配線５０８で電気的に接続されている。接続ピン５０２ｈと半導体素子１１７の信号端子２２７ｅとが信号配線５０８で電気的に接続されている。
なお、本発明の実施例において、半導体素子等の形状として、ＳＯＰ、ＱＦＮを例示して説明するがこれに限定するものではない。異方性導電ゴム５０４などの略平面上の接続部を用いて、電極端子２２６、信号端子２２７と、接続基板５１４の電極バターン５０５、電極パターン５０６と接続できるものであれば、いずれの形状であってもよい。たとえば、ＢＧＡ（Ball Grid Array）、ＣＯＧ（Chip On Glass）、フリップチップボンディングＩＣ、ピン グリッド アレイ（Pin grid array）等であっても良いことは言うまでもない。
なお、異方性導電ゴム５０４は、異方性導電ペースト、異方性導電接着剤、導電ペースト、異方性導電フィルム(anisotropic conductive film)、導電性接合材の置き換えても良い。以上の事項は、他の実施例のも適用できることは言うまでもない。
Ｐ端子は電極端子２２６ａと接続されている。Ｎ端子は電極端子２２６ｂと接続されている。電極端子２２６は、ＳＯＰ、ＱＦＮの裏面に平面状に形成されている。電極端子２２６の表面は必要に応じてニッケル（Ｎｉ）めっき膜が形成される。
電極端子２２６は、接続基板５１４の電極パターン５０５と異方向性導電ゴム５０４を介して、電気的に接続される。
図１の例での半導体素子（トランジスタ）１１７は、温度測定用のダイオードＤｍが形成されている。ダイオードＤｍは、トランジスタ１１７と同一プロセスで形成される。ダイオードＤｍは、トランジスタ１１７の温度情報Ｔｊを測定するために使用する。
ダイオードＤｍは、アノード端子ａｍ及びカソード端子ｋｍに接続されている。アノード端子ａｍは信号端子２２７ｅ、カソード端子ｋｍは信号端子２２７ｇである。
また、トランジスタ１１７のコレクタ端子ｃｍは信号端子２２７ｄと接続され、トランジスタ１１７のエミッタ端子ｅｍは信号端子２２７ｈと接続されている。トランジスタ１１７のゲート端子ｇｍは信号端子２２７ｆと接続されている。信号端子２２７はＳＯＰの側面に形成または配置されている。また、ＳＯＰの裏面には、接続基板５１４の電極パターン５０６と電気的接続できるように構成されている。
図１の例ではＳＯＰの側面に、図４の例ではＱＦＮの裏面に、８つの信号端子２２７が配置されている。信号端子２２７は接続基板５１４の電極パターン５０６と異方性導電ゴム５０４を介して電気的に接続される。信号端子２２７と電極端子２２６と接続基板５１４の電極パターン５０５、電極パターン５０６は、１枚の異方性導電ゴム５０４で同時に電気的に接続される。もしくは、信号端子２２７と電極パターン５０６のみが異方性導電ゴム５０４を介して電気的に接続される。
異方性導電ゴム５０４は、シリコーンゴムに金めっき金属ワイヤーを狭ピッチに配列した低荷重圧縮タイプが例示される。金属ワイヤーの線径は、０．０２ｍｍ以上０．０４ｍｍ以下が例示される。厚みは、０．２ｍｍ以上２ｍｍ以下が例示される。金属ワイヤーは、金または金合金で形成してもよい。
金めっき金属ワイヤーは、非磁性タイプが望ましい。非磁性タイプとすることにより、試験する半導体素子１１７を高周波対応で試験、評価が可能になる。
シリコーンゴム等のシートに配列する金属ワイヤーは、厚み方向に平行（シートの平面に対して垂直方向）に配置する構成が例示される。中でも、金属ワイヤーシートの平面に垂直な軸に対して、金属ワイヤーを１０°（ＤＥＧ．）から３５°（ＤＥＧ．）傾けた配置とすることが好ましい。
金属ワイヤーを垂直軸に対して傾けることにより、シートが厚み方向に柔軟性が良好になる。また、電極パターン５０５と電極端子２２６、電極パターン５０６と信号端子２２７に金属ワイヤーが斜め方向に突き刺さる状態となり、電気的接触（電気的接続）が良好となる。低接触荷重にて高精度なコンタクト性を実現できる。また、メンテナンスサイクルの改善が計れ、繰り返し長期間の間で使用できる。
なお、シリコーンゴムの他、ブチルゴム、エチレンプロピレンゴム、エチレン酢酸ビニル共重合体材料、エピクロロヒドリンゴム、アクリルゴム等も使用することができる。
異方性導電ゴム５０４は、異方性導電ゴムに限定されるものではない。たとえば、異方性導電フィルム（ＡＣＦ）、異方導電性接着剤等に置き換えることができる。本明細書では説明を容易にするため、５０４は異方性導電ゴム５０４として説明をする。
異方性導電フィルムは熱硬化性樹脂あるいは熱可塑性樹脂に微細な金属粒子を混ぜ合わせたものを、膜状に成型した導電性フィルムである。本半導体装置では、試験する半導体素子１１７は脱着可能なようにすることが好ましいため、熱可塑性樹脂のＡＣＦを使用することが好ましい。
導電性粒子の構造は、主に内側からニッケル層、金めっき層、最も外側に絶縁層を重ねた直径３〜５μｍの球体である。電極部分と部品の電極部分の間にＡＣＦを挟み、ヒーターなどで熱圧着する。
異方導電性接着剤は、一括して相対する電極を電気的に 接続、固定化することができる。また、ハンダ付けでは接合できない材質や、ハンダ付け時の高温に耐えられない材料にも使用できる。異方導電性接着剤の材料は、電極間を固定するための接着剤（バインダー）とこのバインダー中に、均一に分散された導電粒子から構成されている。
バインダー成分として接着力はもちろん、隣の電極と導通しない絶縁性を保持し、各信頼性を有する材料でなければならない。これらの基本特性を満足すれば、仕様により合成ゴム、熱可塑性樹脂、熱硬化性樹脂などあらゆる樹脂がバインダーとして可能である。
この導電材料には、金属（ニッケルやニッケルに金コートした複合材）、プラスチックやレジンのコアに金属めっきしたもの、あるいは、それらの上に熱や圧力などによって破壊する絶縁皮膜を有した材料等が例示される。
また、形状は、球形に近いものが選択され、その粒子径には各仕様、特に電極間の距離などから数μｍから数十μｍまでの粒径の材料が選択される。
トランジスタ１１７には、コレクタ端子ｃｍ、ゲート端子ｇｍ、エミッタ端子ｅｍが配置されている。ゲート端子ｇｍには、トランジスタ１１７をオンオフさせる信号Ｖｇｓを印加する。アノード端子ａｍ、カソード端子ｋｍには定電流回路１１８からダイオードＤｍに定電流Ｉｃｍを流す。
図７は他の例における試験をする半導体素子１１７の説明図及び等価回路図である。図７（ａ）は半導体素子１１７を裏面から見た状態を模式的に図示した説明図である。図７（ｂ）は半導体素子の等価回路図である。図７においてはＳＯＰのパッケージを例示している。
半導体素子１１７としてトランジスタを例示している。なお、他の例でも同様であるが、半導体素子１１７としてトランジスタに限定されるものではない。
たとえば、図５５の半導体素子、電力用抵抗、ポジスタ、サーミスタなど多種多様なデバイスが適応できる。また、抵抗素子とトランジスタなどの複数の素子が１つのＳＯＰ、ＱＦＮ内に形成されたものなども適応できることは言うまでもない。
図７（ｂ）において、トランジスタ１１７は大電流を印加するＰ端子（トランジスタ１１７のコレクタ端子）と大電流を印加するＮ端子（トランジスタ１１７のエミッタ端子）を有する。トランジスタＱｍのエミッタ端子ｅｍとトランジスタＱｍのコレクタ端子ｃｍ間にダイオードＤｍが形成または配置されている。ダイオードＤｍのカソード端子はトランジスタＱｍのコレクタ端子ｃｍに接続され、ダイオードＤｍのアノード端子はトランジスタＱｍのエミッタ端子ｅｍに接続されている。
図７（ａ）において、ＳＯＰの裏面に、電極端子２２６ａ、電極端子２２６ｂが形成されている。Ｐ端子は電極端子２２６ａと接続されている。Ｎ端子は電極端子２２６ｂと接続されている。電極端子２２６は、ＳＯＰの裏面に平面状に形成されている。電極端子２２６の表面は必要に応じてニッケル（Ｎｉ）めっき膜が形成される。また、電極端子２２６の表面は酸化防止のため、金めっきが形成される。
電極端子２２６は、接続基板５１４の電極パターン５０５と異方向性導電ゴム５０４を介して、電気的に接続される。
図７の例での半導体素子（トランジスタ）１１７は、温度測定用のダイオードＤｍが形成されている。ダイオードＤｍは、トランジスタ１１７と同一プロセスで形成される。ダイオードＤｍは、トランジスタ１１７の温度情報Ｔｊを測定するために使用する。
なお、ダイオードＤｍは、トランジスタの寄生ダイオードを使用してもよい。寄生ダイオードＤｍを使用して温度情報Ｔｊ等を得ることは、本発明の他の実施例においても適用できることは言うまでもない。
トランジスタ１１７のコレクタ端子ｃｍは信号端子２２７ｄと接続され、トランジスタ１１７のエミッタ端子ｅｍは信号端子２２７ｈと接続されている。トランジスタ１１７のゲート端子ｇｍは信号端子２２７ｆと接続されている。信号端子２２７はＱＦＮの側面に形成または配置されている。また、信号端子２２７は、ＱＦＮの裏面に接続基板５１４の電極パターン５０６と電気的接続できるように構成されている。
図７の例も他の例と同様に、ＳＯＰの側面及び裏面に電極パターン５０６と接続が取れるように、８つの信号端子２２７が配置されている。信号端子２２７は接続基板５１４の電極パターン５０６と異方性導電ゴム５０４を介して電気的に接続される。信号端子２２７と電極端子２２６と接続基板５１４の電極パターン５０５、電極パターン５０６は、１枚の異方性導電ゴム５０４等で同時に電気的に接続される。
なお、信号端子２２７と電極端子２２６と接続基板５１４の電極パターン５０５、電極パターン５０６は、１枚の異方性導電ゴム５０４等で同時に電気的に接続することに限定されるものではない。信号端子２２７と接続基板５１４の電極パターン５０６とを接続する異方性導電ゴム５０４等と、電極端子２２６とを接続基板５１４の電極パターン５０５とを接続する異方性導電ゴム５０４等と別個の異方性導電ゴム５０４としても良いことは言うまでもない。
以上の事項は他の本発明の実施例においても同様である。
トランジスタ１１７には、コレクタ端子ｃｍ、ゲート端子ｇｍ、エミッタ端子ｅｍが配置されている。ゲート端子ｇｍには、トランジスタ１１７をオンオフさせる信号Ｖｇｓを印加する。エミッタ端子ｅｍ、コレクタ端子ｃｍには、外部に設けられた定電流回路１１８からダイオードＤｍに定電流Ｉｃｍを流すことができるように構成されている。
図８は他の例における試験をする半導体素子１１７の説明図及び等価回路図である。図８の例は、図７（ｂ）の半導体素子１１７を１つのＱＦＮ内に２個、配置または形成して構成である。以上のように、半導体素子１１７は、１つのＱＦＮ等のパッケージ内に２個以上を配置または形成しても良いことは言うまでもない。
ＱＦＮ内に複数の半導体素子１１７を配置し、半導体素子１１７の個数に適応してＱＦＮ等に信号端子２２７、電極端子２２６を形成または配置する。
図８（ａ）は半導体素子１１７を裏面から見た状態を模式的に図示した説明図である。図８（ｂ）は半導体素子の等価回路図である。
図８の例では、図８（ｂ）に図示するように、ＱＦＮ内に図７（ｂ）で説明したトランジスタ１１７が２個（トランジスタ１１７ｍ、トランジスタ１１７ｓ）が配置または形成されている。
図８（ａ）に図示するように、ＱＦＮの裏面には、トランジスタ１１７ｓのＰ端子の電極端子２２６ａ、トランジスタ１１７ｓのＰ端子の電極端子２２６ａ、トランジスタ１１７ｍのＯ端子の電極端子２２６ｃ、トランジスタ１１７ｍのＮ端子の電極端子２２６ｂが形成または配置されている。
ダイオードＤｓはトランジスタ１１７ｓのエミッタ端子ｅｓとコレクタ端子ｃｓ間に接続されている。ダイオードＤｍはトランジスタ１１７ｍのエミッタ端子ｅｍとコレクタ端子ｃｍ間に接続されている。
トランジスタ１１７ｍには、コレクタ端子ｃｍ、ゲート端子ｇｍ、エミッタ端子ｅｍが配置されている。トランジスタ１１７ｓには、コレクタ端子ｃｓ、ゲート端子ｇｓ、エミッタ端子ｅｓが配置されている。
図８の例での半導体素子（トランジスタ）１１７ｓは、温度測定用のダイオードＤｓが形成されている。半導体素子（トランジスタ）１１７ｍは、温度測定用のダイオードＤｍが形成されている。
ダイオードＤｓ、ダイオードＤｍは、トランジスタ１１７と同一プロセスで形成される。ダイオードＤｓは、トランジスタ１１７ｓの温度情報Ｔｊを測定するために使用する。ダイオードＤｍは、トランジスタ１１７ｍの温度情報Ｔｊを測定するために使用する。本発明は、トランジスタ１１７ｓとトランジスタ１１７ｍの試験を行う一方のダイオードＤ（ダイオードＤｍまたはダイオードＤｓ）を使用してトランジスタ１１７（トランジスタ１１７ｍまたはトランジスタ１１７ｓ）の温度情報Ｔｊを取得する。
トランジスタ１１７ｍには、コレクタ端子ｃｍ、ゲート端子ｇｍ、エミッタ端子ｅｍが配置されている。ゲート端子ｇｍには、トランジスタ１１７をオンオフさせる信号Ｖｇｓを印加する。トランジスタ１１７ｓには、コレクタ端子ｃｓ、ゲート端子ｇｓ、エミッタ端子ｅｓが配置されている。
トランジスタ１１７ｍを試験する場合は、ゲート端子ｇｓは、エミッタ端子ｅｓと短絡され、トランジスタ１１７ｓをダイオード接続状態にしてトランジスタ１１７ｍの試験が実施される。トランジスタ１１７ｓを試験する場合は、ゲート端子ｇｍは、エミッタ端子ｅｍと短絡され、トランジスタ１１７ｍをダイオード接続状態にしてトランジスタ１１７ｓの試験が実施される。トランジスタ１１７ｍとトランジスタ１１７ｓの両方をトランジスタ動作状態にして、両方のトランジスタ（トランジスタ１１７ｍ、トランジスタ１１７ｓ）を同時に試験しても良いことは言うまでもない。以上の事項は本発明の他の実施例においても同様である。
図９は、本発明の半導体試験装置におけるサンプル配置プレート５１１の平面図及び説明図である。
サンプル配置プレート５１１のサンプル穴５１２に試験を行う半導体素子１１７等が配置される。なお、本明細書では、半導体素子１１７として、主としてＳＯＰ形状のパッケージ、ＱＦＮ形状のパッケージを例示して説明する。
サンプル配置プレート５１１の厚みは、試験を行う半導体素子１１７の厚みよりも薄いプレート厚である。サンプル配置プレートは、絶縁性を有する材料で構成されている。
図９において、サンプル配置プレート５１１の４隅には固定穴５１０が形成されている。固定穴５１０は貫通穴である。サンプル配置プレート５１１には、２つの位置決め穴５０９が形成されている。位置決め穴５０９は貫通穴である。
図１０は接続基板５１４の平面図及び説明図である。図１０（ａ）に図示するように、接続基板５１４の４隅には固定穴５１０が形成されている。固定穴５１０は貫通穴である。サンプル配置プレート５１１には、２つの位置決め穴５０９が形成されている。位置決め穴５０９は貫通穴である。
接続基板５１４の耐熱基板の材質として、ガラスエポキシ材、セラミック材、フェノール樹脂材、絶縁されたアルミニウム材、ポリイミドフィルム、ＰＥＴ材が例示される。
接続基板５１４には、試験する半導体素子１１７の電極端子２２６に対応した電極パターン５０５、半導体素子１１７の信号端子２２７に対応した電極パターン５０６が形成されている。
接続基板５１４には、コネクタ２０２が実装され、コネクタ２０２の接続ピン５０２を介して半導体素子１１７の端子に制御信号が印加される。
接続基板５１４には、接続部５０７が形成または配置される。接続部５０７の基本的な材質は、厚みのある銅であり、表面がニッケル（Ｎｉ）めっきが施されている。接続部５０７の銅の他、銀、銅合金、銀合金、金合金も使用することができる。
図１０（ｂ）は、図１０（ａ）のＣＣ’線における接続基板５１４の断面図である。耐熱基板５２６には、電極パターン５０５、電極パターン５０６、信号配線５０８（図示せず）、接続配線５０３（図示せず）が形成されている。また、電極パターン５０５、電極パターン５０６間に耐熱レジスト５２３を形成している。二液性アルカリ現像型ソルダーレジストが例示され、たとえば、山下マテリアル株式会社の耐熱・放熱レジストＨＲＳ−２−６シリーズなどが例示される。
電極パターン５０５、電極パターン５０６の材料は銅が例示される。電極パターン５０５及び電極パターン５０６の表面にはめっき膜５２４が形成されている。
めっき膜５２４は、Ｎｉ−Ｐめっきによる薄膜（Ｎｉ−Ｐ膜）が例示され、Ｎｉ−Ｐ膜の表面には金めっき膜５２５が形成されている。
めっき膜５２４は、Ｎｉ−Ｐ膜として説明するが、他に、ＮｉあるいはＮｉ−Ｂで薄膜を形成してもよい。めっき膜５２４は電極パターンと密着良く接合できる材料であれば、いずれの材料物であってもよい。ニッケル（Ｎｉ）以外に、たとえば、錫、銀、金、銅、鉛、亜鉛、あるいはこれらの合金等が例示される。
めっき膜５２４の膜厚は、１μｍ以上１０μｍ以下の膜厚が好ましい。特に、２μｍ以上６μｍ以下の膜厚にすることが好ましい。
金めっき膜５２５の膜厚は０．０１μｍ以上とする。金めっき膜５２５はめっき膜５２４の表面の酸化あるいは汚染を防止あるいは抑制する機能を有する。
めっき膜５２４の膜厚と金めっき膜５２５を加算した膜厚は、１μｍ以上１０μｍ以下の膜厚が好ましい。特に、２μｍ以上６μｍ以下の膜厚にすることが好ましい。
また、耐熱レジスト５２３の平面より、めっき膜５２４の膜厚と金めっき膜５２５を加算した膜厚が、１μｍ以上１０μｍ以下の膜厚で凸部として形成することが好ましい。特に、２μｍ以上６μｍ以下の膜厚で凸部として形成することが好ましい。
電極パターン５０５上、電極パターン５０６上にめっき膜５２４等を形成することにより、耐熱レジスト５２３膜よりも電極パターン５０５等が突き出た凸状構造となる。したがって、異方性導電ゴム５０４が凸状となった電極パターン５０５等で変形される。異方性導電ゴム５０４の変形により、電極端子２２６と電極パターン５０５、信号端子２２７と電極パターン５０６が良好に電気的に接続される。
電極パターン５０５には、数１００アンペア（Ａ）以上の大きな電流が流れるため、電極面積は大きく形成されている。電極パターン５０６は、トランジスタ１１７の制御信号が印加される端子として使用される場合が多い。したがって、大きな電流が流れることは少ないため、電極パターン５０６は比較的面積は小さい。
複数の電極パターン５０６を共通にして（複数の電極パターン５０６を電気的に連結して）大きな電流を印加することができる。この場合は、同一の信号を印加する信号端子２２７は複数個を形成または配置する。
図１０（ｂ）では、電極パターン５０５上、電極パターン５０６上には同一膜厚のめっき５２４が形成または配置されている。また、めっき膜５２４上には金めっき膜５２５が形成されている。
図１０（ｃ）では、電極パターン５０５上には、電極パターン５０６上よりも厚い膜厚のめっき５２４が形成または配置されている。つまり、めっき膜５２４ｂはめっき膜５２４ａよりの厚くめっき膜５２４が形成されている。また、めっき膜５２４上には同一膜厚の金めっき膜５２５が形成されている。
図１０（ｃ）の実施例では、異方性導電ゴム５０４は、信号端子２２７と電極パターン５０６間に挟持させて電気的に接続させる。電極端子２２６と電極パターン５０５間は、直接に、密着させて電気的に接続させる。
図１０は、めっき膜５２４の膜厚を異ならせて、電極パターン５０５部を電極パターン５０６部よりも凸部に構成した実施例であった。めっき膜５２５の膜厚を異ならせる他、電極パターン５０５と電極パターン５０６の厚みを変化させて、電極パターン５０５を電極パターン５０６よりも凸部に構成あるいは形成しても良いことは言うまでもない。
図１０は、接続基板５１４の厚みは均一（フラット、平坦）である実施例である。図５７は接続基板５１４の厚みを異ならせた実施例である。
図５７（ｂ）は図５７（ａ）のＣＣ’線での断面図である。図５７において、接続基板５１４には、配置凹部２３９が形成されている。
配置凹部２３９は一例として、接続基板５１４の耐熱レジスト５２３を削ることにより形成さている。その他、耐熱レジスト５２３を形成する際、成形金型で配置凹部２３９を形成する。
配置凹部２３９に電極パターン５０６が形成されている。また、図５７（ｂ）に図示するように電極パターン５０６の厚みは、電極パターン５０５の厚みよりも薄く形成されている。
電極パターン５０５、電極パターン５０６上にはめっき膜５２４が形成され、めっき膜５２４上には金めっき５２５が形成されている。図５７（ｂ）において、めっき膜５２５ｂとめっき膜５２５ａと同一膜厚のように図示しているが、図１０に示すように、めっき膜５２５ｂの膜厚とめっき膜５２５ａの膜厚とを異ならせても良いことは言うまでもない。
他の点は、本発明の他の実施例と同様あるいは類似であるので説明を省略する。
図５７（ｃ）は、図５７（ａ）、図５７（ｂ）において、電極パターン５０５、電極パターン５０６部に、ＳＯＰ１１７またはＱＦＮ１１７などの半導体素子１１７を取り付けた状態を示す説明図である。
配置凹部２３９には、異方性導電ゴム５０４ａが挿入または配置される。信号端子２２７と電極パターン５０６間には異方性導電ゴム５０４ａが挟持される。電極端子２２６と電極パターン５０５は直接に電気的接続が取られる。
図１１で説明するように、異方性導電ゴム５０４ａは押圧により、導電線２３０により信号端子２２７と電極パターン５０６とが電気的接続が取られる。図１３では、異方性導電ゴム５０４ａの周辺部に配置凹部２３９が形成される。
図５７の実施例では、配置凹部２３９が形成されているため、異方性導電ゴム５０４ａに厚みが存在していても、配置凹部２３９内に異方性導電ゴム５０４ａ内に格納され、電極パターン５０５と電極端子２２６が密接し、密接により良好な電気的接続が実現できる。
図１１（ａ）は、ＳＯＰ、ＱＦＮの電極端子２２６と電極パターン５０５、ＳＯＰ、ＱＦＮの信号端子２２７と電極パターン５０６とを、異方性導電ゴム５０４を介して位置合わせした時の説明図である。
図１１の実施例では、１つの異方性導電ゴム５０４で、電極端子２２６と電極パターン５０５、信号端子２２６と電極パターン５０６とを同時に電気的に接続することができる。
なお、第１の異方性導電ゴム５０４で、電極端子２２６と電極パターン５０５とを電気的に接続し、第２の異方性導電ゴム５０４で、信号端子２２６と電極パターン５０６とを電気的に接続するように構成してもよい。
電極端子２２６ａの形成面積よりも電極パターン５０５ａの形成面積が広く形成されている。 電極端子２２６ｂの形成面積よりも電極パターン５０５ｂの形成面積が広く形成されている。電極端子２２６ｃの形成面積よりも電極パターン５０５ｃの形成面積が広く形成されている。
以上のように、電極パターン５０５の電極面積を電極端子２２６の形成面積よりもおおきくすることにより、位置合わせが容易になり、異方性導電ゴム５０４での接続も容易になる。
信号端子２２７ａの形成面積よりも電極パターン５０６ａの形成面積が広く形成されている。信号端子２２７ｂの形成面積よりも電極パターン５０６ｂの形成面積が広く形成されている。信号端子２２７ｃの形成面積よりも電極パターン５０６ｃの形成面積が広く形成されている。信号端子２２７ｄの形成面積よりも電極パターン５０６ｄの形成面積が広く形成されている。信号端子２２７ｅの形成面積よりも電極パターン５０６ｅの形成面積が広く形成されている。信号端子２２７ｆの形成面積よりも電極パターン５０６ｆの形成面積が広く形成されている。信号端子２２７ｇの形成面積よりも電極パターン５０６ｇの形成面積が広く形成されている。信号端子２２７ｈの形成面積よりも電極パターン５０６ｈの形成面積が広く形成されている。
以上のように、電極パターン５０６の電極面積を信号端子２２７の形成面積よりもおおきくすることにより、位置合わせが容易になり、異方性導電ゴム５０４での接続も容易になる。
試験をする半導体素子１１７としてのＳＯＰ、ＱＦＮは、電極端子２２６、信号端子２２７を上方に向けて、サンプル配置プレート５１１内のサンプル穴５１２に配置される。電極端子２２６、信号端子２２７上に異方性導電ゴム５０４が配置される。異方性導電ゴム５０４上に接続基板５１４が配置される。
異方性導電ゴム５０４のショア硬度は、３０以上１００以下のものを使用することが好ましい。ショア硬度が３０未満だと押圧により変形し、ショア硬度が１００より大きいと押圧による変形が小さく、電気的接続が悪くなる。
接続基板５１４とサンプル配置プレート５１１とは、位置決め穴５０９内に挿入された位置決め支柱５１８により位置決めされることにより、電極端子２２６と電極パターン５０５、信号端子２２７と電極パターン５０６が位置合わせされる。
接続基板５１４側から下方向に押圧することにより、異方性導電ゴム５０４が変形し、異方性導電ゴム５０４を介して、電極端子２２６と電極パターン５０５、信号端子２２７と電極パターン５０６が電気的に接続される。
図１１（ｂ）、図１１（ｃ）は、導電線２３０の方向を模式的に図示している。
異方性導電ゴム５０４は、シリコーンゴムに導電線２３０として金めっき金属ワイヤーを狭ピッチに配列されている。金属ワイヤーの線径は、０．０２ｍｍ以上０．０４ｍｍ以下であり、シリコーンゴムの厚みは０．２ｍｍ以上２ｍｍ以下である。シリコーンゴムは押圧により、１０μｍ以下の厚みとなる。
導電線２３０の配置ピッチは、０．０５ｍｍ以上０．４ｍｍ以下が例示される。シリコーンゴム等のシートに配列する金属ワイヤーは、金属ワイヤーシートの平面に垂直な軸に対して、金属ワイヤーを１０°（ＤＥＧ．）から３５°（ＤＥＧ．）傾けた配置とすることが好ましい。
図１１（ｂ）では、紙面に対して、上下方向に導電線２３０が配置された状態を模式的に図示している。図１１（ｃ）は異方性導電ゴム５０４の断面内での導電線２３０の配置方向を模式的に図示して説明図である。
金属ワイヤーを垂直軸に対して傾けることにより、シートが厚み方向に柔軟性が良好になる。金めっき金属ワイヤーは、非磁性タイプが望ましい。非磁性タイプとすることにより、試験する半導体素子１１７を高周波対応で試験、評価が可能になる。
図１１（ｂ）に図示するように、信号端子２２７は矩形形状であり、矩形形状の長手方向に導電線２３０の長手方向が略一致するように、異方性導電ゴム５０４が配置される。
異方性導電ゴム５０４内の導電線２３０は押圧により、電極パターン５０６と信号端子２２７、電極パターン５０５と電極端子２２６に突き刺さり、良好に電気的接続が実現できる。
図１２は、図５に図示した電極端子２２６が３個（電極端子２２６ａ、電極端子２２６ｂ、電極端子２２６ｃ）の場合の接続基板５１４の平面図及び説明図である。接続部５０７も３個（接続部５０７ａ、接続部５０７ｂ、接続部５０７ｃ）形成または配置されている。他の構成あるいは構造等は、図１０で説明した内容と同様または類似であるので説明を省略する。
図１３（ａ）は、図５等に図示した電極端子２２６が３個（電極端子２２６ａ、電極端子２２６ｂ、電極端子２２６ｃ）の場合のＳＯＰ・ＱＦＮの電極端子２２６と電極パターン５０５、ＳＯＰ・ＱＦＮの信号端子２２７と電極パターン５０６とを、異方性導電ゴム５０４を介して位置合わせした時の説明図である。
図１３（ｂ）では、紙面に対して、上下方向に導電線２３０が配置された状態を模式的に図示している。
図１３（ｂ）で図示するように、異方性導電ゴム５０４ａは信号端子２２７部に配置される。異方性導電ゴム５０４は電極パターン５０５上には配置されない。
異方性導電ゴム５０４は矩形形状であり、１つの異方性導電ゴム５０４で複数の信号端子２２７上を被覆する（重ねられる）。
異方性導電ゴム５０４内の導電線２３０は、異方性導電ゴム５０４の矩形形状の長手方向に配向されて配置されている。
図１３（ｂ）で図示する異方性導電ゴム５０４は押圧等により伸縮するが、矩形形状であるため、特に長手方向により伸縮しやすい。そのため、導電線２３０が、導電線２３０の長手方向（配向方向）に移動しやすい。導電線２３０の移動により、信号端子２２７と電極パターン５０６とが良好に電気的接続を取ることができる。
以上のように、異方性導電ゴム５０４が矩形形状の場合、図１３（ｂ）に図示するように、導電線２３０は異方性導電ゴム５０４の長手方向に配置または配向あるいは形成する。また、信号端子２２７、電極パターン５０６が矩形形状である場合、信号端子２２７、電極パターン５０６の長手方向に導電線２３０を配置または配向あるいは形成する。
信号端子２２７、電極パターン５０６の長手方向に導電線２３０を配置または配向あるいは形成するとしたが、導電線２３０の形成等の方向は、長手方向に対して±４５°（ＤＥＧ．）内であればよい。好ましくは、導電線２３０の形成等の方向は、長手方向に対して±２０°（ＤＥＧ．）内であることが好ましい。
他の構成あるいは構造等は、図１１で説明した内容と同様または類似であるので説明を省略する。また、以上の事項は、図５７の実施例等、本明細書の他の実施例にも適用できることは言うまでもない。
図１４は、押圧プレート５１５の平面図及び説明図である。平坦性が良好で、少なくとも接続基板の導電部と絶縁できるような構造または構成となっている。押圧プレートの材質として、銅、ステンレス、アルミニウム、真鍮が例示される。また、セラミックス、フェノール樹脂が例示される。
押圧プレート５１５は、接続基板５１４に配置される。押圧プレート５１５上から押圧することにより、接続基板５１４が均一に押圧される。押圧により、接続基板５１４の電極パターン５０５、電極パターン５０６に密着して配置された異方性導電ゴム５０４が押圧される。異方性導電ゴム５０４により、電極パターン５０５と電極端子２２６が電気的に接続される。また、電極パターン５０６と信号端子２２７が電気的に接続される。
押圧プレート５１５の４隅には固定穴５１０が形成されている。固定穴５１０は貫通穴である。押圧プレート５１５には、２つの位置決め穴５０９が形成されている。位置決め穴５０９は貫通穴である。
図１５は、ＳＯＰ１１７またはＱＦＮ１１７と接続基板５１４とが、異方性導電ゴム５０４で接続した接続状態の説明図である。
図１５に示すように、位置決め支柱プレート５１９上に配置される。位置決め支柱プレート５１９は熱伝導性の良い材料で形成されている。位置決め支柱プレート５１９の材質として、銅、ステンレス、アルミニウム、真鍮、セラミックスが例示される。なお、図１６等に図示する表面プレート５２０も位置決め支柱プレート５１９と同様に、熱伝導性の良い材料で形成されている。加熱冷却プレート１３４の熱を良好に伝達するためである。
ＳＯＰ１１７またはＱＦＮ１１７は位置決め支柱プレート５１９に密着される。また、必要に応じて、ＳＯＰ１１７またはＱＦＮ１１７と位置決め支柱プレート５１９間に、熱伝導性の良いグリスが塗付される。
ＳＯＰ１１７またはＱＦＮ１１７は、サンプル配置プレート５１１のサンプル穴５１２にはめ込まれて配置される。また、必要に応じて、様々なＳＯＰ１１７またはＱＦＮ１１７を挟持して固定できるように、ＳＯＰ１１７またはＱＦＮ１１７のサイズに合わせてサンプル穴５１２のサイズを可変する可変機構が構成され、付加される。
ＳＯＰ１１７またはＱＦＮ１１７の電極端子２２６、信号端子２２７上には、異方性導電ゴム５０４が配置される。異方性導電ゴム５０４は、押圧により上下方向に電気的な導通が生じる。
異方性導電ゴム５０４の上には、接続基板５１４の電極パターン５０５、電極パターン５０６が位置決めされる。電極端子２２６と信号端子２２７間等には、耐熱レジスト５２３が形成または配置されている。
電極パターン５０５、電極パターン５０６上には、めっき膜５２４ｂが形成され、耐熱レジスト５２３面より、数μｍ程度の凸状となっている。なお、電極パターン５０５等自身が、耐熱レジスト５２３などの平面部より凸状になっている場合は、めっき膜５２４等で凸状にする必要がない。ＳＯＰ１１７またはＱＦＮ１１７の信号端子２２７、電極端子２２６上にもめっき膜５２４ａで凸状にすることが好ましい。
図１５の点線で示すように、異方性導電ゴム５０４は、めっき膜５２４でより強く押圧されることにより、接続基板５１４の電極パターン５０５と電極端子２２６、電極パターン５０６と信号端子２２７とが電気的に接続される。
図１５の実施例では、電極端子２２６と信号端子２２７とが、共通の（１枚の）異方性導電ゴム５０４を使用して、電極パターン５０５または電極パターン５０６と電気的接続を実現する実施例であった。
しかし、本発明はこれに限定するものではなく、第１の異方性導電ゴム５０４で電極パターン５０５と電極端子２２６とを電気的接続し、第２の異方性導電ゴム５０４で電極パターン５０６と信号端子２２７とを電気的接続を実施してもよい。以上の場合でも、図１１、図１３で説明した事項を実施する。
図５６は、半導体素子１１７を接続基板５１４に接続した状態の説明図である。基本的には図１５の状態が適応する。
図５６において、接続基板５１４の電極パターン５０６と信号端子２２７間に異方性導電ゴム５０４ａが配置されている。
電極パターン５０５、電極パターン５０６上にはめっき膜５２４が形成され、めっき膜５２４上には金めっき５２５が形成されている。図５６において、電極パターン５０５上のめっき膜５２４は、電極パターン５０６上のめっき膜５２４ａよりも厚く形成している。
図５６において、めっき膜５２４ｂが厚く形成されているため、異方性導電ゴム５０４の厚みがあっても、押圧により、電極パターン５０５と電極端子２２６が密着し、良好な電気的接続が実現される。
信号端子２２７と電極パターン５０６間には異方性導電ゴム５０４が挟持される。電極端子２２６と電極パターン５０５は直接に電気的接続が取られる。図１３で説明したように、異方性導電ゴム５０４は押圧により、導電線２３０により信号端子２２７と電極パターン５０６とが電気的接続が取られる。
図５６の実施例では、異方性導電ゴム５０４に厚みが存在していても、電極パターン５０５と電極端子２２６が密接し、密接により良好な電気的接続が実現できる。
なお、図５６において、図５７の配置凹部２３９の構成あるいは構造にも適用できることは言うまでもない。
図１６、図１７は、本発明の半導体試験装置の試験をする半導体素子１１７の取り付け部を説明する説明図である。図１６（ａ）は、取り付け部を上からみた時の模式的に示した説明図である。図１６（ｂ）は、図１６（ａ）のＡＡ’線での断面図である。
図１７は、電極パターン５０５にめっき膜５２４が厚く形成されている。信号端子２２７と電極パターン５０６間に異方性導電ゴム５０４ａが配置される。電極パターン５０５と電極端子２２６は密接し、押圧により電気的接続が取られる。
位置決め支柱プレート５１９には、２本の支柱５１８（支柱５１８ａ、支柱５１８ｂ）が取り付けられている。支柱５１８ａは、サンプル配置プレート５１１の位置決め穴５０９ａ、接続基板５１４の位置決め穴５０９ａ、及び押圧プレート５１５の位置決め穴５０９ａに挿入される。支柱５１８ｂは、サンプル配置プレート５１１の位置決め穴５０９ｂ、接続基板５１４の位置決め穴５０９ｂ、及び押圧プレート５１５の位置決め穴５０９ｂに挿入される。
ＳＯＰ１１７、ＱＦＮ１１７はサンプル穴５１２に挿入される。支柱５１８を位置決め穴に挿入することにより、接続基板５１４の電極パターンとＱＦＮの電極端子２２６、信号端子２２７が位置決めされる。押圧プレート５１５側からＢ方向に押圧される。
図１８は、本発明の半導体試験装置への試験半導体素子１１７の取り付け方法を説明する説明図である。
図１８（ａ）に図示するように、サンプル配置プレート５１１には、サンプル穴５１２、位置決め穴５０９、固定穴５１０が形成されている。
図１８（ｂ）に図示するように、サンプル配置プレート５１１のサンプル穴５１２に、半導体素子１１７が配置される。ＱＦＮまたはＳＯＰの半導体素子１１７は、電極端子２２６を上方に向けて配置される。電極端子２２６上には、異方性導電ゴム５０４が配置される。
図１８（ｃ）に図示するように、異方性導電ゴム５０４上に、接続基板５１４が配置される。接続基板５１４の接続部５０７に電流電源装置が接続できるように配置される。
次に、図１８（ｄ）に図示するように、接続基板５１４上に押圧プレート５１５が配置される。サンプル配置プレート５１１、接続基板５１４、押圧プレート５１５は、位置決め穴５０９に挿入された位置決め支柱５１８により位置決めされる。
次に、図１８（ｅ）に図示するように、固定穴５１０に固定支柱（図示せず）等が挿入され、また、固定支柱は、押圧具５１６が取り付けられて、異方性導電ゴム５０４が押圧される。
図９等は、サンプル配置プレート５１１にサンプル穴５１２が１つの場合であるが、本発明はこれに限定するものではない。図１９は、２つの半導体素子１１７が接続され、接続された状態で試験を行う場合の実施例である。図９（ｂ）の実施例では、図１の半導体素子１１７を２個接続した状態である。半導体素子１１７ｓの電極端子２２６ｂと、半導体素子１１７ｍの電極端子２２６ａとは接続配線５０３で接続される。接続配線５０３は接続基板５１４に形成される。他の構成等は、明細書における他の実施例で説明しているため、説明を省略する。
図１９の実施例の場合は、図２０のサンプル配置プレート５１１に示すように、サンプル配置プレート５１１に、半導体素子１１７ｓ用のサンプル穴５１２ａ、半導体素子１１７ｍ用のサンプル穴５１２ｂを形成する。本発明は、サンプル配置プレート５１１にサンプル穴５１２の形成個数を適切にすることにより、複数個の半導体素子１１７を試験することができる。
図２７は本発明のパワーサイクル試験装置（半導体試験装置）の構成図である。パワーサイクル試験装置は、チラー（冷却・加温装置）１３６と、加熱冷却プレート１３４、加熱冷却プレート１３４とチラー１３６間を循環する循環水パイプ１３５を有する。加熱冷却プレート１３４には、試験する半導体素子としてのトランジスタ１１７が積載されている。実際には、多種多様な半導体素子１１７の形状に対応するため、加熱冷却プレート１３４上には、表面プレート５２０が取り付けられ、表面プレート５２０上に位置決め支柱プレート５１９が取り付けられ、位置決め支柱プレート５１９に半導体素子１１７が配置される。
デバイス固定・接続装置６１０内に、加熱冷却プレート１３４、加熱冷却プレート１３４とチラー１３６間を循環する循環水パイプ１３５を有する。また、加熱冷却プレート１３４には、試験する半導体素子としてのトランジスタ１１７が積載され、サンプル接続回路２０３（図示せず）が構成、あるいは配置されている。
加熱冷却プレート１３４からの熱は、表面プレート５２０、位置決め支柱プレート５１９を介して半導体素子１１７に伝達される。
加熱冷却プレート１３４からの熱は、試験をするトランジスタ１１７の温度情報Ｔｊが所定値となるように、電流Ｉｄ、ゲート電圧Ｖｇｓ、電圧Ｖｃｅを変化させて試験の条件を設定する。
温度情報Ｔｊが変化すると、トランジスタ１１７が劣化あるいは特性が変化していると判断し、トランジスタ１１７の試験を停止、あるいは制御方法を変更する。
なお、トランジスタ１１７に流す、あるいは印加する電流は定電流Ｉｄとして説明をするが、本発明はこれに限定するものではない。Ｉｄは所定周期あるいは所定時間等で変化する電流であってもよいことは言うまでもない。また、電流に限定するものではなく、電圧でもよい。
温度情報Ｔｊの変化で、トランジスタ１１７の特性変化を判定あるいは判定する。また、電圧Ｖｃｅが所定電圧になる時間、トランジスタ１１７の破壊までの時間等からトランジスタ１１７の特性変化、信頼性、寿命を評価する。
本発明の半導体の試験方法において、トランジスタ１１７の劣化あるいは特性変化にあわせて外部条件を変える。たとえば、トランジスタ１１７が発熱した場合は水温を下げる。水温を下げると、トランジスタ１１７に流れる電流を少なくすると、トランジスタ１１７の劣化、特性変化が進まず、結果、トランジスタ１１７の寿命が延びる。したがって、所定設定条件に対するトランジスタ１１７の寿命、信頼性特性を定量的に測定、判断することができる。
チラー１３６の循環水を加温または冷却することにより、トランジスタ１１７の温度を規定値あるいは所定値に維持する。また、試験条件に対応してトランジスタ等の温度を周期的に変化させ、また、一定に冷却し、また、加熱する。また、試験トランジスタの温度情報Ｔｊを測定し、測定した温度情報Ｔｊを一定値に維持するように、チラー１３６を制御する。
チラーは水や熱媒体の液温を管理しながら循環させることで、機器等の温度を一定に保つことができるように構成している。主に冷却に用いる場合が多いが、冷やすだけでなく温めることもできる。様々な温度の制御を実施できるように構成している。
制御ラック１３１には、トランジスタ１１７に試験電流、試験電圧を供給する電源装置１３２と、トランジスタ１１７を制御あるいは試験条件を設定する制御回路１３３を有している。
制御回路１３３には、トランジスタ１１７の温度情報Ｔｊが入力され、温度情報Ｔｊに基づいてチラー１３６を制御する。あるいは、温度情報Ｔｊを所定値にするように、チラー１３６を制御する。
なお、本明細書では循環水として説明するが、水に限定されるものではない。エチレングリコール、グリセリン、フロン等でも良いし、強制空冷であってもよい。チラー１３６は循環水パイプ１３５内の液体を、たとえば水温マイナス１℃からプラス１００℃までの範囲で制御して試験ユニットの加熱冷却プレート１３４に供給する。加熱冷却プレート１３４は十分に大きな熱容量を持っている。
上記実施形態では加熱冷却プレート１３４を使用したが、加熱プレートと冷却プレートを別体とし、加熱冷却プレート以外の熱源・冷熱源を用いて加熱・冷却するものであってもよい。
図６８は、両面冷却サンプル（パワー半導体素子）用の電圧電流印加治具（装置）である。半導体デバイスは両面冷却構造とすることにより、大電流印加が可能となる。
図３８、図４３では、ヒートパイプ２２３を接続構造体２１８の裏面に配置したように図示している。本発明はこれに限定するものではなく、図６８、図６９に図示するように、ヒートパイプ２２３を接続構造体２１８の側面に配置し、接続構造体２１８の側面を上方から、押え部材６０８で押圧して固定してもよい。
電圧電流印加治具（装置）は、接点や配線の発熱を抑え、目的に応じた試験条件を再現することができる。
図６８において、試験電流、制御信号は、デバイス固定・接続装置６１０から供給される。試験電流は接続構造体２１８に印加される。接続構造体２１８の一端にはパワー半導体素子の接続端子と接続するための端子接続部６０９が配置されている。接続構造体２１８には、ヒートパイプ２２３が配置されている。接続構造体２１８の下部あるいは上部には冷却ファン２２９が配置されている。冷却ファン２２９が発生する空気の流れは、接続構造体２１８、ヒートパイプ２２３、押え部材６０８間を通過し、デバイス１１７との接続部、接点、接続構造体２１８等の温度上昇を抑制する。
デバイス固定・接続装置６１０内には、接続構造体２１８
図２７、図２８、図２９に図示するように、デバイス固定・接続装置６１０内には、加熱冷却プレート１３４、試験とする半導体素子１１７、押圧ヘッド５３０等を有する半導体素子１１７の固定あるいは保持する装置、サンプル接続回路２０３等が配置されている。デバイス固定・接続装置６１０のカバーは、静電シールド、電磁シールドできる構造物で構成されており、前記かバーは接地されている。
接続構造体２１８には、ヒートパイプ２２３が密着されている。接続構造体２１８の表面とヒートパイプ２２３間に熱伝導性グリス、放熱用シリコーンオイルコンパウンドを塗付してもよい。
接続構造体２１８の材質は銅として説明するが、銅に限定されるものではない、接続構造体２１８の材料として、銅（線膨張率１６．８）、黄銅（線膨張率１９）、鉄（線膨張率１２．１）、ステンレス（ＳＵＳ３０４）（線膨張率１７．３）が例示される。
ヒートパイプ２２３の材料として線膨張率が大きい材料、たとえば、アルミニウム（線膨張率２３）、錫（線膨張率２６．９）、鉛（線膨張率２９．１）が例示される。中でも、接続構造体２１８の材料として、銅（線膨張率１６．８）、ヒートパイプの材料として、アルミニウム（線膨張率２３）を採用することが好ましい。また、アルミニウムにモリブデンなどの第２の金属を混合させて合金化してものを採用してもよい。
図６９は、図６８の側面を反対方向から見た斜視図である。デバイス固定・接続装置６１０内に循環水を供給あるいは排出する循環水パイプ１３５が取り付けられている。なお、冷却ファン２２９は、接続構造体２１８の上部に配置しても良いし、側面に配置しても良い。あるいは上下左右等２方向以上の位置に配置してもよい。
支柱５３４に、押え部材６０８が取り付けられ、接続構造体２１８を固定、保持する。また、押え部材６０８は支柱５３４の上下に移動させることができ、所定の圧力で押え部材６０８を保持することができる。
図７０、図７１、図７２は、本発明の半導体素子試験装置に用いる高放熱汎用（ＴＯパッケージ等）に使用する装置である。パワー半導体素子として、ＴＯ−２４７パッケージの場合に使用する。接続基板５１４に、電流印加用回路、トランジスタのゲート端子に印加するオンオフパルスのドライバ回路を実装あるいは形成する。
接続基板５１４に試験を行う半導体デバイスに合わせてカスタム設計することができ、様々なデバイス形状に対応可能である。たとえば、図２、図５、図７、図５８等で説明する各種の半導体素子１１７のチップ形状あるいは構造に対応することができる。
図７２において、位置決め支柱プレート５１９ａの下には加熱冷却プレート１３４ｂが配置されている。位置決め支柱プレート５１９ａに試験をするパワー半導体デバイス１１７が配置され。パワー半導体デバイスの接続端子と、接続基板５１４の電極とが電気的に接続される。接続基板５１４からのゲート信号、試験電流がパワー半導体デバイス１１７に印加される。
デバイス台６１１は、半導体デバイス素子１１７を配置する台であり、静電気を抑制する樹脂材料で構成され、柔軟性、バネ性を有している。
パワー半導体デバイス１１７の接続端子と、接続基板５１４とが密着するように、押圧柱５３１が配置され、押圧されることにより、パワー半導体デバイスの接続端子と、接続基板５１４が電気的に良好に接続される。なお、半導体素子１１７が図２、図５等の構成の場合、接続基板５１４は、図１０、図１２、図５４、図５７等の構成とし、異方向性導電ゴム５０４で電極パターン５０６と信号端子２２７と接続を取っても良い。
位置決め支柱プレート５１９ｂは、パワー半導体デバイス１１７の上面に配置され、パワー半導体デバイスを位置固定する。加熱冷却プレート１３４ａはパワー半導体デバイス１１７の上面からパワー半導体デバイスを冷却または加温する。
図７０、図７１は、本発明の半導体素子試験装置に使用する表面実装部品用治具の構成図及びデバイス素子１１７の実装時の説明図である。ＱＦＮパッケージ、ＳＯＰパッケージ等の表面実装デバイスにも対応できる。
加熱冷却プレート１３４ｂ上に熱伝導性のよい金属材料からなる表面プレート５２０が配置されている。表面プレート５２０に位置決め支柱プレート５１９が配置される。半導体素子１１７は接続基板５１４に配置されるとともに、デバイス台６１１に配置される。絶縁性を有する押圧プレート５１３により、半導体素子１１７の接続端子が押圧され、導体素子１１７の接続端子と接続基板５１４の電極とが接続される。
接続基板５１４に形成された電極と接続が取られる。位置決め支柱プレート５１９は接続基板５１４を平面性がでるように、接続基板５１４を押圧固定する。
図２２は、本発明の半導体試験装置の説明図である。基台５２２上に、加熱冷却プレート１３４が配置される。基台５２２は防振定盤が例示される。
図２３から図２５は、本発明の半導体試験装置において、ＳＯＰ１１７またはＱＦＮ１１７と取り付ける時を主とした半導体素子１１７の試験方法の説明図である。なお、図５８等の半導体チップにも適用することができることは言うまでもない。
基台５２２には、表面プレート５２０が取り付けられている。表面プレート５２０は位置決め支柱プレート５１９を取り付けるプレートである。表面プレート５２０を変更することにより、位置決め支柱プレート５１９の変更を容易に行うことができる。
位置決め支柱プレート５１９は、サンプル配置プレート５１１の形状、位置決め穴５０９位置に対応して変更する必要がある。また、サンプル配置プレート５１１は、ＳＯＰ１１７、ＱＦＮ１１７の形状に対応して、サンプル穴５１２の大きさ、位置が変更される。
図２３に図示するように、位置決め支柱プレート５１９の位置決め支柱５１８が、サンプル配置プレート５１１の位置決め穴５０９に挿入され、サンプル配置プレート５１１が固定される。
サンプル配置プレート５１１の厚みは、ＳＯＰ１１７、ＱＦＮ１１７の厚みよりも薄く構成されている。ＳＯＰ１１７、ＱＦＮ１１７はサンプル穴５１２の電極端子２２６を上方向に向けて配置される。
位置決め支柱プレート５１９は、熱伝送性のよい金属材料からなる基材で構成される。たとえば、銅、ステンレス、アルミニウムが例示される。位置決め支柱プレート５１９の表面は、ニッケル（Ｎｉ）めっき、銀（Ａｇ）めっきが施される。
ＳＯＰ１１７、ＱＦＮ１１７の電極端子２２６上には、異方性導電ゴム５０４（図示せず）が配置される。異方性導電ゴム５０４は矩形であり、その面積は、電極端子２２６と信号端子２２７の配置面積を含む面積と同一か、わずかに広い面積である。
サンプル配置プレート５１１をザグリ加工し、ザグリ加工箇所に、異方性導電ゴム５０４が丁度はまるように構成する。
図２４に図示するように、異方性導電ゴム５０４上に、接続基板５１４が配置される。接続基板５１４の電極パターン５０５がＳＯＰ１１７、ＱＦＮ１１７の電極端子２２６と、接続基板５１４の電極パターン５０６がＳＯＰ１１７、ＱＦＮ１１７の信号端子２２７とに対応するように配置される。
支柱５３４は基台５２２に取り付けられている。支柱５３４にはアーム台５３３が取り付けられている。アーム台５３３には、アーム５３２が取り付けられている。アーム５３２が中心軸で回転可能なように構成されている。アーム５３２の長さは、図２１に図示するように、押圧ヘッド５３０位置が、異方性導電ゴム５０４の上方位置となるように設定され、構成されている。
以上に説明した事項は、図６８、図７２の本発明の装置にも適用できることは言うまでもない。また、図２５、図６８、図７２の構成、部材、構造、動作は相互に全部または一部を組み合わせて適用できることは言うまでもない。
押圧ヘッド５３０には押圧柱５３１が取り付けられ、アーム５３２と押圧柱５３１が取り付けられている。押圧柱５３１を摺動されることにより、押圧ヘッド５３０の位置が上下する。押圧ヘッド５３０の位置の上下により、異方性導電ゴム５０４の押圧が調整あるいは設定される。
押圧ヘッド５３０には、ゴム５１７が取り付けられている。ゴム５１７は弾性材料、弾性物であればいずれの物でもよい。弾性材料を使用することにより、異方性導電ゴム５０４が全体的に、均一に押圧することができる。
弾性材料あるいは弾性物として、スポンジ、海綿、軟性プラスチック、エアパック、液体パック、ゲルパック、ゴムメタル、金属あるいは樹脂性バネ、板バネが例示される。
一例として、押圧は圧力モーターを使用する。圧力モーターは、液体の圧力を機械運動に変換する流体機械のうち、回転運動に変換する原動機やアクチュエータがある。流体の圧力を直線運動に変換するものは圧力シリンダーがある。
ポンプは、回転エネルギーを圧力エネルギーへ変換する。圧力モーターは、圧力エネルギーを回転エネルギーへ変換を行うため、基本構造はポンプと同様である。電動機と異なり高温な環境でも安定して運転することが可能である。また、動力源が停止した場合でもアキュムレータなどに圧力保存していることで運転することができる。圧力を検出するため、圧力センサを設ける。
図２５は、接続基板５１４上から、押圧ヘッド５３０により異方性導電ゴム５０４に圧力を印加するように図示している。しかし、接続基板５１４はガラスエポキシ材料等で構成することが多く、また、接続基板５１４は薄く、押圧時に変形しやすい。
この対策のため、図１４に図示する押圧プレート５１５を接続基板５１４上に配置する。押圧プレート５１５は、金属材料のように熱伝伝導性が良好で、平滑性があり、たわみにくい材料と厚みで構成される。
押圧プレート５１５上から、押圧ヘッド５３０により押圧を印加することにより、異方性導電ゴム５０４を一定圧力で、均一に圧力を印加することができる。
図２１は、押圧ヘッド５３０を使用して異方性導電ゴム５０４に圧力を印加している状態を示す説明図である。図２１では接続基板５１４上からゴム５１７を介して、押圧した場合を示している。押圧を矢印で示す。
電極パターン（電極パターン５０５、電極パターン５０６）とめっき膜５２４のうち、少なくともいずれか一方が、耐熱レジスト５２３等から構成される平面部よりも凸状となっている。したがって、凸状の部分が、異方性導電ゴム５０４が押圧され、異方性導電ゴム５０４を介して、電極パターン５０５と電極端子２２６、電極パターン５０６と信号端子２２７とが電気的に接続される。
電気的な接続状態は、電極パターン５０５と電極端子２２６、電極パターン５０６と信号端子２２７間に抵抗を測定するモニター端子（図示せず）を接続基板５１４に設けている。押圧ヘッド５３０で押圧し、モニター端子の抵抗値をモニターし、所定の抵抗値以下となったときに、接続完了として押圧ヘッド５３０の押圧を維持させる。
図２２は、アーム台５３３に取り付けられた一方向のアーム５３２で支えられた押圧ヘッド５３０で押圧をするものであった。この場合、押圧ヘッド５３０に傾きが発生する場合がある。
この対策のために、図２６に図示するように、支柱５３４ａと支柱５３４ｂ間にアーム５３２を設ける。つまり、支柱５３４ａと支柱５３４ｂとアーム５３２で、「門」状に構成する。
アーム５３２は左右の支柱（支柱５３４ａ、支柱５３４ｂ）で支えられている。したがって、押圧ヘッド５３０を移動させる押圧柱５３１を安定して維持させることができる。異方性導電ゴム５０４を均一に押圧できるため、良好な電気的接続を実現できる。
図２８は本発明の半導体試験装置（たとえば、パワートランジスタを試験するパワーサイクル試験装置）の構成図である。図４４は半導体試験装置の等価回路図あるいは説明図である。
電流電源装置１２１は、トランジスタ１１７を試験するための大電流の定電流Ｉｄを出力する。電流電源装置１２１は、コントロール回路基板１１１からの制御信号に同期させて電力（電流、電圧）を供給すると共に、供給された電力を用いて前記負荷を設定された定電流または定電圧で駆動する。電流電源装置１２１は、出力する最大電圧値を設定することができる。電流電源装置１２１は電流と電圧のうち、少なくとも一方の定常的に出力する。
スイッチ回路１２２ａ（ＳＷａ）は、電流電源装置１２１が出力する定電流の供給をオン（供給）オフ（遮断）させる。スイッチ回路１２２ａはコントロール回路基板１１１からの信号に基づき、オン(定電流を出力)またはオフ（定電流を遮断）に設定または制御される。通常、スイッチ回路１２２ａは試験開始前にオンされ、半導体素子の試験中は常時、オン状態に維持される。
図２８において、１台の電流電源装置１２１を図示している。電流電源装置１２１は１台に限定されるものではない。たとえば、本発明の半導体試験装置において、２台以上の電流電源装置１２１を保有させてもよい。電流電源装置１２１の台数が増加するほど、多種多様な電流波形Ｉｄあるいは電圧波形を発生させることができる。
本発明の実施例において、電流電源装置１２１として説明するが、電流電源装置１２１は定電流を出力するものに限定されるものではない。たとえば、電流電源装置１２１に最大電圧を設定できるものを使用する。一定の条件で、設定された最大電圧において、所定の定電流を出力できるように機能させることが例示される。また、定電流を出力する場合に、出力端子電圧を所定の最大電圧を設定できるように構成されることが例示される。本発明の半導体試験装置において、電流電源装置１２１は、定電流のみ出力する装置ではなく、電圧、電流を出力できる電源装置であってもよいことは言うまでもない。
図２８等の実施例において、電流電源装置１２１で電流Ｉｄを発生させるとして説明するが、電流Ｉｄは、トランジスタ１１７のオン抵抗の状態に応じて、印加電圧を調整することによっても実現できる。したがって、本発明の半導体試験装置において、電流を出力する電流電源装置１２１に限定するものではなく、電圧出力の電源装置で構成しても良いことはいうまでもない。
電流Ｉｄは、トランジスタ１１７のゲート電圧の電圧値の制御によっても実現できる。本明細書では、電流電源装置１２１の制御によって、トランジスタ１１７に所定の電流を印加するとして説明する。しかし、これに限定するものはなく、トランジスタ１１７のゲート端子ｇの電圧、トランジスタ１１７のコレクタ端子ｃの電圧を調整あるいは制御してもよいことは言うまでもない。
本発明の半導体素子の試験方法の実施例では、説明を容易にするため、定電流Ｉｄは電流電源装置１２１が発生するとしている。トランジスタ１１７に流す定電流Ｉｄは電流電源装置１２１を動作させることにより供給する。電流電源装置１２１はコントロール回路基板１１１からの信号によりオン／オフ制御される。デバイス制御回路基板２０９はコントロール回路基板１１１によりタイミング制御される。
トランジスタ１１７のエミッタ端子ｅは接地（グランド）されている（接地ラインと接続されている）。トランジスタ１１７のゲート端子ｇには、ゲートドライバ回路１１３が接続されている。
サンプル接続回路２０３内には、ゲートドライバ回路１１３、可変抵抗回路１２５、定電流回路１１８、オペアンプ（バッファ回路）１１６が配置または形成されている。サンプル接続回路２０３は、試験を行うトランジスタ１１７に近い位置に配置できるように、デバイス制御回路基板２０９から分離されて配置されている。
サンプル接続回路２０３は、試験する各トランジスタ１１７に１つのサンプル接続回路２０３を設けることが好ましいが、これに限定するものではなく、複数のトランジスタ１１７に対して、複数の信号回路を含む１つのサンプル接続回路２０３を配置してもよい。
サンプル接続回路２０３は、コネクタ２０２の接続ピン２０６でトランジスタ１１７と接続されている。ゲートドライバ回路１１３とトランジスタ１１７のゲート端子ｇ間は、３０ｍｍ以下の短距離となるように配置されている。ゲートドライバ回路１１３とトランジスタ１１７のゲート端子ｇ間が長いとゲート端子ｇにノイズ等が重畳され、トランジスタ１１７が誤動作してトランジスタ１１７の破壊に直結する。
図２９に図示するように、デバイス制御回路基板２０９は半導体試験装置の筐体２１０のＢ室に配置される。筐体２１０は半導体試験装置の電源装置１３２、駆動回路、加熱冷却プレート１３４が組み込まれたフレームあるいは装置本体である。サンプル接続回路２０３は、試験するトランジスタ１１７に近い位置に配置するため、半導体試験装置の筐体２１０のＣ１室に配置される。サンプル接続回路２０３は筐体２１０の側面に配置されたコネクタ２０８と接続される。コネクタ２０８の接続ピン２０６に接続された配線は、Ｂ室のデバイス制御回路基板２０９と接続されている。
筐体２１０は箱状のものだけでなく、たとえば部屋であってもよい。部屋の中に電流電源装置１２１が配置されるイメージである。隔壁２１４、隔壁２１５、隔壁２１７は部屋の壁であってもよい。
図２９に図示するように、試験をする半導体素子１１７（トランジスタ等）はＣ１室に配置される。トランジスタ１１７等は、加熱冷却プレート１３４上に配置・固定される。
デバイス固定・接続装置６１０内に、加熱冷却プレート１３４、加熱冷却プレート１３４とチラー１３６間を循環する循環水パイプ１３５を有する。また、加熱冷却プレート１３４には、試験する半導体素子としてのトランジスタ１１７が積載され、サンプル接続回路２０３（図示せず）が構成、あるいは配置されている。
図２９では、図示を容易にするため、また、理解を容易にするため、ＳＯＰ１１７、ＱＦＮ１１７等は、加熱冷却プレート１３４上に配置・固定しているように図示している。実際には、図１６（ｂ）に図示するように、加熱冷却プレート１３４上に、熱伝導性の良好な表面プレート５２０、位置決め支柱プレート５１９が配置され、支柱プレート５１９にＳＯＰ１１７、ＱＦＮ１１７が配置されている。以上の事項は、図２７、図２９、図３０、図３６、図３８、図３９、図４３等においても同様である。
図２９に図示するようにコネクタ２０８は筐体２１０の側面に設けられたものであり、コネクタ２０８とＢ室に配置されたデバイス制御回路基板２０９とは信号配線２３５により接続されている。デバイス制御回路基板２０９から、ゲートドライバ回路１１３、ゲート信号制御回路１１２、温度測定回路１１５、可変抵抗回路１２５、オペアンプ回路１１６の制御信号あるいは出力信号が入出力される。
必要に応じて、図３６に図示するように、トランジスタ１１７等は、加熱冷却プレート１３４ａと加熱冷却プレート１３４ｂに挟持されて固定される。以上のように、本発明は、筐体２１０がＣ１室など複数の領域に区分されている。Ｃ１室には、ドライエア（乾燥気体、露点温度が低い気体）が注入されるように構成されている。Ｃ１室は空気圧力がかかり、Ｃ１室に注入されたエアは、開口部２１６などを介して排出される。
接続構造体２１８は、Ｃ２室から隔壁２１７の開口部２１６から差し込まれる。接続構造体２１８を差し込むことにより、トランジスタ１１７の接続部５０７と接続構造体２１８とが電気的に接続が取られ、トランジスタ１１７に定電流（試験電流）Ｉｄを印加できるようになる。
接続構造体２１８は、銅あるいは銅合金で形成され、表面が銀またはニッケルでめっきされている。
隔壁２１７は、静電シールド、接続構造体２１８の保持としての機能がある。別途、静電シールド機能構成物、接続構造体２１８の固定あるいは保持台を配置または構成する場合は、隔壁２１７を省略することができることは言うまでもない。
また、隔壁２１７がない場合、接続構造体２１８にトランジスタ１１７の接続部５０７を位置決めして固定してもよいことはよいことは言うまでもない。
隔壁（隔壁２１４、隔壁２１５、隔壁２１７）は、各室（Ｃ１室、Ｃ２室、Ａ室、Ｂ室）を分離する機能と、外気が流入しないようにする機能がある。特に、Ｃ１室は、低温状態の試験で結露することがあるため、Ｃ１室には露点が−２０℃以下のドライエアを流入させる。Ｃ１室に流入したドライエアは、開口部２１６から他の室に排出される。しかし、開口部２１６の開口が大きいと、大量のドライエアが必要になる。したがって、開口部２１６は、接続部材としてのフォークプラグ２０５、接続構造体２１８が丁度、挿入されるサイズにすることが好ましい。
図３０に図示するように接続構造体２１８に他端には、固定ネジ２２１が取り付けられ、接続配線２１１が接続構造体２１８に接続されている。接続配線２１１の他端には接続部材としての図３１等に図示するフォークプラグ２０５が取り付けられている。
図３０、図３８、図４３には、接続構造体２１８を固定する押え部材６０８が配置されている。押え部材６０８により、接続構造体２１８が固定され、接続金具２３２、接続金具２３３からなる端子接続部６０９が、試験をするデバイス１１７の接続部５０７と安定して嵌合される。デバイス１１７と接続構造体２１８とを離す時は、押え部材６０８をはずしてから行う。
接続構造体２１８の固定ネジ２２１はネジに限定されるものではなく、接続構造体２１８に接続配線２１１を電気的に接続できるものであればいずれのものでもよい。また、固定ネジ２２１はバネ（図示せず）で押圧により接触できるものであっても良いことは言うまでもない。
サンプル接続回路２０３はコネクタ２０８の接続ピン２０６によりデバイス制御回路基板２０９と接続されている。サンプル接続回路２０３は試験する各トランジスタ１１７に対応して個別に配置され、サンプル接続回路２０３は容易に取り外しが可能なように構成されている。
コネクタ２０８、コネクタ２１３はコネクタに限定されるものではなく、配線を電気的に接続、非接続にできるものであれば、いずれのものであってもよい。
図３５は本発明の半導体試験装置における接続構造体２１８の説明図である。接続構造体２１８の表面の凹部２３４には、ヒートパイプ２２３が密着されている。接続構造体２１８の表面とヒートパイプ間に熱伝導性グリス、放熱用シリコーンオイルコンパウンドを塗付してもよい。
凹部２３４はヒートパイプ金具２３１に形成されている。凹部２３４にはめ込むようにヒートパイプ２２３が配置されている。凹部にヒートパイプ２２３を配置することによりヒートパイプ２２３が損傷するリスクが低下する。
ヒートパイプ金具２３１は、電気伝導性があり、熱伝導性のよい金属で構成される。金属して銅、銀が例示される。その他、金属以外のカーボンなどを採用することもできる。
熱伝導性グリスは、窒化ホウ素(ボロン)を配合したものを使用することが好ましい。放熱用シリコーンオイルコンパウンドは、シリコーンオイルを基油にアルミナ等熱伝導性のよい粉末を配合したものを使用することが好ましい。
ヒートパイプ２２３とは、密閉容器内に少量の液体（作動液）を真空密封し、内壁に毛細管構造（ウイック）を備えたものである。
ヒートパイプの一部が加熱されると加熱部で作動液が蒸発（蒸発潜熱の吸収）し、低温部に蒸気が高速（音速）で移動する。蒸気が低温部で凝縮（蒸発潜熱の放出）し、凝縮した作動液がウイックの毛細管現象で加熱部に還流する。以上の相変化が外力なしに連続的に繰り返されることによって、瞬時に熱が移動することにより、半導体素子の端子部で発熱した熱を高速にかつ効率よく伝熱することができる。
ヒートパイプ２２３は、コンテナ（銅パイプ）を複数本配列することにより、構成されている。コンテナの内部は高度な減圧状態であり、ウィック（毛細管構造）と適量の作動液（純水等）を有している。
作動液として、純水の他、メタノール（メチルアルコール）、アセトン、ナトリウム、水銀、フロン系冷媒、アンモニアを使用してもよい。
ウイック材には、アルミニウム、銅、ステンレス、焼結合金，金網，発泡メタル、セラミック等が用いられる。
接続構造体２１８は金属に限定されるものではない。たとえば、セラミック、グラファイト、グラファイトと銅またはアルミニウムの複合材料等の非金属物質で構成してもよいことは言うまでもない。接続構造体２１８に直接に電流を通電する構成の場合は、接続構造体２１８は、銅等の金属材料で構成する。接続構造体２１８の表面は、銀、ニッケル等でめっきすることが好ましい。
図３５は接続構造体２１８の構成の説明図である。図３５（ａ）は裏面を模式的に図示した図であり、図３５（ｂ）は側面を模式的に図示した図である。
接続構造体２１８は、主としてヒートパイプ金具２３１、接続金具２３２、接続金具２３３からなる。接続金具２３２と接続金具２３３等が端子接続部６０９を構成する。端子接続部６０９に半導体素子の接続部５０７が差し込まれる。
接続金具２３２と接続金具２３３間には、接点部２２５ａ、接点部２２５ｂが配置されている。 接点部２２５として、白金、金、銀、タングステン、銅、ニッケル、またはそれらを組合せた合金が用いられる。また、銀−酸化物接点材料（Ａｇ＋ＺｎＯ、Ａｇ＋ＳｎＯ２、Ａｇ＋ＳｎＯ２ Ｉｎ２Ｏ３、Ａｇ＋、Ａｇ＋ＳｎＯ２ Ｓｎ２Ｂｉ２Ｏ７）を用いることも好ましい。
接続金具２３３はヒートパイプ金具２３１に固定ネジ２２４ａで固定されている。接続金具２３２は接続金具２３３に固定ネジ２２４ｂで固定される。固定ネジ２２４ｂを締め付けることにより半導体素子の接続部５０７を固定する。ヒートパイプ金具２３１の左端には接続配線２１１が固定ネジ２２１で固定される。
図３６は接続部５０７を接続構造体２１８に接続した状態の説明図である。接点部２２５ａと接点部２２５ｂ間に接続部５０７が挟持されている。接続金具２３２は固定ネジ２２４ｂにより接続部５０７と固定される。
トランジスタ１１７は加熱冷却プレート１３４ａに固定され、さらに加熱冷却プレート１３４ｂで狭持される。トランジスタ１１７は加熱冷却プレート１３４により試験温度に適切に維持される。凹部２３４内にヒートパイプ２２３が取り付けられている。
接続構造体２１８から接続部５０７に試験の定電流Ｉｄが印加される。定電流Ｉｄは数百アンペア（Ａ）と大きい。接続部５０７は通常、比較的面積が小さく、また、接点部２２５と接続部５０７とは接触抵抗がある。そのため、大電流が接続部５０７に流れると接点部２２５で発熱する。
発熱は試験をするトランジスタ１１７に伝導し、トランジスタ１１７を過熱する。過熱によりトランジスタ１１７が劣化あるいは接続部５０７が焼損する可能性がある。また、ＳＯＰ１１７、ＱＦＮ１１７の電極端子２２６等でも発熱し、発熱した熱は接続基板５１４を伝導する。伝導した熱は接続部５０７の温度を上昇させる。したがって、接点部２２５での発熱を速やかに放熱する必要がある。
本発明の接続構造体２１８はヒートパイプ２２３を有している。接点部２２５での発熱は、ヒートパイプ２２３で伝熱される。したがって、接点部２２５の熱は速やかに接点部２２５から除去される。また、接続部５０７の熱、接続基板５１４の熱が除去される。
Ｃ１室とＣ２室間には隔壁２１７が配置されている。図３７に図示するように、隔壁２１７には開口部２１６が形成されている。開口部２１６ａ１に接続構造体２１８ａ１が挿入され、開口部２１６ｂ１に接続構造体２１８ｂ１が挿入される。開口部２１６ａ２に接続構造体２１８ａ２が挿入され、開口部２１６ｂ２に接続構造体２１８ｂ２が挿入される。開口部２１６ａｎに接続構造体２１８ａｎが挿入され、開口部２１６ｂｎに接続構造体２１８ｂｎが挿入される。
たとえば、図３７の半導体試験装置では、接続構造体２１８ａ１の接続金具２３２と接続金具２３３間に試験をするトランジスタ１１７Ｑ１のＰ端子が挟持されて電気的に接続される。また、接続構造体２１８ｂ１の接続金具２３２と接続金具２３３間に試験をするトランジスタ１１７Ｑ１のＮ端子が挟持されて電気的に接続される。
同様に、接続構造体２１８ａ２の接続金具２３２と接続金具２３３間に試験をするトランジスタ１１７Ｑ２のＰ端子が挟持されて電気的に接続される。また、接続構造体２１８ｂ２の接続金具２３２と接続金具２３３間に試験をするトランジスタ１１７Ｑ２のＮ端子が挟持されて電気的に接続される。
同様に、接続構造体２１８ａｎの接続金具２３２と接続金具２３３間に試験をするトランジスタ１１７ＱｎのＰ端子が挟持されて電気的に接続される。また、接続構造体２１８ｂｎの接続金具２３２と接続金具２３３間に試験をするトランジスタ１１７ＱｎのＮ端子が挟持されて電気的に接続される。
隔壁２１７には静電シールド板あるいは静電シールド網が配置され、電源装置１３２、Ｂ室の駆動回路系からのノイズが遮蔽され、ノイズはＣ１室には印加されない。また、トランジスタ１１７のオンオフにより発生するノイズが、Ｂ室の駆動回路系には印加されない。
図３８は、トランジスタ１１７と接続構造体２１８の接続状態を説明する説明図である。トランジスタ１１７は加熱冷却プレート１３４ａに固定される。実際には、加熱冷却プレート１３４ａ上には、表面プレート５２０、位置決め支柱プレート５１９等が配置または形成されているが、理解を容易にするため、また、作図を容易にするため省略している。
固定はバネ（図示せず）により行われる。密着は、熱伝導性グリス、放熱用シリコーンオイルコンパウンドを塗付してもよい。必要に応じて、図３６に図示するように、トランジスタ１１７の上側にも加熱冷却プレート１３４ｂが配置され、トランジスタ１１７を所定の温度条件に設定できるようにする。なお、バネに限定されるものではなく、固定できる構造、機構であればいずれの構成であってもよい。
トランジスタ１１７の端子（エミッタ端子ｅ、ゲート端子ｇ、コレクタ端子ｃ）には、コネクタ２０２が接続される。コネクタ２０２には信号配線２２２が引き出される。信号配線２２２に、トランジスタ１１７のゲート端子ｇに印加する制御信号Ｖｇｓ、定電流回路１１８からの定電流Ｉｃが印加される。
接続構造体２１８ａは隔壁２１７の開口部２１６ａにＣ２室側から挿入される。接続構造体２１８ｂも同様に隔壁２１７の開口部２１６ｂにＣ２室側から挿入される。接続構造体２１８を挿入すると、接続金具２３２と接続金具２３３間に接続部５０７が挟持される。この状態で、固定ネジ２２４ｂを締めることによりトランジスタ１１７の接続部５０７と接続構造体２１８とが電気的接続される。
試験を行うトランジスタ１１７は加熱冷却プレート１３４等に密着させて固定させる必要がある。また、異方性導電ゴム５０４で電極パターン５０５と電極端子２２６を位置決めして電気的接続を行っているため、容易に取り外すことが難しい。
トランジスタ１１７の取り付け作業は、最初に試験を行う複数個のトランジスタ１１７を加熱冷却プレート１３４等に固定する。次に、最初に試験を行うトランジスタ１１７を選択して接続構造体２１８を接続部５０７に取り付ける。
選択するトランジスタ１１７は、選択するトランジスタ１１７が位置する開口部２１６にＣ２室側から接続構造体２１８を挿入して接続部５０７と電気的接続を行う。
トランジスタ１１７との電気的接続は、接続構造体２１８を挿入する位置を選択するだけであるので容易である。また、接続構造体２１８に接続された接続配線２１１の印加信号を変更することにより、トランジスタ１１７の試験条件、試験内容を容易に変更することができる。
図３６に図示するように、接続部５０７は、接点部２２５ａと接点部２２５ｂにより圧力をかけて挟持される。接続構造体２１８の一端には接続配線２１１が接続され、接続配線２１１から定電流Ｉｄがトランジスタ１１７に印加される。接続構造体２１８の裏面側にはヒートパイプ２２３が配置されている。
接続部５０７には、数百アンペア（Ａ）の電流が流れる。接点部２２５にわずかな抵抗があっても、数百アンペア（Ａ）の電流により、大きな熱が発生し、接続部５０７部を過熱する。過熱されるとトランジスタ１１７をも過熱することになり、過熱によりトランジスタ１１７が劣化あるいは破壊する。
本発明は、接点部２２５で発生した熱はヒートパイプ２２３により接続構造体２１８の接続配線２１１側に伝熱される。したがって、接点部２２５が過熱されることはない。接続構造体２１８の下側には冷却ファン２２９が配置され、ヒートパイプ２２３の熱を放熱させる。
図３８は、本発明の半導体試験装置における接続構造体２１８の冷却方法を説明する説明図である。
図３８に図示するように、接続構造体２１８の裏面には、ヒートパイプ２２３の熱を除去するための冷却ファン２２９が配置される。冷却ファン２２９は接続部５０７、ヒートパイプ２２３の過熱状況に応じて回転速度が制御される。
図３９は、本発明の半導体試験装置における半導体素子１１７と接続構造体２１８との接続方法を説明する説明図である。
Ｃ１室とＣ２室間に隔壁２１７が設けられている。隔壁２１７に図３７に図示するように、試験するトランジスタ１１７等の位置に対応して開口部２１６が形成されている。隔壁２１７の開口部２１６と接続構造体２１８の固定台（図示せず）により、接続構造体２１８は水平あるいは安定に位置決めされ、固定される。
図３９（ａ）に図示するように、試験をするトランジスタ１１７は、加熱冷却プレート１３４ａに密着されて位置決めされ、また、固定される。トランジスタ１１７と加熱冷却プレート１３４ａ間は熱伝導性グリス、放熱用シリコーンオイルコンパウンドが塗付されている。
トランジスタ１１７の端子（エミッタ端子ｅ、ゲート端子ｇ、コレクタ端子ｃ）には脱着可能なコネクタ２０２が接続される。コネクタ２０２には信号配線２２２が接続され、信号配線２２２はサンプル接続回路２０３に接続されている。
サンプル接続回路２０３とコネクタ２０２間の信号配線２２２は極力短くなるように形成する。信号配線２２２が長いと信号配線２２２にノイズが重畳され、トランジスタ１１７が誤動作する。たとえば、トランジスタ１１７のゲート端子ｇにノイズが重畳されると、トランジスタ１１７がオンし、トランジスタ１１７が破壊する可能性がある。信号配線２２２はツイスト配線とするか、同軸ケーブルのようにシールドがある配線を使用する。
図３９（ｂ）に図示するように、開口部２１６ａに接続構造体２１８ａが挿入される。接続構造体２１８ａは、開口部２１６ａに挿入されることにより、接続構造体２１８ａの先端の接続金具２３２と接続金具２３３間にトランジスタ１１７の接続部５０７ａが挟持される。接続構造体２１８ａと接続部５０７ａの連結後、固定ネジ２２４ｂ１を締め付けることにより、接点部２２５と接続部５０７が良好な電気的接続を実現できる。
同様に、開口部２１６ｂに接続構造体２１８ｂが挿入される。接続構造体２１８ｂは、開口部２１６ｂに挿入されることにより、接続構造体２１８ｂの先端の接続金具２３２と接続金具２３３間にトランジスタ１１７の接続部５０７ｂが挟持される。接続構造体２１８ｂと接続部５０７ｂの連結後、固定ネジ２２４ｂ２を締め付けることにより、接点部２２５と接続部５０７が良好な電気的接続が実現できる。
図３８の実施例では、接続構造体２１８のヒートパイプ金具２３１の凹部２３４に、ヒートパイプ２２３を取り付けるとした。しかし、本発明はこれに限定するものではない。
たとえば、図４０に図示するように、接続構造体２１８を構成してもよい。図４０において、図４０（ａ）は接続構造体２１８の裏面（下面）を模試的に図示したものであり、図４０（ａ）は接続構造体２１８の表面（上面）を模試的に図示したものである。
図４０において、凹面２３４ａにヒートパイプ２２３ａが配置されている。ヒートパイプ２２３ａは、接続金具２３３部まで形成または配置されている。接続金具２３３部まで形成または配置することにより、接続部５０７の発熱をより効率よく伝熱することができる。
図４０（ｂ）に図示するように、凹面２３４ｂにヒートパイプ２２３ｂが配置されている。ヒートパイプ２２３を接続構造体２１８の両面に配置することにより、より接続部５０７の発熱をより効率よく伝熱することができる。
図３８の実施例等は、冷却ファン２２９でヒートパイプ２２３等を冷却するとしたが、本発明はこれに限定するものではない。たとえば、図４１に図示するように、ヒートパイプ２２３に密着するように、放熱フィン２２８を形成または配置してもよい。ヒートパイプ２２３内を伝熱する熱が効率よく放熱フィン２２８に伝熱され、よりヒートパイプ２２３の伝熱、放熱効果が高まる。
図４１の放熱フィン２２８は開口部２１６部に該当する箇所には形成あるいは配置されていない。接続構造体２１８はＣ２室からＣ１室側に開口部２１６を介して挿入される。開口部２１６はＣ１室の密閉性を保つため、開口部２１６は接続構造体２１８の断面積＋αのサイズの開口部となっている。したがって、放熱フィン２２８が接続構造体２１８に形成または配置されていると、開口部２１６に挿入できない。そのため、隔壁２１７を基準としてトランジスタ１１７の接続部５０７と接続される側には放熱フィン２２８は形成または配置されていない。
図４２に図示するように、接続構造体２１８内に、循環水パイプ１３５を形成または配置し、接続構造体２１８を冷却してもよい。循環水パイプ内を流れる冷媒により接続構造体２１８が冷却されて、ヒートパイプ２２３内の伝熱が効率よく接続構造体２１８に伝達される。したがって、接続部５０７で発生した熱が効率よく放熱される。
図１のトランジスタ１１７（ＳＯＰ１１７、ＱＦＮ１１７、半導体素子１１７）において、図３に図示するように、電極端子２２６ａは接続部５０７ａに接続され、電極端子２２６ｂは接続部５０７ｂに接続されている。したがって、接続部５０７が接続部５０７ａ（Ｐ）と接続部５０７ｂ（Ｎ）の２端子であった。
図６に図示するように、トランジスタ１１７の接続部５０７が接続部５０７ａ（Ｐ）、接続部５０７ｂ（Ｎ）と接続部５０７ｃの３端子のものもある。図６に図示するように、電極端子２２６ａは接続部５０７ａに接続され、電極端子２２６ｂは接続部５０７ｂに接続され、電極端子２２６ｃは接続部５０７ｃに接続されている。
本発明の半導体試験装置及び半導体素子の試験方法は、多種多様な半導体素子１１７を試験することができる。
図６の半導体素子１１７は、図４に図示するように、トランジスタ１１７ｍとトランジスタ１１７ｓの２つのトランジスタが１つのＳＯＰまたはＱＦＮパッケージに配置されているものである。
トランジスタ１１７ｓのコレクタ端子ｃｓが接続部５０７ａに接続される。トランジスタ１１７ｓのエミッタ端子ｅｓとトランジスタ１１７ｍのコレクタ端子ｃｍが接続され、中点が接続部５０７ｃに接続されている。トランジスタ１１７ｍのエミッタ端子ｅｍが接続部５０７ｂに接続されている。
トランジスタ１１７ｍには、エミッタ端子ｅｍ、ゲート端子ｇｍ、コレクタ端子ｃｍが接続されている。トランジスタ１１７ｓには、エミッタ端子ｅｓ、ゲート端子ｇｓ、コレクタ端子ｃｓが接続されている。
図４３は、３つの接続部５０７（接続部５０７ａ（Ｐ）、接続部５０７ｂ（Ｎ）、接続部５０７ｃ（Ｏ））を有するトランジスタ１１７（半導体素子１１７）と接続構造体２１８との接続状態を図示した説明図である。
図４３において、接続基板５１４に配置凹部２３９が形成または構成され、配置凹部２３９に異方性導電ゴム５０４ａが配置されている。異方性導電ゴム５０４ａは信号端子２２７と電極パターン５０６とを電気的に接続する。接続基板５１４上には押圧プレート５１５が配置され、押圧プレート５１５はゴム（弾性材）５１７を介して押圧ヘッド５３０で押圧される。
図４３において、接続構造体２１８ａと接続部５０７ａとの接続、接続構造体２１８ｂと接続部５０７ｂとの接続は、図３８、図３９で説明した内容と同様であるので説明を省略する。
図４３において、接続構造体２１８ａにはヒートパイプ２２３ａが、接続構造体２１８ｂにはヒートパイプ２２３ｂが形成または配置されているのに対し、接続構造体２１８ｃには、ヒートパイプ２２３が形成または配置されていない。接続構造体２１８ｃは接続部５０７ｃに接続されている。
トランジスタ１１７の接続部５０７ｃ（Ｏ）には大きな電流が流れない。したがって、接続部５０７ｃが過熱されることはない。接続構造体２１８ｃにはヒートパイプ２２３を形成する必要がない。接続構造体２１８ｃを他の接続構造体２１８（接続構造体２１８ａ、接続構造体２１８ｂ）よりも細く形成することにおり、接続構造体２１８とトランジスタ１１７の接続部５０７との接続が容易になる。また、トランジスタ１１７を配置するスペースが狭くても良いため、加熱冷却プレート１３４に搭載できるトランジスタ１１７の数を多くすることができる。
なお、接続構造体２１８ｃにヒートパイプ２２３を形成または配置してもよいことは言うまでもない。他の事項等については、図３８、図３９の実施例と同様あるいは類似であるので説明を省略する。
図５８は本発明の半導体素子試験装置の実施例における冷熱サイクル試験（サーマル衝撃試験）の模式図である。図５８において、絶縁基板６０２には、配線電極６０７ａ、６０７ｂ、６０７ｃが形成されている。配線電極６０７ａには、半導体チップ６０１がはんだ６０５で接続されている。
半導体チップ６０１のボンディング端子（図示せず）と配線電極６０７ｂとはアルミワイヤ６０６で電気的に接続されている。絶縁基板６０２の裏面には配線電極６０７ｃが形成または配置され、銅ベース６０４にはんだ６０５で接続されている。
図５８に示す冷熱サイクル試験（サーマル衝撃試験）は、製品またはシステム起動や停止にて生じる比較的穏やかな温度変化に対する寿命を予測する試験である。
パワーモジュール１１７（パワー半導体素子、パワー半導体チップ、半導体素子が実装されたモジュール）等では、起動／停止により、ケース温度（Tc）が比較的緩やかで、大きく温度変化する。この応力が繰り返されることにより、ダイボンド（はんだなどの接合材）のクラックがパワー半導体チップ下まで到達すると、熱抵抗の増加を招き、熱暴走に至り、パワーモジュールを破壊する。
本発明の半導体素子試験装置は、パワーモジュール１１７の外部からパワーモジュールを加熱もしくはパワーモジュール自身の発熱による加熱、あるいは外部からの冷却を行う。また、加熱あるいは冷却はチラーによる冷却水あるいは温水により行う。
本発明の半導体素子試験装置及び半導体素子の試験方法において、試験条件に対応してパワー半導体素子（トランジスタ等）１１７の温度を周期的に変化させ、また、一定温度に冷却し、また、一定温度に加熱する。また、試験するトランジスタの温度情報Ｔｊを測定し、測定した温度情報Ｔｊを一定値に維持するように、チラー１３６を制御する。
チラー１３６は水や熱媒体の液温を管理しながら循環させることで、機器等の温度を一定に保つことができるように構成している。主に冷却に用いる場合が多いが、冷やすだけでなく温めることもできる。様々な温度の制御を実施できるように構成している。
制御ラック１３１には、パワー半導体素子１１７（トランジスタ等）に試験電流、試験電圧を供給する電源装置１３２と、トランジスタ１１７を制御あるいは試験条件を設定する制御回路を有している。
制御回路１３２には、トランジスタの温度情報Ｔｊが入力され、温度情報Ｔｊに基づいてチラーを制御する。あるいは、温度情報Ｔｊを所定値にするように、チラー１３６を制御する。
なお、本明細書では循環水として説明するが、水に限定されるものではない。エチレングリコール、グリセリン、フロン等でも良いし、強制空冷であってもよい。チラー１３６は循環水パイプ１３５内の液体を、たとえば水温マイナス１℃からプラス１００℃までの範囲で制御して試験ユニットの冷却・加熱ヒートシンクに供給する。冷却・加熱ヒートシンク１３４は十分に大きな熱容量を持っている。
パワーモジュール１１７の加熱あるいは冷却により、比較的緩やかな膨張・収縮が発生する。本発明の半導体素子試験装置は、冷却あるいは加熱の温度、周期を設定することができる。温度及び周期により半導体モジュールの耐久試験を行うことができる。
試験サイクル数は、１００〜１０万サイクルを任意に設定することができる。また、冷却時間及び加熱時間を任意に設定することができる。
図５９は、本発明の半導体素子試験装置におけるパワーサイクル試験の模式図である。接合温度変化が頻繁に生じる動作パターンでの寿命、信頼性に関する試験を行うことができる。
パワーサイクル試験は、パワー半導体素子１１７の動作条件に応じて、熱の上昇・下降が生じる。ケース温度（半導体チップのモールド樹脂、半導体チップ６０１を有するモジュールのケース等）の変化は少なく、接合温度変化が頻繁に生じる動作パターンでの寿命に対する試験である。
半導体チップ６０１の発熱は、矢印Ａで図示するように、アルミワイヤ６０６を伝熱し、また、半導体チップ６０１の発熱は、矢印Ｂで図示するように、絶縁基板６０２の方向に伝熱する。
パワー半導体デバイス１１７やパワー半導体モジュール１１７では、パワーサイクル試験は必須の試験項目である。パワーモジュール１１７の構造では、パワー半導体１１７の動作により接合部の温度変化が生じると、アルミワイヤ６０６とパワー半導体チップ（シリコンチップなど）６０１の線膨張係数差によって生じる応力により、接合面に亀裂が生じる。
亀裂が進展すると剥離モードによる故障に至る。特にインバータなどに使用されるパワー半導体１１７は、このパワーサイクル破壊を機器設計段階から考慮する必要がある。
本発明の半導体素子試験装置は、パワー半導体素子１１７の動作に伴う急速な発熱（膨張）温度、変化時間、保持時間、冷却（収縮）温度、変化時間、保持時間を任意に設定することができる。したがって、線膨張係数差等による応力に対する耐久試験を容易に実現できる。
試験サイクル数は、１００〜１０万サイクルを任意に設定することができる。また、冷却時間及び加熱時間及び保持時間、温度変化時間を任意に設定することができる。
以下、本発明の半導体素子の試験方法について説明をする。図４４、図４５、図４６は本発明の半導体素子の試験方法の説明図である。
定電流回路１１８はトランジスタ１１７のダイオードＤｉに定電流Ｉｃを供給する。オペアンプ回路１１６はダイオードＤｉの端子電圧Ｖｉをバッファリングして出力する。端子電圧Ｖｉは温度測定回路１１５に印加され、温度測定回路１１５は端子電圧Ｖｉからトランジスタ１１７の温度情報Ｔｊを求め、コントローラ回路基板１１に転送する。温度情報はデバイス制御回路基板２０９のコネクタ２１３からマザー基板２０７に出力され、コントロール回路基板１１１に送られる（図２８等参照）。
本発明の半導体素子試験装置及び半導体素子の試験方法は、ノイズコントロール技術を実現している。ノイズコントロール技術は、突入電流除去方法と、サージ電圧除去方法を実施する。図６１は突入電流除去方法の説明図である。図６２はサージ電圧除去方法の説明図である。
SiC/GaNなどの新しいデバイスは、低オン抵抗及び高速スイッチング性能が良好である。特性上、パワーサイクル試験時においてもスイッチングノイズ（サージなど）に敏感に反応する。したがって、デバイス破壊の危険性があるため、ノイズをコントロールすることは試験装置あるいは試験方法として重要である。
ノイズコントロール方法、突入電流除去方法、サージ電圧除去方法等は、具体的には、図４６、図４８、図５１、図５２で説明する試験方法を実施し、実施回路は、図２８、図２９、図４４、図４５、図４９、図５０、図５１の構成あるいは動作を使用する。
半導体素子の性能向上により、あるいは高機能化要求にともなって、パワー半導体素子を用いた回路設計余裕度が減少している。
特に、ＩＧＢＴ、ＳｉＣ、ＧａＮ等の新しいデバイスによる低オン抵抗及びスイッチングの高速化は、スイッチングノイズの増加し、ノイズ（サージなど）によるデバイス破壊が発生する。
本発明の半導体素子試験装置では、ノイズコントロール等の技術を確立しており、突入電流及びサージ電圧に影響しない試験状態を実現できる。
図６１に示す突入電流除去方法では、図４４、図４５、図４９、図５０、図５１等に図示するように、試験を行うパワー半導体素子１１７（パワートランジスタ）のドレイン端子とソース端子間（チャンネル間）に、スイッチング素子としてのＭＯＳトランジスタ等からなるスイッチング回路基板２０１が配置または接続されている。
スイッチ回路基板２０１ａのスイッチ回路１２４ｂがオンすることにより、トランジスタ１１７のドレイン端子とソース端子間は短絡される。短絡によりトランジスタ１１７のチャンネル間に電圧または電流は印加されない。また、スイッチ回路１２４ｂがオンすることにより、トランジスタ１１７に試験電流を供給する電流電源装置１２１の出力端子を短絡し、電荷を放電させる。
スイッチ回路１２４ｂがオンすると電流が流れ、電流電源装置１２１の電荷を放電する。あるいは、電流電源装置１２１が出力する電流はスイッチ回路１２４ｂを介して、グランドに流す。
試験をするトランジスタに突入電流Ｉｓが流れるとトランジスタを突入電流Ｉｓあるいはサージ電圧Ｖｓの発生によって、トランジスタが破壊する。突入電流Ｉｓあるいはサージ電圧Ｖｓの発生することを防止するため、スイッチ回路をオンオフ制御、オンオフ順序を制御する。
図６１に図示するように、従来例ではトランジスタのチャンネル間に流れる電流（ドレイン電流Ｉｄ）が突入電流として発生していた。本発明では、スイッチ回路１２４等を制御することにより、突入電流の発生はない。
同様に、スイッチ回路１２４を制御することにより、サージ電圧を除去することができる。図６２に図示するように、従来例では、トランジスタ１１７のドレイン端子とソース端子間にサージ電圧が発生するが、本発明はスイッチ回路基板２０１の制御によりサージ電圧を除去できる。
本発明の半導体素子試験装置（パワーサイクル試験機）及び半導体素子の試験方法では、飽和熱抵抗測定を行うことができる。
パワーサイクル試験機の複合機能として、任意の設定電流、及び／または任意の設定電圧で飽和熱抵抗の測定が可能である。また、サイクル時間、回数、複数デバイスの同時測定も可能である。
飽和熱抵抗とは、半導体パッケージの熱抵抗とは、電力１Ｗあたりの発熱量である。パワーサイクル試験機では指定電力にて熱飽和した状態でのジャンクション温度（Tj）と周囲温度（Ta）から熱飽和抵抗を測定できる。試験フローとしては、以下の通りである。
１．Ｉｃ（Ｉｄ）電流及びＶce（Vds）電圧を試験条件として入力する。
２．飽和熱抵抗試験を開始する事で、周囲温度（通電前温度）とジャンクション温度を測定する。
３．上記１、２から熱抵抗を算出。熱飽和した状態の熱抵抗値を表示する。
Rth＝Tj−Ta／Pd
ただし、
Rth：飽和熱抵抗（℃／Ｗ）
Tj：ジャンクション温度（℃）
Ta：通電前温度（℃）
パワーサイクル試験機では、電力制御条件に見合ったゲート電圧設定ができる。ゲート電圧を自動で可変し、試験条件のVce電圧を設定することができる。設定フローとしては以下の通りである。
１．印加電流：Ｉｃ（Ｉｄ）を指定する。
２．試験実施電力を指定する。
３．試験開始にてゲート電圧をオートで可変。指定電力に見合ったゲート電圧を提示する。
このゲート電圧を使用する事で、試験条件に合ったコレクタエミッタ電圧（Vce）、ドレインソース電圧（Vds）にて容易に試験が可能である。
図６３は、８個のデバイス（Ｄｅｖ１〜Ｄｅｖ８））の飽和熱抵抗推移を測定したグラフである。本発明のパワーサイクル試験機では、多数のパワーデバイスを、同時に飽和熱抵抗推移等を測定し、ディスプレイ等に表示して可視化することができる。また、プリンタへの印刷も可能である。
本発明の半導体素子試験装置及び半導体素子の試験方法は、短パルスのパワーサイクル試験を実施できる。図６４は電流パルスによるパワーサイクル試験を測定している時における測定波形の一例を示す。
図６４（ａ）は試験をする半導体素子１１７のゲート端子ｇに印加するゲート電圧波形を示す。ゲート電圧はデバイス制御回路基板２０９で発生し、サンプル接続回路２０３から半導体素子１１７に印加する。ゲートのオン時間ｔａ、周期ｔｃはデバイス制御回路基板２０９で可変設定することができる。また、０（Ｖ）がオフ電圧であるが、半導体素子１１７の種類によっては、オフ電圧レベルを低くする必要がある。本発明の半導体試験装置では、０（Ｖ）の第１のオフ電圧に加えて、第２のオフ電圧Ｖｔの大きさ、印加時間ｔｎ２を設定することができる。
図６４（ｂ）は試験をする半導体素子１１７のコレクタ端子ｃあるいはドレイン（ソース）端子に印加する電流（電圧）波形を図示したグラフである。印加する電流（電圧）は、図４５等のスイッチ回路基板２０１ｂのスイッチ回路１２４ａを制御することにより実現できる。スイッチ回路１２４ａの動作タイミングにより、図６２（ｂ）にｔｅ時間、ｔｄ時間、ｔｆ時間の長さとタイミングを設定制御することができる。
本発明の半導体試験装置は、最短１０ｍｓ（ミリ秒）の電流パルスによるパワーサイクル試験を実施することができる。１０ｍｓパルス電流の印加においても、サージ吸収回路により電流オン／オフのタイミングで発生するサージ電流/電圧を吸収し、試験デバイスの破壊を防止する。
また、１０ｍｓのパルス試験において、測定データのログ取得を行うことができる。たとえば、感温ダイオード搭載デバイスであれば１０ｍｓのパルス電流の印加であっても正確なＴｊ測定が可能である。したがって、半導体素子の破壊に至る経緯のトレースを実施できる。
本発明の半導体素子試験装置及び半導体素子の試験方法は、図６５の表示しめすＪＥＩＴＡ、ＩＥＣ，ＡＱＧ３２４の各ガイドラインでの試験方法を実施することができる。
本発明の半導体素子試験装置及び半導体素子の試験方法は、パルス型パワーサイクル試験を実施できる。
従来の半導体素子試験装置及び半導体素子の試験方法では、トランジスタをオンオフ動作する試験しか、実施することができなかった。
たとえば、図６６（ａ）に図示するように、パワー半導体素子（トランジスタ等）をオンさせることにより、所定の電流が流れる。すると、図６６（ｂ）に図示するように、パワー半導体素子の温度が、通電時のｔ１から徐々に上昇する。ｔ２時間で通電電流Ｉａが一定となる。ｔ３時間で、パワー半導体素子がオン状態であるため、温度は目標温度Ｔａを越えてしまう。
温度を低下させるには、冷却水温度等を変化させる必要がある。冷却水温度を変化させるには時間を必要とし、目標温度を超えている期間は所定の試験状態を保持することができない。
本発明は、トランジスタをオンオフ時間だけでなく、さらにトランジスタのオン中にパルス通電することができる。
図６７は本発明の半導体素子試験装置及び半導体素子の試験方法の説明図である。図６７（ａ）に図示するように、パワー半導体素子を周期Ｔｃ、オン時間ｔｏｎ、オフ時間ｔｏｆｆのいずれかを変更あるいは制御することにより、パワー半導体素子に所定の電流が流れる時間、間隔を精度よく制御することができる。
図６７（ａ）では、同一の周期時間ｔｃで、オン時間ｔｏｎ１、オフ時間ｔｏｆｆ１の設定を実施し、ｔ４時間で、オン時間ｔｏｎ２、オフ時間ｔｏｆｆ２に設定変更した例である。
本図６７で示すように、発明の半導体試験装置では、温度情報Ｔｊをリアルタイムで取得し、目標温度Ｔａと比較して、半導体素子の試験を実施することができる。
図６４、図６７ではｔａ、ｔｃ、ｔｅを同一時間として図示しているが、時間とともに変化させても良いことは言うまでもない。
パワー半導体素子１７（トランジスタ等）をオンさせることにより、所定の電流が流れる。図６７（ｂ）に図示するように、パワー半導体素子の温度が徐々に上昇する。パワー半導体素子１１７がオフ状態であれば、パワー半導体素子１１７の温度は降下する。
パワー半導体素子１１７が目標温度Ｔａになれば、パワー半導体素子１１７をオフさせ、パワー半導体素子１１７が目標温度Ｔａを超えれば、オフ状態にする。
本発明は、パルス通電に起因する故障箇所の確認が行える。本発明の半導体素子試験装置は、パルス型の連続通電試験も実施可能である。
従来の連続通電試験では直流電流を通電するため、発熱量が高いサンプルだと所定の電流まで通電不可能である。本発明のパルス通電方式Duty比の変更で所定の電流密度で試験可能である。
ゲートドライバ回路１１３からは、設定された周波数、かつ、設定されたオン電圧時間でトランジスタ１１７のゲートをオンさせるオン電圧Ｖｇが出力される。一例として、図４６（ａ）に図示するように、トランジスタ１１７のオンオフ周期はｔｃｙｃｌｅであり、オン時間はｔｏｎ、オフ時間はｔｏｆｆである。
図４６（ａ）のオン信号電圧Ｖｇｓに基づいて、トランジスタ１１７はオンオフ制御される。ゲートドライバ回路１１３はゲート信号制御回路１１２で制御される。
電流電源装置１２１は定電流Ｉｄを出力し、トランジスタ１１７に供給される。
ゲートドライバ回路１１３から出力されるＶｇｓ信号電圧により、トランジスタ１１７はオンオフ動作し、トランジスタ１１７がオンしている期間にトランジスタ１１７のチャンネル間に電流Ｉｄが流れる。
ゲートドライバ回路１１３は、内部に可変抵抗回路１２５を有している。可変抵抗回路１２５の値は、０（Ω）から５００（Ω）間で、所定値に、あるいはステップ的に設定できるように構成されている。ゲート端子ｇの波形を観察しながら、コントロール回路基板１１１からの制御信号により可変抵抗回路１２５の値を設定してもよい。
トランジスタ１１７のゲート端子ｇとエミッタ端子ｅまたは、コレクタ端子ｃ間に抵抗Ｒ（図示せず）を配置してもよい。抵抗Ｒの値を調整することにより、ゲート信号の立ち上がり及び立ち下がり電圧波形の傾斜角度を調整できる。
可変抵抗回路１２５の値が大きい場合は、トランジスタ１１７のゲート端子に印加するトランジスタ１１７のゲート信号の立ち上がり／立ち下がり波形の傾斜が緩やかになる。
一方、可変抵抗回路１２５の抵抗値が小さい場合は、ゲート信号の立ち上がり／立ち下がり波形の傾斜が急峻になる。可変抵抗回路１２５の値を変更あるいは所定値に設定することにより、トランジスタ１１７のオン時間を調整できる。
ゲートドライバ回路１１３は、トランジスタ１１７のゲート端子ｇに印加するゲート電圧において、立ち上がり波形の傾斜（立ち上がり時間Ｔｒ）と立ち下がり波形の傾斜（立ち下がり時間Ｔｄ）を設定できる。立ち上がり時間Ｔｒと立ち下がり時間Ｔｄを別々に調整することによりトランジスタ１１７のオン時間等を任意に調整できる。
可変抵抗回路１２５の抵抗値は、コントロール回路基板１１１により設定する。設定は、一定値であることに限定されない。ゲートドライバ回路１１３の立ち上がり波形の傾斜（立ち上がり時間Ｔｒ）と立ち下がり波形の傾斜（立ち下がり時間Ｔｄ）を変化させてもよい。ゲート信号の立ち上がり時の抵抗値と、立ち下がり時の抵抗値とを変化させてもよい。また、リアルタイムに抵抗値を可変制御してもよい。可変抵抗回路１２５を可変制御することにより、トランジスタ１１７のオン時間が安定する。
ゲート信号の立ち上がり時の抵抗値を小さくすると、トランジスタ１１７のゲート端子に印加されるオン電圧の波形が急峻になり、高速にトランジスタ１１７がオンする。ゲート信号の立ち上がり時の抵抗値を大きくすると、トランジスタ１１７のゲート端子に印加されるオン電圧の波形が緩やかになり、緩やかにトランジスタ１１７がオンする。
ゲート信号の立ち下がり時の抵抗値を小さくすると、トランジスタ１１７のゲート端子に印加されるオン電圧の波形が急峻になり、高速にトランジスタ１１７がオフする。ゲート信号の立ち下がり時の抵抗値を大きくすると、トランジスタ１１７のゲート端子に印加されるオン電圧の波形が緩やかになり、緩やかにトランジスタ１１７がオフする。
以上のように、トランジスタ１１７のゲート端子に接続された可変抵抗回路の値、あるいはゲートドライバ回路１１３の立ち上がり時間／立ち下がり時間を制御あるいは調整または設定することができる。したがって、ゲートドライバ回路１１３の機能として、トランジスタ１１７に発生させる突入電流Ｉｓ、サージ電圧Ｖｓを変化あるいは変更することができる。
トランジスタ１１７の動作は、トランジスタ１１７のゲート端子のオン電圧の制御だけでなく、電流電源装置１２１がトランジスタ１１７に供給する定電流Ｉｄあるいは電圧Ｖｍの値を変化あるいは設定できることは言うまでもない。
ゲートドライバ回路１１３の可変抵抗回路１２５はコントロール回路基板１１１により制御される。図４６に図示するゲートドライバ回路１１３が出力するゲート信号の周期時間ｔｃｙｃｌｅ、オン時間ｔｏｎあるいはオフ時間ｔｏｆｆはゲート信号制御回路１１２が制御し、ゲート信号がトランジスタ１１７のゲート端子に印加される。また、ゲート信号制御回路１１２はコントロール回路基板１１１により制御される。
図４４、図４５等において、ゲートドライバ回路１１３の可変抵抗回路１２５の抵抗値は、可変としたがこれに限定するものではない。たとえば、可変抵抗回路１２５を外付け抵抗とし、抵抗をコネクタ（図示せず）等によりトランジスタ１１７のゲート端子に接続してもよいことは言うまでもない。
接続する抵抗の値は、トランジスタ１１７のゲート端子の波形、チャンネル電流Ｉｄの波形を観察して設定する。
図４４、図４５等において、トランジスタ１１７のコレクタ端子ｃとエミッタ端子ｅ間には定電流回路１１８が接続されている。定電流回路１１８は、所定の定電流Ｉｃを流す。定電流Ｉｃはトランジスタ１１７の温度をモニターするためである。
なお、ＩＧＢＴを例示して本明細書は説明するため、トランジスタ１１７の端子はゲート端子ｇ、コレクタ端子ｃ、エミッタ端子ｅである。ＭＯＳトランジスタ１１７の場合は、トランジスタ１１７の端子はゲート端子ｇ、ドレイン端子ｄ、ソース端子ｓとなる。
トランジスタ１１７には、ボディダイオードあるいはチャンネルダイオードＤｉが形成されている。なお、ダイオードＤｉはトランジスタ１１７が形成された半導体チップに実装された別の半導体チップのダイオードであってもよい。
ダイオードＤｉは、トランジスタ１１７の形成時に副次的に形成されるダイオード（寄生ダイオード）を利用してもよい。寄生ダイオードはトランジスタ１１７の層構造により副次的に形成される。ダイオードＤｉは、構造上、トランジスタ１１７のチャンネル部の近傍に形成される。
ダイオードＤｉは、トランジスタ１１７を動作させている時には動作しないものであれば、いずれの素子でもよい。たとえば、ダイオードに限定されるものではなく、トランジスタをダイオード接続して使用しても良いことはいうまでもない。
また、ダイオード等の半導体に限定されるものではなく、抵抗等のデバイスでもよい。抵抗等のデバイスに定電流Ｉｃを印加することにより、抵抗の端子電圧を測定する。この電圧を電圧Ｖｉとして測定する。
以上のように、温度を取得する素子は、半導体等のデバイスだけでなく、抵抗等のデバイスでもよい。つまり、電流を流すことにより電圧値を取得できるデバイス、あるいは電圧を印加することにより電流値を取得できるデバイスであればいずれのデバイスでも適用できる。
ダイオードＤｉはトランジスタ１１７の発熱により抵抗値が変化する。ダイオードＤｉに定電流Ｉｃを流すと、ダイオードＤｉの抵抗値の変化に比例してダイオードＤｉの端子間の電圧が変化する。端子間の電圧をモニターあるいは測定すれば、トランジスタ１１７の温度、または温度の変化を知ることができる。
トランジスタ１１７の温度をダイオードＤｉの電圧からモニターするためには、温度係数を予め取得しておく必要がある。
温度係数は、トランジスタ１１７を恒温槽で所定温度に設定し、ダイオードＤｉに定電流Ｉｃを流して、ダイオードＤｉの端子電圧を測定する。前記所定温度を変化させ、かつダイオードＤｉの端子電圧を測定することにより、温度に対するダイオードの端子電圧を取得できる。したがって、温度に対するダイオードＤｉの端子電圧からトランジスタ１１７の温度係数Ｋを求めることができる。
温度係数Ｋは、トランジスタ１１７の各生産ロットで異なる場合があるが、一般的には生産ロットで一定の値を示す。したがって、各生産ロットで、試験を行うトランジスタ１１７を抜き取り、温度係数Ｋを求めておけば他のトランジスタ１１７の温度係数Ｋにも使用できる。
精度よく温度係数Ｋを取得するには、同じロットでも、各トランジスタ１１７の温度係数Ｋを個別に測定して試験をする。温度係数Ｋの測定は、恒温槽の使用に限定されない。たとえば、トランジスタ１１７を実装したヒートシンクに流す水温を変えて温度係数Ｋを取得する。
試験時は、トランジスタ１１７に間欠的に、試験電流Ｉｄを印加する。試験電流Ｉｄをオフした直後あるいは、オフした後、短時間の所定時間の経過後、定電流回路１１８から、温度測定用の定電流Ｉｃを流す。
定電流Ｉｃでトランジスタ１１７が発熱することを防止するため、あるいは定電流Ｉｃの影響がないようにするため、定電流Ｉｃはトランジスタ１１７のチャンネルに流す定電流Ｉｄよりも十分に小さい電流値にする。定電流Ｉｄは、温度測定に影響を与える発熱しない程度の電流を流す。
具体的には、定電流Ｉｃは試験時にトランジスタ１１７に流す電流Ｉｄの１／１０００以下に設定する。好ましくは、トランジスタ１１７に流す電流Ｉｃは電流Ｉｄの１／１０００００の１以上１／１００００の１以下にする。定電流Ｉｃは０．１ｍＡ以上１００ｍＡ以下にする。
チャンネル電流Ｉｄを変化させ、ダイオードＤｉ電圧（トランジスタ１１７のコレクタ−エミッタ端子間電圧）を測定して、温度係数Ｋを求める。求められた温度係数Ｋは、温度測定回路１１５に記憶させる。
温度を測定する時、ダイオードＤｉがトランジスタ１１７と同一チップ内に形成されている場合、ゲート電圧Ｖｇｓによって飽和電圧のＶｎ電圧が変化する場合がある。ゲート電圧Ｖｇｓはゼロ（０）電圧または負電圧（マイナス電圧）とすることが好ましい。
図２７に示すように、温度情報Ｔｊに基づいて、コントロール回路基板１１１はチラー１３６を制御する。チラー１３６は循環水（循環溶液）の温度を調整し、加熱冷却プレート１３４の温度を調整する。
以上の実施例では、予め、温度係数Ｋを求めるとしたが、本発明の半導体試験方法はこれに限定するものではない。なお、温度係数とダイオード端子電圧等からトランジスタ１１７の温度情報Ｔｊを求める。
トランジスタ１１７と加熱冷却プレート１３４に密着して配置し、加熱冷却プレート１３４の温度が、トランジスタ１１７と略一致するように構成する。
コントロール回路基板１１１はチラー１３６を制御して、加熱冷却プレート１３４の温度を所定温度にし、トランジスタ１１７に定電流Ｉｃを印加して、ダイオードＤｉの端子電圧を測定する。
測定結果から、温度係数Ｋを求める。加熱冷却プレート１３４の温度は、複数の温度に設定し、それぞれの温度での温度係数Ｋを求め、結果からより温度係数の値の精度を向上させる。
温度係数Ｋは、トランジスタ１１７を加熱冷却プレート１３４で所定温度にし、ダイオードＤｉに定電流Ｉｃを流して、端子電圧を測定する。前記所定温度を変化させ、かつダイオードＤｉの端子電圧を測定することにより、温度に対するダイオードＤｉの端子電圧を取得できる。したがって、温度に対するダイオードＤｉの端子電圧からトランジスタ１１７の温度係数Ｋを求めることができる。
トランジスタ１１７の試験時は、定電流Ｉｃは、チャンネル電流Ｉｄが流れていない時にダイオードＤｉに流す。つまり、トランジスタ１１７がオンしていない時に、定電流Ｉｃを流してダイオードＤｉの端子間電圧を測定する。
オペアンプ回路（バッファ回路）１１６は、ダイオードＤｉの端子電圧Ｖｉ（端子ｃ−端子ｅ）を出力する。なお、オペアンプ回路１１６は、オペアンプ素子から構成されるものに限定されない。入力インピーダンスが高く、出力インピーダンスが低いものであればいずれのものでもよい。
温度測定回路１１５は保持されている温度係数Ｋと電圧Ｖｉから、試験を実施しているトランジスタ１１７の温度情報Ｔｊを求める。
求められた温度情報Ｔｊはコントロール回路基板１１１に送られる。コントロール回路基板１１１は、温度情報Ｔｊが所定設定値以上のなった場合、トランジスタ１１７が所定のストレス状態、あるいは劣化状態となったと判断し、試験の制御変更あるいは試験の停止等を行う。
試験でトランジスタが劣化する箇所は主として、トランジスタ１１７内の接合部であることが多い。半導体そのものが劣化することはなく、トランジスタ１１７の接合部（ボンディング、ダイボンド等）が劣化し、接合部の抵抗値が高くなる。抵抗値が高くなることにより、電圧Ｖｃｅが高くなり、発熱してトランジスタ１１７の温度が上昇する。
半導体が劣化する場合は、トランジスタ１１７のゲート酸化膜（絶縁膜）の劣化である場合が多い。ゲート酸化膜の劣化が発生した場合は、酸化膜（絶縁膜）の短絡状態になり、電圧Ｖｃｅは下がる。または、トランジスタ１１７がオフ状態となり、トランジスタ１１７には電流は流れず、電圧Ｖｃｅは電源電圧の最大値まで上昇する。
温度情報Ｔｊは、試験開始時は、最低温度Ｔ１から最高温度Ｔ２の間を変化する。試験によりトランジスタ１１７にストレスがかかると、トランジスタ１１７のＶｃｅ電圧が変化し、通常は温度情報Ｔｊが高くなる方向に変化する。
したがって、図４７（ｃ）に図示するように、最低温度は、温度Ｔ１より上昇し、最高温度は温度情報Ｔｍ（Ｔｊｍａｘ）に近づく。
本発明の半導体の試験方法では、試験の終了は下記のいずれかの条件で停止する。
・温度情報Ｔｊが所定範囲内から外れた場合。
・チャンネル電圧Ｖｃｅが所定の電圧範囲から外れた場合。
・熱抵抗が所定の範囲内から外れた場合。
図４４、図４５等の実施例において、スイッチ回路Ｓｓａ１２４ａ、スイッチ回路Ｓａｂ１２４ｂはスイッチ回路の記号を使用している。スイッチ回路Ｓｓａ１２４ａ、スイッチ回路Ｓａｂ１２４ｂは、クローズ（オン）した時の抵抗（オン抵抗）が小さいものであれば、いずれの素子でもスイッチ回路として使用できる。たとえば、トランジスタ、メカニカルリレー、ホトトランジスタ、ホトダイオードスイッチ等が例示される。
図４５は本発明の第１の実施例における半導体試験装置の等価回路図である。本実施例では、スイッチ回路Ｓｓａ、スイッチ回路Ｓａｂは、図４５に図示するようにパワーＭＯＳＦＥＴ１２４を使用している。パワーＭＯＳＦＥＴはチャンネル間の電圧（Ｖｓｄ）が小さい。
なお、スイッチ回路として、パワーＭＯＳＦＥＴ以外のものを採用してもよい。スイッチ回路Ｓｓａ、スイッチ回路ＳａｂはパワーＭＯＳＦＥＴだけでなく、パワートランジスタ等であっても良いことはいうまもない。その他、電磁リレー、電磁スイッチなども例示される。
パワーＭＯＳＦＥＴ１２４ｂのオン時のチャネル電圧（Ｖｓｄｂ）は、パワーＭＯＳＦＥＴ１２４ａのオン時のチャネル電圧（Ｖｓｄａ）以下となるものを選定する。つまり、パワーＭＯＳＦＥＴ１２４ｂのオン時のチャネル電圧（Ｖｓｄｂ）は、パワーＭＯＳＦＥＴ１２４ａのオン時のチャネル電圧（Ｖｓｄａ）よりも小さくなるようにする。スイッチ回路１２４ｂがオンした時、完全に電流電源装置１２１の端子間を短絡して、電流Ｉｍを安定して流すためである。
以上の事項は、スイッチ回路１２４がパワートランジスタ等の場合も同様である。パワートランジスタ１２４の場合は、チャンネル電圧はＶｃｅとなる。
スイッチ回路１２４ａがオンすることにより、電流電源装置１２１が出力する電流Ｉｄが試験電流としてトランジスタ１１７に供給できるようになる。
スイッチ回路１２４はスイッチ回路基板２０１に実装されている。スイッチ回路１２４は導体板２０４（金属板、導電板）に接続されている。導体板２０４は、一例として厚み５ｍｍ、幅５０ｍｍの銅からなる板である。長さは、回路基板幅＋フォークプラグ２０５を接続する幅を有している。
図３１はフォークプラグ２０５及びフォークプラグ２０５と導体板２０４の接続（接触）状態を図示している。スイッチ回路基板２０１には２枚の導体板２０４が取り付けられている。スイッチ回路基板２０１は全面アース層（図示せず）を有し、全面アース層と導体板２０４とは熱的に接続されている。導体板２０４の熱は、前記全面アース層を介して放熱される。導体板２０４とスイッチ回路基板２０１はネジ止めされる。
スイッチ回路１２４は、２枚の導体板に接続されている。図４５に図示するようにスイッチ回路１２４がＭＯＳトランジスタの場合は、ドレイン端子とソース端子が異なる導体板２０４に接続される。スイッチ回路１２４はバイポーラトランジスタの場合は、コレクタ端子とエミッタ端子が異なる導体板２０４に接続される。スイッチ回路１２４がオン（導通）することにより、２つの導体板２０４が電気的に接続される。スイッチ回路１２４として、ＩＧＢＴも使用できる。
フォークプラグ２０５と導体板２０４とは機械的（メカニカル）に嵌合させることにより電気的に接続を実現する。フォークプラグ２０５のＵ字部は、導体板２０４に差し込まれる際、わずかにＵ字部が広がり、良好にフォークプラグ２０５と導体板２０４が接合される。良好に接合あるいは嵌合されることにより接続部の電気抵抗は極めて小さくなり、接続部に大きな電流が流れる場合であっても、発熱あるいは電圧降下は発生しない。
フォークプラグ２０５には接続ボルト２１９が取り付けられている。接続ボルト２１９に接続配線２１１が接続される。図３１（ａ）のＡＡ’での断面を図３１（ｂ）に示す。導体板２０４とフォークプラグ２０５とは、フォークプラグ２０５に形成された接触部２２０ａ、接触部２２０ｂで接触される。接触部２２０の表面は銀めっきが施されている。接触部２２０はリン青銅、ニッケル合金で構成されている。
なお、接続ボルト２１９はボルトに限定されるものではなく、フォークプラグ２０５と線材が電気的に接続できるものであれば、いずれのものでもよい。
導体板２０４の表面は少なくともフォークプラグ２０５と接触する部分には銀めっきが施されている。
図３０は、本発明の半導体試験装置の構成図である。隔壁２１７の開口部２１６ａに接続構造体２１８ａが挿入され、隔壁２１７の開口部２１６ｂに接続構造体２１８ｂが挿入されている。
接続構造体２１８ａはトランジスタ１１７の接続部５０７ａと連結され、接続構造体２１８ｂはトランジスタ１１７の接続部５０７ｂと連結されている。加熱冷却プレート１３４には循環水パイプ１３５が組み込まれている。
トランジスタ１１７の端子にはコネクタ２０２が接続され、コネクタ２０２に接続された信号配線２２２はサンプル接続回路２０３に接続される。サンプル接続回路２０３の信号配線２３５はコネクタ２０８を介して、デバイス制御回路基板２０９に接続されている。
フォークプラグ２０５と導体板２０４とは、図３０等に図示するように、隔壁２１４の開口部２１６からフォークプラグ２０５を差し入れることにより接触される。接触時は、フォークプラグ２０５のＵ部が導体板２０４により広げられ、強固に接触される。
図２９に本発明の半導体試験装置の各構成部材の配置図を示す。半導体試験装置の筐体２１０は、３つの部分に分離されている。筐体の下部は、Ａ室とＢ室に分離されている。Ａ室には電源装置１３２が配置される。Ａ室とＢ室とは隔壁２１５で分離されている。
各室は、シールドされている。電源装置１３２、スイッチ回路基板２０１、トランジスタ１１７は動作／非動作を繰り返すことにより大きなノイズを発生する。ノイズにより、回路基板等が誤動作することからシールドにより誤動作を防止する。シールドは、導通を有する板、金属板、金属フィルムを各室の周りに配置して実現する。
Ｃ１室には、図２７に示す加熱冷却プレート１３４、循環水パイプ１３５等が配置され、加熱冷却プレート１３４上に試験をするトランジスタ１１７が配置される。
Ｃ１室とＡ室、Ｂ室間には隔壁２１４が形成されている。Ｃ１室の加熱冷却プレートの周囲には漏水センサ（図示せず）が配置されている。循環水（冷却媒体）等が漏れると漏水センサが働き、半導体試験装置を停止または警報を発するように構成されている。
また、加熱冷却プレートの周囲には、排水用の溝が形成され、加熱冷却プレートから循環水（冷却媒体）が漏れると排水用の溝に、循環水（冷却媒体）が流れ込み、半導体試験装置外に排出されるように構成されている。
以上のように、隔壁２１４は循環水パイプ１３５が損傷しても、下側のＡ室、Ｂ室に循環水（冷却媒体）等が漏れないように構成されている。
電源装置１３２が配置されたＡ室と、駆動回路系が配置されたＢ室間には隔壁２１５が形成されている。隔壁２１４、隔壁２１５、隔壁２１７には静電シールド板が配置され、電源装置１３２のノイズが遮蔽され、ノイズはＢ室の駆動回路系には印加されない。
本発明の実施例では、Ｃ２室からフォークプラグ２０５を差し込み、Ｂ室の導体板２０４と接続するとして説明する。上側から下側にフォークプラグ２０５を押し込みする動作は容易である。しかし、本発明はこれに限定するものではない。たとえば、Ｃ２室に導体板２０４が配置され、Ｂ室からフォークプラグ２０５を挿入して、電気的に接続してもよい。
また、Ｃ２室から接続構造体２１８を差し込み、半導体素子１１７の接続部５０７と接続構造体２１８とを接続する。
図２９等に図示するように、接続構造体２１８をＣ２室からＣ１室に挿入し、トランジスタ１１７の接続部５０７と電気的に接続する。また、フォークプラグ２０５をＣ２室からＢ室に挿入して、フォークプラグ２０５と導体板２０４とを電気的に接続する。トランジスタ１１７は加熱冷却プレート１３４に固定され、スイッチ回路基板２０１はマザー基板２０７位置で固定されている。接続構造体２１８とフォークプラグ２０５は接続配線２１１で電気的に接続されている。
接続構造体２１８で開口部２１６の位置を選択し、試験を行うトランジスタ１１７を選択することができる。フォークプラグ２０５を挿入する開口部を選択することにより、容易に制御するスイッチ回路基板２０１を選択し、試験方法、試験条件を変更することができる。したがって、本発明は、接続構造体２１８及びフォークプラグ２０５を用いていることにより、容易にトランジスタ１１７を選択、また、試験方法等の変更を短時間で実施できる。
なお、隔壁２１４、隔壁２１５、隔壁２１７とは、壁状の構造物、板状の構造物、フィルム状の物、メッシュ状の物、金網状の物等が例示される。一例としてフェノール樹脂（フェノール樹脂、フェノール-ホルムアルデヒド樹脂、石炭酸樹脂）が例示される。隔壁とは、半導体試験装置の第１の部分と第２の部分とを分離するものであればどのような物でもよい。
図２８に図示するように、マザー基板２０７にコネクタ２１３が取り付けられている。マザー基板２０７のコネクタにコントロール回路基板１１１、デバイス制御回路基板２０９、スイッチ回路基板２０１が取り付けられる。試験するトランジスタ１１７の個数に応じて準備するスイッチ回路基板２０１はマザー基板２０７に取り付けるスイッチ回路基板２０１の枚数を変更することにより容易に実現できる。
半導体素子１１７のゲート端子ｇ、コレクタ端子ｃ、エミッタ端子ｅ等は異方性導電ゴム５０４ａで電気的に接続されている。電気的接続は、図２２に図示するように、押圧ヘッド５３０等により行われる。
マザー基板２０７には、温度情報Ｔｊ、電圧Ｖｉ、可変抵抗回路１２５の制御信号、定電流回路１１８の制御信号等が伝送される。また、各回路の電源配線、グランド配線が形成され、コネクタ２１３を介して各回路基板に供給されている。
導体板２０４は、スイッチ回路基板２０１からはみ出るように配置されている。このはみ出た部分にフォークプラグ２０５が接続される。
フォークプラグ２０５ａはスイッチ回路基板２０１ａの導体板２０４ａと接続される。電源配線２１２は隔壁２１５の開口部２１６を介して、スイッチ回路基板２０１ａと接続される。フォークプラグ２０５ｄはスイッチ回路基板２０１ｂの導体板２０４ｃと接続される。電源配線２１２は隔壁２１５の開口部２１６を介して、スイッチ回路基板２０１ｂと接続される。フォークプラグ２０５ｂはスイッチ回路基板２０１ａの導体板２０４ｂと接続される。電源配線２１２は隔壁２１５の開口部２１６を介して、スイッチ回路基板２０１ａと接続される。
図４４等に図示するように、スイッチ回路基板２０１ｂの導体板２０４ｄと導体板２０４ｃ間にはスイッチ回路１２４ａが配置され、導体板２０４ｄと導体板２０４ｃ間を短絡する。短絡することにより、電流電源装置１２１が出力する電流Ｉｄが試験電流としてトランジスタ１１７に供給される。
スイッチ回路基板２０１ａの導体板２０４ａと導体板２０４ｂ間にはスイッチ回路１２４ｂが配置され、スイッチ回路１２４ｂがオンすることにより、導体板２０４ａと導体板２０４ｂ間を短絡する。短絡することにより、電流電源装置１２１が出力する電流Ｉｄが放電電流Ｉｍとしてグランドに流れ、トランジスタ１１７のチャンネル間が短絡される。チェンネル間が短絡されることにより、トランジスタ１１７に過電圧、過電流が印加されることはない。
導体板２０４にはフォークプラグ２０５が接続される。導体板２０４ｂには、フォークプラグ２０５ｃが接続される。導体板２０４ａにはフォークプラグ２０５ｂが接続される。また、導体板２０４ｄには、フォークプラグ２０５ｅが接続される。導体板２０４ｃにはフォークプラグ２０５ｄが接続される。
図３１はフォークプラグ２０５の構成図である。図３１（ａ）はスイッチ回路基板２０１に取り付けられた導体板２０４とフォークプラグ２０５とが結合された状態を示している。図３１（ｂ）は図３１（ａ）のＡＡ’線での断面を、矢印方向から見たときの、導体板２０４とフォークプラグ２０５の結合状態を示している。
フォークプラグ２０５の材質はアルミニウム、ステンレス、銅等の金属で構成されている。また、表面は下地をニッケル処理したうえに銀めっきが施されている。フォークフラグ２０５はネジ溝が形成されており、接続ボルト２１９で接続配線２１１がフォークプラグ２０５に取り付けができるように構成されている。
凸状の接触部２２０はリン青銅、銅合金で構成されている。また、接触部２２０の表面は銀めっきが施されている。フォークプラグ２０５の導体板２０４への挿入力は４０以上６０Ｎ以下になるように構成されている。
接触部２２０として、白金、金、銀、タングステン、銅、ニッケル、またはそれらを組合せた合金が用いられる。また、銀−酸化物接点材料（Ａｇ＋ＺｎＯ、Ａｇ＋ＳｎＯ２、Ａｇ＋ＳｎＯ２ Ｉｎ２Ｏ３、Ａｇ＋、Ａｇ＋ＳｎＯ２ Ｓｎ２Ｂｉ２Ｏ７）を用いることも好ましい。
図２８では、２枚のスイッチ回路基板２０１を図示しているが、試験をするトランジスタ１１７数によりスイッチ回路基板２０１は２枚以上を必要とし、スイッチ回路基板２０１はマザー基板２０７のコネクタ２１３と接続される。
図３０に図示するように、フォークプラグ２０５ｃは、Ｃ２室とＢ室間に設けられた隔壁２１４の開口部２１６から差し込まれ、導体板２０４ｂとフォークプラグ２０５ｃが接続される。Ｃ１室には試験するトランジスタ１１７、加熱冷却プレート１３４が配置され、Ｂ室にはトランジスタ１１７の試験のための駆動回路等が配置されている。Ｃ１室、Ｃ２室とＢ室とは隔壁２１４で分離されているため、加熱冷却プレート１３４から冷媒液がもれたとしてもＢ室に漏れることはない。なお、加熱冷却プレート１３４の周辺には漏水センサ（図示せず）が配置されている。また、冷却液が流出した場合、冷却液を試験装置外に排出する溝が形成されている。
隔壁２１４には静電シールド板が配置され、トランジスタ１１７から発生したノイズにより、Ｂ室の駆動回路系が誤動作しないように構成されている。
試験するトランジスタ１１７に流す電流は数百アンペアと大きいため、使用する接続配線２１１の太さも太い。そのため、接続配線２１１の摺動性がなく、また、接続配線２１１が硬く、接続配線２１１の接続変更が容易でない。
本発明の半導体試験装置では、Ｃ２室から挿入されたフォークプラグ２０５により、スイッチ回路基板２０１に接続できる。したがって、トランジスタ１１７の試験条件により使用するスイッチ回路基板２０１との接続変更は、接続配線２１１の結線変更する必要がなく、フォークプラグ２０５を挿入する開口部２１６位置の変更だけでよい。また、スイッチ回路基板２０１は、マザー基板２０７に接続するコネクタ２１３の位置の変更だけでよい。
図２８、図２９、図３０、図３１、図３３、図３４、図３８、図４４、図４５等に図示するように、トランジスタ１１７に接続された接続配線２１１ｂはフォークプラグ２０５ｃに接続されている。トランジスタ１１７に接続された接続配線２１１ａはフォークプラグ２０５ｅに接続されている。
試験をするトランジスタ１１７を複数であっても、スイッチ回路基板２０１ａは１基板であっても用途として充足する。電流電源装置１２１の出力電流ＩｄをＩｍとしてグランドラインに流せば良いからである。
スイッチ回路基板２０１ｂは試験するトランジスタ１１７の数が必要である。たとえば、試験するトランジスタ１１７が１２個であれば、スイッチ回路基板２０１ｂは１２枚準備することが好ましい。スイッチ回路基板２０１ａとスイッチ回路基板２０１ｂは同一の仕様とすることがコスト的にも有利である。
スイッチ回路基板２０１には、スイッチ回路１２４としてのトランジスタ等を複数実装する。スイッチ回路１２４の個数が多いほど、２枚の導体板２０４間を短絡するインピーダンスが小さくなる。スイッチ回路１２４ｂのオン抵抗は、試験するトランジスタ１１７のオン抵抗よりも小さくなるように、スイッチ回路基板２０１ａに実装するスイッチ回路１２４ｂの個数を決定する。
図３３、図３４は、隔壁２１４の開口部２１６にフォークプラグ２０５を挿入した状態を図示したものである。図３３は隔壁２１４の表面から見た図であり、図３４は隔壁２１４の裏面から見た図である。
図３３の導体板２０４ｂには、一例として、フォークプラグ２０５ｂと複数のフォークプラグ２０５ｃ（フォークプラグ２０５ｃ１〜フォークプラグ２０５ｃ５）が接続されている。導体板２０４ｄ１にはフォークプラグ２０５ｅ１、導体板２０４ｄ２にはフォークプラグ２０５ｅ２、導体板２０４ｄ３にはフォークプラグ２０５ｅ３、導体板２０４ｄ４にはフォークプラグ２０５ｅ４、導体板２０４ｄ５にはフォークプラグ２０５ｅ５が接続されている。
フォークプラグ２０５ｃとフォークプラグ２０５ｅ間にはそれぞれ試験するトランジスタ１１７が接続されている。試験するトランジスタ１１７の個数分のスイッチ回路基板２０１ｂがマザー基板２０７に実装される。開口部２１６はスイッチ回路基板２０１の導体板２０４位置に対応して形成されている。
なお、図示していないが、スイッチ回路基板２０１のスイッチ回路１２４がオンオフすることにより大きなノイズが発生する。この対策として、スイッチ回路基板２０１間に金属板を配置し、金属板をアース接地している。
各図面では、スイッチ回路１２４はスイッチ回路基板２０１に１個を図示している。しかし、実際には導体板２０４間には、複数のスイッチ回路１２４が配置されている。スイッチ回路基板２０１に複数のスイッチ回路１２４を配置することにより導体板２０４間（たとえば、導体板２０４ｃと導体板２０４ｅ間）を低抵抗で短絡することができる。
スイッチ回路１２４の発熱は導体板２０４に放熱される。また、スイッチ回路１２４には放熱板が取り付けられている。スイッチ回路１２４のグランド端子はスイッチ回路基板２０１のグランドに接続され、グランドの銅箔を介しても放熱される。
図２９に図示するように、スイッチ回路基板２０１には、２つの導体板２０４が取り付けられ、２つの導体板２０４を短絡するようにスイッチ回路１２４が配置されている。また、図４４は第１の実施例における本発明の半導体試験装置の等価回路図である。
図２９、図３０等に図示するように、スイッチ回路基板２０１ａには導体板２０４ａ、導体板２０４ｂが取り付けられている。導体板２０４ａは、フォークプラグ２０５ａと接続されている。フォークプラグ２０５ａは電流電源装置１２１の出力端子と接続されている。導体板２０４ｂはフォークプラグ２０５ｂと接続されている。フォークプラグ２０５ｂは電流電源装置１２１のグランド端子と接続されている。
スイッチ回路１２４ｂがオンすると電流電源装置１２１の出力端子間が短絡され、短絡電流Ｉｍが流れる。そのため、電流電源装置１２１の出力電流はトランジスタ１１７には供給されない。スイッチ回路１２４ｂがオープンの時に、電流電源装置１２１の出力電流Ｉｄがトランジスタ１１７に供給される。
スイッチ回路基板２０１ｂには導体板２０４ｃ、導体板２０４ｄが取り付けられている。導体板２０４ｃは、フォークプラグ２０５ｄと接続されている。フォークプラグ２０５ｄは電流電源装置１２１の出力端子と接続されている。導体板２０４ｄはフォークプラグ２０５ｅと接続されている。フォークプラグ２０５ｅは試験を行うトランジスタ１１７のコレクタ端子と接続されている。
図２９、図３０、図３３、図３４等に図示するように、フォークプラグ２０５ｅは隔壁２１４に開口された開口部２１６に差し込まれ、導体板２０４ｄと結合されている。また、フォークプラグ２０５ｃは隔壁２１４に開口された開口部２１６に差し込まれ、導体板２０４ｄと結合される。
スイッチ回路基板２０１ｂにはスイッチ回路１２４ａが配置され、スイッチ回路１２４ａがオンすると電流電源装置１２１からの出力電流Ｉｄがトランジスタ１１７に流す試験電流として、トランジスタ１１７に供給される。
スイッチ回路基板２０１ｂは筐体２１０のＢ室に配置されているが、Ｃ２室から隔壁２１４の開口部２１６から差し込まれたフォークプラグ２０５により、スイッチ回路基板２０１ｂと試験を行うトランジスタ１１７が電気的に接続される。
図２９、図３０、図３３、図３４等に図示すように、フォークプラグ２０５と導体板２０４とが接続される。図３０において、スイッチ回路基板２０１は平行して配置されているように図示している。実際にはスイッチ回路基板２０１は基板ラックに並行した挿入されて配列されている。基板ラックの側面にはマザー基板が配置され、各回路基板への制御信号は、マザー基板から印加される。
図４６は、第１の実施例における本発明の半導体素子の試験方法の説明図である。図４６においてＶｇｓは、試験をするトランジスタ１１７のゲート端子に印加するゲート信号である。Ｉｄは試験時にトランジスタ１１７に流す電流である。説明を容易にするため、トランジスタ１１７がオン時に定電流Ｉａを流すとしている。
図４６（ｃ）Ｓｔ１はダイオードＤｉに電流Ｉｃを流すタイミング信号であり、Ｓｔ１がＨレベルの時、トランジスタ１１７のダイオードＤｉに電流が流れる。オペアンプ回路１１６はダイオードＤｉの端子間電圧を取得し、温度測定回路１１５は端子間電圧を温度情報Ｔｊに変換する。温度情報Ｔｊはコントロール回路基板１１１に送られ、コントロール回路基板１１１は温度情報Ｔｊにしたがってトランジスタ１１７（半導体素子１１７）の試験を実施する。
Ｉｄは試験を行うトランジスタ１１７に流れる電流であり、電流電源装置１２１が出力する電流である。Ｓｔ１、Ｓｔ２は温度測定用のダイオードに測定用電流を流す時間あるいは温度の測定時間である。
図４６（ｅ）Ｓｓａはスイッチ回路１２４ａのオンオフ信号、図４６（ｆ）Ｓａｂはスイッチ回路１２４ｂのオンオフ信号である。
図４６（ｇ）Ｖｃｅはトランジスタ１１７のｃ端子の電圧（トランジスタ１１７のチャンネル電圧）、温度情報Ｔｊは測定されたトランジスタ１１７の温度変化を示す。
図４６（ａ）に図示するように、ゲートドライバ回路１１３からゲート信号Ｖｇｓがトランジスタ１１７のゲート端子ｇに印加される。ゲート信号Ｖｇｓは周期時間ｔｃｙｃｌｅ、オン時間ｔｏｎである。周期時間ｔｃｙｃｌｅ、オン時間ｔｏｎはゲート信号制御回路１１２で任意の値に設定することができる。また、オン電圧Ｖｇも任意の電圧に設定することができる。
図４６（ｄ）Ｓｔ２は図４９に示す実施例において、ダイオードＤｓａ、ダイオードＤｓｂに電流Ｉｃを流すタイミング信号である。Ｓｔ２がＨレベルの時、トランジスタ１１７のダイオードＤｓａまたはＤｓｂに電流が流れる。トランジスタ１１７と独立したデバイス（ダイオード）に定電流Ｉｃを流して温度情報Ｔｊを取得する場合である。
オペアンプ回路１１６はダイオードＤｓａまたはＤｓｂの端子間電圧を取得し、温度測定回路１１５は端子間電圧を温度情報Ｔｊに変換する。温度情報Ｔｊはコントロール回路基板１１１に送られ、コントロール回路基板１１１は温度情報Ｔｊに基づいてトランジスタ１１７の試験を実施する。なお、Ｓｔ２に関連する事項は、図４９等で説明する。
理解を容易にするため、測定された温度情報Ｔｊは図４６（ｈ）で示すように、Ｔ１からＴ２の間を変化するとして説明する。温度情報Ｔｊはトランジスタ１１７に通電されることにより高くなり、通電する電流が停止すると低下する。また、温度情報Ｔｊはトランジスタ１１７の特性変化にともなって変化する。
図４６（ｅ）Ｓｓａはスイッチ回路Ｓｓａのオンオフ制御信号のタイミングを示す。ＳｓａがＶｏｎになるとスイッチ回路Ｓｓａがクローズ（オン）する。０の場合は、スイッチ回路Ｓｓａがオープン（オフ）になり、電流あるいは電圧の印加が遮断される。
図４６（ｆ）Ｓｓｂはスイッチ回路Ｓｓｂのオンオフ制御信号のタイミングを示す。ＳｓｂがＶｏｎになるとスイッチ回路Ｓｓｂがクローズ（オン）する。０の場合は、スイッチ回路Ｓｓｂがオープン（オフ）になる。
図４６（ｇ）Ｖｃｅはトランジスタ１１７のチャンネル電圧（エミッタ端子とコレクタ端子間の電圧）である。トランジスタ１１７のオンオフにともなって、サージ電圧、ザージ電流が発生し、また、トランジスタ１１７のオン抵抗の変化にともないＶｃｅ波形が時間的に複雑に変化する。また、ダイオードＤｉに電流Ｉｃが流れることにより、トランジスタ１１７のＶｃｅ波形は変化する。
本明細書、図面では、説明を容易にするため、あるいは作図を容易にするため、トランジスタ１１７がオンの時は電圧Ｖｎになるとし、トランジスタがオフの時は電圧Ｖｅになるとして説明をする。
ゲート信号は、周期ｔｃｙｃｌｅ、オン時間ｔｏｎ、オフ時間ｔｏｆｆで試験をするトランジスタ１１７のゲート端子に印加される。
ゲート信号Ｖｇｓはトランジスタ１１７がＮチャンネルの場合は、グランド（接地）電圧０（Ｖ）がオフ電圧であり、Ｖｇがオン電圧である。トランジスタ１１７がＰチャンネルの場合は、オン電圧の電位とオフ電圧の電位を変更する。
トランジスタ１１７をオンする前のｔｎ２期間は、オフ電圧よりもマイナス側のＶｔ電圧にする。また、トランジスタ１１７をオフ後のｔｎ１期間は、オフ電圧よりもマイナス側のＶｔ電圧にする。
Ｖｔ電圧は、０（Ｖ）よりも低く、−４（Ｖ）よりも高い電圧である。したがって、Ｖｔとは、−４（Ｖ）以上かつ０（Ｖ）よりも低い電圧である。
なお、トランジスタ１１７がＳｉＣの場合はオフ電圧をＶｔ電圧とし、ＩＧＢＴの場合は、オフ電圧を０（Ｖ）とする。以上のように、試験するトランジスタ１１７の種類に応じて、トランジスタ１１７に供給するオフ電圧を変更できるように本発明の半導体試験装置を構成している。
Ｖｔ電圧が印加されている時に、Ｓｔ１（Ｓｔ２）をＨレベルにしてトランジスタ１１７の温度を測定する。Ｖｔ電圧を印加している期間にダイオードＤｉに定電流Ｉｃを流す。また、Ｓｔ１（Ｓｔ２）のＨレベルに期間には定電流Ｉｃを流す。
トランジスタ１１７のゲート端子にＶｔ電圧が印加されることにより、トランジスタ１１７のオフ状態が安定し、温度情報Ｔｊの測定を安定して実施することができる。また、温度情報Ｔｊの測定時にノイズが乗りにくく、温度情報Ｔｊの測定精度が向上する。
トランジスタ１１７のゲート端子にＶｔ電圧を印加することにより、トランジスタ１１７のリーク電流が減少し、Ｖｉ電圧の測定精度が向上、また測定が安定する。
ゲート信号Ｖｇｓは、ｔｎ１、ｔｎ２の時間にＶｔ電圧にされる。一例としてｔｎ１、ｔｎ２の時間は、０．２ｍ秒以上２ｍ秒以下の時間である。トランジスタ１１７は０（Ｖ）でオフする。
したがって、トランジスタ１１７のゲート端子ｇには、Ｖｇ、０（Ｖ）、Ｖｔの３電圧を印加する。Ｖｔを印加している期間に、トランジスタのダイオードＤｉに電流を流して温度情報Ｔｊを測定する。
ダイオードＤｉに定電流Ｉｃを流すときには、スイッチ回路Ｓｓａをオフして、電流電源装置１２１からの電流がトランジスタ１１７に印加されないように制御する。
ダイオードＤｉに定電流Ｉｃを流すことにより、ダイオードＤｉの端子電圧を取得し、オペアンプ回路１１６は端子電圧に対応するＶｉ電圧を出力する。Ｖｉ電圧は温度測定回路１１５に入力され、温度測定回路１１５はトランジスタ１１７の温度に対応する温度情報Ｔｊを求める。
温度情報Ｔｊはコントロール回路基板１１１に転送され、コントロール回路基板１１１は温度情報Ｔｊに基づいてトランジスタ１１７の試験の継続、停止、条件変更等、トランジスタ１１７（半導体素子１１７）の試験を制御する。
図４６（ｅ）Ｓｓａはスイッチ回路１２４ａのオンオフ制御するタイミング信号である。図４６（ｆ）Ｓｓｂはスイッチ回路１２４ｂのオンオフ制御するタイミング信号である。
スイッチ回路１２４ａは、トランジスタ１１７のＶｇｓ信号がＶｇになってから、ｔｍ２時間遅れてオンする。ｔｍ２時間はコントロール回路基板１１１により変更設定できるように構成されている。
スイッチ回路１２４ａがオンする前のｔｂ２時間前にスイッチ回路１２４ｂがオンする。スイッチ回路１２４ａがオンしてからｔｂ１時間後までスイッチ回路１２４ｂのオン状態は維持される。ｔｂ２時間、ｔｂ１時間は独立して変更設定できるように構成されている。
特に、ｔｂ１の設定は重要である。ｔｂ１の時間は、トランジスタ１１７のＶｃｅ電圧の波形を観察して、適正に設定あるいは変更する。
スイッチ回路１２４ａは、トランジスタ１１７のＶｇｓ信号がＶｔになるｔｍ１時間前にオフする。ｔｍ１時間はコントロール回路基板１１１により変更設定できるように構成されている。
スイッチ回路１２４ａがオフする前のｔａ２時間前にスイッチ回路１２４ｂがオンする。スイッチ回路１２４ａがオフしてからｔａ１時間後までスイッチ回路１２４ｂのオン状態は維持される。ｔａ２時間、ｔａ１時間は独立して変更設定できるように構成されている。
特に、ｔａ１の設定は重要である。ｔａ１の時間は、トランジスタ１１７のＶｃｅ電圧の波形を観察あるいは測定して、適正に設定あるいは変更する。
スイッチ回路Ｓｓｂがオンすることにより、電流電源装置１２１の出力端子がグランド（接地ライン）と短絡し、電荷が放電される。電荷が放電されることにより電流電源装置１２１の端子電圧は０（Ｖ）（グランド電圧）となる。また、電流電源装置１２１が出力する電流Ｉｄを、電流Ｉｍとして接地（グランド）へ流す。したがって、電流Ｉａはトランジスタ１１７に印加されることはなく、また、トランジスタ１１７のコレクタ電圧が上昇することはない。
ｔｂ２時間は、電流電源装置１２１の出力電圧が０（Ｖ）あるいは０（Ｖ）近傍になる時間、あるいは、電流電源装置１２１の出力電圧の方が、トランジスタ１１７のコレクタ電圧よりも低くなる時間を観察あるいは測定して設定する。
上記の電圧の関係が所定値になった時刻（ｔｂ２経過後）で、スイッチ回路１２４ａをオンさせて、電流電源装置１２１からの電流Ｉｄを印加する。しかし、このときは、スイッチ回路１２４ｂがオンしているため、電流電源装置１２１からの電流Ｉｄは、スイッチ回路１２４ｂを介して電流Ｉｍとしてグランド（接地ライン）に流れる。したがって、トランジスタ１１７には定電流Ｉｄは流れない。
スイッチ回路１２４ａがオンしてから、ｔｂ１時間経過後、スイッチ回路１２４ｂがオフし、試験電流Ｉｄがトランジスタ１１７に供給される。
試験電流Ｉｄは、図４６のように、スイッチ回路１２４ａに同期して、トランジスタ１１７に供給される。
以上のようにスイッチ回路１２４ａ、１２４ｂを動作させることにより、トランジスタ１１７にはサージ電圧Ｖｓあるいは突入電流Ｉｓが印加されない。または、サージ電圧Ｖｓあるいは突入電流Ｉｓが抑制され、良好なトランジスタ１１７の試験を実施することができる。
トランジスタ１１７への試験電流Ｉｄの停止時は、スイッチ回路１２４ａのオフさせるｔａ２前にスイッチ回路１２４ｂをオンさせる。スイッチ回路Ｓｓｂを介して、電流電源装置１２１が出力する定電流Ｉｄは電流Ｉｍとしてグランドに流れ、トランジスタ１１７には供給されない。
ｔａ２時間は、電流電源装置１２１の出力電圧が０（Ｖ）あるいは０（Ｖ）近傍になる時間、あるいは、電流電源装置１２１の出力電圧の方が、トランジスタ１１７のコレクタ電圧よりも低くなる時間を観察して設定する。
上記の電圧の関係が所定値になった時刻（ｔａ２経過後）で、スイッチ回路１２４ａをオフさせる。スイッチ回路１２４ａがオフしてから、ｔａ１時間経過後、スイッチ回路１２４ｂがオフされる。
以上のようにスイッチ回路１２４ａ、１２４ｂを以上のように動作あるいは制御することにより、トランジスタ１１７にはサージ電圧Ｖｓあるいは突入電流Ｉｓが印加されない。または、サージ電圧Ｖｓあるいは突入電流Ｉｓが抑制され、良好なトランジスタ１１７の試験を実施することができる。
トランジスタ１１７に定電流Ｉｄが供給されることにより、温度情報Ｔｊは上昇する。トランジスタ１１７への定電流Ｉｄが停止することにより、温度情報Ｔｊは下降する。温度情報ＴｊはＴ１とＴ２間を変動する。試験によりトランジスタ１１７の特性が変動すると温度情報Ｔｊは徐々に上昇する。
一定値の電流Ｉｄをトランジスタ１１７に印加するには、電流電源装置１２１を動作させ、トランジスタ１１７に電流Ｉｄを印加する。
図４４、図４５、図４７、図４９、図５０等に図示するように、ゲートドライバ回路１１３の可変抵抗回路１２５の抵抗値も設定することができる。抵抗値を大きくすることにより、ゲート信号Ｖｇｓの立ち上がり／立ち下がり波形は、図４７（ａ）の点線あるいは一点鎖線のように変化させることができる。
ゲート信号Ｖｇｓの変化あるいは設定により、トランジスタ１１７に流れる電流Ｉｄも図４７（ｂ）に図示するように、点線あるいは一点鎖線のように変化させることができる。
電流Ｉｄの立ち上り波形、立ち下り波形を変化させることにより、サージ電圧あるいは突入電流を調整あるいは抑制することができる。
温度情報Ｔｊは図４７（ｃ）に図示するように、試験によりトランジスタ１１７の特性が変化するにともなって、実線から点線、点線から一点鎖線に変化する。温度情報ＴｊがＴｍのレベルに達した時に試験を停止する。あるいは、温度情報Ｔｊの変化割合が所定値になったときに試験と停止する。また、試験条件を変更する。
図４８に図示するように、スイッチ回路Ｓｓａ（スイッチ回路１２４ａ）がオフ状態の時に、Ｓｔ１信号をＨにして、温度情報Ｔｊを測定する。Ｓｔ１信号は、ゲート信号がＶｔの時に、Ｈレベルにする。ｔｎ２期間で、ｔｃ２の期間にＨレベルにして、温度情報Ｔｊを測定する。ｔｎ１期間で、ｔｃ１の期間に温度情報Ｔｊを測定する。
ｔｃ２の期間に測定した温度情報Ｔｊは、トランジスタ１１７が冷却された時点の温度情報Ｔｊとなる。ｔｃ１期間に測定した温度情報Ｔｊは、トランジスタ１１７に電流Ｉｄを停止した直後の温度情報Ｔｊとなる。
試験の停止、条件変更、制御の変更等は、ｔｃ２の期間に測定した温度情報Ｔｊと、ｔｃ１期間に測定した温度情報Ｔｊで判断する。
ｔｃ１期間に測定した温度情報Ｔｊがｔｃ２の期間に測定した温度情報Ｔｊに比較して変化率が大きい場合、ｔｃ１期間に測定した温度情報Ｔｊがｔｃ２の期間に測定した温度情報Ｔｊとの絶対値の差が大きい場合等、測定値温度情報Ｔｊに対応して、試験を制御、変更する。
また、ｔｃ２の期間に測定した温度情報Ｔｊが標準値と所定値異なっていると場合、トランジスタ１１７の接続状態、試験装置に問題があるかを判定し「試験を開始せず」の判断等を行う。
ｔｃ２あるいはｔｃ１期間に、Ｖｉを複数回測定し、Ｖｉに対する温度情報Ｔｊを求める。
図４９の実施例は、本発明の第２の実施例における半導体試験装置である。図４９におけるトランジスタ１１７は、温度測定用のダイオードＤｓ（ダイオードＤｓａ、ダイオードＤｓｂ）を別途設けている。なお、ダイオードＤｓは、トランジスタ１１７と同一プロセスで形成される。
図４９の実施例では、図４６（ｄ）のＳｔ２信号のタイミングで温度情報Ｔｊを測定する。スイッチ回路Ｓｓａ（スイッチ回路１２４ａ）がオフ状態の時に、Ｓｔ２信号をＨにして、温度情報Ｔｊを測定する。ｔｎ２期間で、ｔｃ２の期間にＨレベルにして、温度情報Ｔｊを測定する。ｔｃ１の期間は、ｔｏｎの期間、ｔｎ1の期間にいずれの期間に温度情報Ｔｊを測定してもよい。ｔｃ２の期間に測定した温度情報Ｔｊと、ｔｃ１期間に測定した温度情報Ｔｊは、平均を取り、温度情報Ｔｊを求める。
なお、ｔｃ２あるいはｔｃ１期間に、Ｖｉを複数回測定し、Ｖｉに対する温度情報Ｔｊを求める。図４６の他の信号あるいはスイッチ回路の動作は、図２８等で説明した実施例と同一あるいは同様である。
以上の実施例は、トランジスタ１１７に付加する、あるいは形成されたダイオードで温度情報Ｔｊを測定する実施例であった。
図４９の実施例では、トランジスタ１１７にトランジスタとは接続されていない（独立した）ダイオードＤｓが形成された実施例である。
ダイオードＤｓａは定電流Ｉｃを流す向きに形成されている。ダイオードＤｓｂは定電流Ｉｃ’を流す向きに形成されている。定電流回路１１８（Ｐｃ）は定電流Ｉｃ及び定電流Ｉｃ’を発生する。
ダイオードＤｓａ、ダイオードＤｓｂは温度測定用のダイオードである。ダイオードＤｓａ、ダイオードＤｓｂの構造は、図２８等のダイオードＤｉと類似あるいは同一である。
ダイオードＤｉがトランジスタ１１７の端子（端子ｃ、端子ｅ）と接続されているのに対して、ダイオードＤｓａ、ダイオードＤｓｂはトランジスタ１１７の端子とは接続されておらず、独立した端子に接続されている点、ダイオードＤｉは図４６（ｃ）のＳｔ１のタイミングで温度情報Ｔｊが測定されるのに対し、ダイオードＤｓａ、ダイオードＤｓｂは図４６（ｄ）Ｓｔ２のタイミングで温度情報Ｔｊが測定される点以外は、同一動作あるいは同一構成である。
図４９の実施例では、ダイオードＤｓが定電流Ｉｄを流す経路から分離されている。トランジスタ１１７に電流Ｉｄを流している状態でもダイオードに定電流Ｉｃを流すことができる。したがって、温度情報Ｔｊを測定する時間を自由に設定することができる。図４６（ｄ）に図示するように、ｔｃ１、ｔｃ２の位置を設定することができる。
ただし、ｔｃ２にあっては、図４６（ｄ）に示すように、ゲート信号がＶｔの期間に配置あるいは設定する。ｔｃ２の期間で測定する温度情報Ｔｊは、トランジスタ１１７が動作前の値として使用する。ｔｃ１の期間は、トランジスタ１１７の定電流Ｉｄを停止する直前が好ましい。なお、定電流Ｉｄの停止した直後でもよい。直前、直後とは１ｍ秒以内の時間とすることが好ましい。
図４６（ｄ）のＳｔ２はダイオードＤｓ（Ｄｓａ、Ｄｓｂ）の電流Ｉｃ（または電流Ｉｃ’）を流すタイミング信号である。
Ｓｔ２がＨレベルの時、トランジスタ１１７のダイオードＤｓ（Ｄｓａ、Ｄｓｂ）に電流が流れる。オペアンプ回路１１６はダイオードＤｓの端子間電圧を取得し、温度測定回路１１５は端子間電圧を温度情報Ｔｊに変換する。
温度情報Ｔｊはコントロール回路基板１１１に送られ、コントロール回路基板１１１は温度情報Ｔｊにしたがってトランジスタ１１７の試験を実施あるいは停止あるいは制御を変更する。
Ｓｔ２がＨレベルの時に、定電流回路１１８は定電流Ｉｃを流し、定電流ＩｃはダイオードＤｓａに流れる。また、定電流回路１１８は定電流Ｉｃ’を流し、定電流Ｉｃ’はダイオードＤｓｂに流れる。
定電流Ｉｃと定電流Ｉｃ’は同一の大きさの電流である。ただし、ダイオードＤｓａとダイオードＤｓｂの閾値電圧が異なる場合、ダイオードＤｓａとダイオードＤｓｂの特性が異なる場合等は、定電流Ｉｃと定電流Ｉｃ’の大きさを異ならせることが好ましい。
オペアンプ回路１１６はダイオードＤｓａまたはＤｓｂの端子間電圧を取得し、温度測定回路１１５は端子間電圧を温度情報Ｔｊに変換する。温度情報Ｔｊはコントロール回路基板１１１に送られ、コントロール回路基板１１１は温度情報Ｔｊに基づいてトランジスタ１１７の試験を実施する。
定電流Ｉｃを流して求めたＴｊと、定電流Ｉｃ’を流して求めた温度情報Ｔｊとは、平均値をとる、あるいは重みづけ処理を行い、１つの温度情報Ｔｊの値とする。この温度情報Ｔｊを用いて、コントロール回路基板１１１はトランジスタ１１７の試験を実施あるいは停止あるいは制御を変更する。
他の事項は、本明細書、図面で説明した事項あるいは内容と同一あるいは類似であるので説明を省略する。
本発明はその要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。本明細書及び図面に記載した事項あるいは内容は、相互に組み合わせることができることは言うまでもない。
図５０は本発明の実施例における半導体試験装置の説明図である。図２８との差異は、ダイオード接続されたトランジスタ１１７ｓが試験を行うトランジスタ１１７ｍに流す電流Ｉｄの経路に配置されている点である。他の箇所は同一であるので説明を省略する。
トランジスタ１１７ｓは一例として、試験を実施するトランジスタ１１７ｍと同一の仕様のトランジスタである。トランジスタ１１７ｓのゲート端子ｇ２とエミッタ端子ｅ２は接続され、トランジスタ１１７ｓは等価的にダイオードとみなせる。トランジスタ１１７ｓのゲート端子ｇ２とエミッタ端子ｅ２は接続部５０７のＯ端子に接続される。トランジスタ１１７ｓのコレクタ端子ｃ２は接続部５０７のＰ端子と接続される。
トランジスタ１１７ｓの端子（ゲート端子ｇ２、エミッタ端子ｅ２、コレクタ端子ｃ２）は図４３に図示するように、コネクタ２０２ｂと接続され、コネクタ２０２ｂは信号配線２２２ｂにより、サンプル接続回路２０３に接続されている。トランジスタ１１７ｓの端子（ゲート端子ｇ２、エミッタ端子ｅ２、コレクタ端子ｃ２）の結線は、サンプル接続回路２０３内で実施される。
スイッチ回路１２４ｂがオンすると電流Ｉｍが流れ、電流電源装置１２１の電荷を放電する。あるいは、電流電源装置１２１が出力する電流Ｉｄはスイッチ回路１２４ｂを介して、グランドに流す。
試験をするトランジスタ１１７ｍに突入電流Ｉｓが流れるとトランジスタ１１７ｍを突入電流Ｉｓあるいはサージ電圧Ｖｓの発生によって、トランジスタ１１７ｍが破壊する。突入電流Ｉｓあるいはサージ電圧Ｖｓの発生することを防止するため、スイッチ回路１２４ａ、１２４ｂのオンオフ制御、オンオフ順序を制御する。
周期ｔｃｙｃｌｅを速くして、トランジスタ１１７ｍの試験を実施する場合、スイッチ回路１２４ａ、スイッチ回路１２４ｂのオンオフを高速に実施する必要がある。この場合、スイッチ回路１２４のオンオフタイミングにより、突入電流Ｉｓあるいはサージ電圧Ｖｓが発生する場合がある。
トランジスタ１１７のコレクタ端子の電圧Ｖｍの電圧が、電流電源装置の出力部の電圧Ｖｐよりも高ければ、電流は電流Ｉｍとしてグランドに向かって流れ、トランジスタ１１７ｍには流れないか、わずかとなる。
Ｖｍ ＞ Ｖｐの関係を作るため、図５０に示す実施例では、ダイオード接続したトランジスタ１１７ｓを電流Ｉｄの経路に配置している。トランジスタ１１７ｓに電流が流れる場合、トランジスタ１１７ｓのチャンネル電圧分だけ、電圧Ｖｍに積み上がる状態になる。したがって、電圧Ｖｐは、電圧Ｖｍより低い状態となり、トランジスタ１１７ｍに突入電流は印加されなくなる。トランジスタ１１７ｍが突入電流Ｉｓあるいはサージ電圧Ｖｓで破壊することはない。
図６０は複数の半導体素子（パワートランジスタ等）のパワーサイクル試験を行っている際のトランジスタのチャンネル（Ｖｃｅ、Ｖｄｓ）電圧あるいは波形図である。具体的な回路構成、試験方法として、図５１、図５２が例示される。
本発明の半導体素子試験装置及び半導体素子の試験方法において、複数デバイスの同時試験方法を行う。本発明では同時試験方法として、一例としてタイムシェア方式を実施する。
図６０は、１台の本発明の半導体素子試験装置で、４個のデバイスのパワーサイクルを実施しているときの波形である。
時間２（ｓ）〜４（ｓ）では第１デバイスがオンし、他のデバイス（第２デバイス、第３デバイス、第４デバイス）はオフとなっている。
時間４（ｓ）〜６（ｓ）では第２デバイスがオンし、他のデバイス（第１デバイス、第３デバイス、第４デバイス）はオフとなっている。
時間６（ｓ）〜８（ｓ）では第３デバイスがオンし、他のデバイス（第１デバイス、第２デバイス、第４デバイス）はオフとなっている。
時間８（ｓ）〜１０（ｓ）では第４デバイスがオンし、他のデバイス（第１デバイス、第２デバイス、第３デバイス）はオフとなっている。
次に、４．５（ｓ）後（１３．５（ｓ））に再び第１デバイスがオンし、以降、順次、第２デバイス、第３デバイス、第４デバイスがオンする。
図６０では、たとえば、第１デバイスがオフすると同時に、第２デバイスがオンするように図示しているが、実際には、第１デバイスがオフ後、所定時間（１〜１００ｍｓ）の時間間隔後に、第２デバイスがオンする。前記所定時間ｔｗは、所定値あるいは任意の時間を設定できるように構成されている。
以上ことは、他のデバイスとの動作間隔においても同様であり、各デバイス間の所定時間ｔｗは、任意に設定できるように構成している。以上の事項は図５２等においても同様である。
本発明の半導体素子試験装置及び半導体の試験方法において、各デバイスのオン時間ｔｏｎ、各デバイスのオフ時間ｔｏｆｆを所定値に設定できるように構成している。各半導体デバイスがトランジスタ素子の場合、トランジスタのゲート端子に印加するパルス時間、周期により容易に試験周期ｔｃ（ｔｃｙｃｌｅ）、オン時間ｔｏｎまたはオフ時間ｔｏｆｆ、所定時間ｔｗを調整あるいは設定することができる。
複数のデバイスを複数の半導体素子試験装置で試験した場合、試験結果には装置間のばらつきが含まれるため、正確なデバイスの比較ができない。
本発明の半導体素子試験装置及び半導体素子の試験方法では、1つのデバイスが通電オフ（ＯＦＦ）の期間中に、他のデバイスに通電（オン）する。一定間隔の通電オン（ＯＮ）、オフ（ＯＦＦ）を繰り返し、半導体デバイスに熱ストレスを与える。
同一の装置（電源、温度測定、制御、バイパスなどの試験環境）で、複数のデバイスを同時（順次に）に試験することで、デバイス試験のスピードアップと正確なデバイス性能の比較を実現することができる。
図５１は、本発明の実施例における半導体試験装置の説明図である。図５１において、電流電源装置１２１に並列して、試験を行う複数のトランジスタ１１７（トランジスタ１１７Ｑ１〜トランジスタ１１７Ｑｎ）が接続されている。
図５１の実施例では、複数個のトランジスタ１１７を位置決め支柱プレート５１９上に配置する必要がある。そのため、図５３に図示するように、サンプル配置プレート５１１に試験をするトランジスタ１１７（ＳＯＰ１１７、ＱＦＮ１１７）数分の位置決め穴５１２（図５３では、位置決め穴５１２ａ、位置決め穴５１２ｂ、位置決め穴５１２ｃ、位置決め穴５１２ｄ、位置決め穴５１２ｅ）を、サンプル配置プレート５１１に形成している。それぞれの生き決め穴にＳＯＰ１１７、ＱＦＮ１１７等が配置される。
また、図５４に図示するように、接続基板５１４にはＳＯＰ１１７数、ＱＦＮ１１７数に対応する電極パターン５０５、電極パターン５０６が形成されている。電極パターン上には異方性導電ゴム５０４が配置され、複数のＳＯＰ１１７、ＱＦＮ１１７を押圧は、１つの押圧ヘッドで実施される。
実施例では、１枚のスイッチ回路基板２０１ａと、ｎ枚のスイッチ回路基板２０１ｂ（スイッチ回路基板２０１ｂ１〜スイッチ回路基板２０１ｂｎ）を有している。同時あるいは順次に試験するトランジスタ１１７Ｑはｎ個（トランジスタ１１７Ｑ１〜トランジスタ１１７Ｑｎ）である。
トランジスタＱ１のコレクタ端子は、フォークプラグ２０５ｅ１と接続され、トランジスタＱ１のエミッタ端子は、フォークプラグ２０５ｃ１と接続されている。
トランジスタＱ２のコレクタ端子は、フォークプラグ２０５ｅ２と接続され、トランジスタＱ２のエミッタ端子は、フォークプラグ２０５ｃ２と接続されている。
トランジスタＱ３のコレクタ端子は、フォークプラグ２０５ｅ３と接続され、トランジスタＱ３のエミッタ端子は、フォークプラグ２０５ｃ３と接続されている。
以下同様で、トランジスタＱｎのコレクタ端子は、フォークプラグ２０５ｅｎと接続され、トランジスタＱｎのエミッタ端子は、フォークプラグ２０５ｃｎと接続されている。
定電流回路１１８の電流Ｉｃは、スイッチ回路Ｓｓａ１がオンすることにより、トランジスタ１１７Ｑ１のダイオードＤｓに供給される。ダイオードＤｓの端子電圧は、オペアンプ（バッファ）１１６に印加され、オペアンプ回路１１６からＶｉ１電圧として出力される。
定電流回路１１８の電流Ｉｃは、スイッチ回路Ｓｓａ２がオンすることにより、トランジスタ１１７Ｑ２のダイオードＤｓに供給される。ダイオードＤｓの端子電圧は、オペアンプ（バッファ）１１６に印加され、オペアンプ回路１１６からＶｉ２電圧として出力される。
同様に、定電流回路１１８の電流Ｉｃは、スイッチ回路Ｓｓａｎがオンすることにより、トランジスタ１１７ＱｎのダイオードＤｓに供給される。ダイオードＤｓの端子電圧は、オペアンプ（バッファ）１１６に印加され、オペアンプ回路１１６からＶｉｎ電圧として出力される。
電圧Ｖｉ１から電圧Ｖｉｎはセレクタ１２７で１つの電圧が選択され、Ｖｉとして出力されて温度測定回路１１５に入力される。
温度測定回路１１５は温度情報Ｔｊを求めて、コントロール回路基板１１１に出力する。なお、図５１の実施例において、定電流回路１１８は１つとしたがこれに限定するものではない。各トランジスタ１１７Ｑに定電流回路１１８を配置してもよい。また、各トランジスタ１１７Ｑに温度測定回路１１５を形成または配置してもよい。
電圧データＶｉ、温度情報Ｔｊはマザー基板２０７の配線を介して、コントロール回路基板１１１に送られる。
トランジスタ１１７Ｑ１の接続部５０７（Ｐ端子）は接続構造体２１８ａ１と接続されている。トランジスタ１１７Ｑ１の接続部５０７（Ｎ端子）は接続構造体２１８ｂ１と接続されている。
トランジスタ１１７Ｑ２の接続部５０７（Ｐ端子）は接続構造体２１８ａ２と接続されている。トランジスタ１１７Ｑ２の接続部５０７（Ｎ端子）は接続構造体２１８ｂ２と接続されている。
以下、同様に、トランジスタ１１７Ｑｎの接続部５０７（Ｐ端子）は接続構造体２１８ａｎと接続されている。トランジスタ１１７Ｑｎの接続部５０７（Ｎ端子）は接続構造体２１８ｂｎと接続されている。なお、ｎは１以上の正数である。
接続構造体２１８は隔壁２１７に設けられた開口部２１６から挿入される。接続構造体２１８の挿入は、Ｃ２室からＣ１室方向に実施される。
フォークプラグ２０５は、Ｃ２室側から隔壁２１４に形成された開口部２１６を介してＢ室に差し込まれる。フォークプラグ２０５は差し込まれることによりスイッチ回路基板２０１の導体板２０４と接続される。フォークプラグ２０５を差し込む開口部２１６位置により、スイッチ回路基板２０１を選択できる。
マザー基板２０７のコネクタ２１３に接続するスイッチ回路基板２０１位置を変更することによりフォークプラグ２０５で選択するスイッチ回路基板２０１を選択することができる。
スイッチ回路基板２０１には導体板２０４が２枚配置されている。２枚の導体板２０４のうち、Ｃ２室に近い側の導体板２０４とフォークプラグ２０５とが接続（接触）されるように、導体板２０４が配置される。
本発明の実施例において、フォークプラグ２０５と導体板２０４とを接触させて電気的に接続するとしたが、これに限定するものではない。機構的な動作により電気的に接続状態と、非接続状態とを変更できるものであればいずれでもよい。また、接続した状態を安定的に維持できるものであればいずれの構成であってもよい。
たとえば、フォークプラグ２０５のかわりに、ロータリーコネクタ、ロータリージョイント、大電流コネクタ等であってもよい。導体板２０４の代わりに、ロータリーコネクタ、ロータリージョイント、大電流コネクタであってもよいし、円筒状の導体棒、角型の導体棒、くし型の導体板等であってもよい。
図５２は、図５１の動作を説明する本発明の実施例における半導体素子の試験方法の説明図である。トランジスタ１１７Ｑ（トランジスタ１１７Ｑ１〜トランジスタ１１７Ｑｎ）が同時にオンさせて半導体試験を実施することは可能である。この場合、トランジスタ１１７Ｑ（トランジスタ１１７Ｑ１〜トランジスタ１１７Ｑｎ）のすべてに定電流Ｉｄを流す必要がある。したがって、電流電源装置１２１には、トランジスタ１１７Ｑがｎ個あれば、Ｉｄ×ｎ（ｎは１以上の正数）の電流を出力できる必要がある。したがって、大容量の電流電源装置１２１が必要となる。
トランジスタ１１７Ｑを順次オンさせて、定電流Ｉｄをトランジスタ１１７Ｑに印加して試験を実施すれば、電流電源装置１２１が出力する定電流はＩｄでよい。図５２は、トランジスタ１１７Ｑを順次オンさせて試験を実施する半導体試験装置の試験方法の実施例である。半導体素子は、定電流Ｉｄをオンオフさせる回数で変化する。
したがって、図５２のように半導体素子（トランジスタ１１７Ｑ等）を順次オンさせることによる試験をすることにより、効率よく試験を実施でき、また、電流電源装置１２１の最大出力電流容量を小さくすることができる。
図５２において、オンさせるトランジスタ１１７Ｑは１個として説明するが、これに限定するものではない。たとえば、複数個のトランジスタ１１７Ｑを同時にオンさせてもよい。この場合、電流電源装置１２１が出力する定電流の最大値は、オンさせるトランジスタ１１７Ｑの個数×Ｉｄとなる。
本発明の実施例において電流電源装置１２１は１台と図示しているが、これに限定するものではない。電流電源装置１２１は、別途、電流電源装置１２１ｂを設置してもよい。また、２台以上の電流電源装置１２１を設置してもよい。電流電源装置１２１を複数台、設置することより、トランジスタ１１７に流す電流Ｉｄをさまざまな波形とすることができる。
以上の事項は、本発明の実施例においても同様である。
図５２（ａ）に図示するように、スイッチ回路Ｓｔ１（１５１ｓ１）〜スイッチ回路Ｓｔｎ（１５１ｓｎ）がオンすることにより、トランジスタ１１７に定電流Ｉｄ１〜定電流Ｉｄｎが流れる。たとえば、定電流Ｉｄの印加時間はｔｏｎであり、定電流Ｉｄ１と定電流Ｉｄ２とは時間ｔｃｙｃｌｅの間隔で順次、トランジスタ１１７に印加される。トランジスタ１１７はオンすることにより、トランジスタ１１７Ｑのチャンネル電圧が順次、変化する（図５２（ｃ））。
したがって、たとえば、定電流Ｉｄ１と定電流Ｉｄ２とは時間的に重なりがない。そのため、電流電源装置１２１の出力容量は、１つのトランジスタ１１７Ｑの試験に必要とする出力容量でよい。
定電流Ｉｄ（Ｉｄ１〜Ｉｄｎ）は重ならないように制御する。また、好ましくは定電流Ｉｄ（Ｉｄ１〜Ｉｄｎ）のそれぞれの電流Ｉｄ間は、１μ秒以上の間隔をあけることが好ましい。なお、各トランジスタ１１７Ｑに対しては、図４６で説明した駆動方法、制御方法を実施する。
各トランジスタ１１７Ｑに供給する定電流Ｉｃは、スイッチ回路Ｓｓａ（Ｓｓａ１〜Ｓｓａｎ）を順次オンさせて、各トランジスタ１１７ＱのダイオードＤｓに供給する。
ダイオードＤｓの端子電圧に対応する電圧Ｖｉ（Ｖｉ１〜Ｖｉｎ）はスイッチ回路Ｓｓａ（Ｓｓａ１〜Ｓｓａｎ）に同期して、セレクタ１２７によって選択される。たとえば、トランジスタ１１７Ｑ１に電流Ｉｃが供給されている時は、セレクタ１２７はトランジスタ１１７Ｑ１のダイオードＤｓの端子電圧を選択する。トランジスタ１１７Ｑ３に電流Ｉｃが供給されている時は、セレクタ１２７はトランジスタ１１７Ｑ３のダイオードＤｓの端子電圧を選択する。選択された電圧Ｖｉが温度測定回路１１５に供給される。
他の構成、動作は他の実施例で説明している構成、動作と同様であるので説明を省略する。
本発明の実施例において、トランジスタ１１７は、ＩＧＢＴを例示して説明したが、これに限定するものではない。
たとえば、ＮチャンネルのＪＦＥＴ（図５５（ａ））、ＰチャンネルのＪＦＥＴ（図５５（ｂ））、ＮチャンネルのＭＯＳＦＥＴ（図５５（ｃ））、ＰチャンネルのＭＯＳＦＥＴ（図５５（ｄ））、ＮチャンネルのバイポーラＦＥＴ（図５５（ｅ））、ＰチャンネルのバイポーラＦＥＴ（図５５（ｆ））であっても良いことは言うまでもない。
また、３端子のデバイスに限定されるものではなく、図５５（ｇ）に図示するダイオード等の２端子素子であってもよい。２端子素子では、ゲート信号Ｖｇｓは必要がない。電流電源装置１２１で定電流Ｉｄを流して試験することにより、本発明の半導体試験装置、半導体素子の試験方法を適用できることは言うまでもない。
また、トランジスタ、ダイオードに限定されるものではなく、サイリスタ、トライアックなどの他の半導体素子、バリスタ、ダイアック、あるいは、トランジスタ、ダイオード抵抗などが混載あるいは集積されたモジュールも、本発明の半導体試験装置、半導体素子の試験方法を適用できることは言うまでもない。
また、半導体素子に限定されるものではなく、たとえば、コンクリート抵抗、ホーロー抵抗等の抵抗素子あるいは可変抵抗素子、サーミスタ、ポジスタなど非線形の抵抗素子、トランスなどの偏圧素子等にも本発明は適用することができる。
以上、本明細書において、実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
本明細書及び図面に記載した事項あるいは内容は、相互に組み合わせることができることは言うまでもない。
たとえば、図４５で示すスイッチ回路１２４ａ、スイッチ回路１２４ｂは、他の実施例にも適用できる。たとえば、図５１、図５２の構成あるいは動作は、図４９、図５０等の他の実施例にも適用できることは言うまでもない。
たとえば、図２５、図６８、図７２に図示する本発明の装置、当該装置の動作、当該装置の構成は、相互に一部または全部を組み合わせることができることは言うまでもない。
たとえば、図２、図５、図７、図５８等で説明した本発明は、相互に一部または全部を組み合わせることができることは言うまでもない。
たとえば、図４６、４７、４８、図４９、図５０、図５１、図５３、図６０、図６１、図６２、図６３、図６４、図６５、図６６、図６７等で説明した本発明の試験方法、検査方法、試験装置の駆動方法は、相互に一部または全部を組み合わせることができることは言うまでもない。
本発明は、トランジスタ等の半導体素子の試験内容、半導体素子の同時試験数に応じて、容易に接続変更でき、試験時に発生するノイズ対策を良好に実現できる半導体試験装置及び半導体試験方法を提供できる。
１１１ コントロール回路基板（コントローラ）
１１２ ゲート信号制御回路
１１３ ゲートドライバ回路
１１５ 温度測定回路（図示せず）
１１６ オペアンプ回路（バッファアンプ）
１１７ パワートランジスタ
１２１ 定電流回路
１２２ スイッチ回路
１２３ スイッチ回路
１２４ スイッチ回路
１２５ 可変抵抗回路
１２６ 可変抵抗回路
１２７ 切り替えスイッチ回路
１２８ 電流検出回路
１２９ 電圧検出回路
１３０ 定電流設定回路
１３１ 制御ラック
１３２ 電源装置
１３３ 制御回路
１３４ 加熱冷却プレート
１３５ 循環水パイプ
１３６ チラー
１３７ 短絡回路
１３８ 絶縁型ＤＣＤＣコンバータ回路
２０１ スイッチ回路基板
２０２ コネクタ
２０３ サンプル接続回路
２０４ 導体板
２０５ フォークプラグ
２０６ 接続ピン
２０７ マザー基板
２０８ コネクタ
２０９ デバイス制御回路基板
２１０ 筐体
２１１ 接続配線
２１２ 電源配線
２１３ コネクタ
２１４ 隔壁
２１５ 隔壁
２１６ 開口部
２１７ 隔壁
２１８ 接続構造体
２１９ 接続ボルト
２２０ 接触部
２２１ 固定ネジ
２２２ 信号配線
２２３ ヒートパイプ
２２４ 固定ネジ
２２５ 接点部
２２６ 電極端子
２２７ 信号端子
２２８ 放熱フィン
２２９ 冷却ファン
２３０ 導電線
２３１ ヒートパイプ金具
２３２ 接続金具
２３３ 接続金具
２３４ 凹部
２３５ 信号配線
２３９ 配置凹部
３０１ 試験回路モジュール
３０２ 電圧選択回路
５０２ 接続ピン
５０３ 接続配線
５０４ 異方向性導電ゴム
５０５ 電極パターン
５０６ 電極パターン
５０７ 接続部
５０８ 信号配線
５０９ 位置決め穴
５１０ 固定穴
５１１ サンプル配置プレート
５１２ サンプル穴
５１４ 接続基板
５１５ 押圧プレート
５１６ 押圧具
５１７ ゴム（弾性材）
５１８ 位置決め支柱
５１９ 位置決め支柱プレート
５２０ 表面プレート
５２１ 素例プレート
５２２ 基台
５２３ 耐熱レジスト
５２４ Ｎｉ−Ｐめっき膜
５２５ 耐熱基板
５２５ 金めっき膜
５３０ 押圧ヘッド
５３１ 押圧柱
５３２ アーム
５３３ アーム台
５３４ 支柱
６０１ 半導体チップ
６０２ 絶縁基板
６０４ 銅ベース
６０５ はんだ
６０６ アルミワイヤ
６０７ 配線電極
６０８ 押え部材
６０９ 端子接続部
６１０ デバイス固定・接続装置
６１１ デバイス台

Claims (4)

1つのデバイスが通電オフの期間中に他のデバイスに通電する通電切り替え部と、
複数の電源装置と、
複数の温度測定装置と、
ノイズコントロール装置を具備することを特徴とする半導体素子試験装置。
第１の面に形成された第１の電極と第２の電極を有する半導体素子を試験する半導体試験装置であって、
前記第１の電極に対応する第１の電極パターンと前記第２の電極に対応する第２の電極パターンと、前記第１の電極パターンと電気的に接続された第１の接続部と、前記第２の電極パターンと電気的に接続された第２の接続部を有する接続基板と、
前記半導体素子の前記第１の電極及び前記第２の電極と、前記接続基板の前記第１の電極パターン及び前記第２の電極パターンとの間に配置された異方向性導電部材と、
前記異方向性導電部材を押圧することにより、前記半導体素子の前記第１の電極と前記接続基板の前記第１の電極パターン間と、前記半導体素子の前記第２の電極と前記接続基板の前記第２の電極パターン間とを、電気的に接続させる押圧手段とを具備することを特徴とする半導体試験装置。
第１の面に形成された第１の電極と第２の電極を有する半導体素子を試験する半導体試験装置であって、
前記第１の電極に対応する第１の電極パターンと前記第２の電極に対応する第２の電極パターンと、前記第１の電極パターンと電気的に接続された第１の接続部と、前記第２の電極パターンと電気的に接続された第２の接続部を有する接続基板と、
前記半導体素子の前記第１の電極及び前記第２の電極と、前記接続基板の前記第１の電極パターン及び前記第２の電極パターンとの間に配置された異方向性導電部材と、
前記異方向性導電部材を押圧することにより、前記半導体素子の前記第１の電極と前記接続基板の前記第１の電極パターン間と、前記半導体素子の前記第２の電極と前記接続基板の前記第２の電極パターン間とを、電気的に接続させる押圧手段と、
第３の接続部と第４の接続部を有し、第１の電流を発生する電流電源装置と、
前記第１の接続部と前記第３の接続部間に電気的に接続された第１の接続構造体と、
前記第２の接続部と前記第４の接続部間に電気的に接続された第２の接続構造体とを具備することを特徴とする半導体試験装置。
第１の面に形成された第１の電極と第２の電極を有する半導体素子を試験する半導体素子の試験方法であって、
前記第１の電極に対応する第１の電極パターンと前記第２の電極に対応する第２の電極パターンと、前記第１の電極パターンと電気的に接続された第１の接続部と、前記第２の電極パターンと電気的に接続された第２の接続部を有する接続基板において、
前記半導体素子の前記第１の電極及び前記第２の電極と、前記接続基板の前記第１の電極パターン及び前記第２の電極パターンとの間に配置された異方向性導電部材を介して、
前記半導体素子の前記第１の電極と前記接続基板の前記第１の電極パターン間と、前記半導体素子の前記第２の電極と前記接続基板の前記第２の電極パターン間とを、電気的に接続させることを特徴とする半導体素子の試験方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114086229A (zh) * 2021-10-27 2022-02-25 中山市仲德科技有限公司 一种制备吸液芯的槽液和吸液芯的制备方法
WO2024053549A1 (ja) * 2022-09-07 2024-03-14 株式会社ヨコオ プローブ
WO2024053552A1 (ja) * 2022-09-07 2024-03-14 石福金属興業株式会社 プローブピン用合金材料

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114086229A (zh) * 2021-10-27 2022-02-25 中山市仲德科技有限公司 一种制备吸液芯的槽液和吸液芯的制备方法
CN114086229B (zh) * 2021-10-27 2022-11-25 中山市仲德科技有限公司 一种制备吸液芯的槽液和吸液芯的制备方法
WO2024053549A1 (ja) * 2022-09-07 2024-03-14 株式会社ヨコオ プローブ
WO2024053552A1 (ja) * 2022-09-07 2024-03-14 石福金属興業株式会社 プローブピン用合金材料

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