JP2021103772A - 半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】キャパシタの漏洩電流を減少させることができる半導体素子及びその製造方法を提供する。【解決手段】本発明の半導体素子は下部電極、上部電極、及び前記下部電極と前記上部電極との間の誘電膜を含むキャパシタを含む。前記下部電極はＡＢＯ３を含み、前記Ａは第１金属元素であり、前記Ｂは前記第１金属元素より仕事関数が大きい第２金属元素である。前記誘電膜はＣＤＯ３を含み、前記Ｃは第３金属元素であり、前記Ｄは第４金属元素である。前記下部電極は第１層と第２層が交互に繰り返され、前記第１層は前記第１金属元素と酸素を含み、前記第２層は前記第２金属元素と酸素を含む。前記誘電膜と接する前記下部電極の第１接触面は前記第２層である。【選択図】図２

Description

本発明は半導体に関し、より具体的には半導体素子及びその製造方法に関する。
小型化、多機能化、及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。電子産業が高度に発展するにつれて、半導体素子の高集積化傾向が深化されている。半導体素子の高集積化のために、半導体素子のパターンの線幅が段々減少されている。特に、ＤＲＡＭのような半導体メモリ素子のデザインルール減少に応じてキャパシタ下部電極の酸化による静電容量の最大値と最小値との差がさらに大きくなっている。したがって、静電容量の差を改善することができる半導体メモリ素子の構造及び方法に対する必要性が大きくなっている。
米国特許第１０，０７４，５０５号公報
本発明の目的はキャパシタの漏洩電流を減少させることができる半導体素子及びその製造方法を提供することにある。
本発明の目的は信頼性を向上させることができる半導体素子及びその製造方法を提供することにある。
前記目的を達成するための本発明に係る半導体素子は下部電極、上部電極、及び前記下部電極と前記上部電極との間の誘電膜を含むキャパシタを含み、前記下部電極はＡＢＯ３を含み、前記Ａは第１金属元素であり、前記Ｂは前記第１金属元素より仕事関数が大きい第２金属元素であり、前記誘電膜はＣＤＯ３を含み、前記Ｃは第３金属元素であり、前記Ｄは第４金属元素であり、前記下部電極は第１層と第２層が交互に繰り返され、前記第１層は前記第１金属元素と酸素を含み、前記第２層は前記第２金属元素と酸素を含み、前記誘電膜と接する前記下部電極の第１接触面は前記第２層である。
前記目的を達成するための本発明に係る半導体素子は下部電極、上部電極、及び前記下部電極と前記上部電極との間の誘電膜を含むキャパシタを含み、前記下部電極は第１金属元素、第２金属元素及び酸素を含み、前記誘電膜は第３金属元素、第４金属元素及び酸素を含み、前記下部電極は第１層と第２層が交互に繰り返され、前記第１層は前記第１金属元素と酸素を含み、前記第２層は前記第２金属元素と酸素を含み、前記第１金属元素はＳｒ、Ｂａ、Ｌａ、及びＣａの中の少なくとも１つであり、前記第２金属元素はＲｕ、Ｍｏ、Ｉｒ、Ｃｏ、及びＮｉの中の少なくとも１つであり、前記誘電膜と接する前記下部電極の第１接触面は前記第２層である。
前記目的を達成するための本発明に係る半導体素子は基板の上部に埋め込まれ、第１方向に延長される第１導電ラインと、素子分離膜によって前記基板の上部に定義され、前記第１導電ラインを介して分離された第１不純物領域及び第２不純物領域を含む活性領域と、前記基板上で前記第１方向と交差する第２方向に延長され、前記第１不純物領域と連結される第２導電ラインと、前記第２不純物領域に連結されるコンタクトと、前記コンタクトを通じて前記第２不純物領域に連結されるキャパシタと、を含み、前記キャパシタは下部電極、上部電極、及び前記下部電極と前記上部電極との間の誘電膜を含み、前記下部電極はＡＢＯ３を含み、前記Ａは第１金属元素であり、前記Ｂは前記第１金属元素より仕事関数が大きい第２金属元素であり、前記誘電膜はＣＤＯ３を含み、前記Ｃは第３金属元素であり、前記Ｄは第４金属元素であり、前記下部電極は第１層と第２層が交互に繰り返され、
前記第１層は前記第１金属元素と酸素を含み、前記第２層は前記第２金属元素と酸素を含み、前記誘電膜と接する前記下部電極の第１接触面は前記第２層である。
前記目的を達成するための本発明に係る半導体素子の製造方法は基板上に下部電極を形成する段階と、前記下部電極上に誘電膜を形成する段階と、前記誘電膜上に上部電極を形成する段階と、を含み、前記下部電極を形成する段階は下部電極形成サイクルを複数回遂行することを含み、前記下部電極形成サイクルは第１層蒸着工程及び第２蒸着工程を含み、前記第１層蒸着工程は、第１金属元素ソースを供給する段階と、酸素ソースを供給する段階と、を含み、前記第２層蒸着工程は、第２金属元素ソースを供給する段階と、前記酸素ソースを供給する段階と、を含み、前記下部電極を形成する段階は前記第２層蒸着工程で終了されることができる。
本発明によれば、誘電膜と接する下部電極の接触面を制御して半導体素子の漏洩電流を減少させ、信頼性を向上させることができる。
本発明の実施形態に係るキャパシタを示した断面図である。 図１のＱ領域の拡大図である。 第１層の平面図である。 第２層の平面図である。 第３層の平面図である。 第４層の平面図である。 本発明の比較例に係る下部電極と誘電膜との間の界面の概念図である。 本発明の実施形態に係るキャパシタ形成方法の工程フローチャートである。 本発明の実施形態に係る膜を形成するための蒸着装備の概念図である。 本発明の実施形態に係る下部電極を形成するためのプロセスガスの供給サイクルを示すタイミングダイヤグラムである。 本発明の実施形態に係る誘電膜を形成するためのプロセスガスの供給サイクルを示すタイミングダイヤグラムである。 本発明の実施形態に係るキャパシタを含む半導体メモリ素子を示した平面図である。 本発明の実施形態に係るキャパシタを含む半導体メモリ素子の製造方法を説明するための図面であって、図１２のＡ１−Ａ２及びＢ１−Ｂ２に沿う断面図である。 本発明の実施形態に係るキャパシタを含む半導体メモリ素子の製造方法を説明するための図面であって、図１２のＡ１−Ａ２及びＢ１−Ｂ２に沿う断面図である。 本発明の実施形態に係るキャパシタを含む半導体メモリ素子の製造方法を説明するための図面であって、図１２のＡ１−Ａ２及びＢ１−Ｂ２に沿う断面図である。 本発明の実施形態に係るキャパシタを含む半導体メモリ素子の製造方法を説明するための図面であって、図１２のＡ１−Ａ２及びＢ１−Ｂ２に沿う断面図である。 本発明の実施形態に係るキャパシタを含む半導体メモリ素子の製造方法を説明するための図面であって、図１２のＡ１−Ａ２及びＢ１−Ｂ２に沿う断面図である。 本発明の実施形態に係るキャパシタを含む半導体メモリ素子の製造方法を説明するための図面であって、図１２のＡ１−Ａ２及びＢ１−Ｂ２に沿う断面図である。 本発明の実施形態に係るキャパシタを含む半導体メモリ素子の製造方法を説明するための図面であって、図１２のＡ１−Ａ２及びＢ１−Ｂ２に沿う断面図である。
以下、本発明に係る半導体素子及びその製造方法を添付した図面を参照して詳細に説明する。
図１は本発明の実施形態に係るキャパシタを示した断面図である。図２は図１のＱ領域の拡大図である。図３は第１層の平面図である。図４は第２層の平面図である。図５は第３層の平面図である。図６は第４層の平面図である。
図１及び図２を参照すれば、キャパシタは下部電極１０、上部電極５０、及びこれらの間の誘電膜３０を含むことができる。上部電極５０は下部電極１０からＺ方向に離隔されることができる。一例として、キャパシタは基板上に提供されることができ、下部電極１０は基板と隣接し、上部電極５０は下部電極１０を介して基板と離隔されることができる。即ち、基板上に下部電極１０、誘電膜３０、及び上部電極５０がＺ方向に沿って順に積層されることができる。
下部電極１０は第１金属元素（ｍｅｔａｌ ｅｌｅｍｅｎｔ）Ｍ１、第２金属元素Ｍ２、及び酸素原子ＯＡを含む第１化合物を含むことができる。一例として、下部電極１０はＡＢＯ３の化学式で表示される３元係化合物である。Ａは第１金属元素Ｍ１に該当し、Ｂは第２金属元素Ｍ２に該当することができる。前記第１化合物はペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）結晶構造を有することができる。この場合、第１金属元素Ｍ１は単位セル（ｕｎｉｔ ｃｅｌｌ）の八つのコーナーに配置されることができ、第２金属元素Ｍ２は単位セルの中心に配置されることができる。酸素原子ＯＡは単位セルの六つの面の中心に配置されることができる。単位セルを基準に、第１金属元素Ｍ１、第２金属元素Ｍ２、及び酸素原子ＯＡの比率は１：１：３である。下部電極１０は強磁性体特性を有することができる。下部電極１０の厚さは約５０Å（オングストローム）乃至約１００Åである。
下部電極１０はＺ方向に交互に反復積層された第１層Ｌ１と第２層Ｌ２を含むことができる。図３に図示されたように、第１層Ｌ１はＸＹ平面に平行である層であって、第１金属元素Ｍ１と酸素原子ＯＡで構成されることができる。第１層Ｌ１は下部電極１０の｛１００｝面に該当することができる。第１金属元素Ｍ１は格子点に配置され、酸素原子ＯＡは４つの第１金属元素Ｍ１で構成される単位セルの一面の中心に配置されることができる。第１層Ｌ１の第１金属元素Ｍ１と酸素原子ＯＡの比率は１：１である。
図４に図示されたように、第２層Ｌ２はＸＹ平面に平行である層であって、第２金属元素Ｍ２と酸素原子ＯＡで構成されることができる。第２層Ｌ２は下部電極１０の｛１００｝面に該当することができる。第２金属元素Ｍ２は単位セルの中心に配置されることができる。酸素原子ＯＡは単位セルを構成する面（平面的に辺（ｅｄｇｅｓ））の中心に配置されることができる。第２層Ｌ２の第２金属元素Ｍ２と酸素原子ＯＡの比率は１：２である。
第２金属元素Ｍ２は第１金属元素Ｍ１より仕事関数が大きくすることができる。一例として、第１金属元素Ｍ１は仕事関数が４ｅＶより小さくすることができる。第２金属元素Ｍ２は仕事関数が４．５ｅＶより大きく、６ｅＶより小さくすることができる。一例として、前記第１金属元素Ｍ１はＳｒ、Ｂａ、Ｌａ、及びＣａの中の少なくとも１つである。前記第２金属元素Ｍ２はＲｕ、Ｍｏ、Ｉｒ、Ｃｏ、及びＮｉの中の少なくとも１つである。一例として、第１化合物はＳｒＲｕＯ３、ＳｒＣｏＯ３、ＳｒＭｏＯ３、ＣａＲｕＯ３、ＢａＲｕＯ３、又は（Ｂａ、Ｓｒ）ＲｕＯ３であるが、これに制限されない。
誘電膜３０は第３金属元素Ｍ３、第４金属元素Ｍ４及び酸素原子ＯＡを含む第２化合物を含むことができる。一例として、誘電膜３０はＣＤＯ３の化学式で表示される３元係化合物である。Ｃは第３金属元素Ｍ３に該当し、Ｄは第４金属元素Ｍ４に該当することができる。前記第２化合物はペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）結晶構造を有することができる。この場合、第３金属元素Ｍ３は単位セル（ｕｎｉｔ ｃｅｌｌ）の八つのコーナーに配置されることができ、第４金属元素Ｍ４は単位セルの中心に配置されることができる。酸素原子は単位セルの六つの面の中心に配置されることができる。単位セルを基準に、第３金属元素Ｍ３、第４金属元素Ｍ４、及び酸素原子の比率は１：１：３である。誘電膜３０は常誘電体又は強誘電体特性を有することができる。誘電膜３０の厚さは約５０Å乃至約１００Åである。
誘電膜３０はＺ方向に交互に反復積層された第３層Ｌ３と第４層Ｌ４を含むことができる。図５に図示されたように、第３層Ｌ３はＸＹ平面に平行である層であって、第３金属元素Ｍ３と酸素原子ＯＡで構成されることができる。第３層Ｌ３は誘電膜３０の｛１００｝面に該当することができる。第３金属元素Ｍ３は格子点に配置され、酸素原子ＯＡは４つの第３金属元素Ｍ３で構成される単位セルの一面の中心に配置されることができる。第３層Ｌ３の第３金属元素Ｍ３と酸素原子ＯＡの比率は１：１である。
図６に図示されたように、第４層Ｌ４はＸＹ平面に平行である層であって、第４金属元素Ｍ４と酸素原子ＯＡで構成されることができる。第４層Ｌ４は誘電膜３０の｛１００｝面に該当することができる。第４金属元素Ｍ４は単位セルの中心に配置されることができる。酸素原子ＯＡは単位セルを構成する面（平面的に辺（ｅｄｇｅｓ））の中心に配置されることができる。第４層Ｌ４の第４金属元素Ｍ４と酸素原子ＯＡの比率は１：２である。
第４金属元素Ｍ４は第３金属元素Ｍ３より仕事関数が大きくすることができる。一例として、第３金属元素Ｍ３は仕事関数が４ｅＶより小さくすることができる。第４金属元素Ｍ４は仕事関数が４．０ｅＶより大きく４．５ｅＶより小さくすることができる。一例として、前記第３金属元素Ｍ３はＢａ、Ｓｒ、及びＣａの中の少なくとも１つである。前記第４金属元素Ｍ４はＴｉ、Ｚｒ、及びＨｆの中の少なくとも１つである。一例として、第２化合物はＢａＴｉＯ３、（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＳｒＴｉＯ３、（Ｂａ、Ｓｒ）（Ｚｒ、Ｔｉ）Ｏ３（ＢＳＺＴＯ）、Ｓｒ（Ｚｒ、Ｔｉ）Ｏ３（ＳＺＴＯ）、Ｂａ（Ｚｒ、Ｔｉ）Ｏ３（ＢＺＴＯ）、（Ｂａ、Ｓｒ）ＺｒＯ３（ＢＳＺＯ）、又はＳｒＺｒＯ３、ＢａＺｒＯ３であるが、これに制限されない。これとは異なり、第３金属元素Ｍ３はＰｂのように仕事関数が４ｅＶより大きいが、第４金属元素Ｍ４より仕事関数が小さい元素から選択されることができる。この場合、第２化合物はＰｂ（Ｚｒ、Ｔｉ）Ｏ３（ＰＺＴ）又は（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３（ＰＬＺＴ）である。
第４金属元素Ｍ４の酸化物層である第４層Ｌ４の仕事関数は第３金属元素Ｍ３の酸化物層である第３層Ｌ３の仕事関数より大きくすることができる。一例として、第４層Ｌ４がＴｉＯ２であり、第３層Ｌ３がＳｒＯである場合、第４層Ｌ４の仕事関数（約６．３３ｅＶ）が第３層Ｌ３の仕事関数（約３．１８ｅＶ）より大きくすることができる。一例として、第４層Ｌ４の仕事関数は約５．０ｅＶ乃至約６．５ｅＶである。
上部電極５０はＰｔ、Ｉｒ、Ｒｕのような貴金属又はＴｉ、Ｗの中から選択された１つ以上を含む金属層である。他の実施形態で、上部電極５０は下部電極１０と同一な３元係物質で形成されることができる。他の実施形態で、上部電極５０はシリコン−ゲルマニウムのような半導体物質を含むことができる。
下部電極１０と誘電膜３０との間に界面ＩＦが存在することができる。界面ＩＦは下部電極１０の上面に該当する第１接触面ＣＳ１と誘電膜３０の下面に該当する第２接触面ＣＳ２が接する領域である。第１接触面ＣＳ１と第２接触面ＣＳ２は格子（ｌａｔｔｉｃｅ）の観点で互いに離隔されたものとして図示されたが、マクロスケールの観点で互いに接することができる。
下部電極１０の第１接触面ＣＳ１は｛１００｝面である。第１接触面ＣＳ１は第１層Ｌ１と第２層Ｌ２の中で仕事関数が大きい層である。図２に図示されたように、第１接触面ＣＳ１は第２層Ｌ２である。第２層Ｌ２は第２金属元素Ｍ２と酸素原子で構成され、ＢＯ２で表示されることができる。第１層Ｌ１は第１金属元素Ｍ１と酸素原子で構成され、ＡＯで表示されることができる。第２金属元素Ｍ２の酸化物、即ちＢＯ２は第１金属元素Ｍ１の酸化物、即ちＡＯより仕事関数が大きくすることができる。
一例として、第２金属元素Ｍ２の酸化物層である第２層Ｌ２の仕事関数は第１金属元素Ｍ１の酸化物層である第１層Ｌ１の仕事関数より大きくすることができる。一例として、第２層Ｌ２がＲｕＯ２であり、第１層Ｌ１がＳｒＯである場合、第２層Ｌ２の仕事関数（約５．１６ｅＶ）が第１層Ｌ１の仕事関数（約２．５５ｅＶ）より大きくすることができる。誘電膜３０の第２接触面ＣＳ２は第３層Ｌ３と第４層Ｌ４の中で仕事関数が小さい層である。一例として、第２接触面ＣＳ２は第３層Ｌ３である。
図７は本発明の比較例に係る下部電極と誘電膜との間の界面の概念図である。図７を参照すれば、下部電極１０の第１接触面ＣＳ１は第２層Ｌ２である。
誘電膜３０をペロブスカイト結晶構造を有する３元係化合物で形成する場合、ＺｒＯ２のような２元系化合物に比べて誘電常数を高くすることがき、その結果、キャパシタのキャパシタンスを増加させることができる。下部電極１０を２元係化合物で形成する場合、３元係化合物で形成された誘電膜３０と格子不整合（ｌａｔｔｉｃｅ ｍｉｓｍａｔｃｈ）によって誘電膜３０の結晶性が低くなり、その結果誘電率の劣化がもたらされる可能性がある。３元係化合物誘電膜の場合２元係化合物誘電膜に比べて相対的に仕事関数が小さく、したがって下部電極とのＣＢＯ（ｃｏｎｄｕｃｔｉｏｎ ｂａｎｄ ｏｆｆｓｅｔ）値が約１．０ｅＶより小さくなる可能性がある。したがって、キャパシタの漏洩電流が増加される可能性がある。本発明の実施形態によれば、下部電極１０の第１接触面ＣＳ１を第１層Ｌ１より仕事関数が大きい第２層Ｌ２とすることによって、ＣＢＯ値を約２．０ｅＶ以上に増加させることができる。その結果、図７の比較例のように第１接触面ＣＳ１が第１層Ｌ１である場合より漏洩電流を減少させることができるので、半導体素子の信頼性を向上させることができる。
図８は本発明の実施形態に係るキャパシタ形成方法の工程フローチャートである。図９は本発明の実施形態に係る膜の形成するための蒸着装備の概念図である。図１０は本発明の実施形態に係る下部電極を形成するためのプロセスガスの供給サイクルを示すタイミングダイヤグラムである。図１１は本発明の実施形態に係る誘電膜を形成するためのプロセスガスの供給サイクルを示すタイミングダイヤグラムである。
図８及び図９を参照すれば、前記蒸着装備１０００は蒸着チャンバー２１を含むことができる。一例として、前記蒸着装備１０００は原子層蒸着（ＡＬＤ）装備である。前記蒸着装備１０００は前記蒸着チャンバー２１の内部に提供され、基板ＷＦがローディングされるステージ２２、及び前記蒸着チャンバー２１内に反応ガスを供給するシャワーヘッド２３を含むことができる。前記ステージ２２はその内部にヒーター２５を含んで前記基板ＷＦを望む温度に維持することができる。前記シャワーヘッド２３又は前記シャワーヘッド２３に連結される上部電極には１３．５６ＭＨｚ又は２７ＭＨｚのＨＲＦパワー２８（及び必要によって、５ＭＨｚ以下（４００ｋＨｚ乃至５００ｋＨｚ）のＬＲＦパワー２９）を印加し、前記ステージ２２は接地することによって、前記シャワーヘッド２３と前記ステージ２２との間にプラズマが励起されることができる。
前記シャワーヘッド２３を通じて前記蒸着チャンバー２１内にプロセスガスが供給されることができる。一例として、前記シャワーヘッド２３は複数の供給ラインを通じて第１金属元素ソース１１、第２金属元素ソース１２、第３金属元素ソース１３、第４金属元素ソース１４、及び酸素ソース１６と連結されることができる。前記シャワーヘッド２３にキャリヤーガス供給部１５と連結されることができる。第１金属元素ソース１１、第２金属元素ソース１２、第３金属元素ソース１３、第４金属元素ソース１４、及び酸素ソース１６は互いに分離された個別の供給ラインを通じて前記シャワーヘッド２３に供給されてもよい。これとは異なり、前記個別の供給ラインの少なくとも一部は互いに重畳されることができる。第１金属元素ソース１１、第２金属元素ソース１２、第３金属元素ソース１３、第４金属元素ソース１４は各々互いに異なる元素のソースであるが、上述した第１乃至第４金属元素の種類が重複される場合、実質的に同一な元素に対するソースである。一例として、第１金属元素Ｍ１と第３金属元素Ｍ３が同一な場合、第１金属元素ソース１１と第３金属元素ソース１３は実質的に同一な１つのソースである。
前記キャリヤーガス供給部１５から供給されるキャリヤーガスは他のソース及び／又は前駆体を前記蒸着チャンバー２１内に運搬することができる。前記キャリヤーガスは前記蒸着チャンバー２１内部の未反応物質又は反応副産物を真空ポンプを利用して蒸着チャンバー２１の外部にパージ（ｐｕｒｇｅ）する役割を遂行することができる。前記キャリヤーガスはヘリウム（Ｈｅ）又はネオン（Ｎｅ）のような不活性気体であるか、或いは窒素（Ｎ２）又は二酸化炭素（ＣＯ２）のように活性が極めて低い気体である。しかし、本発明がここに限定されない。前記キャリヤーガス供給部１５の供給ラインは第１金属元素ソース１１、第２金属元素ソース１２、第３金属元素ソース１３、第４金属元素ソース１４、及び酸素ソース１６の供給ラインと少なくとも一部が重畳されることができる。これとは異なり、前記キャリヤーガス供給部１５の供給ラインは第１金属元素ソース１１、第２金属元素ソース１２、第３金属元素ソース１３、第４金属元素ソース１４、及び酸素ソース１６の供給ラインと分離されることができる。
前記蒸着チャンバー２１の前記ステージ２２上に基板ＷＦがローディングされることができる（Ｓ１００）。前記基板ＷＦはウエハである。前記蒸着チャンバー２１内に複数のソースが供給されて前記基板ＷＦ上に下部電極が形成されることができる（Ｓ２００）。前記下部電極が目的とする厚さに形成された後、前記下部電極の形成工程が完了され、その後、第１熱処理工程（Ｓ３００）が遂行されることができる。以下、下部電極の形成工程に対してより詳細に説明される。
図１乃至図４、及び図８乃至図１０を参照して、ウエハ上に下部電極１０が形成されることができる（Ｓ２００）。前記下部電極１０の形成は図１０のタイミングダイヤグラムに応じて遂行されることができる。前記下部電極１０の形成は複数回の第１サイクルＣＬ１を含むことができる。第１サイクルＣＬ１は第１層Ｌ１の形成段階（以下、第１段階ＳＣ１）及び第２層Ｌ２の形成段階（以下、第２段階ＳＣ２）を含むことができる。
第１段階（ＳＣ１）は順次的に遂行される第１金属元素ソース１１の供給段階（Ｓ１０１）、第１パージ段階（Ｐ１）、第１酸素ソース１６供給段階（Ｓ１０２）、及び第２パージ段階（Ｐ２）を含むことができる。第１段階（ＳＣ１）を通じて第１金属元素Ｍ１と酸素原子で構成され、実質的に単層（ｍｏｎｏｌａｙｅｒ）に該当する第１層Ｌ１が形成されることができる。本明細書で単層は原子が２次元的に配置された構造を称する。第２段階（ＳＣ２）は順次的に遂行される第２金属元素ソース１２の供給段階（Ｓ１０３）、第３パージ段階（Ｐ３）、第２酸素ソース１６供給段階（Ｓ１０４）、及び第４パージ段階（Ｐ４）を含むことができる。第２段階（ＳＣ２）を通じて第２金属元素Ｍ２と酸素原子で構成され、実質的に単層（ｍｏｎｏｌａｙｅｒ）に該当する第２層Ｌ２が形成されることができる。第１乃至第４パージ段階（Ｐ１、Ｐ２、Ｐ３、Ｐ４）によって直前のソースガスの中でウエハと反応しないソースガスが蒸着チャンバー２１の外部に排出されることができる。複数回の第１サイクルＣＬ１が遂行されて第１層Ｌ１と第２層Ｌ２が繰り返して交互に積層された下部電極１０が形成されることができる。
第１金属元素ソース１１はＳｒ、Ｂａ、Ｌａ、及びＣａの中の少なくとも１つを含むことができる。一例として、第１金属元素ソース１１はストロンチウム（Ｓｒ）ソースである。前記ストロンチウムソースはシクロペンタ（Ｃｙｃｌｏｐｅｎｔａ）系列のリガンド（ｌｉｇａｎｄ）又はケトイミン（ｋｅｔｏｉｍｉｎｅ）系列のリガンドを含むことができる。第２金属元素ソース１２はＲｕ、Ｍｏ、Ｉｒ、Ｃｏ、及びＮｉの中の少なくとも１つを含むことができる。一例として、第２金属元素ソース１２はルテニウム（Ｒｕ）ソースである。前記ルテニウムソースはβ−ジケトネート（β−ｄｉｋｅｔｏｎａｔｅ）系列のリガンドを含むことができる。一例として、酸素ソース１６はＯ２及び／又はＯ３を含むことができる。
第１段階（ＳＣ１）及び第２段階（ＳＣ２）の各々で、第１金属元素ソース１１の供給段階（Ｓ１０１）はｔ０１の間に遂行されることができる。一例として、ｔ０１は約７秒乃至約１５秒である。第１段階（ＳＣ１）及び第２段階（ＳＣ２）の各々で、第２金属元素ソース１２の供給段階（Ｓ１０３）はｔ０３の間に遂行されることができる。一例として、ｔ０３は約３秒乃至７秒である。即ち、第１金属元素ソース１１の供給段階（Ｓ１０１）は第２金属元素ソース１２の供給段階（Ｓ１０３）より長い。第１乃至第４パージ段階（Ｐ１、Ｐ２、Ｐ３、Ｐ４）は各々約１５秒乃至約２５秒の間に遂行されることができる。第１酸素ソース１６供給段階（Ｓ１０２）はｔ０２の間に遂行されることができる。一例として、ｔ０２は約１５秒乃至約２５秒である。第２酸素ソース１６供給段階（Ｓ１０４）はｔ０４の間に遂行されることができる。一例としてｔ０４は約１５秒乃至約２５秒である。前記下部電極１０を形成するための第１サイクルＣＬ１の間に、チャンバー温度は約３００℃乃至約５００℃に維持されることができる。前記下部電極１０を形成するための第１サイクルＣＬ１の間に、チャンバー内の圧力は約１Ｔｏｒｒ乃至約３Ｔｏｒｒである。
前記下部電極１０の形成は第１番目の第１サイクルＣＬ１ｓの開始点ｔｓ１で開始され、最後の第１サイクルＣＬ１ｅの終了点ｔｅ１で終了されることができる。開始点ｔｓ１が含まれた第１番目の第１サイクルＣＬ１ｓは第１段階（ＳＣ１）及び第２段階（ＳＣ２）の中で第１段階（ＳＣ１）で開始されることとして図示したが、これとは異なり第２段階（ＳＣ２）から開始されることができる。終了点ｔｅ１が含まれる最後の第１サイクルＣＬ１ｅで最後に供給される金属元素ソースは第２金属元素ソース１２である。即ち、最後の第１サイクル（ＣＬ１ｅ）は第１段階（ＳＣ１）及び第２段階（ＳＣ２）の中で第２段階（ＳＣ２）で終了されることができる。その結果、図１及び図２を参照して説明された下部電極１０の第１接触面ＣＳ１は第２層Ｌ２になることができる。
終了点ｔｅ１の後、第１熱処理工程（Ｓ３００）が遂行されることができる。第１熱処理工程（Ｓ３００）は蒸着チャンバー２１内で原位置（ｉｎ−ｓｉｔｕ）で遂行されることができるが、これに限定されない。第１熱処理工程（Ｓ３００）の間は金属元素ソースが供給されなくともよい。第１熱処理工程（Ｓ３００）は約３００℃乃至約６００℃で遂行されることができる。第１熱処理工程（Ｓ３００）によって下部電極１０の結晶度（ｃｒｙｓｔａｌｌｉｎｉｔｙ）が増加されることができる。
下部電極１０上に誘電膜３０が形成されることができる（Ｓ４００）。誘電膜３０の形成は図１１のタイミングダイヤグラムに応じて遂行されることができる。誘電膜３０の形成は複数回の第２サイクルＣＬ２を含むことができる。第２サイクルＣＬ２は第３層Ｌ３の形成段階（以下、第３段階ＳＣ３）及び第４層Ｌ４の形成段階（以下、第４段階、ＳＣ４）を含むことができる。
第３段階（ＳＣ３）は順次的に遂行される第３金属元素ソース１３の供給段階（Ｓ２０１）、第５パージ段階（Ｐ５）、第３酸素ソース１６供給段階（Ｓ２０２）、及び第６パージ段階（Ｐ６）を含むことができる。第３段階（ＳＣ３）を通じて第３金属元素Ｍ３と酸素原子で構成され、実質的に単層に該当する第３層Ｌ３が形成されることができる。第４段階（ＳＣ４）は順次的に遂行される第４金属元素ソース１４の供給段階（Ｓ２０３）、第７パージ段階（Ｐ７）、第４酸素ソース１６供給段階（Ｓ２０４）、及び第８パージ段階（Ｐ８）を含むことができる。第４段階（ＳＣ４）を通じて第４金属元素Ｍ４と酸素原子で構成され、実質的に単層に該当する第４層Ｌ４が形成されることができる。複数回の第２サイクルＣＬ２が遂行されて第３層Ｌ３と第４層Ｌ４が繰り返して交互に積層された誘電膜３０が形成されることができる。第３金属元素ソース１３はＳｒ、Ｂａ、Ｌａ、及びＣａの中の少なくとも１つを含むことができる。第４金属元素ソース１４はＴｉ、Ｚｒ、及びＨｆの中の少なくとも１つを含むことができる。一例として、第４金属元素ソース１４はＴｉＣｌ４を含むことができる。
第３段階（ＳＣ３）及び第４段階（ＳＣ４）の各々で、第３金属元素ソース１３の供給段階（Ｓ２０１）はｔ０５の間に遂行されることができる。一例として、ｔ０５は約７秒乃至約１５秒である。第３段階（ＳＣ３）及び第４段階（ＳＣ４）の各々で、第４金属元素ソース１４の供給段階（Ｓ２０３）はｔ０７の間に遂行されることができる。一例として、ｔ０７は約３秒乃至７秒である。即ち、第３金属元素ソース１３の供給段階（Ｓ２０１）は第４金属元素ソース１４の供給段階（Ｓ２０３）より長い。第５乃至第８パージ段階（Ｐ５、Ｐ６、Ｐ７、Ｐ８）は各々約１５秒乃至約２５秒の間に遂行されることができる。第３酸素ソース１６供給段階（Ｓ２０２）はｔ０６の間に遂行されることができる。一例として、ｔ０６は約１５秒乃至約２５秒である。第４酸素ソース１６供給段階（Ｓ２０４）はｔ０８の間に遂行されることができる。一例として、ｔ０８は約１５秒乃至約２５秒である。誘電膜３０を形成するための第２サイクルＣＬ２の間に、チャンバー温度は約３００℃乃至約５００℃に維持されることができる。誘電膜３０を形成するための第２サイクルＣＬ２の間に、チャンバー内の圧力は約１Ｔｏｒｒ乃至約３Ｔｏｒｒである。
誘電膜３０の形成は第１番目の第２サイクルＣＬ２ｓの開始点ｔｓ２で開始され、最後の第２サイクルの終了点で終了されることができる。開始点ｔｓ２が含まれた第１番目の第１サイクルＣＬ１ｓは第３段階（ＳＣ３）及び第４段階（ＳＣ４）の中で第３段階（ＳＣ３）で開始されることができる。一例として、開始点ｔｓ２が含まれる第１番目の第２サイクルＣＬ２ｓで最初に供給される金属元素ソースは第３金属元素ソース１３である。その結果、図１及び図２を参照して説明された誘電膜３０の第２接触面ＣＳ２は第３層Ｌ３になることができる。これとは異なり、開始点ｔｓ２が含まれた第１番目の第１サイクルＣＬ１ｓは第３段階（ＳＣ３）及び第４段階（ＳＣ４）の中で第４段階（ＳＣ４）から開始されることができる。その結果、第２接触面ＣＳ２は第４層Ｌ４になることができる。
誘電膜３０の形成が完了された後、第２熱処理工程（Ｓ５００）が遂行されることができる。第２熱処理工程（Ｓ５００）は蒸着チャンバー２１内で原位置（ｉｎ−ｓｉｔｕ）で遂行されることができるが、これに限定されない。第２熱処理工程（Ｓ５００）の間は金属元素ソースが供給されなくともよい。第２熱処理工程（Ｓ５００）は約３００℃乃至約６００℃で遂行されることができる。これとは異なり、第２熱処理工程（Ｓ５００）は省略されることができる。その後、上部電極５０の形成工程が遂行されることができる。
図１２は本発明の実施形態に係るキャパシタを含む半導体メモリ素子を示した平面図である。図１３乃至図１９は本発明の実施形態に係るキャパシタを含む半導体メモリ素子の製造方法を説明するための図面であって、図１２のＡ１−Ａ２及びＢ１−Ｂ２に沿う断面図である。
以下の実施形態で、キャパシタが半導体メモリ素子の格納部分として使用されることを例として説明されるが、これとは異なり本発明の実施形態に係るキャパシタは半導体メモリ素子の格納部分に限定されなく、デカップリング構造のような非メモリ要素として使用されることができる。
図１２及び図１３を参照すれば、基板３０１に素子分離パターン３０２が配置されて活性部ＡＣＴを定義することができる。基板３０１は半導体基板である。活性部ＡＣＴの各々は孤立された形状を有することができる。活性部ＡＣＴは各々平面的に第３方向Ｄ３に長いバー（ｂａｒ）形状である。平面視において、活性部ＡＣＴは素子分離パターン３０２によって囲まれた基板３０１の一部分に該当することができる。
ワードラインＷＬが活性部ＡＣＴを横切ることができる。ワードラインＷＬは素子分離パターン３０２及び活性部ＡＣＴに形成されたグルーブ内に各々配置されることができる。ワードラインＷＬは第３方向Ｄ３と交差する第１の方向Ｄ１に平行であることができる。ワードラインＷＬは導電物質を含むことができる。ゲート誘電膜３０７がワードラインＷＬとグルーブの内面との間に配置されることができる。ゲート誘電膜３０７は熱酸化物、シリコン窒化物、シリコン酸化窒化物、及び高誘電物の中の少なくとも１つを含むことができる。
一対のワードラインＷＬの間の各活性部ＡＣＴ内に第１不純物領域３１２ａが配置されることができ、各活性部ＡＣＴの両縁領域に一対の第２不純物領域３１２ｂが配置されることができる。第１及び第２不純物領域３１２ａ、３１２ｂには、例えばＮ型の不純物がドーピングされることができる。第１不純物領域３１２ａは共通ドレイン領域に該当されることができ、第２不純物領域３１２ｂはソース領域に該当されることができる。各ワードラインＷＬ及びこれに隣接する第１及び第２不純物領域３１２ａ、３１２ｂはトランジスタを構成することができる。
ワードラインＷＬの上部面は活性部ＡＣＴの上部面より低い。ワードラインキャッピングパターン３１０が各ワードラインＷＬ上に配置されることができる。ワードラインキャッピングパターン３１０はワードラインＷＬの長さ方向に沿って延長されたライン形状を有することができ、ワードラインＷＬの上部面を覆うことができる。ワードラインキャッピングパターン３１０は、例えばシリコン窒化膜を含むことができる。
基板３０１上に層間絶縁パターン３０５が配置されることができる。層間絶縁パターン３０５はシリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中から選択される少なくとも１つの単一膜又は多重膜で形成されることができる。
基板３０１、素子分離パターン３０２、及びワードラインキャッピングパターン３１０の上部が一部リセスされて形成された第１リセス領域Ｒ１が提供されることができる。ビットラインＢＬが層間絶縁パターン３０５上に配置されることができる。ビットラインＢＬはワードラインキャッピングパターン３１０及びワードラインＷＬを横切ることができる。図１２に開始されたように、ビットラインＢＬは第１及び第３方向Ｄ１、Ｄ３と交差する第２方向Ｄ２に延長することができる。ビットラインＢＬは順に積層されたポリシリコンパターン３３０、オーミックパターン３３１、及び金属含有パターン３３２を含むことができる。ポリシリコンパターン３３０は不純物がドーピングされるか、或いはドーピングされないポリシリコンを含むことができる。オーミックパターン３３１は金属シリサイドを含むことができる。金属含有パターン３３２は金属（例えば、タングステン、チタニウム、タンタル等）及び導電性金属窒化物（例えば、チタニウム窒化物、タンタル窒化物、タングステン窒化物）の中の少なくとも１つを含むことができる。ビットラインＢＬ上には各々ビットラインキャッピングパターン３３７が配置されることができる。ビットラインキャッピングパターン３３７はシリコン窒化膜のような絶縁材料を含むことができる。
ビットラインＢＬと交差する第１リセス領域Ｒ１内にビットラインコンタクトＤＣが配置されることができる。ビットラインコンタクトＤＣは不純物がドーピングされるか、或いはドーピングされないポリシリコンを含むことができる。ビットラインコンタクトＤＣは第１不純物領域３１２ａと電気的に接続されることができ、第１不純物領域３１２ａとビットラインＢＬを電気的に連結することができる。
埋め込み絶縁パターン３４１はビットラインコンタクトＤＣが配置されない第１リセス領域Ｒ１内に配置されることができる。埋め込み絶縁パターン３４１はシリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜を含む少なくとも１つの単一膜又は多重膜構造を有することができる。
隣接する一対のビットラインＢＬの間に図１２に図示されたようにストレージノードコンタクトＢＣが配置されることができる。複数のストレージノードコンタクトＢＣは互いに離隔されることができる。ストレージノードコンタクトＢＣは不純物がドーピングされるか、或いはドーピングされないポリシリコンを含むことができる。
ビットラインＢＬとストレージノードコンタクトＢＣとの間にはエアギャップＡＧによって互いに離隔された第１スペーサー３２１と第２スペーサー３２５を含むビットラインスペーサーが配置されることができる。第１スペーサー３２１はビットラインＢＬの側壁とビットラインキャッピングパターン３３７の側壁を覆うことができる。第２スペーサー３２５はストレージノードコンタクトＢＣに隣接することができる。第１スペーサー３２１は延長されてビットラインコンタクトＤＣの側壁、そして第１リセス領域Ｒ１の側壁と底面を覆うことができる。第１スペーサー３２１と第２スペーサー３２５は同一物質を含むことができる。例えば、第１スペーサー３２１と第２スペーサー３２５はシリコン窒化物を含むことができる。これとは異なり、エアギャップＡＧが提供されなく、第１スペーサー３２１と第２スペーサー３２５との間に第３スペーサーが提供されることができる。
ストレージノードコンタクトＢＣ上にはストレージノードオーミック層３０９が配置されることができる。ストレージノードオーミック層３０９は金属シリサイドを含むことができる。ストレージノードオーミック層３０９、第１及び第２スペーサー３２１、３２５、ビットラインキャッピングパターン３３７は拡散防止パターン３１１ａで被覆されることができる。拡散防止パターン３１１ａはチタニウム窒化物、タンタル窒化物のような金属窒化物を含むことができる。拡散防止パターン３１１ａ上にはランディングパッドＬＰが配置されることができる。ランディングパッドＬＰはタングステンのような金属含有物質を含むことができる。ランディングパッドＬＰの上部はビットラインキャッピングパターン３３７の上面を覆うことができ、ストレージノードコンタクトＢＣより広い幅を有することができる。ランディングパッドＬＰの中心は図１２に図示されたようにストレージノードコンタクトＢＣの中心から第１の方向Ｄ１にシフト（ｓｈｉｆｔ）されることができる。ビットラインキャッピングパターン３３７の一上部側壁はランディングパッドＬＰと重畳されることができ、第３スペーサー３２７で被覆されることができる。ビットラインキャッピングパターン３３７の他の上部側壁には、第２リセス領域Ｒ２が形成されることができる。
第１キャッピングパターン３５８ａが隣接するランディングパッドＬＰの間に提供されることができる。第１キャッピングパターン３５８ａはライナー形状を有することができ、その内部は第２キャッピングパターン３６０ａで満たされることができる。第１及び第２キャッピングパターン３５８ａ、３６０ａは各々シリコン窒化膜、シリコン酸化膜、シリコン酸化窒化膜、又は多孔性膜を含むことができる。第１キャッピングパターン３５８ａ及び第２キャッピングパターン３６０ａは第２リセス領域Ｒ２を満たすことができる。
ランディングパッドＬＰ、第１キャッピングパターン３５８ａ及び第２キャッピングパターン３６０ａ上に蝕刻阻止膜３７０を形成することができる。蝕刻阻止膜３７０上に第１モールド膜３７２、支持膜３７４、及び第２モールド膜３７６を形成することができる。蝕刻阻止膜３７０と支持膜３７４は、例えばシリコン窒化膜で形成されることができる。第１モールド膜３７２と第２モールド膜３７６は支持膜３７４と蝕刻選択比を有する物質で形成されることができる。例えば、第１モールド膜３７２と第２モールド膜３７６は、例えばシリコン酸化膜で形成されることができる。
図１２及び図１４を参照すれば、第２モールド膜３７６、支持膜３７４、第１モールド膜３７２、及び蝕刻阻止膜３７０を順にパターニングしてランディングパッドＬＰを露出させる電極ホールＥＨを形成することができる。導電膜を積層して電極ホールＥＨを満たし、エッチバック工程又は化学機械的な研磨工程を進行して第２モールド膜３７６上の導電膜を除去し、電極ホールＥＨ内にベース電極ＳＥを形成することができる。ベース電極ＳＥは金属窒化膜を含むことができる。一例として、ベース電極ＳＥはＴｉＮ、ＷＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴｉＳｉＮ、ＴａＡｌＮ、ＴｉＢＮ、ＴｉＯＮ、ＴｉＡｌＯＮ、ＴｉＣＮ、ＴｉＡｌＣＮ、又はＴｉＳｉＣＮの中の少なくとも１つを含むことができ、これらは単一膜でなされるか、又は２つ以上が積層された形状を有することができる。
第２モールド膜３７６上に第３マスクパターン３７８を形成することができる。第３マスクパターン３７８は複数の開口部３７８ｈを有することができる。開口部３７８ｈによって隣接するベース電極ＳＥの上面及びベース電極ＳＥの間の第２モールド膜３７６が露出されることができる。
図１２及び図１５を参照すれば、第３マスクパターン３７８を蝕刻マスクとして利用する異方性蝕刻工程を進行して開口部３７８ｈに露出された第２モールド膜３７６とその下の支持膜３７４を除去することができる。したがって、支持パターン３７４ａが形成されることができ、開口部３７８ｈ下の第１モールド膜３７２が露出されることができる。
図１２及び図１６を参照すれば、第３マスクパターン３７８を除去して第２モールド膜３７６を露出させることができる。等方性蝕刻工程を進行して第１モールド膜３７２と第２モールド膜３７６を除去してベース電極ＳＥ、支持パターン３７４ａ、及び蝕刻阻止膜３７０の表面を露出させることができる。
図２及び図１７を参照すれば、下部電極１０がベース電極ＳＥの露出された表面上に形成されることができる。下部電極１０は各ベース電極ＳＥ上に分離されて形成されることができる。一例として、下部電極１０の形成工程は各ベース電極ＳＥの間に蒸着された部分を除去して蝕刻阻止膜３７０を露出する工程を含むことができる。下部電極１０はベース電極ＳＥの側壁及び上面を覆うことができる。下部電極１０は図１乃至図１２を参照して説明された下部電極１０と実質的に同一であることができ、実質的に同一な方法に形成されることができる。
図２及び図１８を参照すれば、下部電極１０を覆う誘電膜３０が形成されることができる。誘電膜３０は複数の下部電極１０を共通的に覆うことができる。誘電膜３０は図１乃至図１２を参照して説明された誘電膜３０と実質的に同一であることができ、実質的に同一な方法に形成されることができる。
図２及び図１９を参照すれば、誘電膜３０上に上部電極５０が形成されることができる。上部電極５０は図１乃至図１２を参照して説明された上部電極５０と実質的に同一であることができ、実質的に同一な方法に形成されることができる。上部電極５０の形成によって、ベース電極ＳＥ、下部電極１０、誘電膜３０、及び上部電極５０を含むキャパシタＣＡＰを有する半導体メモリ素子が形成されることができる。
本発明の実施形態に係る半導体メモリ素子は誘電膜と接する下部電極の接触面を制御して半導体素子の漏洩電流を減少させ、信頼性を向上させることができる。
以上の発明の詳細な説明は開示された実施状態に本発明を制限しようとする意図がなく、本発明の要旨を逸脱しない範囲内で多様な他の組合、変更及び環境で使用することができる。添付された請求の範囲は他の実施状態も含むこととして解析しなければならない。
１０ 下部電極
３０ 誘電膜
５０ 上部電極
ＩＦ 界面
ＣＳ１，ＣＳ２ 接触面

Claims (20)

  1. 下部電極、上部電極、及び前記下部電極と前記上部電極との間の誘電膜を含むキャパシタを含み、
    前記下部電極は、ＡＢＯ３を含み、前記Ａは、第１金属元素であり、前記Ｂは、前記第１金属元素より仕事関数が大きい第２金属元素であり、
    前記誘電膜は、ＣＤＯ３を含み、前記Ｃは、第３金属元素であり、前記Ｄは、第４金属元素であり、
    前記下部電極は、第１層と第２層が交互に繰り返され、前記第１層は、前記第１金属元素と酸素を含み、前記第２層は、前記第２金属元素と酸素を含み、
    前記誘電膜と接する前記下部電極の第１接触面は前記第２層である半導体素子。
  2. 前記第１接触面は、｛１００｝結晶面である、請求項１に記載の半導体素子。
  3. 前記下部電極及び前記誘電膜は、各々ペロブスカイト構造を有する、請求項１又は２に記載の半導体素子。
  4. 前記誘電膜は、第３層と第４層が交互に繰り返され、前記第３層は、前記第３金属元素と酸素を含み、前記第４層は、前記第４金属元素と酸素を含み、
    前記下部電極と接する前記誘電膜の第２接触面は、前記第３層である、請求項１乃至３のいずれか一項に記載の半導体素子。
  5. 前記第４金属元素は、前記第３金属元素より仕事関数が大きい、請求項４に記載の半導体素子。
  6. 前記第２金属元素は、前記第４金属元素より仕事関数が大きい、請求項１に記載の半導体素子。
  7. 前記第２金属元素の仕事関数は、４．５ｅＶより大きく６ｅＶより小さい、請求項１に記載の半導体素子。
  8. 前記第１金属元素は、Ｓｒ、Ｂａ、Ｌａ、及びＣａの中の少なくとも１つである、請求項１に記載の半導体素子。
  9. 前記第２金属元素は、Ｒｕ、Ｍｏ、Ｉｒ、Ｃｏ、及びＮｉの中の少なくとも１つである、請求項１に記載の半導体素子。
  10. 前記第３金属元素は、Ｂａ、Ｓｒ、及びＣａの中の少なくとも１つである、請求項１に記載の半導体素子。
  11. 前記第４金属元素は、Ｔｉ、Ｚｒ、及びＨｆの中の少なくとも１つである、請求項１に記載の半導体素子。
  12. 前記下部電極の厚さは、約５０Å乃至約１００Åである、請求項１に記載の半導体素子。
  13. 前記キャパシタは、ベース電極をさらに含み、
    前記下部電極は、前記ベース電極の側壁及び上面を覆う、請求項１に記載の半導体素子。
  14. 下部電極、上部電極、及び前記下部電極と前記上部電極との間の誘電膜を含むキャパシタを含み、
    前記下部電極は、第１金属元素、第２金属元素、及び酸素を含み、
    前記誘電膜は、第３金属元素、第４金属元素、及び酸素を含み、
    前記下部電極は、第１層と第２層が交互に繰り返され、前記第１層は、前記第１金属元素と酸素を含み、前記第２層は、前記第２金属元素と酸素を含み、
    前記第１金属元素は、Ｓｒ、Ｂａ、Ｌａ、及びＣａの中の少なくとも１つであり、前記第２金属元素は、Ｒｕ、Ｍｏ、Ｉｒ、Ｃｏ、及びＮｉの中の少なくとも１つであり、
    前記誘電膜と接する前記下部電極の第１接触面は、前記第２層である、請求項１に記載の半導体素子。
  15. 前記誘電膜は、第３層と第４層が交互に繰り返され、前記第３層は、前記第３金属元素と酸素を含み、前記第４層は、前記第４金属元素と酸素を含み、
    前記下部電極と接する前記誘電膜の第２接触面は、前記第３層と前記第４層の中で仕事関数が小さい層である、請求項１４に記載の半導体素子。
  16. 前記第３金属元素は、Ｂａ、Ｓｒ、及びＣａの中の少なくとも１つであり、
    前記第４金属元素はＴｉ、Ｚｒ、及びＨｆの中の少なくとも１つである、請求項１４に記載の半導体素子。
  17. 前記キャパシタは、ベース電極をさらに含み、
    前記下部電極は、前記ベース電極の側壁及び上面を覆う、請求項１４に記載の半導体素子。
  18. 基板の上部に埋め込まれ、第１方向に延長される第１導電ラインと、
    素子分離膜によって前記基板の上部に定義され、前記第１導電ラインを介して分離された第１不純物領域及び第２不純物領域を含む活性領域と、
    前記基板上で前記第１方向と交差する第２方向に延長され、前記第１不純物領域と連結される第２導電ラインと、
    前記第２不純物領域に連結されるコンタクトと、
    前記コンタクトを通じて前記第２不純物領域に連結されるキャパシタと、を含み、
    前記キャパシタは、下部電極、上部電極、及び前記下部電極と前記上部電極との間の誘電膜を含み、
    前記下部電極は、ＡＢＯ３を含み、前記Ａは、第１金属元素であり、前記Ｂは、前記第１金属元素より仕事関数が大きい第２金属元素であり、
    前記誘電膜は、ＣＤＯ３を含み、前記Ｃは、第３金属元素であり、前記Ｄは、第４金属元素であり、
    前記下部電極は、第１層と第２層が交互に繰り返され、前記第１層は、前記第１金属元素と酸素を含み、前記第２層は、前記第２金属元素と酸素を含み、
    前記誘電膜と接する前記下部電極の第１接触面は、前記第２層である、半導体素子。
  19. 前記誘電膜は、第３層と第４層が交互に繰り返され、前記第３層は、前記第３金属元素と酸素を含み、前記第４層は、前記第４金属元素と酸素を含み、
    前記第４金属元素は、前記第３金属元素より仕事関数が大きい、請求項１８に記載の半導体素子。
  20. 前記第１金属元素は、Ｓｒ、Ｂａ、Ｌａ、及びＣａの中の少なくとも１つであり、
    前記第２金属元素は、Ｒｕ、Ｍｏ、Ｉｒ、Ｃｏ、及びＮｉの中の少なくとも１つであり、
    前記第３金属元素は、Ｂａ、Ｓｒ、及びＣａの中の少なくとも１つであり、
    前記第４金属元素は、Ｔｉ、Ｚｒ、及びＨｆの中の少なくとも１つである、請求項１８に記載の半導体素子。
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