JP2021101499A - データ出力回路 - Google Patents

Abstract

【課題】メモリに波形のデータを記憶させることなく、ＤＡ変換器に、変化前の値から変化後の値まで多段階の値を出力させる。【解決手段】ＤＡコンバータに対してデジタルデータを出力するデータ出力回路２が、過去の時点でＤＡコンバータ３に対して出力した過去設定値を特定する過去設定値特定部２２と、過去設定値の後にＤＡコンバータ３に出力させる最新設定値を特定する最新設定値特定部２３と、過去設定値と最新設定値との間の複数の中間値を算出する中間値算出部２７と、複数の中間値を所定の時間間隔でＤＡコンバータ３に対して出力した後に、最新設定値をＤＡコンバータ３に対して出力するデータ出力部２８と、を有する。【選択図】図３

Description

本発明は、ＤＡ変換器に対してデータを出力するデータ出力回路に関する。

従来、ＤＡ変換器が出力するアナログ信号の値を設定するための回路が知られている。特許文献１には、ＤＡ変換器に出力させる波形のデータを予めメモリに記憶させておき、メモリから読み出した波形のデータをＤＡ変換器に入力することにより所望の波形のアナログ信号をＤＡ変換器に出力させる装置が開示されている。

特開２００７−１２７６６４号公報

ＤＡ変換器に出力させる値を変化させる際に、ＤＡ変換器がアナログ信号の出力値を瞬時に変化させると、出力されるアナログ信号に高周波成分が含まれるので、ＤＡ変換器から変化前の値から変化後の値まで多段階の値を出力させることが望ましい場合がある。ところが、従来の装置のように、ＤＡ変換器に出力させる波形のデータを予めメモリに記憶させておくと、出力させることができる波形の数がメモリの容量によって制限されてしまうという問題が生じていた。

そこで、本発明はこれらの点に鑑みてなされたものであり、メモリに波形のデータを記憶させることなく、ＤＡ変換器に、変化前の値から変化後の値まで多段階の値を出力させるための回路を提供することを目的とする。

本発明に係るデータ出力回路は、ＤＡコンバータに対してデジタルデータを出力するデータ出力回路である。前記データ出力回路は、過去の時点で前記ＤＡコンバータに対して出力した過去設定値を特定する過去設定値特定部と、前記過去設定値の後に前記ＤＡコンバータに出力させる最新設定値を特定する最新設定値特定部と、前記過去設定値と前記最新設定値との間の複数の中間値を算出する中間値算出部と、前記複数の中間値を所定の時間間隔で前記ＤＡコンバータに対して出力した後に、前記最新設定値を前記ＤＡコンバータに対して出力するデータ出力部と、を有する。

前記過去設定値特定部は、前記最新設定値特定部が特定した前記最新設定値が入力される直前に外部から入力された設定値を前記過去設定値として特定し、前記中間値算出部は、前記過去設定値と前記最新設定値との間を所定の分割数で分割することにより複数の前記中間値を算出してもよい。

前記中間値算出部は、前記ＤＡコンバータが前記過去設定値を出力している状態から前記最新設定値の出力を開始する状態までの時間である遷移時間に基づいて決定された前記分割数に基づいて前記複数の中間値を算出してもよい。

前記データ出力部は、前記ＤＡコンバータが前記過去設定値を出力している状態から前記最新設定値の出力を開始する状態までの時間である遷移時間に基づいて決定された前記時間間隔で前記複数の中間値を出力してもよい。

前記データ出力部は、前記ＤＡコンバータに対して前記複数の中間値を出力するための通信インターフェースにおいてデータを送信可能なタイミングに基づいて決定された前記時間間隔で前記複数の中間値を出力してもよい。

前記過去設定値特定部は、前記データ出力部が出力している値を前記過去設定値として特定してもよい。

本発明によれば、メモリに波形のデータを記憶させることなく、ＤＡ変換器に、変化前の値から変化後の値まで多段階の値を出力させることができるという効果を奏する。

本実施形態のデータ出力回路を有する電子機器１００の構成図である。 データ出力回路２の動作の概要を説明するための図である。 データ出力回路２の構成を示す図である。 データ出力回路２の各部の動作タイミングを示す図である。 データ出力回路２における動作の流れを示すフローチャートである。 第２変形例に係るデータ出力回路２の各部の動作タイミングを示す図である。

［電子機器１００の概要］
図１は、本実施形態のデータ出力回路を有する電子機器１００の構成図である。電子機器１００は、ＤＡコンバータを有する任意の電子機器であってよく、例えばデジタル周波数シンセサイザが生成したデジタル信号をアナログ発振信号に変換して出力する信号発生装置である。

電子機器１００は、ＣＰＵ（Central Processing Unit）１と、データ出力回路２と、ＤＡコンバータ３とを有する。ＣＰＵ１は、プログラムを実行することによりデータ出力回路２を制御するプロセッサである。ＣＰＵ１は、例えば電子機器１００の外部から入力される指示に基づいて、電子機器１００が出力するアナログ発振信号の周波数を決定し、決定した周波数に対応するデータを出力するようにデータ出力回路２を制御する。

具体的には、ＣＰＵ１は、データ出力回路２がＤＡコンバータ３に対して出力するべきデジタルデータの値をデータ出力回路２に指示する。例えば８ビット幅のデジタルデータをアナログ信号に変換するＤＡコンバータ３が、出力するアナログ値を最小値から最大値に変化させる場合、ＣＰＵ１は、デジタルデータを２５５に変化させるように、データ出力回路２に対して値が２５５の設定値を入力する。

データ出力回路２は、ＤＡコンバータ３に対してデジタルデータを出力する回路である。データ出力回路２は、ＦＰＧＡ（Field-Programmable Gate Array）又はＡＳＩＣ（Application Specific Integrated Circuit）等の集積回路に収容されている。データ出力回路２は、ＣＰＵ１とともに単一の集積回路に収容されていてもよい。データ出力回路２は、データバスを介してＣＰＵ１との間で各種のデータを送受信することができるが、データバス以外のインターフェースを介してＣＰＵ１との間でデータを送受信してもよい。

データ出力回路２は、ＣＰＵ１から入力された設定値に基づくデジタルデータを生成し、生成したデジタルデータをＤＡコンバータ３に入力する。この際、データ出力回路２は、デジタルデータの値が急激に変化することによりＤＡコンバータ３が出力するアナログ信号に不要な高周波成分が含まれないようにするために、ＣＰＵ１から入力された複数の設定値を補間する。

図２は、データ出力回路２の動作の概要を説明するための図である。図２（ａ）は、値がＡ（例えば０）のデジタルデータをデータ出力回路２が出力している時点で、Ａの値よりも大きい設定値Ｂ（例えば２５５）がＣＰＵ１から入力された場合にデータ出力回路２がＤＡコンバータ３に対して出力するデジタルデータが変化する様子を示している。

データ出力回路２は、ＤＡコンバータ３に対して出力しているデジタルデータの過去設定値とＣＰＵ１から入力された設定値との間の複数の中間値を、ＤＡコンバータ３に対して出力する。図２（ａ）に示す例においては、過去設定値Ａと設定値Ｂとの間がＮ段階に分割され、データ出力回路２は、（Ｂ−Ａ）／Ｎずつ値が増加するように複数の中間値を出力している。

図２（ｂ）は、値がＢのデジタルデータをデータ出力回路２が出力している時点で、Ｂの値よりも小さい設定値ＡがＣＰＵ１から入力された場合にデータ出力回路２がＤＡコンバータ３に対して出力するデジタルデータが変化する様子を示している。この場合、データ出力回路２は、（Ｂ−Ａ）／Ｎずつ値が減少するように複数の中間値を出力している。このように、ＣＰＵ１からデータ出力回路２に新たな設定値が入力された場合に、過去設定値と設定値との間の複数の中間値をデータ出力回路２が出力することにより、ＤＡコンバータ３が出力するアナログ信号の値が緩やかに変化するので、ＤＡコンバータ３が出力するアナログ信号に含まれる不要な高周波成分が抑制される。

データ出力回路２は、例えばＣＰＵ１から入力される指示データに基づいて、出力するデジタルデータの値を変化させる時間間隔Δｔ及びデジタルデータの単位変化量Δｄの大きさを決定する。詳細については後述するが、データ出力回路２は、ＣＰＵ１から指示された時間間隔Δｔに基づいて単位変化量Δｄを決定してもよく、ＣＰＵ１から指示された単位変化量Δｄに基づいて時間間隔Δｔを決定してもよい。

ＤＡコンバータ３は、データ出力回路２から入力されたデジタルデータをアナログ信号に変換し、変換後のアナログ信号を出力する。データ出力回路２とＤＡコンバータ３との間は、例えばＩ２Ｃ（Inter-Integrated Circuit）バスにより接続されており、ＤＡコンバータ３は、データ出力回路２からデジタルデータを定期的に取得する。

［データ出力回路２の構成］
図３は、データ出力回路２の構成を示す図である。図４は、データ出力回路２の各部の動作タイミングを示す図である。データ出力回路２は、データバス制御部２１と、過去設定値特定部２２と、最新設定値特定部２３と、分割数特定部２４と、遷移時間特定部２５と、タイミング生成部２６と、中間値算出部２７とを有する。

データバス制御部２１は、ＣＰＵ１との間でデータを送受信するためのデータバスインターフェースである。データバス制御部２１は、図４におけるバスアクセス期間にＣＰＵ１から指示データを取得し、取得した指示データを過去設定値特定部２２、最新設定値特定部２３、分割数特定部２４及び遷移時間特定部２５に入力する。

過去設定値特定部２２は、過去にＤＡコンバータ３に対して出力した過去設定値を特定する。具体的には、過去設定値特定部２２は、例えば、データバス制御部２１を介してＣＰＵ１から入力された設定値のうち、最新の設定値が入力される前にＣＰＵ１から入力された値を過去設定値として特定する。換言すると、過去設定値特定部２２は、最新設定値特定部２３が特定する設定値が入力される直前にＣＰＵ１から入力された設定値を過去設定値として特定する。

最新設定値特定部２３は、過去設定値の後にＤＡコンバータ３に出力させる最新設定値を特定する。最新設定値特定部２３は、例えば、データバス制御部２１を介してＣＰＵ１から入力された新たな設定値を、ＤＡコンバータ３に出力させるアナログ信号の最新設定値として特定する。最新設定値特定部２３は、特定した設定値を中間値算出部２７に通知する。

分割数特定部２４は、過去設定値と最新設定値との間を分割する数を特定する。分割数特定部２４は、例えば、データバス制御部２１を介してＣＰＵ１から入力された指示データに基づいて分割数を特定する。分割数特定部２４は、特定した分割数をタイミング生成部２６及び中間値算出部２７に通知する。

分割数特定部２４は、ＤＡコンバータ３が過去設定値を出力している状態から最新設定値の出力を開始する状態までの時間である遷移時間に基づいて分割数を決定してもよい。分割数特定部２４は、例えば、データ出力部２８がＤＡコンバータ３に対して出力する値を変化させることができる最小の時間間隔で遷移時間を除算することにより得られた値よりも小さく、当該値に最も近い整数を分割数として特定する。

遷移時間特定部２５は、ＤＡコンバータ３が出力するアナログ信号の値を過去設定値から最新設定値に変化させる際の遷移時間を特定する。遷移時間特定部２５は、例えば、データバス制御部２１を介してＣＰＵ１から入力された指示データに基づいて遷移時間を特定する。遷移時間特定部２５は、特定した遷移時間をタイミング生成部２６に通知する。

遷移時間特定部２５は、過去設定値と最新設定値との差の大きさに基づいて遷移時間を特定してもよい。遷移時間特定部２５は、例えば過去設定値と最新設定値との差が大きければ大きいほど遷移時間を大きくする。遷移時間特定部２５がこのように動作することで、ＤＡコンバータ３が出力するアナログ信号の値が変化する際の傾きを一定の大きさにすることができる。

タイミング生成部２６は、中間値算出部２７が中間値を生成するタイミングを示すタイミング信号を生成し、生成したタイミング信号を中間値算出部２７に入力する。タイミング生成部２６は、分割数特定部２４から入力された分割数に対応する数のタイミング信号を生成する。また、タイミング生成部２６は、遷移時間特定部２５から入力された遷移時間に対応する時間間隔のタイミング信号を生成する。タイミング生成部２６は、例えば、遷移時間と分割数とに基づいて時間間隔を決定する。具体的には、タイミング生成部２６は、遷移時間を分割数で除算することにより時間間隔を決定する。

図４に示すように、タイミング生成部２６は、例えば、ＤＡコンバータ３が出力するアナログ信号の値の過去設定値から最新設定値への変化を開始するタイミングを示す開始トリガ信号、及びＤＡコンバータ３が出力するアナログ信号の過去設定値から最新設定値への変化が終了するタイミングを示す終了割り込み信号を生成する。また、タイミング生成部２６は、ＤＡコンバータ３に中間値を出力するためのタイミング信号としてのスタートトリガを生成する。タイミング生成部２６は、タイマーにより時間をカウントすることにより、開始トリガ信号を生成してから終了割り込み信号を生成するまでの遷移時間内に、決定した時間間隔でスタートトリガを生成する。

なお、図４における終了フラグは、ＤＡコンバータ３への中間値の伝送が終了したことを示す信号であり、ＤＡコンバータ３又はＤＡコンバータ３とのインターフェース回路（例えばＩ２Ｃバス用コントローラ）からタイミング生成部２６に入力される。

中間値算出部２７は、過去設定値特定部２２から入力された過去設定値と最新設定値特定部２３から入力された最新設定値との間の複数の中間値を算出し、算出した中間値を順次データ出力部２８に入力する。中間値算出部２７は、タイミング生成部２６から入力されるタイミング信号に同期して、複数の中間値を順次データ出力部２８に入力する。中間値算出部２７は、過去設定値と最新設定値との間を所定の分割数で分割することにより複数の中間値を算出する。中間値算出部２７は、例えば、分割数特定部２４から入力された分割数で過去設定値と設定値との差分を除算することにより、単位変化量Δｄを算出する。中間値算出部２７は、データ出力部２８に入力している値に単位変化量Δｄを加算又は減算することにより、複数の中間値を順次算出する。

中間値算出部２７は、過去設定値よりも設定値の方が大きい場合、データ出力部２８に入力している最新値に単位変化量Δｄを加算することにより複数の中間値を順次算出する。中間値算出部２７は、過去設定値よりも設定値の方が小さい場合、データ出力部２８に入力している最新値から単位変化量Δｄを減算することにより複数の中間値を順次算出する。

中間値算出部２７は、ＤＡコンバータ３が過去設定値を出力している状態から設定値の出力を開始する状態までの時間である遷移時間に基づいて決定された分割数を用いて複数の中間値を算出してもよい。中間値算出部２７は、例えば、データ出力部２８がＤＡコンバータ３に対して出力する値を変化させることができる最小の時間間隔と遷移時間とに基づいて分割数特定部２４が決定した分割数を用いる。中間値算出部２７がこのように動作することで、遷移時間が長い場合に遷移時間が短い場合よりも多くの中間値をＤＡコンバータ３に入力することができるので、遷移時間が長い場合にＤＡコンバータ３が出力するアナログ信号に含まれる高周波成分が効果的に抑制される。

データ出力部２８は、ＤＡコンバータ３に出力させるアナログ信号の値を示すデジタルデータを順次ＤＡコンバータ３に対して出力する。データ出力部２８は、中間値算出部２７が算出した複数の中間値を所定の時間間隔でＤＡコンバータ３に対して出力した後に、ＣＰＵ１から入力された最新設定値をＤＡコンバータ３に対して出力する。すなわち、データ出力部２８は、過去設定値、複数の中間値、最新設定値をこの順番でＤＡコンバータ３に対して出力する。

データ出力部２８は、ＤＡコンバータ３が過去設定値を出力している状態から設定値の出力を開始する状態までの時間である遷移時間に基づいて決定された時間間隔で複数の中間値を順次出力する。具体的には、データ出力部２８は、中間値算出部２７から新たな中間値又は設定値（すなわち過去設定値又は最新設定値）が入力されるたびに、ＤＡコンバータ３に対して新たなデジタルデータを出力する。データ出力部２８は、タイミング生成部２６からタイミング信号の入力を受けて、入力されるタイミング信号に同期してデジタルデータを出力してもよい。

［データ出力回路２の動作フローチャート］
図５は、データ出力回路２における動作の流れを示すフローチャートである。過去設定値特定部２２は、ＤＡコンバータ３に出力させるアナログ信号の値としてＣＰＵ１から指示されていた値である過去設定値を特定し、最新設定値特定部２３は、ＤＡコンバータ３に出力させる新たなアナログ信号の値である最新設定値を特定する（Ｓ１１）。続いて、分割数特定部２４は、分割数Ｎを決定する（Ｓ１２）。遷移時間特定部２５は、過去設定値から設定値に変化させる遷移時間を特定する（Ｓ１３）。

タイミング生成部２６は、遷移時間特定部２５が特定した遷移時間に基づいて、データ出力部２８が出力する中間値を変化させる時間間隔Δｔを決定する（Ｓ１４）。中間値算出部２７は、過去設定値と最新設定値に基づいて単位変化量Δｄを決定する（Ｓ１５）。

中間値算出部２７は、過去設定値と最新設定値との大小関係を判定し（Ｓ１６）、最新設定値が過去設定値以上である場合に（Ｓ１６におけるＹＥＳ）、データ出力部２８に対して出力している最新値に単位変化量Δｄを加算することにより中間値を算出する（Ｓ１７）。中間値算出部２７は、最新設定値が過去設定値よりも小さい場合に（Ｓ１６におけるＮＯ）、データ出力部２８に対して出力している最新値から単位変化量Δｄを減算することにより中間値を算出する（Ｓ１８）。

中間値算出部２７は、時間間隔Δｔだけ待機した後に（Ｓ１９）、分割数Ｎに対応する数の中間値を出力したか否かを判定する（Ｓ２０）。中間値算出部２７は、分割数Ｎに対応する数の中間値を出力していない場合（Ｓ２０におけるＮＯ）、Ｓ１６に処理を戻して、次の中間値を算出する。中間値算出部２７は、分割数Ｎに対応する数の中間値を出力した場合（Ｓ２０におけるＹＥＳ）、処理を終了してＣＰＵ１からデータ出力回路２に次の設定値が入力されるまで待機する。

［第１変形例］
以上の説明においては、中間値算出部２７が、過去設定値と最新設定値との差分を分割することにより複数の中間値を算出した。これに対して、中間値算出部２７は、データ出力部２８がＤＡコンバータ３に対して出力している値に予め定められた単位変化量Δｄを加算したり、当該値から単位変化量Δｄを減算したりすることにより複数の中間値を算出してもよい。このような構成は、ＣＰＵ１から入力される設定値の変化量によらず単位変化量Δｄが固定されている場合に好適である。

［第２変形例］
以上の説明においては、中間値算出部２７が複数の中間値を算出し、データ出力部２８が複数の中間値を出力するタイミングをタイミング生成部２６が決定する場合を例示したが、データ出力部２８が複数の中間値を出力するタイミングは、他の手段により決定されてもよい。データ出力部２８は、例えばＤＡコンバータ３に対して複数の中間値を出力するための通信インターフェース（例えばＩ２Ｃバス）においてデータを送信可能なタイミングに基づいて決定された時間間隔で複数の中間値を出力してもよい。

図６は、第２変形例に係るデータ出力回路２の各部の動作タイミングを示す図である。図６に示すように、データ出力部２８は、通信インターフェースにおいてデータをＤＡコンバータ３に出力するタイミングを示すスタートトリガに同期して複数の中間値を順次出力する。

この際、タイミング生成部２６は、ＤＡコンバータ３への中間値の伝送が終了したことを示す終了フラグをＤＡコンバータ３又はＤＡコンバータ３とのインターフェース回路（例えばＩ２Ｃバス用コントローラ）から取得したタイミングでスタートトリガを生成する。図６に示すように、スタートトリガが生成される時間間隔が、中間値を出力する時間間隔よりも短い場合、データ出力部２８は、同一の値の中間値を連続して出力する。データ出力部２８は、このように動作することで、図４に示したタイミングと実質的に同等のタイミングで複数の中間値を順次出力することができる。

［データ出力回路２による効果］
以上説明したように、データ出力回路２は、ＣＰＵ１から入力された複数の設定値の間の複数の中間値を生成し、複数の設定値をＤＡコンバータ３に対して出力する間に、複数の中間値を順次出力する。データ出力回路２がこのように動作することで、メモリに波形のデータを記憶させることなく、ＤＡコンバータ３に、変化前の値から変化後の値まで多段階の値を出力させることができる。その結果、ＤＡコンバータ３が出力するアナログ信号の値が急峻に変化しづらくなるので、ＤＡコンバータ３が出力するアナログ信号に含まれる不要な高周波成分が抑制される。

また、データ出力回路２が、ＣＰＵ１から入力された複数の設定値に基づいて複数の中間値を算出することで、ＣＰＵ１が複数の中間値を出力する必要がないので、ＣＰＵ１の処理負荷を軽減することができる。また、ＣＰＵ１が複数の中間値を出力する必要がないので、ＣＰＵ１が複数の中間値を出力するために要する時間よりも短い時間内に複数の中間値をＤＡコンバータ３に対して出力することが可能になり、高い周波数のアナログ信号をＤＡコンバータ３に出力させる必要がある場合に好適である。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されず、その要旨の範囲内で種々の変形及び変更が可能である。例えば、装置の全部又は一部は、任意の単位で機能的又は物理的に分散・統合して構成することができる。また、複数の実施の形態の任意の組み合わせによって生じる新たな実施の形態も、本発明の実施の形態に含まれる。組み合わせによって生じる新たな実施の形態の効果は、もとの実施の形態の効果を併せ持つ。

１ ＣＰＵ
２ データ出力回路
３ ＤＡコンバータ
２１ データバス制御部
２２ 過去設定値特定部
２３ 最新設定値特定部
２４ 分割数特定部
２５ 遷移時間特定部
２６ タイミング生成部
２７ 中間値算出部
２８ データ出力部
１００ 電子機器

Claims (6)

1. ＤＡコンバータに対してデジタルデータを出力するデータ出力回路であって、
   過去の時点で前記ＤＡコンバータに対して出力した過去設定値を特定する過去設定値特定部と、
   前記過去設定値の後に前記ＤＡコンバータに出力させる最新設定値を特定する最新設定値特定部と、
   前記過去設定値と前記最新設定値との間の複数の中間値を算出する中間値算出部と、
   前記複数の中間値を所定の時間間隔で前記ＤＡコンバータに対して出力した後に、前記最新設定値を前記ＤＡコンバータに対して出力するデータ出力部と、
   を有するデータ出力回路。
2. 前記過去設定値特定部は、前記最新設定値特定部が特定した前記最新設定値が入力される直前に外部から入力された設定値を前記過去設定値として特定し、
   前記中間値算出部は、前記過去設定値と前記最新設定値との間を所定の分割数で分割することにより複数の前記中間値を算出する、
   請求項１に記載のデータ出力回路。
3. 前記中間値算出部は、前記ＤＡコンバータが前記過去設定値を出力している状態から前記最新設定値の出力を開始する状態までの時間である遷移時間に基づいて決定された前記分割数に基づいて前記複数の中間値を算出する、
   請求項２に記載のデータ出力回路。
4. 前記データ出力部は、前記ＤＡコンバータが前記過去設定値を出力している状態から前記最新設定値の出力を開始する状態までの時間である遷移時間に基づいて決定された前記時間間隔で前記複数の中間値を出力する、
   請求項１から３のいずれか一項に記載のデータ出力回路。
5. 前記データ出力部は、前記ＤＡコンバータに対して前記複数の中間値を出力するための通信インターフェースにおいてデータを送信可能なタイミングに基づいて決定された前記時間間隔で前記複数の中間値を出力する、
   請求項１から３のいずれか一項に記載のデータ出力回路。
6. 前記過去設定値特定部は、前記データ出力部が出力している値を前記過去設定値として特定する、
   請求項１に記載のデータ出力回路。
   

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