JP2021097548A

JP2021097548A - Overcurrent protection circuit

Info

Publication number: JP2021097548A
Application number: JP2019228855A
Authority: JP
Inventors: 徹宅間; Toru TAKUMA; 憲司村岡; Kenji Muraoka
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2019-12-19
Filing date: 2019-12-19
Publication date: 2021-06-24

Abstract

To suppress a peak current when output is limited.SOLUTION: An overcurrent protection circuit 71 includes an overcurrent limit unit 71a that limits a monitored current Io to an overcurrent limit value Iocd or less, an overcurrent detection unit 71b that detects whether the monitored current Io is greater than an overcurrent detection value Iocdet, and a soft-start control unit 71c, which gradually raises the overcurrent limit value Iocd from a lower overcurrent limit value IocdL to an upper overcurrent limit value IocdH by multiplying soft-start time Tss when the monitored current Io is larger than the overcurrent detection value Iocdet.SELECTED DRAWING: Figure 5

Description

本明細書中に開示されている発明は、過電流保護回路に関する。 The invention disclosed herein relates to an overcurrent protection circuit.

本願出願人は、以前より、車載ＩＰＤ［intelligent power device］などのスイッチ装置に関して、数多くの新技術を提案している（例えば特許文献１を参照）。 The applicant of the present application has previously proposed a number of new technologies for switch devices such as in-vehicle IPDs [intelligent power devices] (see, for example, Patent Document 1).

国際公開第２０１７／１８７７８５号International Publication No. 2017/187785

しかしながら、従来のスイッチ装置では、その過電流保護機能について更なる改善（例えば出力制限時におけるピーク電流抑制）の余地があった。 However, in the conventional switch device, there is room for further improvement (for example, suppression of peak current when the output is limited) for the overcurrent protection function.

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、出力制限時におけるピーク電流を抑制することのできる過電流保護回路を提供することを目的とする。 The invention disclosed in the present specification aims to provide an overcurrent protection circuit capable of suppressing a peak current at the time of output limitation in view of the above-mentioned problems found by the inventors of the present application. And.

本明細書中に開示されている過電流保護回路は、監視対象電流を過電流制限値以下に制限する過電流制限部と、前記監視対象電流が過電流検出値よりも大きいか否かを検出する過電流検出部と、前記監視対象電流が前記過電流検出値よりも大きいときに前記過電流制限値を下側過電流制限値から上側過電流制限値までソフトスタート時間を掛けて徐々に引き上げていくソフトスタート制御部と、を有する構成（第１の構成）とされている。 The overcurrent protection circuit disclosed in the present specification includes an overcurrent limiting unit that limits the monitored current to or less than the overcurrent limit value, and detects whether or not the monitored current is larger than the overcurrent detection value. When the monitored current is larger than the overcurrent detection value, the overcurrent detection unit gradually raises the overcurrent limit value from the lower overcurrent limit value to the upper overcurrent limit value over a soft start time. It is configured to have a soft start control unit and a current (first configuration).

なお、上記第１の構成から成る過電流保護回路において、前記過電流検出値は、前記下側過電流制限値以下に設定されている構成（第２の構成）にしてもよい。 In the overcurrent protection circuit having the first configuration, the overcurrent detection value may be set to be equal to or lower than the lower overcurrent limit value (second configuration).

また、上記第１または第２の構成から成る過電流保護回路において、前記過電流検出値は、可変値である構成（第３の構成）にしてもよい。 Further, in the overcurrent protection circuit having the first or second configuration, the overcurrent detection value may be a variable value (third configuration).

また、上記第３の構成から成る過電流保護回路において、前記上側過電流制限値と前記下側過電流制限値の少なくとも一方は、前記過電流検出値に応じた可変値である構成（第４の構成）にしてもよい。 Further, in the overcurrent protection circuit having the third configuration, at least one of the upper overcurrent limit value and the lower overcurrent limit value is a variable value according to the overcurrent detection value (fourth). The configuration of) may be used.

また、上記第３または第４の構成から成る過電流保護回路において、前記ソフトスタート時間は、前記過電流検出値に応じた可変値である構成（第５の構成）にしてもよい。 Further, in the overcurrent protection circuit having the third or fourth configuration, the soft start time may be a variable value according to the overcurrent detection value (fifth configuration).

また、上記第１〜第５いずれかの構成から成る過電流保護回路において、前記ソフトスタート制御部は、前記監視対象電流が前記過電流検出値を上回ったまま前記ソフトスタート時間よりも長いマスク時間が経過したときに前記過電流制限値を前記下側過電流制限値に切り替える構成（第６の構成）にしてもよい。 Further, in the overcurrent protection circuit having any of the first to fifth configurations, the soft start control unit has a mask time longer than the soft start time while the monitored current exceeds the overcurrent detection value. The overcurrent limit value may be switched to the lower overcurrent limit value (sixth configuration).

また、本明細書中に開示されているスイッチ装置は、スイッチ素子と、上記第１〜第６いずれかの構成から成り前記スイッチ素子に流れる出力電流を監視対象とする過電流保護回路と、を有する構成（第７の構成）とされている。 Further, the switch device disclosed in the present specification includes a switch element and an overcurrent protection circuit having the above-mentioned first to sixth configurations and monitoring an output current flowing through the switch element. It is said to have a configuration (seventh configuration).

また、本明細書中に開示されている電子機器は、上記第７の構成から成るスイッチ装置と、前記スイッチ装置に接続される負荷と、を有する構成（第８の構成）とされている。 Further, the electronic device disclosed in the present specification has a configuration (eighth configuration) including a switch device having the seventh configuration and a load connected to the switch device.

なお、上記第８の構成から成る電子機器において、前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータである構成（第９の構成）にしてもよい。 In the electronic device having the eighth configuration, the load may be a bulb lamp, a relay coil, a solenoid, a light emitting diode, or a motor (the ninth configuration).

また、本明細書中に開示されている車両は、上記第８または第９の構成から成る電子機器を有する構成（第１０の構成）とされている。 Further, the vehicle disclosed in the present specification is configured to have an electronic device having the above-mentioned eighth or ninth configuration (tenth configuration).

本明細書中に開示されている発明によれば、出力制限時におけるピーク電流を抑制することのできる過電流保護回路を提供することが可能となる。 According to the invention disclosed in the present specification, it is possible to provide an overcurrent protection circuit capable of suppressing a peak current when the output is limited.

半導体集積回路装置の全体構成を示す図The figure which shows the whole structure of the semiconductor integrated circuit apparatus ゲート制御部の一構成例を示す図The figure which shows one configuration example of a gate control part 出力制限時にピーク電流が生じる様子を示す図Diagram showing how peak current is generated when output is limited 複数の半導体集積回路装置を用いた電子機器の一構成例を示す図The figure which shows one configuration example of the electronic device using a plurality of semiconductor integrated circuit devices. 過電流保護回路の概略構成例を示す図The figure which shows the schematic configuration example of the overcurrent protection circuit 本構成例における過電流保護動作の一例を示す図The figure which shows an example of the overcurrent protection operation in this configuration example. 過電流制限部の一具体例を示す図The figure which shows a specific example of an overcurrent limiting part 過電流検出部の一具体例を示す図The figure which shows a specific example of an overcurrent detection part 検出電圧生成部の一具体例を示す図The figure which shows a specific example of the detection voltage generation part ソフトスタート制御部の第１構成例を示す図The figure which shows the 1st configuration example of a soft start control part 第１構成例における過電流保護動作の一例を示す図The figure which shows an example of the overcurrent protection operation in the 1st configuration example. 従前における過電流制限値の切替制御を示す図The figure which shows the switching control of the overcurrent limit value in the past ソフトスタート制御部の第２構成例を示す図The figure which shows the 2nd configuration example of a soft start control part 第２構成例における過電流保護動作の一例を示す図The figure which shows an example of the overcurrent protection operation in the 2nd configuration example. 車両の外観を示す図Diagram showing the appearance of the vehicle

＜半導体集積回路装置＞
図１は、半導体集積回路装置の全体構成を示す図である。本構成例の半導体集積回路装置１は、ＥＣＵ［electronic control unit］２からの指示に応じて電源電圧ＶＢＢの印加端と負荷３との間を導通／遮断する車載用ハイサイドスイッチＬＳＩ（＝車載ＩＰＤの一種）である。 <Semiconductor integrated circuit device>
FIG. 1 is a diagram showing an overall configuration of a semiconductor integrated circuit device. The semiconductor integrated circuit device 1 of this configuration example is an in-vehicle high-side switch LSI (= in-vehicle high-side switch LSI) that conducts / cuts between the application end of the power supply voltage VBB and the load 3 in response to an instruction from the ECU [electronic control unit] 2. It is a type of IPD).

なお、半導体集積回路装置１は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１〜Ｔ４を備えている。外部端子Ｔ１は、不図示のバッテリから電源電圧ＶＢＢ（例えば１２Ｖ）の供給を受け付けるための電源端子（ＶＢＢピン）である。外部端子Ｔ２は、負荷３（バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータなど）を外部接続するための負荷接続端子ないしは出力端子（ＯＵＴピン）である。外部端子Ｔ３は、ＥＣＵ２から外部制御信号Ｓｉの外部入力を受け付けるための信号入力端子（ＩＮピン）である。外部端子Ｔ４は、ＥＣＵ２に状態報知信号Ｓｏを外部出力するための信号出力端子（ＳＥＮＳＥピン）である。なお、外部端子Ｔ４と接地端との間には、外部センス抵抗４が外付けされている。 The semiconductor integrated circuit device 1 includes external terminals T1 to T4 as means for establishing an electrical connection with the outside of the device. The external terminal T1 is a power supply terminal (VBB pin) for receiving a supply of a power supply voltage VBB (for example, 12V) from a battery (not shown). The external terminal T2 is a load connection terminal or an output terminal (OUT pin) for externally connecting a load 3 (bulb lamp, relay coil, solenoid, light emitting diode, motor, etc.). The external terminal T3 is a signal input terminal (IN pin) for receiving an external input of the external control signal Si from the ECU 2. The external terminal T4 is a signal output terminal (SENSE pin) for externally outputting the state notification signal So to the ECU 2. An external sense resistor 4 is externally attached between the external terminal T4 and the grounding end.

また、半導体集積回路装置１は、ＮＭＯＳＦＥＴ１０と、出力電流監視部２０と、ゲート制御部３０と、制御ロジック部４０と、信号入力部５０と、内部電源部６０と、異常保護部７０と、出力電流検出部８０と、信号出力部９０と、を集積化して成る。 Further, the semiconductor integrated circuit device 1 includes an NMOSFET 10, an output current monitoring unit 20, a gate control unit 30, a control logic unit 40, a signal input unit 50, an internal power supply unit 60, an abnormality protection unit 70, and an output. The current detection unit 80 and the signal output unit 90 are integrated.

ＮＭＯＳＦＥＴ１０は、ドレインが外部端子Ｔ１に接続されてソースが外部端子Ｔ２に接続された高耐圧（例えば４２Ｖ耐圧）のパワートランジスタである。このように接続されたＮＭＯＳＦＥＴ１０は、電源電圧ＶＢＢの印加端から負荷３を介して接地端に至る電流経路を導通／遮断するためのスイッチ素子（ハイサイドスイッチ）として機能する。なお、ＮＭＯＳＦＥＴ１０は、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート駆動信号Ｇ１がローレベルであるときにオフする。 The NMOSFET 10 is a high withstand voltage (for example, 42 V withstand voltage) power transistor in which the drain is connected to the external terminal T1 and the source is connected to the external terminal T2. The NMOSFET 10 connected in this way functions as a switch element (high-side switch) for conducting / blocking the current path from the application end of the power supply voltage VBB to the ground end via the load 3. The NMOSFET 10 is turned on when the gate drive signal G1 is at a high level and is turned off when the gate drive signal G1 is at a low level.

また、ＮＭＯＳＦＥＴ１０は、オン抵抗Ｒｏｎが数十ｍΩとなるように素子を設計すればよい。ただし、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎが低いほど、外部端子Ｔ２の地絡（＝接地端ないしはこれに準ずる低電位端への短絡異常）が発生したときに過電流が流れやすくなり、異常発熱を生じやすくなる。従って、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎを下げるほど、後述する過電流保護回路７１や温度保護回路７３の重要性が高くなる。 Further, in the NMOSFET 10, the element may be designed so that the on-resistance Ron is several tens of mΩ. However, the lower the on-resistance Ron of the NMOSFET 10, the more likely it is that an overcurrent will flow when a ground fault (= short-circuit abnormality to the ground end or a low potential end equivalent to this) of the external terminal T2 occurs, and abnormal heat generation is likely to occur. Become. Therefore, as the on-resistance Ron of the NMOSFET 10 is lowered, the importance of the overcurrent protection circuit 71 and the temperature protection circuit 73, which will be described later, becomes higher.

出力電流監視部２０は、ＮＭＯＳＦＥＴ２１及び２２と、センス抵抗２３とを含み、ＮＭＯＳＦＥＴ１０に流れる出力電流Ｉｏに応じたセンス電圧Ｖｓ（＝センス信号に相当）を生成する。 The output current monitoring unit 20 includes the NMOSFETs 21 and 22 and the sense resistor 23, and generates a sense voltage Vs (= corresponding to a sense signal) corresponding to the output current Io flowing through the NMOSFET 10.

ＮＭＯＳＦＥＴ２１及び２２は、いずれもＮＭＯＳＦＥＴ１０に対して並列に接続されたミラートランジスタであり、出力電流Ｉｏに応じたセンス電流Ｉｓ及びＩｓ２を生成する。ＮＭＯＳＦＥＴ１０とＮＭＯＳＦＥＴ２１及び２２とのサイズ比は、ｍ：１（ただしｍ＞１）である。従って、センス電流Ｉｓ及びＩｓ２は、出力電流Ｉｏを１／ｍに減じた大きさとなる。なお、ＮＭＯＳＦＥＴ２１及び２２は、ＮＭＯＳＦＥＴ１０と同様、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート電圧Ｇ１がローレベルであるときにオフする。 Both NMOSFETs 21 and 22 are mirror transistors connected in parallel to the NMOSFET 10, and generate sense currents Is and Is2 according to the output current Io. The size ratio of NMOSFET 10 to NMOSFETs 21 and 22 is m: 1 (where m> 1). Therefore, the sense currents Is and Is2 have a magnitude obtained by reducing the output currents Io to 1 / m. Like the NMOSFET 10, the NMOSFETs 21 and 22 are turned on when the gate drive signal G1 is at a high level and turned off when the gate voltage G1 is at a low level.

センス抵抗２３（抵抗値：Ｒｓ）は、ＮＭＯＳＦＥＴ２１のソースと外部端子Ｔ２との間に接続されており、センス電流Ｉｓに応じたセンス電圧Ｖｓ（＝Ｉｓ×Ｒｓ＋Ｖｏ、ただし、Ｖｏは外部端子Ｔ２に現れる出力電圧）を生成する電流／電圧変換素子である。 The sense resistor 23 (resistance value: Rs) is connected between the source of the NMOSFET 21 and the external terminal T2, and the sense voltage Vs (= Is × Rs + Vo, however, Vo is connected to the external terminal T2) according to the sense current Is. It is a current / voltage conversion element that generates the output voltage that appears.

ゲート制御部３０は、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成してＮＭＯＳＦＥＴ１０（並びにＮＭＯＳＦＥＴ２１及び２２）のゲートに出力することにより、ＮＭＯＳＦＥＴ１０のオン／オフ制御を行う。なお、ゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにＮＭＯＳＦＥＴ１０を制御する機能を備えている。 The gate control unit 30 controls on / off of the NMOSFET 10 by generating a gate drive signal G1 having an increased current capacity of the gate control signal S1 and outputting it to the gate of the NMOSFET 10 (and the NMOSFETs 21 and 22). The gate control unit 30 has a function of controlling the NMOSFET 10 so as to limit the output current Io according to the overcurrent protection signal S71.

制御ロジック部４０は、内部電源電圧Ｖｒｅｇの供給を受けてゲート制御信号Ｓ１を生成する。例えば、外部制御信号Ｓｉがハイレベル（＝ＮＭＯＳＦＥＴ１０をオンさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されるので、制御ロジック部４０が動作状態となり、ゲート制御信号Ｓ１がハイレベル（＝Ｖｒｅｇ）となる。一方、外部制御信号Ｓｉがローレベル（＝ＮＭＯＳＦＥＴ１０をオフさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されないので、制御ロジック部４０が非動作状態となり、ゲート制御信号Ｓ１がローレベル（＝ＧＮＤ）となる。また、制御ロジック部４０は、各種の異常保護信号（過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、温度保護信号Ｓ７３、及び、減電圧保護信号Ｓ７４）を監視している。なお、制御ロジック部４０は、上記した異常保護信号のうち、過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、及び、温度保護信号Ｓ７３の監視結果に応じて出力切替信号Ｓ２を生成する機能も備えている。 The control logic unit 40 receives the supply of the internal power supply voltage Vreg and generates the gate control signal S1. For example, when the external control signal Si is at a high level (= logic level when the NMOSFET 10 is turned on), the internal power supply voltage Vreg is supplied from the internal power supply unit 60, so that the control logic unit 40 is in the operating state and the gate control is performed. The signal S1 becomes a high level (= Vreg). On the other hand, when the external control signal Si is at a low level (= logic level when the NMOSFET 10 is turned off), the internal power supply voltage Vreg is not supplied from the internal power supply unit 60, so that the control logic unit 40 is in a non-operating state and gate control is performed. The signal S1 becomes low level (= GND). Further, the control logic unit 40 monitors various abnormality protection signals (overcurrent protection signal S71, open protection signal S72, temperature protection signal S73, and voltage reduction protection signal S74). The control logic unit 40 also has a function of generating an output switching signal S2 according to the monitoring results of the overcurrent protection signal S71, the open protection signal S72, and the temperature protection signal S73 among the above-mentioned abnormality protection signals. There is.

信号入力部５０は、外部端子Ｔ３から外部制御信号Ｓｉの入力を受け付けて制御ロジック部４０や内部電源部６０に伝達するシュミットトリガである。なお、外部制御信号Ｓｉは、例えば、ＮＭＯＳＦＥＴ１０をオンさせるときにハイレベルとなり、ＮＭＯＳＦＥＴ１０をオフさせるときにローレベルとなる。 The signal input unit 50 is a Schmitt trigger that receives the input of the external control signal Si from the external terminal T3 and transmits it to the control logic unit 40 and the internal power supply unit 60. The external control signal Si becomes a high level when the NMOSFET 10 is turned on, and becomes a low level when the NMOSFET 10 is turned off, for example.

内部電源部６０は、電源電圧ＶＢＢから所定の内部電源電圧Ｖｒｅｇを生成して半導体集積回路装置１の各部に供給する。なお、内部電源部６０の動作可否は、外部制御信号Ｓｉに応じて制御される。より具体的に述べると、内部電源部６０は、外部制御信号Ｓｉがハイレベルであるときに動作状態となり、外部制御信号Ｓｉがローレベルであるときに非動作状態となる。 The internal power supply unit 60 generates a predetermined internal power supply voltage Vreg from the power supply voltage VBB and supplies it to each unit of the semiconductor integrated circuit device 1. Whether or not the internal power supply unit 60 can be operated is controlled according to the external control signal Si. More specifically, the internal power supply unit 60 is in an operating state when the external control signal Si is at a high level, and is in a non-operating state when the external control signal Si is at a low level.

異常保護部７０は、半導体集積回路装置１の各種異常を検出する回路ブロックであり、過電流保護回路７１と、オープン保護回路７２と、温度保護回路７３と、減電圧保護回路７４と、を含む。 The abnormality protection unit 70 is a circuit block for detecting various abnormalities of the semiconductor integrated circuit device 1, and includes an overcurrent protection circuit 71, an open protection circuit 72, a temperature protection circuit 73, and a voltage reduction protection circuit 74. ..

過電流保護回路７１は、センス電圧Ｖｓの監視結果（＝出力電流Ｉｏの過電流異常が生じているか否か）に応じた過電流保護信号Ｓ７１を生成する。なお、過電流保護信号Ｓ７１は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。 The overcurrent protection circuit 71 generates an overcurrent protection signal S71 according to the monitoring result of the sense voltage Vs (= whether or not an overcurrent abnormality of the output current Io has occurred). The overcurrent protection signal S71 becomes a low level when an abnormality is not detected, and becomes a high level when an abnormality is detected, for example.

オープン保護回路７２は、出力電圧Ｖｏの監視結果（＝負荷３のオープン異常が生じているか否か）に応じたオープン保護信号Ｓ７２を生成する。なお、オープン保護信号Ｓ７２は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。 The open protection circuit 72 generates an open protection signal S72 according to the monitoring result of the output voltage Vo (= whether or not an open abnormality of the load 3 has occurred). The open protection signal S72 becomes a low level when an abnormality is not detected, and becomes a high level when an abnormality is detected, for example.

温度保護回路７３は、半導体集積回路装置１（特にＮＭＯＳＦＥＴ１０周辺）の異常発熱を検出する温度検出素子（不図示）を含み、その検出結果（＝異常発熱が生じているか否か）に応じた温度保護信号Ｓ７３を生成する。なお、温度保護信号Ｓ７３は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。 The temperature protection circuit 73 includes a temperature detection element (not shown) for detecting abnormal heat generation of the semiconductor integrated circuit device 1 (particularly around NMOSFET 10), and the temperature according to the detection result (= whether or not abnormal heat generation occurs). The protection signal S73 is generated. The temperature protection signal S73 becomes a low level when an abnormality is not detected, and becomes a high level when an abnormality is detected, for example.

減電圧保護回路７４は、電源電圧ＶＢＢないしは内部電源電圧Ｖｒｅｇの監視結果（＝減電圧異常が生じているか否か）に応じた減電圧保護信号Ｓ７４を生成する。なお、減電圧保護信号Ｓ７４は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。 The reduced voltage protection circuit 74 generates a reduced voltage protection signal S74 according to the monitoring result (= whether or not a reduced voltage abnormality has occurred) of the power supply voltage VBB or the internal power supply voltage Vreg. The reduced voltage protection signal S74 has, for example, a low level when an abnormality is not detected and a high level when an abnormality is detected.

出力電流検出部８０は、不図示のバイアス手段を用いて、ＮＭＯＳＦＥＴ２２のソース電圧と出力電圧Ｖｏとを一致させることにより、出力電流Ｉｏに応じたセンス電流Ｉｓ２（＝Ｉｏ／ｍ）を生成して信号出力部９０に出力する。 The output current detection unit 80 generates a sense current Is2 (= Io / m) corresponding to the output current Io by matching the source voltage of the NMOSFET 22 with the output voltage Vo by using a bias means (not shown). Output to the signal output unit 90.

信号出力部９０は、出力選択信号Ｓ２に基づいてセンス電流Ｉｓ２（＝出力電流Ｉｏの検出結果に相当）と固定電圧Ｖ９０（＝異常フラグに相当、本図では明示せず）の一方を外部端子Ｔ４に選択出力する。センス電流Ｉｓ２が選択出力された場合には、状態報知信号Ｓｏとして、センス電流Ｉｓ２を外部センス抵抗４（抵抗値：Ｒ４）で電流／電圧変換した出力検出電圧Ｖ８０（＝Ｉｓ２×Ｒ４）がＥＣＵ２に伝達される。出力検出電圧Ｖ８０は、出力電流Ｉｏが大きいほど高くなり、出力電流Ｉｏが小さいほど低くなる。一方、固定電圧Ｖ９０が選択出力された場合には、状態報知信号Ｓｏとして、固定電圧Ｖ９０がＥＣＵ２に伝達される。なお、状態報知信号Ｓｏから出力電流Ｉｏの電流値を読み取る場合には、状態報知信号ＳｏをＡ／Ｄ［analog-to-digital］変換してやればよい。一方、状態報知信号Ｓｏから異常フラグを読み取る場合には、固定電圧Ｖ９０よりもやや低い閾値を用いて状態報知信号Ｓｏの論理レベルを判定してやればよい。 Based on the output selection signal S2, the signal output unit 90 has one of the sense current Is2 (= corresponding to the detection result of the output current Io) and the fixed voltage V90 (= corresponding to the abnormality flag, not specified in this figure) as external terminals. Selective output to T4. When the sense current Is2 is selectively output, the output detection voltage V80 (= Is2 × R4) obtained by converting the sense current Is2 into a current / voltage with an external sense resistor 4 (resistance value: R4) is the ECU 2 as a state notification signal So. Is transmitted to. The output detection voltage V80 becomes higher as the output current Io is larger, and becomes lower as the output current Io is smaller. On the other hand, when the fixed voltage V90 is selectively output, the fixed voltage V90 is transmitted to the ECU 2 as a state notification signal So. When reading the current value of the output current Io from the state notification signal So, the state notification signal So may be A / D [analog-to-digital] converted. On the other hand, when reading the abnormality flag from the state notification signal So, the logic level of the state notification signal So may be determined using a threshold value slightly lower than the fixed voltage V90.

＜ゲート制御部＞
図２は、ゲート制御部３０の一構成例を示す図である。本図のゲート制御部３０は、ゲートドライバ３１と、オシレータ３２と、チャージポンプ３３と、クランパ３４と、ＮＭＯＳＦＥＴ３５と、抵抗３６（抵抗値：Ｒ３６）と、キャパシタ３７（容量値：Ｃ３７）と、ツェナダイオード３８と、を含む。 <Gate control unit>
FIG. 2 is a diagram showing a configuration example of the gate control unit 30. The gate control unit 30 in this figure includes a gate driver 31, an oscillator 32, a charge pump 33, a clamper 34, an NMOSFET 35, a resistor 36 (resistance value: R36), a capacitor 37 (capacity value: C37), and the like. The Zener diode 38 and the like are included.

ゲートドライバ３１は、チャージポンプ３３の出力端（＝昇圧電圧ＶＧの印加端）と外部端子Ｔ２（＝出力電圧Ｖｏの印加端）との間に接続されており、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成する。なお、ゲート駆動信号Ｇ１は、ゲート制御信号Ｓ１がハイレベルであるときにハイレベル（＝ＶＧ）となり、ゲート制御信号Ｓ１がローレベルであるときにローレベル（＝Ｖｏ）となる。 The gate driver 31 is connected between the output end of the charge pump 33 (= the application end of the boost voltage VG) and the external terminal T2 (= the application end of the output voltage Vo), and controls the current capacity of the gate control signal S1. Generates an enhanced gate drive signal G1. The gate drive signal G1 becomes a high level (= VG) when the gate control signal S1 is at a high level, and becomes a low level (= Vo) when the gate control signal S1 is at a low level.

オシレータ３２は、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ３３に出力する。なお、オシレータ３２の動作可否は、制御ロジック部４０からのイネーブル信号ＳＡに応じて制御される。 The oscillator 32 generates a clock signal CLK having a predetermined frequency and outputs it to the charge pump 33. Whether or not the oscillator 32 can operate is controlled according to the enable signal SA from the control logic unit 40.

チャージポンプ３３は、クロック信号ＣＬＫを用いてフライングキャパシタを駆動することにより、電源電圧ＶＢＢよりも高い昇圧電圧ＶＧを生成してゲートドライバ３１に供給する昇圧部の一例である。なお、チャージポンプ３３の動作可否は、制御ロジック部４０からのイネーブル信号ＳＢに応じて制御される。 The charge pump 33 is an example of a boosting unit that generates a boosted voltage VG higher than the power supply voltage VBB by driving the flying capacitor using the clock signal CLK and supplies it to the gate driver 31. Whether or not the charge pump 33 can be operated is controlled according to the enable signal SB from the control logic unit 40.

クランパ３４は、外部端子Ｔ１（＝電源電圧ＶＢＢの印加端）とＮＭＯＳＦＥＴ１０のゲートとの間に接続されている。外部端子Ｔ２に誘導性の負荷３が接続されるアプリケーションでは、ＮＭＯＳＦＥＴ１０をオンからオフへ切り替える際、負荷３の逆起電力により、出力電圧Ｖｏが負電圧（＜ＧＮＤ）となる。そのため、エネルギー吸収用にクランパ３４（いわゆるアクティブクランプ回路）が設けられている。 The clamper 34 is connected between the external terminal T1 (= the application end of the power supply voltage VBB) and the gate of the NMOSFET 10. In an application in which an inductive load 3 is connected to the external terminal T2, the output voltage Vo becomes a negative voltage (<GND) due to the back electromotive force of the load 3 when the NMOSFET 10 is switched from on to off. Therefore, a clamper 34 (so-called active clamp circuit) is provided for energy absorption.

ＮＭＯＳＦＥＴ３５のドレインは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ＮＭＯＳＦＥＴ３５のソースは、外部端子Ｔ２に接続されている。ＮＭＯＳＦＥＴ３５のゲートは、過電流保護信号Ｓ７１の印加端に接続されている。また、ＮＭＯＳＦＥＴ３５のドレイン・ゲート間には、抵抗３６とキャパシタ３７が直列に接続されている。 The drain of the NMOSFET 35 is connected to the gate of the NMOSFET 10. The source of the NMOSFET 35 is connected to the external terminal T2. The gate of the NMOSFET 35 is connected to the application end of the overcurrent protection signal S71. Further, a resistor 36 and a capacitor 37 are connected in series between the drain gate of the NMOSFET 35.

ツェナダイオード３８のカソードは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ツェナダイオード３８のアノードは、ＮＭＯＳＦＥＴ１０のソースに接続されている。このように接続されたツェナダイオード３８は、ＮＭＯＳＦＥＴ１０のゲート・ソース間電圧（＝ＶＧ−Ｖｏ）を所定値以下に制限するクランプ素子として機能する。 The cathode of the Zener diode 38 is connected to the gate of the NMOSFET 10. The anode of the Zener diode 38 is connected to the source of the NMOSFET 10. The Zener diode 38 connected in this way functions as a clamp element that limits the gate-source voltage (= VG-Vo) of the NMOSFET 10 to a predetermined value or less.

本構成例のゲート制御部３０において、過電流保護信号Ｓ７１がハイレベルに立ち上げられると、ゲート駆動信号Ｇ１が定常時のハイレベル（＝ＶＧ）から所定の時定数τ（＝Ｒ３６×Ｃ３７）で引き下げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に低下していくので、出力電流Ｉｏに制限が掛けられる。一方、過電流保護信号Ｓ７１がローレベルに立ち下げられると、ゲート駆動信号Ｇ１が所定の時定数τで引き上げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に上昇していくので、出力電流Ｉｏの制限が解除される。 In the gate control unit 30 of this configuration example, when the overcurrent protection signal S71 is raised to a high level, the gate drive signal G1 changes from a steady high level (= VG) to a predetermined time constant τ (= R36 × C37). It will be lowered with. As a result, the conductivity of the NMOSFET 10 gradually decreases, so that the output current Io is limited. On the other hand, when the overcurrent protection signal S71 is lowered to a low level, the gate drive signal G1 is raised with a predetermined time constant τ. As a result, the conductivity of the NMOSFET 10 gradually increases, so that the limitation of the output current Io is released.

このように、本構成例のゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにゲート駆動信号Ｇ１を制御する機能を備えている。 As described above, the gate control unit 30 of this configuration example has a function of controlling the gate drive signal G1 so as to limit the output current Io in response to the overcurrent protection signal S71.

＜過電流保護動作に関する考察＞
図３は、出力電流Ｉｏの制限時にピーク電流Ｉｐｅａｋが生じる様子を示す図である。本図で示すように、過電流保護回路７１による過電流保護動作では、回路の応答性や負荷３のインダクタンス成分により、出力電流Ｉｏとして過電流制限値Ｉｏｃｄよりも大きいピーク電流Ｉｐｅａｋを過渡的に生じる場合がある。特に、外部端子Ｔ２の地絡時など、出力電流Ｉｏが急峻に増大するときには、ピーク電流Ｉｐｅａｋが大きくなり易い。 <Consideration on overcurrent protection operation>
FIG. 3 is a diagram showing how a peak current Ipeak occurs when the output current Io is limited. As shown in this figure, in the overcurrent protection operation by the overcurrent protection circuit 71, a peak current Ipeak larger than the overcurrent limit value Ioct is transiently set as the output current Io due to the responsiveness of the circuit and the inductance component of the load 3. May occur. In particular, when the output current Io increases sharply, such as when the external terminal T2 has a ground fault, the peak current Ipeak tends to increase.

図４は、複数の半導体集積回路装置を用いた電子機器の一構成例を示す図である。本構成例の電子機器１００は、半導体集積回路装置（本図ではハイサイドスイッチＬＳＩ）１１１〜１１３と、負荷１２１〜１２３と、半導体集積回路装置（例えば電源ＩＣ）１３０と、を有する。 FIG. 4 is a diagram showing a configuration example of an electronic device using a plurality of semiconductor integrated circuit devices. The electronic device 100 of this configuration example includes a semiconductor integrated circuit device (high-side switch LSI in this figure) 111 to 113, a load 121 to 123, and a semiconductor integrated circuit device (for example, a power supply IC) 130.

半導体集積回路装置１１１〜１１３は、それぞれ、負荷１２１〜１２３と電源端との間を導通／遮断する出力トランジスタと、各出力トランジスタに流れる出力電流Ｉｏ１〜Ｉｏ３を過電流制限値Ｉｏｃｄ以下に制限する過電流保護回路と、を備えている。 The semiconductor integrated circuit devices 111 to 113 limit the output transistors that conduct / cut off between the loads 121 to 123 and the power supply end, and the output currents Io1 to Io3 flowing through each output transistor to the overcurrent limit value Ioct or less, respectively. It is equipped with an overcurrent protection circuit.

本構成例の電子機器１００において、例えば、本図で示したように、負荷１２１の両端間ショートが生じた場合には、半導体集積回路装置１１１に設けられた過電流保護回路の働きにより、出力電流Ｉｏ１が過電流制限値Ｉｏｃｄ以下に制限される。ただし、出力電流Ｉｏ１の制限時には、先にも述べた通り、過大なピーク電流Ｉｐｅａｋが生じ得る（先出の図３を参照）。 In the electronic device 100 of this configuration example, for example, when a short circuit occurs between both ends of the load 121 as shown in this figure, the output is output by the action of the overcurrent protection circuit provided in the semiconductor integrated circuit device 111. The current Io1 is limited to the overcurrent limit value Iocd or less. However, when the output current Io1 is limited, an excessive peak current Ipeak may occur as described above (see FIG. 3 above).

なお、負荷１２１〜１２３及び半導体集積回路装置１３０それぞれに共通接続されたパワー系の接地ライン（＝パワー系の接地電位ＰＧＮＤに繋がる配線）には、抵抗成分やインダクタンス成分が少なからず付随している。そのため、上記のピーク電流Ｉｐｅａｋが大きい場合には、パワー系の接地電位ＰＧＮＤに意図しない変動が生じ得る。 The power system ground line (= wiring connected to the power system ground potential PGND) commonly connected to each of the loads 121 to 123 and the semiconductor integrated circuit device 130 is accompanied by not a little resistance component and inductance component. .. Therefore, when the peak current Ipeak is large, an unintended fluctuation may occur in the ground potential PGND of the power system.

一方、半導体集積回路装置１１１〜１１３及び１３０それぞれに接続された制御系の接地ライン（＝制御系の接地電位ＧＮＤに繋がる配線）は、パワー系の接地ラインから電気的に分離されている。そのため、制御系の接地電位ＧＮＤは、上記のピーク電流Ｉｐｅａｋに依らず、比較的安定した状態に保たれる。 On the other hand, the ground line of the control system (= wiring connected to the ground potential GND of the control system) connected to each of the semiconductor integrated circuit devices 111 to 113 and 130 is electrically separated from the ground line of the power system. Therefore, the ground potential GND of the control system is maintained in a relatively stable state regardless of the above-mentioned peak current Ipeak.

その結果、ピーク電流Ｉｐｅａｋが大きい場合には、パワー系の接地電位ＰＧＮＤと制御系の接地電位ＧＮＤのうち、パワー系の接地電位ＰＧＮＤだけが変動することになる。このような状況に陥ると、半導体集積回路装置１１２及び１１３の誤動作（出力オープンの誤検知など）、若しくは、半導体集積回路装置１３０の誤動作を生じるおそれがある。 As a result, when the peak current Ipeak is large, only the ground potential PGND of the power system fluctuates among the ground potential PGND of the power system and the ground potential GND of the control system. If such a situation occurs, the semiconductor integrated circuit devices 112 and 113 may malfunction (such as false detection of output open), or the semiconductor integrated circuit device 130 may malfunction.

上記の考察に鑑み、以下では、出力電流Ｉｏの制限時におけるピーク電流Ｉｐｅａｋを抑制することのできる過電流保護回路７１を提案する。 In view of the above considerations, the following proposes an overcurrent protection circuit 71 capable of suppressing the peak current Ipeak when the output current Io is limited.

＜過電流保護回路＞
図５は、過電流保護回路７１（及びその周辺回路）の概略構成例を示す図である。本構成例の過電流保護回路７１は、過電流制限部７１ａと、過電流検出部７１ｂと、ソフトスタート制御部７１ｃと、を含む。 <Overcurrent protection circuit>
FIG. 5 is a diagram showing a schematic configuration example of the overcurrent protection circuit 71 (and its peripheral circuits). The overcurrent protection circuit 71 of this configuration example includes an overcurrent limiting unit 71a, an overcurrent detecting unit 71b, and a soft start control unit 71c.

また、本図では、出力電流監視部２０の構成要素として、先出のＮＭＯＳＦＥＴ２１及びセンス抵抗２３とともに、ＮＭＯＳＦＥＴ２４及びセンス抵抗２５が描写されている。 Further, in this figure, the NMOSFET 24 and the sense resistor 25 are depicted as the components of the output current monitoring unit 20 together with the NMOSFET 21 and the sense resistor 23 described above.

なお、既出の構成要素については、これまでと同一の符号を付すことにより、重複した説明を省略し、以下では、新規な構成要素について重点的に説明する。 The existing components will be designated by the same reference numerals as before to omit duplicate explanations, and the new components will be mainly described below.

ＮＭＯＳＦＥＴ２４は、ＮＭＯＳＦＥＴ１０に対して並列に接続されたミラートランジスタであり、出力電流Ｉｏに応じたセンス電流Ｉｓ３を生成する。ＮＭＯＳＦＥＴ１０とＮＭＯＳＦＥＴ２４とのサイズ比はｍ：１（ただしｍ＞１）である。従って、センス電流Ｉｓ３は、出力電流Ｉｏを１／ｍに減じた大きさとなる。なお、ＮＭＯＳＦＥＴ２４は、ＮＭＯＳＦＥＴ１０と同様、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート電圧Ｇ１がローレベルであるときにオフする。 The NMOSFET 24 is a mirror transistor connected in parallel to the NMOSFET 10 and generates a sense current Is3 corresponding to the output current Io. The size ratio of NMOSFET 10 and NMOSFET 24 is m: 1 (where m> 1). Therefore, the sense current Is3 has a magnitude obtained by reducing the output current Io to 1 / m. Like the NMOSFET 10, the NMOSFET 24 turns on when the gate drive signal G1 is at a high level and turns off when the gate voltage G1 is at a low level.

センス抵抗２５（抵抗値：Ｒｓ３）は、ＮＭＯＳＦＥＴ２４のソースと外部端子Ｔ２との間に接続されており、センス電流Ｉｓ３に応じたセンス電圧Ｖｓ３（＝Ｉｓ３×Ｒｓ３＋Ｖｏ）を生成する電流／電圧変換素子である。 The sense resistor 25 (resistance value: Rs3) is connected between the source of the NMOSFET 24 and the external terminal T2, and is a current / voltage conversion element that generates a sense voltage Vs3 (= Is3 × Rs3 + Vo) corresponding to the sense current Is3. Is.

過電流制限部７１ａは、センス電圧Ｖｓ（延いては出力電流Ｉｏ）を監視して、出力電流Ｉｏを過電流制限値Ｉｏｃｄ以下に制限するための過電流制限信号Ｓａを生成する。過電流制限信号Ｓａは、先述の過電流保護信号Ｓ７１として、ＮＭＯＳＦＥＴ３５のゲートに出力されている。なお、過電流制限信号Ｓａは、例えば、出力電流Ｉｏの制限時（Ｉｏ＞Ｉｏｃｄ）にハイレベルとなり、出力電流Ｉｏの非制限時（Ｉｏ＜Ｉｏｃｄ）にローレベルとなる。また、上記の過電流制限値Ｉｏｃｄは、ソフトスタート制御部７１ｃから入力される制限値設定信号Ｓｃ（後述の基準電流Ｉｒｅｆ）に基づいて設定される。 The overcurrent limiting unit 71a monitors the sense voltage Vs (and thus the output current Io) and generates an overcurrent limiting signal Sa for limiting the output current Io to the overcurrent limiting value Ioct or less. The overcurrent limiting signal Sa is output to the gate of the NMOSFET 35 as the above-mentioned overcurrent protection signal S71. The overcurrent limiting signal Sa becomes, for example, a high level when the output current Io is limited (Io> Ioct) and a low level when the output current Io is not limited (Io <Iocd). Further, the overcurrent limit value Input is set based on the limit value setting signal Sc (reference current Iref described later) input from the soft start control unit 71c.

過電流検出部７１ｂは、センス電圧Ｖｓ３（延いては出力電流Ｉｏ）を監視して、出力電流Ｉｏが過電流検出値Ｉｏｃｄｅｔよりも大きいか否かを示す過電流検出信号Ｓｂを生成する。なお、過電流検出信号Ｓｂは、例えば、過電流検出時（Ｉｏ＞Ｉｏｃｄｅｔ）にハイレベルとなり、過電流未検出時（Ｉｏ＜Ｉｏｃｄｅｔ）にローレベルとなる。なお、上記の過電流検出値Ｉｏｃｄｅｔは、過電流制限値Ｉｏｃｄ以下（例えば、後述する下側過電流制限値ＩｏｃｄＬと同値）に設定しておくとよい。 The overcurrent detection unit 71b monitors the sense voltage Vs3 (and thus the output current Io) and generates an overcurrent detection signal Sb indicating whether or not the output current Io is larger than the overcurrent detection value Ioctet. The overcurrent detection signal Sb becomes a high level when the overcurrent is detected (Io> Ioctet) and a low level when the overcurrent is not detected (Io <Ioctet), for example. The overcurrent detection value Ioctet may be set to be equal to or less than the overcurrent limit value Iocd (for example, the same value as the lower overcurrent limit value IocdL described later).

ソフトスタート制御部７１ｃは、過電流検出信号Ｓｂに基づいて、制限値設定信号Ｓｃを生成する。より具体的に述べると、ソフトスタート制御部７１ｃは、出力電流Ｉｏが過電流検出値Ｉｏｃｄｅｔよりも大きいとき（Ｓｂ＞Ｈ）に、過電流制限値Ｉｏｃｄを下側過電流制限値ＩｏｃｄＬから上側過電流制限値ＩｏｃｄＨ（ただしＩｏｃｄＨ＞ＩｏｃｄＬ）までソフトスタート時間Ｔｓｓを掛けて徐々に引き上げていくように、制限値設定信号Ｓｃを生成する。 The soft start control unit 71c generates a limit value setting signal Sc based on the overcurrent detection signal Sb. More specifically, when the output current Io is larger than the overcurrent detection value Ioctet (Sb> H), the soft start control unit 71c sets the overcurrent limit value Ioct to the upper side from the lower overcurrent limit value IocdL. The limit value setting signal Sc is generated so as to gradually increase the current limit value IoctH (where IoctH> IoctL) by multiplying the soft start time Tss.

図６は、本構成例における過電流保護動作の一例を示す図である。なお、本図中における実線は出力電流Ｉｏを示しており、破線は過電流制限値Ｉｏｃｄを示している。また、過電流検出値Ｉｏｃｄｅｔは、下側過電流制限値ＩｏｃｄＬと同値に設定されている。 FIG. 6 is a diagram showing an example of the overcurrent protection operation in this configuration example. The solid line in this figure indicates the output current Io, and the broken line indicates the overcurrent limit value Iocd. Further, the overcurrent detection value Ioctet is set to the same value as the lower overcurrent limit value IocdL.

時刻ｔ１１以前には、出力電流Ｉｏが過電流検出値Ｉｏｃｄｅｔ（延いては過電流制限値Ｉｏｃｄ）を下回っている。従って、出力電流Ｉｏの過電流保護動作は掛からない。 Before the time t11, the output current Io is below the overcurrent detection value Ioctet (and thus the overcurrent limit value Iocd). Therefore, the overcurrent protection operation of the output current Io is not applied.

一方、外部端子Ｔ２の地絡などに伴い、時刻ｔ１１において、出力電流Ｉｏが過電流検出値Ｉｏｃｄｅｔを上回ると、出力電流Ｉｏの過電流保護動作が発動される。このとき、過電流制限値Ｉｏｃｄは、下側過電流制限値ＩｏｃｄＬから上側過電流制限値ＩｏｃｄＨまでソフトスタート時間Ｔｓｓ（例えば数百μｓ〜数ｍｓ）を掛けて徐々に引き上げられる。従って、出力電流Ｉｏも過電流制限値Ｉｏｃｄに追従して緩やかに増大していく。 On the other hand, when the output current Io exceeds the overcurrent detection value Ioctet at time t11 due to a ground fault of the external terminal T2 or the like, the overcurrent protection operation of the output current Io is activated. At this time, the overcurrent limit value Ioct is gradually increased from the lower overcurrent limit value IocdL to the upper overcurrent limit value IoctH by multiplying the soft start time Tss (for example, several hundred μs to several ms). Therefore, the output current Io also gradually increases following the overcurrent limit value Iocd.

その後、時刻ｔ１２において、過電流制限値Ｉｏｃｄが上側過電流制限値ＩｏｃｄＨに至ると、過電流制限値Ｉｏｃｄの引き上げが完了する。従って、時刻ｔ１２以降、出力電流Ｉｏは、上側過電流制限値ＩｏｃｄＨ以下に制限される。 After that, at time t12, when the overcurrent limit value Iocd reaches the upper overcurrent limit value IocdH, the increase of the overcurrent limit value Iocd is completed. Therefore, after time t12, the output current Io is limited to the upper overcurrent limit value IocdH or less.

仮に、過電流制限値Ｉｏｃｄが上側過電流制限値ＩｏｃｄＨ（＝半導体集積回路装置１に流すことのできる本来の許容値）に固定されていた場合には、出力電流Ｉｏが上側過電流制限値ＩｏｃｄＨに達するまで、出力電流Ｉｏの過電流保護動作が掛からなくなる。そのため、例えば、外部端子Ｔ２の地絡時には、出力電流Ｉｏが上側過電流制限値ＩｏｃｄＨまで急峻に増大するので、ピーク電流Ｉｐｅａｋが大きくなり易い。 If the overcurrent limit value Iocd is fixed to the upper overcurrent limit value IocdH (= the original permissible value that can be passed through the semiconductor integrated circuit device 1), the output current Io is the upper overcurrent limit value IocdH. The overcurrent protection operation of the output current Io is not applied until it reaches. Therefore, for example, at the time of a ground fault of the external terminal T2, the output current Io sharply increases to the upper overcurrent limit value IoctH, so that the peak current Ipeak tends to increase.

一方、本構成例の過電流保護回路７１であれば、出力電流Ｉｏが過電流検出値Ｉｏｃｄｅｔ（＝下側過電流制限値ＩｏｃｄＬ）を上回った時点で、出力電流Ｉｏに制限を掛け始め、その後は、徐々に増大する過電流制限値Ｉｏｃｄに追従して出力電流Ｉｏを本来の許容値まで緩やかに引き上げることができる。従って、出力電流Ｉｏの制限時におけるピーク電流Ｉｐｅａｋを抑制することが可能となる。その結果、半導体集積回路装置１とともに共通の基板に実装される他のＬＳＩやＩＣの誤動作を招きにくくなる。 On the other hand, in the overcurrent protection circuit 71 of this configuration example, when the output current Io exceeds the overcurrent detection value Ioctet (= lower overcurrent limit value IocdL), the output current Io starts to be limited, and then the limit is applied. Can gradually raise the output current Io to the original permissible value in accordance with the gradually increasing overcurrent limit value Ioct. Therefore, it is possible to suppress the peak current Ipeak when the output current Io is limited. As a result, malfunctions of other LSIs and ICs mounted on a common substrate together with the semiconductor integrated circuit device 1 are less likely to occur.

以下では、過電流保護回路７１に含まれる機能ブロック（過電流制限部７１ａ、過電流検出部７１ｂ、及び、ソフトスタート制御部７１ｃ）について、それぞれ、具体例を挙げながら詳細に説明する。 Hereinafter, each of the functional blocks (overcurrent limiting unit 71a, overcurrent detecting unit 71b, and soft start control unit 71c) included in the overcurrent protection circuit 71 will be described in detail with specific examples.

＜過電流制限部＞
図７は、過電流制限部７１ａの一具体例を示す図である。本構成例の過電流制限部７１ａは、ＰＭＯＳＦＥＴａ１〜ａ３と、ＮＭＯＳＦＥＴａ４及びａ５と、抵抗ａ６を含む。 <Overcurrent limiter>
FIG. 7 is a diagram showing a specific example of the overcurrent limiting unit 71a. The overcurrent limiting unit 71a of this configuration example includes PMOSFETs a1 to a3, NMOSFETs a4 and a5, and a resistor a6.

トランジスタａ１〜ａ３それぞれのソースは、いずれも昇圧電圧ＶＧの印加端に接続されている。トランジスタａ１〜ａ３それぞれのゲートは、いずれもトランジスタａ１のドレインに接続されている。トランジスタａ１のドレインは、制限値設定信号Ｓｃ（＝基準電流Ｉｒｅｆ）の入力端に接続されている。 The sources of the transistors a1 to a3 are all connected to the application end of the boosted voltage VG. The gates of the transistors a1 to a3 are all connected to the drain of the transistor a1. The drain of the transistor a1 is connected to the input end of the limit value setting signal Sc (= reference current Iref).

このように接続されたトランジスタａ１〜ａ３は、トランジスタａ１のドレインに入力される基準電流Ｉｒｅｆをミラーしてトランジスタａ２及びａ３それぞれのドレインから出力するカレントミラーを形成している。 The transistors a1 to a3 connected in this way form a current mirror that mirrors the reference current Iref input to the drain of the transistor a1 and outputs the current mirrors from the drains of the transistors a2 and a3, respectively.

トランジスタａ２のドレインは、トランジスタａ４のドレインに接続されている。トランジスタａ３のドレインは、トランジスタａ５のドレインと過電流制限信号Ｓａの出力端に接続されている。トランジスタａ４及びａ５それぞれのゲートは、いずれもトランジスタａ４のドレインに接続されている。 The drain of the transistor a2 is connected to the drain of the transistor a4. The drain of the transistor a3 is connected to the drain of the transistor a5 and the output end of the overcurrent limiting signal Sa. The gates of the transistors a4 and a5 are both connected to the drain of the transistor a4.

トランジスタａ４のソースは、抵抗ａ６（抵抗値：Ｒｒｅｆ）の第１端に接続されている。抵抗ａ６の第２端は、出力電圧Ｖｏの印加端（＝外部端子Ｔ２）に接続されている。トランジスタａ５のソースは、センス電圧Ｖｓの印加端に接続されている。 The source of the transistor a4 is connected to the first end of the resistor a6 (resistance value: Rref). The second end of the resistor a6 is connected to the application end (= external terminal T2) of the output voltage Vo. The source of the transistor a5 is connected to the application end of the sense voltage Vs.

上記構成から成る過電流制限部７１ａにおいて、トランジスタａ４のソースには、基準電圧Ｖｒｅｆ（＝Ｉｒｅｆ×Ｒｒｅｆ＋Ｖｏ）が印加される。一方、トランジスタａ５のソースには、センス電流Ｉｓ（延いては出力電流Ｉｏ）に応じたセンス電圧Ｖｓ（＝Ｉｓ×Ｒｓ＋Ｖｏ）が印加される。 In the overcurrent limiting unit 71a having the above configuration, a reference voltage Vref (= Iref × Rref + Vo) is applied to the source of the transistor a4. On the other hand, a sense voltage Vs (= Is × Rs + Vo) corresponding to the sense current Is (and thus the output current Io) is applied to the source of the transistor a5.

従って、トランジスタａ５のドレインから引き出されている過電流制限信号Ｓａは、センス電圧Ｖｓが基準電圧Ｖｒｅｆよりも低いときにローレベル（＝出力電流Ｉｏの非制限時における論理レベル）となり、センス電圧Ｖｓが基準電圧Ｖｒｅｆよりも高いときにハイレベル（＝出力電流Ｉｏの制限時における論理レベル）となる。 Therefore, the overcurrent limiting signal Sa drawn from the drain of the transistor a5 becomes a low level (= logical level when the output current Io is not limited) when the sense voltage Vs is lower than the reference voltage Vref, and the sense voltage Vs. Is higher than the reference voltage Vref and becomes a high level (= logical level when the output current Io is limited).

＜過電流検出部＞
図８は、過電流検出部７１ｂの一具体例を示す図である。本構成例の過電流検出部７１ｂは、コンパレータｂ１と、検出電圧生成部ｂ２と、を含む。 <Overcurrent detector>
FIG. 8 is a diagram showing a specific example of the overcurrent detection unit 71b. The overcurrent detection unit 71b of this configuration example includes a comparator b1 and a detection voltage generation unit b2.

コンパレータｂ１は、非反転入力端（＋）に入力されるセンス電圧Ｖｓ３と、反転入力端（−）に入力される検出電圧Ｖｏｃｄｅｔを比較して過電流検出信号Ｓｂを生成する。従って、過電流検出信号Ｓｂは、Ｖｓ３＜Ｖｏｃｄｅｔであるときにローレベル（＝過電流未検出時における論理レベル）となり、Ｖｓ３＞Ｖｏｃｄｅｔであるときにハイレベル（＝過電流検出時における論理レベル）となる。 The comparator b1 generates an overcurrent detection signal Sb by comparing the sense voltage Vs3 input to the non-inverting input end (+) with the detection voltage Vocdate input to the inverting input terminal (−). Therefore, the overcurrent detection signal Sb becomes a low level (= logical level when no overcurrent is detected) when Vs3 <Vocdet, and a high level (= logical level when overcurrent is detected) when Vs3> Vocdet. It becomes.

検出電圧生成部ｂ２は、先述の過電流検出値Ｉｏｃｄｅｔ（＝Ｖｏｃｄｅｔ／Ｒｓ３）を設定するための検出電圧Ｖｏｃｄｅｔを生成する。なお、本図では、検出電圧Ｖｏｃｄｅｔ（延いては過電流検出値Ｉｏｃｄｅｔ）が可変値である場合を例示したが、検出電圧Ｖｏｃｄｅｔは、固定値であっても構わない。 The detection voltage generation unit b2 generates a detection voltage Vocet for setting the above-mentioned overcurrent detection value Ioctet (= Vocdet / Rs3). In this figure, the case where the detected voltage Vocdet (and the overcurrent detection value Iocdet) is a variable value is illustrated, but the detected voltage Vocdet may be a fixed value.

＜検出電圧生成部＞
図９は、検出電圧生成部ｂ２の一具体例を示す図である。本構成例の検出電圧生成部ｂ２は、オペアンプｂ２１と、ＮＭＯＳＦＥＴｂ２２と、カレントミラー（レベルシフタ）ｂ２３と、抵抗ｂ２４及びｂ２５と、外部端子ＳＥＴと、を含む。 <Detected voltage generator>
FIG. 9 is a diagram showing a specific example of the detection voltage generation unit b2. The detection voltage generation unit b2 of this configuration example includes an operational amplifier b21, an NMOSFET b22, a current mirror (level shifter) b23, resistors b24 and b25, and an external terminal SET.

オペアンプｂ２１の非反転入力端（＋）は、基準電圧ＶＲＥＦの印加端に接続されている。オペアンプｂ２１の反転入力端（−）とＮＭＯＳＦＥＴｂ２２のソースは、外部端子ＳＥＴに接続されている。オペアンプｂ２１の出力端は、ＮＭＯＳＦＥＴｂ２２のゲートに接続されている。外部端子ＳＥＴと接地端ＧＮＤとの間には、抵抗ｂ２４（抵抗値：Ｒｅｘ）が外付けされている。 The non-inverting input end (+) of the operational amplifier b21 is connected to the application end of the reference voltage VREF. The inverting input end (−) of the operational amplifier b21 and the source of the NMOSFET b22 are connected to the external terminal SET. The output end of the operational amplifier b21 is connected to the gate of the NMOSFET b22. A resistor b24 (resistance value: Rex) is externally attached between the external terminal SET and the ground terminal GND.

このように接続されたオペアンプｂ２１は、非反転入力端（＋）と反転入力端（−）がイマジナリショートするようにＮＭＯＳＦＥＴｂ２２のゲート制御を行う。その結果、抵抗ｂ２４には、基準電圧ＶＲＥＦと抵抗値Ｒｅｘに応じた設定電流Ｉｓｅｔ（＝ＶＲＥＦ／Ｒｅｘ）が流れる。すなわち、設定電流Ｉｓｅｔは、抵抗値Ｒｅｘが高いほど大きくなり、逆に、抵抗値Ｒｅｘが低いほど小さくなる。従って、外付けの抵抗ｂ２４を用いて設定電流Ｉｓｅｔを任意に調整することが可能となる。なお、オペアンプｂ２１内部の差動段をカスコード回路とすれば、設定電流Ｉｓｅｔの設定精度を高めることが可能となる。 The operational amplifier b21 connected in this way controls the gate of the NMOSFET b22 so that the non-inverting input end (+) and the inverting input terminal (−) are imaginatively short-circuited. As a result, the set current Issue (= VREF / Rex) corresponding to the reference voltage VREF and the resistance value Rex flows through the resistor b24. That is, the set current Issue becomes larger as the resistance value Rex is higher, and conversely becomes smaller as the resistance value Rex is lower. Therefore, the set current Issue can be arbitrarily adjusted by using the external resistor b24. If the differential stage inside the operational amplifier b21 is a cascode circuit, it is possible to improve the setting accuracy of the set current Issue.

カレントミラーｂ２３は、定電圧ＶＢＢＲＥＦ（≒ＶＢＢ）と昇圧電圧ＶＧの供給を受けて動作し、電流入力端に流れる設定電流Ｉｓｅｔ（＝ＮＭＯＳＦＥＴｂ２２のドレイン電流）をミラーして電流出力端から出力する。 The current mirror b23 operates by receiving the supply of the constant voltage VBBREF (≈VBB) and the boosted voltage VG, mirrors the set current Issue (= drain current of the NMOSFET b22) flowing to the current input end, and outputs the current mirror b23 from the current output end.

抵抗ｂ２５（抵抗値：Ｒｓｅｔ）は、カレントミラーｂ２３の電流出力端と出力電圧Ｖｏの印加端（＝外部端子Ｔ２）との間に接続されている。従って、カレントミラーｂ２３の電流出力端（＝抵抗ｂ２５の高電位端）には、設定電流Ｉｓｅｔに応じた検出電圧Ｖｏｃｄｅｔ（＝Ｉｓｅｔ×Ｒｓｅｔ）が生成される。すなわち、検出電圧Ｖｏｃｄｅｔは、外部端子ＳＥＴに外付けされた抵抗ｂ２４の抵抗値Ｒｅｘに応じた可変値となる。 The resistor b25 (resistance value: Rset) is connected between the current output end of the current mirror b23 and the application end (= external terminal T2) of the output voltage Vo. Therefore, at the current output end (= high potential end of the resistor b25) of the current mirror b23, a detection voltage Vocdet (= Iset × Rset) corresponding to the set current Iset is generated. That is, the detected voltage Vocdet becomes a variable value according to the resistance value Rex of the resistor b24 externally attached to the external terminal SET.

なお、カレントミラーｂ２３は、第１電源系（ＶＢＢＲＥＦ−ＧＮＤ系）から第２電源系（ＶＧ−Ｖｏ系）に設定電流Ｉｓｅｔを受け渡すレベルシフタとしても機能する。 The current mirror b23 also functions as a level shifter for passing the set current Issue from the first power supply system (VBBREF-GND system) to the second power supply system (VG-Vo system).

＜ソフトスタート制御部（第１構成例）＞
図１０は、ソフトスタート制御部７１ｃの第１構成例を示す図である。第１構成例のソフトスタート制御部７１ｃは、オペアンプｃ１及びｃ２と、ＮＭＯＳＦＥＴｃ３及びｃ４と、抵抗ｃ５及びｃ６と、可変電圧源ｃ７と、キャパシタｃ８と、電流源ｃ９と、可変抵抗ｃ１０と、を含む。 <Soft start control unit (first configuration example)>
FIG. 10 is a diagram showing a first configuration example of the soft start control unit 71c. The soft start control unit 71c of the first configuration example includes operational amplifiers c1 and c2, NMOSFETs c3 and c4, resistors c5 and c6, a variable voltage source c7, a capacitor c8, a current source c9, and a variable resistor c10. Including.

オペアンプｃ１の非反転入力端（＋）は、第１電圧Ｖｃ１の印加端（＝可変電圧源ｃ７の出力端）に接続されている。オペアンプｃ１の反転入力端（−）とＮＭＯＳＦＥＴｃ３のソースは、抵抗ｃ５（抵抗値：Ｒｃ１）の第１端に接続されている。抵抗ｃ５の第２端は、接地端ＧＮＤに接続されている。オペアンプｃ１の出力端は、ＮＭＯＳＦＥＴｃ３のゲートに接続されている。 The non-inverting input end (+) of the operational amplifier c1 is connected to the application end (= output end of the variable voltage source c7) of the first voltage Vc1. The inverting input end (−) of the operational amplifier c1 and the source of the NMOSFET c3 are connected to the first end of the resistor c5 (resistance value: Rc1). The second end of the resistor c5 is connected to the grounded end GND. The output end of the operational amplifier c1 is connected to the gate of the NMOSFET c3.

上記のように接続されたオペアンプｃ１は、非反転入力端（＋）と反転入力端（−）がイマジナリショートするようにＮＭＯＳＦＥＴｃ３のゲート制御を行う。その結果、抵抗ｃ５には、第１電圧Ｖｃ１と抵抗値Ｒｃ１に応じた第１電流Ｉ１（＝Ｖｃ１／Ｒｃ１）が流れる。 The operational amplifier c1 connected as described above performs gate control of the NMOSFET c3 so that the non-inverting input end (+) and the inverting input terminal (−) are imaginatively short-circuited. As a result, the first current I1 (= Vc1 / Rc1) corresponding to the first voltage Vc1 and the resistance value Rc1 flows through the resistor c5.

ここで、可変電圧源ｃ７は、検出電圧Ｖｏｃｄｅｔに応じて第１電圧Ｖｃ１の可変制御を行う。具体的に述べると、第１電圧Ｖｃ１は、検出電圧Ｖｏｃｄｅｔが高いほど高くなり、検出電圧Ｖｏｃｄｅｔが低いほど低くなる。すなわち、第１電流Ｉｃ１は、検出電圧Ｖｏｃｄｅｔが高いほど大きくなり、検出電圧Ｖｏｃｄｅｔが低いほど小さくなる。 Here, the variable voltage source c7 performs variable control of the first voltage Vc1 according to the detected voltage Vocdet. Specifically, the first voltage Vc1 becomes higher as the detected voltage Vocdet is higher, and becomes lower as the detected voltage Vocdet is lower. That is, the first current Ic1 becomes larger as the detected voltage Vocdet is higher, and becomes smaller as the detected voltage Vocdet is lower.

電流源ｃ９の第１端は、電源端に接続されている。電流源ｃ９の第２端とキャパシタｃ８及び可変抵抗ｃ１０（抵抗値：Ｒｃ３）それぞれの第１端は、いずれも第２電圧Ｖｃ２の印加端（＝オペアンプｃ２の非反転入力端）に接続されている。キャパシタｃ８及び可変抵抗ｃ１０それぞれの第２端は、いずれも接地端に接続されている。 The first end of the current source c9 is connected to the power supply end. The second end of the current source c9 and the first ends of the capacitor c8 and the variable resistor c10 (resistance value: Rc3) are both connected to the application end of the second voltage Vc2 (= the non-inverting input end of the operational amplifier c2). There is. The second end of each of the capacitor c8 and the variable resistor c10 is connected to the ground end.

上記のように接続されたキャパシタｃ８、電流源ｃ９、及び、可変抵抗ｃ１０は、第２電圧Ｖｃ２の生成手段として機能する。 The capacitor c8, the current source c9, and the variable resistor c10 connected as described above function as means for generating the second voltage Vc2.

より具体的に述べると、電流源ｃ９は、過電流検出信号Ｓｂがローレベル（＝過電流未検出時の論理レベル）であるときに充電電流Ｉｃｈｇの生成を停止する一方、過電流検出信号Ｓｂがハイレベル（＝過電流検出時の論理レベル）であるときに充電電流Ｉｃｈｇを生成してキャパシタｃ８を充電する。従って、キャパシタｃ８の第１端から引き出される第２電圧Ｖｃ２（＝キャパシタｃ８の充電電圧）は、キャパシタｃ８が充電されるにつれて徐々に上昇していく。 More specifically, the current source c9 stops the generation of the charging current Ichg when the overcurrent detection signal Sb is at a low level (= logical level when the overcurrent is not detected), while the overcurrent detection signal Sb. Is a high level (= logical level at the time of overcurrent detection), a charging current Ichg is generated to charge the capacitor c8. Therefore, the second voltage Vc2 (= charging voltage of the capacitor c8) drawn from the first end of the capacitor c8 gradually increases as the capacitor c8 is charged.

また、可変抵抗ｃ１０は、検出電圧Ｖｏｃｄｅｔに応じて抵抗値Ｒｃ３の可変制御を行う。具体的に述べると、抵抗値Ｒｃ３は、検出電圧Ｖｏｃｄｅｔが高いほど高くなり、検出電圧Ｖｏｃｄｅｔが低いほど低くなる。従って、第２電圧Ｖｃ２の上限値は、検出電圧Ｖｏｃｄｅｔが高いほど高くなり、逆に、検出電圧Ｖｏｃｄｅｔが低いほど低くなる。 Further, the variable resistor c10 performs variable control of the resistance value Rc3 according to the detected voltage Vocdet. Specifically, the resistance value Rc3 becomes higher as the detected voltage Vocdet is higher, and becomes lower as the detected voltage Vocdet is lower. Therefore, the upper limit of the second voltage Vc2 becomes higher as the detected voltage Vocdet is higher, and conversely becomes lower as the detected voltage Vocdet is lower.

オペアンプｃ２の非反転入力端（＋）は、第２電圧Ｖｃ２の印加端（＝キャパシタｃ８の第１端）に接続されている。オペアンプｃ２の反転入力端（−）とＮＭＯＳＦＥＴｃ４のソースは、抵抗ｃ６（抵抗値：Ｒｃ２）の第１端に接続されている。抵抗ｃ６の第２端は、接地端ＧＮＤに接続されている。オペアンプｃ２の出力端は、ＮＭＯＳＦＥＴｃ４のゲートに接続されている。 The non-inverting input end (+) of the operational amplifier c2 is connected to the application end (= the first end of the capacitor c8) of the second voltage Vc2. The inverting input end (−) of the operational amplifier c2 and the source of the NMOSFET c4 are connected to the first end of the resistor c6 (resistance value: Rc2). The second end of the resistor c6 is connected to the grounded end GND. The output end of the operational amplifier c2 is connected to the gate of the NMOSFET c4.

上記のように接続されたオペアンプｃ２は、非反転入力端（＋）と反転入力端（−）がイマジナリショートするようにＮＭＯＳＦＥＴｃ４のゲート制御を行う。その結果、抵抗ｃ６には、第２電圧Ｖｃ２と抵抗値Ｒｃ２に応じた第２電流Ｉ２（＝Ｖｃ２／Ｒｃ２）が流れる。 The operational amplifier c2 connected as described above performs gate control of the NMOSFET c4 so that the non-inverting input end (+) and the inverting input terminal (−) are imaginatively short-circuited. As a result, a second current I2 (= Vc2 / Rc2) corresponding to the second voltage Vc2 and the resistance value Rc2 flows through the resistor c6.

すなわち、第２電流Ｉ２は、過電流検出信号Ｓｂがハイレベルとなったときに所定の下限値（＝０）から増大し始め、最終的に所定の上限値（＝Ｉ２ｍａｘ）まで徐々に増大するスロープ電流となる。 That is, the second current I2 starts to increase from a predetermined lower limit value (= 0) when the overcurrent detection signal Sb reaches a high level, and finally gradually increases to a predetermined upper limit value (= I2max). It becomes a slope current.

なお、ＮＭＯＳＦＥＴｃ３及びｃ４それぞれのドレインは、いずれも制限値設定信号Ｓｃ（＝基準電流Ｉｒｅｆ）の出力端に接続されている。従って、基準電流Ｉｒｅｆは、第１電流Ｉ１と第２電流Ｉ２を足し合わせた電流（＝Ｉ１＋Ｉ２）となる。 The drains of the NMOSFETs c3 and c4 are both connected to the output terminal of the limit value setting signal Sc (= reference current Iref). Therefore, the reference current Iref is the sum of the first current I1 and the second current I2 (= I1 + I2).

すなわち、基準電流Ｉｒｅｆは、過電流検出信号Ｓｂがハイレベルとなったときに所定の下限値（＝Ｉ１）から増大し始め、最終的に所定の上限値（＝Ｉ１＋Ｉ２ｍａｘ）まで徐々に増大するスロープ電流となる。 That is, the reference current Iref starts to increase from a predetermined lower limit value (= I1) when the overcurrent detection signal Sb reaches a high level, and finally gradually increases to a predetermined upper limit value (= I1 + I2max). It becomes an electric current.

＜過電流保護動作（第１構成例）＞
図１１は、第１構成例における過電流保護動作の一例を示す図である。なお、本図中における実線は出力電流Ｉｏを示しており、破線は過電流制限値Ｉｏｃｄを示している。また、過電流検出値Ｉｏｃｄｅｔは下側過電流制限値ＩｏｃｄＬと同値に設定されている。 <Overcurrent protection operation (first configuration example)>
FIG. 11 is a diagram showing an example of the overcurrent protection operation in the first configuration example. The solid line in this figure indicates the output current Io, and the broken line indicates the overcurrent limit value Iocd. Further, the overcurrent detection value Ioctet is set to the same value as the lower overcurrent limit value IocdL.

先にも述べた通り、過電流制限値Ｉｏｃｄは、制限値設定信号Ｓｃ（＝基準電流Ｉｒｅｆ）により設定される。従って、過電流制限値Ｉｏｃｄは、時刻ｔ２１において、出力電流Ｉｏが過電流検出値Ｉｏｃｄｅｔよりも大きくなったときに、下側過電流制限値ＩｏｃｄＬから増大し始め、所定のソフトスタート時間Ｔｓｓが経過した時刻ｔ２２において、上側過電流制限値ＩｏｃｄＨに到達する。 As described above, the overcurrent limit value Ioct is set by the limit value setting signal Sc (= reference current Iref). Therefore, the overcurrent limit value Ioct starts to increase from the lower overcurrent limit value IoctL when the output current Io becomes larger than the overcurrent detection value Ioctet at time t21, and a predetermined soft start time Tss elapses. At the time t22, the upper overcurrent limit value IoctH is reached.

なお、下側過電流制限値ＩｏｃｄＬは、基準電流Ｉｒｅｆの下限値（＝Ｉ１）に応じた電流値に設定される。また、上側過電流制限値ＩｏｃｄＨは、基準電流Ｉｒｅｆの上限値（＝Ｉ１＋Ｉ２ｍａｘ）に応じた電流値に設定される。 The lower overcurrent limit value IocdL is set to a current value corresponding to the lower limit value (= I1) of the reference current Iref. Further, the upper overcurrent limit value IocdH is set to a current value corresponding to the upper limit value (= I1 + I2max) of the reference current Iref.

ここで、先にも述べた通り、第１電流Ｉ１及び第２電流Ｉ２（その上限値Ｉ２ｍａｘ）は、いずれも検出電圧Ｖｏｃｄｅｔ（延いては過電流検出値Ｉｏｃｄｅｔ）に応じた可変値とされている。 Here, as described above, the first current I1 and the second current I2 (its upper limit value I2max) are both variable values according to the detection voltage Vocdet (and thus the overcurrent detection value Ioctet). There is.

従って、下側過電流制限値ＩｏｃｄＬ及び上側過電流制限値ＩｏｃｄＨは、それぞれ検出電圧Ｖｏｃｄｅｔ（延いては過電流検出値Ｉｏｃｄｅｔ）に応じた可変値となる。より具体的に述べると、上側過電流制限値ＩｏｃｄＨ及び下側過電流制限値ＩｏｃｄＬは、それぞれ、過電流検出値Ｉｏｃｄｅｔが大きいほど大きくなり、過電流検出値Ｉｏｃｄｅｔが小さいほど小さくなる（白抜き矢印を参照）。なお、上側過電流制限値ＩｏｃｄＨ及び下側過電流制限値ＩｏｃｄＬの一方だけを可変値としても構わない。 Therefore, the lower overcurrent limit value IocdL and the upper overcurrent limit value IocdH are variable values according to the detection voltage Vocdet (and thus the overcurrent detection value Ioctet), respectively. More specifically, the upper overcurrent limit value IocdH and the lower overcurrent limit value IoctL become larger as the overcurrent detection value Ioctet is larger, and become smaller as the overcurrent detection value Ioctet is smaller (white arrow). See). Only one of the upper overcurrent limit value IocdH and the lower overcurrent limit value IocdL may be set as variable values.

また、本図では明示されていないが、ソフトスタート時間Ｔｓｓ（＝時刻ｔ２１〜ｔ２２）についても、過電流検出値Ｉｏｃｄｅｔに応じた可変値にするとよい。その場合、ソフトスタート時間Ｔｓｓは、例えば、過電流検出値Ｉｏｃｄｅｔが大きいほど長くなり、過電流検出値Ｉｏｃｄｅｔが小さいほど短くなるように制御することが望ましい。なお、ソフトスタート時間Ｔｓｓの可変制御を実現するためには、例えば、キャパシタｃ８の充電電流Ｉｃｈｇ（図１０）を検出電圧Ｖｏｃｄｅｔに応じて増減するとよい。 Further, although not clearly shown in this figure, the soft start time Tss (= time t21 to t22) may also be a variable value according to the overcurrent detection value Ioctet. In that case, it is desirable to control the soft start time Tss so that, for example, the larger the overcurrent detection value Ioctet, the longer the soft start time Tss, and the smaller the overcurrent detection value Ioctet, the shorter the soft start time Tss. In order to realize variable control of the soft start time Tss, for example, the charging current Ichg (FIG. 10) of the capacitor c8 may be increased or decreased according to the detection voltage Vocdet.

＜過電流制限値の２段階切替制御＞
図１２は、本願出願人が従前より提案している過電流制限値Ｉｏｃｄの２段階切替制御を示す図である。なお、本図中における実線は出力電流Ｉｏを示しており、破線は過電流制限値Ｉｏｃｄを示している。 <Two-step switching control of overcurrent limit value>
FIG. 12 is a diagram showing a two-step switching control of the overcurrent limit value Iocd previously proposed by the applicant of the present application. The solid line in this figure indicates the output current Io, and the broken line indicates the overcurrent limit value Iocd.

本図の２段階切替制御では、過電流制限値Ｉｏｃｄが第１過電流制限値Ｉｏｃｄ１と第２過電流制限値Ｉｏｃｄ２（ただしＩｏｃｄ２＜Ｉｏｃｄ１）のいずれかに切り替えられる。より具体的に述べると、時刻ｔ３１において、出力電流Ｉｏが第２過電流制限値Ｉｏｃｄ２を上回ると、過電流制限値Ｉｏｃｄが第１過電流制限値Ｉｏｃｄ１に切り替えられる。その後、時刻ｔ３２において、マスク時間Ｔｍａｓｋが経過すると、過電流制限値Ｉｏｃｄが第２過電流制限値Ｉｏｃｄ２に切り替えられる。 In the two-step switching control of the present figure, the overcurrent limit value Ioct is switched to either the first overcurrent limit value Iocd1 or the second overcurrent limit value Ioct2 (however, Iocd2 <Ioct1). More specifically, when the output current Io exceeds the second overcurrent limit value Ioct2 at time t31, the overcurrent limit value Ioct is switched to the first overcurrent limit value Ioct1. Then, at time t32, when the mask time Tmask elapses, the overcurrent limit value Ioct is switched to the second overcurrent limit value Iocd2.

このような過電流制限値Ｉｏｃｄの２段階切替制御は、例えば、起動時だけ大きな突入電流を許容する必要のある負荷（バルブランプなどの容量性負荷）が負荷３として接続される場合に有効である。 Such two-step switching control of the overcurrent limit value Ioct is effective, for example, when a load (capacitive load such as a bulb lamp) that needs to allow a large inrush current only at startup is connected as the load 3. is there.

以下では、このような過電流制限値Ｉｏｃｄの２段階切替制御と、これまでに説明してきたピーク電流Ｉｐｅａｋの抑制制御を同時に実現することのできる新規な回路構成について提案する。 In the following, we propose a new circuit configuration that can simultaneously realize such two-step switching control of the overcurrent limit value Ioct and the suppression control of the peak current Ipeak described so far.

＜ソフトスタート制御部（第２構成例）＞
図１３は、ソフトスタート制御部７１ｃの第２構成例を示す図である。第２構成例のソフトスタート制御部７１ｃは、第１構成例（図１０）を基本としつつ、タイマｃ１１と、放電スイッチｃ１２と、をさらに含む。 <Soft start control unit (second configuration example)>
FIG. 13 is a diagram showing a second configuration example of the soft start control unit 71c. The soft start control unit 71c of the second configuration example is based on the first configuration example (FIG. 10), and further includes a timer c11 and a discharge switch c12.

タイマｃ１１は、過電流検出信号Ｓｂがマスク時間Ｔｍａｓｋに亘ってハイレベルに維持されたときに放電信号ＤＣＨＧをハイレベルとする。なお、マスク時間Ｔｍａｓｋは、選出のソフトスタート時間Ｔｓｓよりも長く設定しておくとよい。 The timer c11 sets the discharge signal DCHG to a high level when the overcurrent detection signal Sb is maintained at a high level over the mask time Tmask. The mask time Tmask may be set longer than the selected soft start time Tss.

放電スイッチｃ１２は、キャパシタｃ８に並列接続されており、放電信号ＤＣＨＧに応じてオン／オフされる。具体的に述べると、放電スイッチｃ１２は、放電信号ＤＣＨＧがハイレベルであるときにオンして放電信号ＤＣＨＧがローレベルであるときにオフする。 The discharge switch c12 is connected in parallel to the capacitor c8 and is turned on / off according to the discharge signal DCHG. Specifically, the discharge switch c12 is turned on when the discharge signal DCHG is at a high level and turned off when the discharge signal DCHG is at a low level.

＜過電流保護動作（第２構成例）＞
図１４は、第２構成例における過電流保護動作の一例を示す図である。なお、本図中における実線は出力電流Ｉｏを示しており、破線は過電流制限値Ｉｏｃｄを示している。また、過電流検出値Ｉｏｃｄｅｔは下側過電流制限値ＩｏｃｄＬと同値に設定されている。 <Overcurrent protection operation (second configuration example)>
FIG. 14 is a diagram showing an example of the overcurrent protection operation in the second configuration example. The solid line in this figure indicates the output current Io, and the broken line indicates the overcurrent limit value Iocd. Further, the overcurrent detection value Ioctet is set to the same value as the lower overcurrent limit value IocdL.

時刻ｔ４１において、出力電流Ｉｏが過電流検出値Ｉｏｃｄｅｔを上回ると、出力電流Ｉｏの過電流保護動作が発動される。このとき、過電流制限値Ｉｏｃｄは、下側過電流制限値ＩｏｃｄＬから上側過電流制限値ＩｏｃｄＨまでソフトスタート時間Ｔｓｓを掛けて徐々に引き上げられる。従って、出力電流Ｉｏも過電流制限値Ｉｏｃｄに追従して緩やかに増大していく。その後、時刻ｔ４２において、過電流制限値Ｉｏｃｄが上側過電流制限値ＩｏｃｄＨに至ると、過電流制限値Ｉｏｃｄの引き上げが完了する。ここまでの過電流保護動作については、先出の図６（時刻ｔ１１〜ｔ１２）と何ら変わるところはなく、ピーク電流Ｉｐｅａｋの抑制効果を期待することができる。 When the output current Io exceeds the overcurrent detection value Ioctet at time t41, the overcurrent protection operation of the output current Io is activated. At this time, the overcurrent limit value Ioct is gradually increased from the lower overcurrent limit value IocdL to the upper overcurrent limit value IoctH by multiplying the soft start time Tss. Therefore, the output current Io also gradually increases following the overcurrent limit value Iocd. After that, at time t42, when the overcurrent limit value Iocd reaches the upper overcurrent limit value IocdH, the increase of the overcurrent limit value Iocd is completed. The overcurrent protection operation up to this point is no different from that of FIG. 6 (time t11 to t12) described above, and the effect of suppressing the peak current Ipeak can be expected.

その後、時刻ｔ４３において、マスク時間Ｔｍａｓｋが経過すると、キャパシタｃ８が放電されることにより、過電流制限値Ｉｏｃｄが上側過電流制限値ＩｏｃｄＨから下側過電流制限値ＩｏｃｄＬに切り替えられる。従って、時刻ｔ４３以降、出力電流Ｉｏは、起動時の突入電流を許容するために設定された上側過電流制限値ＩｏｃｄＨではなく、出力電流Ｉｏの定常値を考慮して設定された下側過電流制限値ＩｏｃｄＬ以下に制限される。 Then, at time t43, when the mask time Tmask elapses, the capacitor c8 is discharged, so that the overcurrent limit value Ioct is switched from the upper overcurrent limit value IoctH to the lower overcurrent limit value IocdL. Therefore, after time t43, the output current Io is not the upper overcurrent limit value IocdH set to allow the inrush current at startup, but the lower overcurrent set in consideration of the steady value of the output current Io. It is limited to the limit value IoctL or less.

なお、本構成例を採用する場合には、例えば、ピーク電流の抑制と突入電流の確保とのバランスを両立することができるように、ソフトスタート時間Ｔｓｓ及びマスク時間Ｔｍａｓｋをそれぞれ設定することが望ましいと言える。 When adopting this configuration example, it is desirable to set the soft start time Tss and the mask time Tmask, respectively, so that the balance between suppressing the peak current and securing the inrush current can be achieved at the same time. It can be said that.

＜車両への適用＞
図１５は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電力供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８とを搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。 <Application to vehicles>
FIG. 15 is an external view showing a configuration example of the vehicle. The vehicle X of this configuration example is equipped with a battery (not shown in this figure) and various electronic devices X11 to X18 that operate by receiving electric power from the battery. The mounting positions of the electronic devices X11 to X18 in this figure may differ from the actual mounting positions for convenience of illustration.

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。 The electronic device X11 is an engine control unit that performs control related to the engine (injection control, electronic throttle control, idling control, oxygen sensor heater control, auto cruise control, etc.).

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。 The electronic device X12 is a lamp control unit that controls turning on and off such as HID [high intensity discharged lamp] and DRL [daytime running lamp].

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。 The electronic device X13 is a transmission control unit that performs control related to the transmission.

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。 The electronic device X14 is a body control unit that performs controls related to the movement of the vehicle X (ABS [anti-lock brake system] control, EPS [electric power steering] control, electronic suspension control, etc.).

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。 The electronic device X15 is a security control unit that controls drive such as a door lock and a security alarm.

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。 The electronic device X16 is an electronic device incorporated in the vehicle X at the factory shipment stage as a standard equipment such as a wiper, an electric door mirror, a power window, a damper (shock absorber), an electric sunroof, and an electric seat as a manufacturer's option. Is.

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。 The electronic device X17 is an electronic device that is optionally mounted on the vehicle X as a user option such as an in-vehicle A / V [audio / visual] device, a car navigation system, and an ETC [electronic toll collection system].

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。 The electronic device X18 is an electronic device provided with a high withstand voltage motor such as an in-vehicle blower, an oil pump, a water pump, and a battery cooling fan.

なお、先に説明した半導体集積回路装置１、ＥＣＵ２、及び、負荷３は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。 The semiconductor integrated circuit device 1, the ECU 2, and the load 3 described above can be incorporated into any of the electronic devices X11 to X18.

＜その他の変形例＞
上記の実施形態では、車載用のハイサイドスイッチＬＳＩを例に挙げたが、本明細書中に開示されている過電流保護回路の適用対象は、何らこれに限定されるものではなく、例えば、その他の車載用ＩＰＤ（車載用のローサイドスイッチＬＳＩ及び電源ＬＳＩなど）はもちろん、車載用途以外の半導体集積回路装置（例えば汎用的な電源制御回路）にも広く適用することができる。 <Other variants>
In the above embodiment, an in-vehicle high-side switch LSI has been taken as an example, but the application target of the overcurrent protection circuit disclosed in the present specification is not limited to this, and for example, It can be widely applied not only to other in-vehicle IPDs (in-vehicle low-side switch LSI, power supply LSI, etc.) but also to semiconductor integrated circuit devices (for example, general-purpose power supply control circuits) other than in-vehicle applications.

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。 In addition to the above embodiments, the various technical features disclosed in the present specification can be modified in various ways without departing from the spirit of the technical creation. That is, it should be considered that the above-described embodiment is exemplary in all respects and is not restrictive, and the technical scope of the present invention is shown not by the description of the above-mentioned embodiment but by the scope of claims. It should be understood that it includes all changes that fall within the meaning and scope of the claims.

本明細書中に開示されている発明は、車載用ＩＰＤなどに利用することが可能である。 The invention disclosed in the present specification can be used for an in-vehicle IPD or the like.

１半導体集積回路装置（スイッチ装置）
２ＥＣＵ
３負荷
４外部センス抵抗
１０ＮＭＯＳＦＥＴ（スイッチ素子）
２０出力電流監視部
２１、２２、２４ＮＭＯＳＦＥＴ
２３、２５センス抵抗
３０ゲート制御部
３１ゲートドライバ
３２オシレータ
３３チャージポンプ（昇圧部）
３４クランパ
３５ＮＭＯＳＦＥＴ
３６抵抗
３７キャパシタ
３８ツェナダイオード（クランプ素子）
４０制御ロジック部
５０信号入力部
６０内部電源部
７０異常保護部
７１過電流保護回路
７１ａ過電流制限部
７１ｂ過電流検出部
７１ｃソフトスタート制御部
７２オープン保護回路
７３温度保護回路
７４減電圧保護回路
８０出力電流検出部
９０信号出力部
１００電子機器
１１１、１１２、１１３半導体集積回路装置（スイッチ装置）
１２１、１２２、１２３負荷
１３０半導体集積回路装置（他ＩＣ）
ａ１、ａ２、ａ３ＰＭＯＳＦＥＴ
ａ４、ａ５ＮＭＯＳＦＥＴ
ａ６抵抗
ｂ１コンパレータ
ｂ２検出電圧生成部
ｂ２１オペアンプ
ｂ２２ＮＭＯＳＦＥＴ
ｂ２３カレントミラー（レベルシフタ）
ｂ２４、ｂ２５抵抗
ｃ１、ｃ２オペアンプ
ｃ３、ｃ４ＮＭＯＳＦＥＴ
ｃ５、ｃ６抵抗
ｃ７可変電圧源
ｃ８キャパシタ
ｃ９電流源
ｃ１０可変抵抗
ｃ１１タイマ
ｃ１２放電スイッチ
ＳＥＴ外部端子
Ｔ１〜Ｔ４外部端子
Ｘ車両
Ｘ１１〜Ｘ１８電子機器 1 Semiconductor integrated circuit device (switch device)
2 ECU
3 Load 4 External sense resistor 10 NMOSFET (switch element)
20 Output current monitoring unit 21, 22, 24 NMOSFET
23, 25 Sense resistor 30 Gate control unit 31 Gate driver 32 Oscillator 33 Charge pump (boosting unit)
34 Clamper 35 MOSFET
36 Resistance 37 Capacitor 38 Zener diode (clamp element)
40 Control logic unit 50 Signal input unit 60 Internal power supply unit 70 Abnormality protection unit 71 Overcurrent protection circuit 71a Overcurrent limiting unit 71b Overcurrent detection unit 71c Soft start control unit 72 Open protection circuit 73 Temperature protection circuit 74 Low voltage protection circuit 80 Output current detector 90 Signal output unit 100 Electronic equipment 111, 112, 113 Semiconductor integrated circuit device (switch device)
121, 122, 123 Load 130 Semiconductor integrated circuit equipment (other ICs)
a1, a2, a3 PMOSFET
a4, a5 NMOSFET
a6 resistor b1 comparator b2 detection voltage generator b21 operational amplifier b22 MOSFET
b23 Current mirror (level shifter)
b24, b25 resistors c1, c2 operational amplifier c3, c4 NMOSFET
c5, c6 resistor c7 variable voltage source c8 capacitor c9 current source c10 variable resistor c11 timer c12 discharge switch SET external terminal T1 to T4 external terminal X vehicle X11 to X18 electronic equipment

Claims

An overcurrent limiter that limits the monitored current to below the overcurrent limit,
An overcurrent detection unit that detects whether or not the monitored current is larger than the overcurrent detection value, and
When the monitored current is larger than the overcurrent detection value, the soft start control unit gradually raises the overcurrent limit value from the lower overcurrent limit value to the upper overcurrent limit value over a soft start time. ,
Has an overcurrent protection circuit.

The overcurrent protection circuit according to claim 1, wherein the overcurrent detection value is set to be equal to or lower than the lower overcurrent limit value.

The overcurrent protection circuit according to claim 1 or 2, wherein the overcurrent detection value is a variable value.

The overcurrent protection circuit according to claim 3, wherein at least one of the upper overcurrent limit value and the lower overcurrent limit value is a variable value according to the overcurrent detection value.

The overcurrent protection circuit according to claim 3 or 4, wherein the soft start time is a variable value according to the overcurrent detection value.

The soft start control unit switches the overcurrent limit value to the lower overcurrent limit value when a mask time longer than the soft start time elapses while the monitored current exceeds the overcurrent detection value. , The overcurrent protection circuit according to any one of claims 1 to 5.

Switch element and
The overcurrent protection circuit according to any one of claims 1 to 6, wherein the output current flowing through the switch element is monitored.
Has a switch device.

The switch device according to claim 7 and
The load connected to the switch device and
Have an electronic device.

The electronic device according to claim 8, wherein the load is a bulb lamp, a relay coil, a solenoid, a light emitting diode, or a motor.

A vehicle having the electronic device according to claim 8 or 9.