JP2021077857A - 画像検査システム及び検査アセンブリ - Google Patents

Abstract

【課題】検査アセンブリ及び画像取込カードを含む画像検査システムを提供する。【解決手段】画像検査システム１において、検査アセンブリ３は、検査対象７から検査信号Ｓ０を取り込むために提供され、第１の送信インターフェース３４、第２の送信インターフェース３８及びインターフェース変換回路３６を含む。インターフェース変換回路３６は、第１の伝送インターフェース３４と接続され、検査信号Ｓ０の信号伝送形式を変換する。第２の伝送インターフェース３８は、インターフェース変換回路３６に接続される。さらに、画像取込カード４は、第２の送信インターフェース３８と接続するために提供され、検査信号Ｓ０から画像データを取り込む。【選択図】図１

Description

本発明は、検査システム及びその検査アセンブリに関し、より詳細には、画像検査システム及びその検査アセンブリに関する。

通常、半導体デバイスの検査デバイスに組み込まれる画像取込カードには、ロジック処理ユニットが搭載されており、ここで、撮像コンポーネント（カメラなど）から取り込まれた画像信号がロジック処理ユニットによりプリデコードされる。その後、デコードされた画像信号は、処理のためにバックエンドの画像処理デバイスに伝送される。そのため、画像検査は、現在、半導体デバイスの検査項目の中で重要な部分となっている。超高画質化の需要に応えるため、画像信号の伝送は、従来のＤ型物理層（以下「Ｄ−ＰＨＹ」と呼ぶ）信号形式に置き換えて、徐々にＣ型物理層（以下「Ｃ−ＰＨＹ」と呼ぶ）信号形式で進められてきた。現在、Ｄ−ＰＨＹ信号は、差動伝送方法を用いて伝送され、検査システムが画像データのタイムシーケンス（ｔｉｍｅ ｓｅｑｕｅｎｃｅ）を補正するために、クロックデータが提供される。対照的に、Ｃ−ＰＨＹ信号は差動伝送方法によって伝送されないため、Ｃ−ＰＨＹ信号は（Ｄ−ＰＨＹ信号とは対照的に）より短い信号伝送経路にしか適さない。また、Ｃ−ＰＨＹ信号には、補正用のクロックデータが備わっていない。

現在、画像検査システムの枠組みの下で、画像取込カードは、検査アセンブリ（例えばプローバ）、その後データ変換ユニットを介してＣ−ＰＨＹ信号を取り込むことができ、このＣ−ＰＨＹ信号を、画像取込カード内のロジック処理ユニットで読みとれる形式の信号に変換することができる。しかしながら、基板レイアウトの制限の下、プローバとデータ変換ユニットとの間に時折より長いデータ伝送経路が存在し、このより長いデータ伝送経路がＣ−ＰＨＹ信号のエネルギー消費を増やす。さらに、信号クロックのずれ、つまりオフセット（ｓｉｇｎａｌ ｃｌｏｃｋ ｏｆｆｓｅｔ）のためにジッタ問題がしばしば起こり、これは検査システムの精度に悪影響を及ぼすおそれがある。
上記より、上述の問題を解決しようとの試みにおいて、「画像検査システム及びその検査アセンブリ」に対する研究と実験を行った結果、本発明を完成するに至った。

本発明の目的は、検査アセンブリ及び画像取込カードを含む画像検査システムを提供することである。検査アセンブリは、検査対象から検査信号を取り込むために提供され、第１の伝送インターフェース、第２の伝送インターフェース、及びインターフェース変換回路を含む。第１の伝送インターフェースは、検査信号を受信するために提供される。インターフェース変換回路は、第１の伝送インターフェースと接続するため、及び、検査信号の信号伝送形式を変換するために提供される。第２の伝送インターフェースは、インターフェース変換回路に接続され、第１の伝送インターフェースと第２の伝送インターフェースは、異なる信号伝送形式に対応する。さらに、画像取込カードは、第２の伝送インターフェースと接続するために提供され、検査信号から画像データを取り込む。

本発明によれば、第１の伝送インターフェースは、Ｍｏｂｉｌｅ Ｉｎｄｕｓｔｒｙ Ｐｒｏｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ Ｃ−ＰＨＹインターフェース（以下、ＭＩＰＩ Ｃ−ＰＨＹインターフェースとも呼ぶ）に関連し、３線式シリアル信号チャネルを含むことが好ましい。

さらに、本発明によれば、第２の伝送インターフェースは、高速ロジックインターフェースに関連し、三対の高速ロジック信号チャネルを含む。さらに、第２の伝送インターフェースは、低電圧差動信号（ＬＶＤＳ）、カレントモードロジック（ＣＭＬ）、ポジティブエミッタカップルドロジック（ＰＥＣＬ）及びネガティブエミッタカップルドロジック（ＮＥＣＬ）のうちの１つを含むことが好ましい。

さらに、本発明によると、検査アセンブリはプローブカードに関連し、プローブカードサブボードを含み、プローブカードサブボード上にインターフェース変換回路が配置される。さらに、画像取込カードはプローブカードサブボード上に一体化されており、プローブとプローブカードサブボードとの間の伝送経路の距離が１０ｃｍ以下であることが好ましい。

本発明によると、画像取込カードはロジック処理ユニットを含み、ロジック処理ユニットは、画像データへのクロックデータリカバリ処理を行うためのファジー制御器を含む。さらに、ロジック処理ユニットは、ファジー制御ルックアップテーブルを格納するためのメモリユニットを含み、ファジー制御器は、このファジー制御ルックアップテーブルに基づいてクロックデータリカバリ処理を実行することができる。さらに、ファジー制御ルックアップテーブルには、前回クロックオフセットデータ（ｌａｓｔ ｔｉｍｅ ｃｌｏｃｋ ｏｆｆｓｅｔ ｄａｔａ）、現時点クロックオフセットデータ（ｐｒｅｓｅｎｔ ｔｉｍｅ ｃｌｏｃｋ ｏｆｆｓｅｔ ｄａｔａ）、及びリカバリデータが含まれ、各リカバリデータが前回クロックオフセットデータ及び現時点クロックオフセットデータに対応することが好ましい。

本発明の別の目的は、検査対象の検査される信号を取り込むために、画像検査システム内に配置される検査アセンブリを提供することであって、該検査アセンブリは、第１の伝送インターフェース、インターフェース変換回路、及び第２の伝送インターフェースを含む。第１の伝送インターフェースは、検査信号を受信するために提供される。インターフェース変換回路は、第１の伝送インターフェースと接続するために提供され、検査信号の信号伝送形式を変換する。第２の伝送インターフェースはインターフェース変換回路と接続するために提供され、第１の伝送インターフェースと第２の伝送インターフェースは、異なる信号伝送形式に対応することが好ましい。

本発明のこの別の目的によると、第１の伝送インターフェースは、ＭＩＰＩ Ｃ−ＰＨＹインターフェースに関連し、３線式シリアル信号チャネルを含むことが好ましい。

さらに、本発明のこの別の目的によると、第２の伝送インターフェースは、高速ロジックインターフェースに関連し、三対の高速ロジック信号チャネルを含む。さらに、第２の伝送インターフェースは、低電圧差動信号（ＬＶＤＳ）、カレントモードロジック（ＣＭＬ）、ポジティブエミッタカップルドロジック（ＰＥＣＬ）及びネガティブエミッタカップルドロジック（ＮＥＣＬ）のうちの少なくとも１つを含むことが好ましい。

さらに、本発明のこの別の目的によると、検査アセンブリは、プローブカードに関連し、プローブカードサブボードを含み、プローブカードサブボード上にインターフェース変換回路が配置される。さらに、画像検査システムは、検査信号から画像データを得るように、第２の伝送インターフェースと接続するための画像取込カードを備える。画像取込カードはプローブカードサブボード上に一体化され、プローブカードは複数のプローブを含み、プローブとプローブカードサブボードの間の信号伝送経路は１０ｃｍ以下であることが好ましい。

本発明のこの別の目的によると、画像検査システムは、検査信号から画像データを得るように、第２の伝送インターフェースと接続するための画像取込カードを備える。画像取込カードは、ロジック処理ユニットを含み、ロジック処理ユニットは、画像データにクロックデータリカバリ処理を行うためのファジー制御器を含む。さらに、ロジック処理ユニットは、ファジー制御ルックアップテーブルを格納するためのメモリユニットを含み、ファジー制御器がファジー制御ルックアップテーブルに基づいてクロックデータリカバリ処理を実行することができるようにする。さらに、ファジー制御ルックアップテーブルには、前回クロックオフセットデータ、現時点クロックオフセットデータ、及びリカバリデータが含まれ、各リカバリデータは前回クロックオフセットデータ及び現時点オフセットデータに対応することが好ましい。

本発明の他の目的、利点、及び新規特徴は、付属の図と併用すると、以下の詳細な説明からより明白となるであろう。

図１は、本発明による画像検査システムの構成を説明する概略図である。 図２は、本発明の第１の実施形態による検査アセンブリ及び画像取込カードの構成を詳細に説明する概略図である。 図３は、本発明の第２の実施形態による検査システム及び画像取込カードの構成を詳細に説明する概略図である。 図４は、本発明によるファジー制御ルックアップテーブルである。 図５は、本発明の第１の実施形態による検査アセンブリ及び画像取込カードの配置図を示す概略図である。 図６は、本発明の第２の実施形態による検査アセンブリ及び画像取込カードの配置図を示す概略図である。 図７は、本発明の第３の実施形態による検査アセンブリ及び画像取込カードの配置図を示す概略図である。 図８は、本発明の第４の実施形態による検査アセンブリ及び画像取込カードの配置図を示す概略図である。

以下は、いくつかの実施形態での、本発明による画像検査システム及び画像取込カードに関する実装及び操作原理の態様についての説明である。本発明は、通常の知識を有するものに公知の技術分野の範囲内のものを含み、本発明の特徴及び効果は本発明の実施形態をとおして理解することができる。さらに、本発明は、本発明の精神に基づいて、組み合わせ、変更、置き換え又は変形が可能である。

本発明によると、「接続」とは、直接接続又は間接接続の態様を指すが、必ずしもこれに限定されない。さらに、「〜の場合」又は「〜のとき」とは、現在、以前、又は以後を指すが、必ずしもこれに限定されない。

さらに、本発明によると、「第１の」「第２の」等の序数は構成要素を変えるために用いられ、序数そのものは、記載の構成要素が、事前の序数をもつことを意味しないし、それを表さない。序数は１つの構成要素から別の構成要素への連続を表すものでも、製造方法における順序を表すものでもない。むしろ、序数は、ともに表示が同一の構成要素同士を他方から区別するために用いられるにすぎない。

本発明による画像検査システムの構成を示す概略図である図１に関して、画像検査システム１は、テストヘッド２、検査アセンブリ３、及び画像取込カード４を備える。検査アセンブリ３は、検査対象７に接触するために提供されており、ここで、検査対象７は、電気的試験を進める必要のあるウェハ又は他の半導体部品であってよい。テストヘッド２は、検査アセンブリ３に電気的試験の検査手続きを提供することができる。検査アセンブリ３は、検査対象７からの検査信号Ｓ０を取り込むために提供される。画像取込カード４は、検査信号Ｓ０からの画像データを得るために提供される。例えば、検査対象７はイメージセンサであってよく、画像取込カード４は、検査信号Ｓ０から、検査対象７によって撮影された画像データを得ることができる。ここで、画像データは、リアエンドの画像処理ユニット９（外部コンピュータ等）に適したデータフォーマットに変換される。さらに、例えば、検査対象７がディスプレイの処理チップに関するのであれば、画像取込カード４は、検査信号Ｓ０から、現在ディスプレイにうつされている画像データを得て、この画像データをリアエンドの画像処理ユニット９（コンピュータプロセッサ等）に適したデータフォーマットへと変換することができる。しかしながら、これらの例は、限定の目的ではなく、単に例示の目的で提案したものにすぎない。

本発明によると、テストヘッド２は、ピンエレクトロニクスカード（ＰＥカード）、デバイスパワーサプライカード（ＤＰＳカード）、シーケンステストカード（ＳＥＱカード）等の各種検査処理に必須のインターフェースカードに差し込むことができるが、一例であって、これに限定されるものではない。検査アセンブリ３は、プローバであってよく、プローブカード３２を含む、あるいは、検査アセンブリ３はプローブカード３２それ自体であってよいが、一例であって、これに限定されるものではない。プローブカード３２には、複数のプローブ３３が設けられてよく、プローブ３３は検査対象７のピンに接触できるので、テストヘッド２は検査対象７に電気的試験を行うことができる。さらに、画像検査システム１は、光源供給部６ａをも備え、光源供給部６ａは、テストヘッド２に配置される管状の光源供給部に関連してもよいが、一例であって、これに限定されるものではない。本発明によると、光源供給部６ａは、実際に検知され得るのがどこかわかるように、検査対象７（例えば、ウェハに設けられた画像センサの集積回路）に光を当てながら、全体の画像検査をすすめる。プローブカード３２は、検査対象７の画像センサから検査信号を取り込むことができ、検査信号はＣ−ＰＨＹ信号に関連する。さらに、本発明によると、画像取込カード４は、ＭＩＰＩ（Ｍｏｂｉｌｅ Ｉｎｄｕｓｔｒｙ Ｐｒｏｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ）の画像取込カードであってよく、第１のブリッジボード６０を介してプローブカード３２と接続させることができるが、一例であって、これに限定されるものではない。

さらに、本発明の特徴の１つは、検査アセンブリ３の改良にあり、好ましくは、検査アセンブリ３は第１の伝送インターフェース３４、インターフェース変換回路３６、及び第２の伝送インターフェース３８を含む。第１の伝送インターフェース３４は、プローブカード３２が取り込んだ検査信号Ｓ０を受信できる。インターフェース変換回路３６は、第１の伝送インターフェース３４と接続され、第２の伝送インターフェース３８はインターフェース変換回路３６と接続される。また、画像取込カード４は、第２の伝送インターフェース３８と接続することができ、第２の伝送インターフェース３８から検査信号Ｓ０を取得する。第１の伝送インターフェース３４と第２の伝送インターフェース３８は異なる信号伝送形式に対応しており、検査信号Ｓ０の信号伝送形式を変換するためにインターフェース変換回路３６を提供することができる。

次に、本発明の第１の実施形態による検査アセンブリ３及び画像取込カード４の構成を詳細に表す概略図である図２を参照しながら説明する。図２から分かるように、第１の伝送インターフェース３４は検査信号Ｓ０を得て、これをインターフェース変換回路３６に伝送することができる。このとき検査信号Ｓ０は第１の信号伝送形式で伝送される。インターフェース変換回路３６は、検査信号Ｓ０を、第１の信号伝送形式から第２の信号伝送形式へと変換して、検査信号Ｓ０を第２の伝送インターフェース３８へと伝送することができる。言い換えると、インターフェース変換回路３６は検査信号Ｓ０の信号伝送形式を、第１の伝送インターフェース３４に対応するものから第２の伝送インターフェース３８に対応するものへと変換することができる。第２の伝送インターフェース３８は、第２の信号伝送形式の検査信号Ｓ０を画像取込カード４に伝送することができる。画像取込カード４は、データ変換ユニット４２、ロジック処理ユニット４４、及び伝送ユニット４６を含み、データ変換ユニット４２は、第２の信号伝送形式の検査信号Ｓ０を、ロジック処理ユニット４４に読み込めるデータフォーマットへと変換でき、ロジック処理ユニット４４は検査信号Ｓ０から画像データを取得できる。画像データは、伝送ユニット４６をとおして、リアエンドの画像処理ユニット９（外部コンピュータ等）へと伝送することができる。本発明によると、伝送ユニット４６は、ファイバーインターフェース（ｆｉｂｅｒ ｉｎｔｅｒｆａｃｅ）に関連してもよいが、一例であって、これに限定されるものではない。

本発明によると、第１の伝送インターフェース３４は、ＭＩＰＩ Ｃ−ＰＨＹインターフェースに関連し、３線式シリアル信号チャネルを含む点に注意しなければならない。詳しくは、検査信号Ｓ０を第１の信号伝送形式によって伝送する場合、検査信号Ｓ０は、３つのＣ−ＰＨＹサブ信号Ｓ１、Ｓ２、Ｓ３に分割でき、個々に、３線式シリアル信号チャネルのうちの１つの信号チャネルを通って伝送される。

さらに、本発明によると、第２の伝送インターフェース３８は、高速ロジックインターフェースに関連し、一対の高速ロジック信号チャネルを含み、各高速ロジック信号チャネルは、差動ロジック信号チャネルとみなすことができる。詳細には、検査信号Ｓ０が、インターフェース変換回路３６を通って、第１の信号伝送形式から第２の信号伝送形式へと変換されるとき、Ｃ−ＰＨＹサブ信号Ｓ１は一対の差動サブ信号Ｓ１１，Ｓ１２へと分割され、Ｃ−ＰＨＹサブ信号Ｓ２は一対の差動サブ信号Ｓ２１，Ｓ２２へと分割され、Ｃ−ＰＨＹサブ信号Ｓ３は一対の差動サブ信号Ｓ３１，Ｓ３２へと分割される。ここで、これらのそれぞれは、高速ロジック信号チャネルの１つを通して伝送を行う。第２の伝送インターフェース３８は、低電圧差動信号（ＬＶＤＳ）、カレントモードロジック（ＣＭＬ）、ポジティブエミッタカップルドロジック（ＰＥＣＬ）及びネガティブエミッタカップルドロジック（ＮＥＣＬ）のうちの１つに関連するが、一例であって、これに限定されるものではない。

さらに、本発明によると、検査アセンブリ３はプローブカード３２に関連し、プローブカード３２は、プローブカードサブボード３５を含み、このプローブカードサブボード３５上にインターフェース変換回路３６を配置することができるが、一例であって、これに限定されるものではない。プローブカードサブボード３５上にインターフェース変換回路３６を配置することには利点があり、その中でも、検査アセンブリ３上への構成要素の配置方法を、より融通が利くようにすることができる。

本発明によると、第１の信号伝送経路Ｌ１が、検査対象７とインターフェース変換回路３６との間に位置し、第１の信号伝送経路Ｌ１は１０ｃｍ未満又は１０ｃｍ以下であるが、一例であって、これに限定されるものではない。さらに、第２の信号伝送経路Ｌ２が、インターフェース変換回路３６とロジック処理ユニット４４との間に位置し、第２の信号伝送経路Ｌ２は２０ｃｍ未満又は２０ｃｍ以下であるが、一例であって、これに限定されるものではない。これにより、信号の伝送中の損失を低減することができる。

上記のことから、検査信号Ｓ０がインターフェース変換回路３６をとおして変換された後、差動伝送方法で伝送を行うことができると理解される。従って、本発明による画像検査システム１は、より長い信号伝送経路に適応させることができる。言い換えると、本発明による画像検査システム１は、信号の伝送中の損失を減らすように、Ｃ−ＰＨＹ信号の電気的試験や、基板レイアウトの各種状況に適応させることができる。

さらに、本発明によると、画像取込カード４は、異なる構造であってもよい。図３の、本発明の第２の実施形態による検査システム及び画像取込カードの構成を詳細に示す概略図を参照すると、画像取込カード４は、データ変換ユニット４２、ロジック処理ユニット４４、伝送ユニット４６、及びメモリユニット４８を含み、ロジック処理ユニット４４は、クロックデータリカバリ（ＣＤＲ）ユニット４４２を含む。但し、図３から分かるように、本実施形態の検査アセンブリ３については図２と同じであるので、ここではその説明を割愛する。

本発明によると、画像取込カード４が第２の伝送インターフェース３８から検査信号Ｓ０（高速ロジック信号の複数の対、Ｓ１１とＳ１２、Ｓ２１とＳ２２、及び、Ｓ３１とＳ３２）を取得するとき、データ変換ユニット４２はこれらの信号を統合し、ロジック処理ユニット４４に読み込める信号（以後「第２の検査信号Ｓ４」と呼ぶ）へと変換することができる。ロジック処理ユニット４４のクロックデータリカバリユニット４４２は、第２の検査信号Ｓ４にクロックデータリカバリ処理を行って、第２の検査信号Ｓ４に対して伝送処理中に起こった遅れ又は進み（タイムシーケンスオフセット（ｔｉｍｅ ｓｅｑｕｅｎｃｅ ｏｆｆｓｅｔ））をリカバリできる。こうして、第２の検査信号Ｓ４に対するタイムシーケンスと、画像検査システム１のシステムタイムシーケンスを互いに整合させることができるが、一例であって、これに限定されるものではない。

本発明によると、クロックデータリカバリユニット４４２は、第２の検査信号Ｓ４に対しデータ収集点を設定することができ、このデータ収集点をタイムシーケンス補正のための基準として用いることができる。例えば、第２の検査信号Ｓ４はアイダイアグラムの形として現れ、クロックデータリカバリユニット４４２は、例えば、アイダイアグラムの中心をデータ収集点とし、データ収集点のタイムシーケンス位置と、システムタイムシーケンスの正しいタイムシーケンス位置とを比較して、第２の検査信号Ｓ４のタイムシーケンスがずれているかどうかを決めることができる。

さらに、本発明によると、クロックデータリカバリユニット４４２は、ファジー制御ユニット４４４を含み、あるいは、クロックデータリカバリユニット４４２それ自体が、ファジー制御ユニット４４４である。ファジー制御ユニット４４４は、前回時点での（ａｔ ａ ｌａｓｔ ｔｉｍｅ ｐｏｉｎｔ）第２の検査信号Ｓ４のオフセット傾向（ｏｆｆｓｅｔ ｔｅｎｄｅｎｃｙ）に基づき、及び、現時点での（ａｔ ｔｈｅ ｐｒｅｓｅｎｔ ｔｉｍｅ ｐｏｉｎｔ）第２の検査信号Ｓ４のオフセット傾向に基づき、クロックデータリカバリ処理を行うことができる。本発明によると、メモリユニット４８は、あらかじめ、ファジー制御ルックアップテーブル５０を格納することができ、このファジー制御ルックアップテーブル５０には、オフセット傾向に対応した複数のリカバリ方法が含まれる。これにより、ファジー制御ユニット４４４が第２の検査信号Ｓ４のオフセット傾向を取得すると、対応するリカバリ方法が、ファジー制御ルックアップテーブル５０に基づいて作り出される。なお、ファジー制御ユニット４４４は、明細書、図等において、ファジー制御器と称する場合がある。

図４において、本発明によるファジー制御ルックアップテーブル５０における、前回のデータと新たなデータとの関係を説明する。すなわち、ファジー制御ルックアップテーブル５０と、図１〜図３をも参照すると、ファジー制御ルックアップテーブル５０は、複数の前回クロックオフセットデータ５１、複数の現時点クロックオフセットデータ５２、及び、複数のリカバリデータ５３とを含み、各リカバリデータ５３は、前回クロックオフセットデータ５１及び現時点クロックオフセットデータ５２に対応して存在する。

さらに、本発明によると、例えば、第２の検査信号Ｓ４の前回クロックオフセットデータ５１がＮ２である（例えば、第２の検査信号Ｓ４のタイムシーケンスが２時間単位だけシステムクロックより遅れる）場合で、第２の検査信号Ｓ４の現時点クロックオフセットデータ５２がＰ２である（例えば、第２の検査信号Ｓ４のタイムシーケンスが２時間単位だけシステムクロックより早まる）場合、リカバリデータ５３はＺである（例えば、リカバリを行わない）。この時、ファジー制御ユニット４４４は第２の検査信号Ｓ４に何ら調整を行わない。さらに、例えば、第２の検査信号Ｓ４の前回クロックオフセットデータ５１がＮ１である（例えば、第２の検査信号Ｓ４のタイムシーケンスが１時間単位だけシステムシーケンスより遅れる）場合で、第２の検査信号Ｓ４の現時点クロックオフセットデータ５２がＰ２である（例えば、第２の検査信号Ｓ４のタイムシーケンスが２時間単位だけシステムクロックより早まる）場合、リカバリデータ５３はＰ２である（例えば、第２の検査信号Ｓ４のタイムシーケンスは２時間単位早まる）。この時、ファジー制御ユニット４４４は、リカバリデータ５３に基づいて第２の検査信号Ｓ４に調整を行う。こうして、クロックデータリカバリユニット４４２は、クロックデータリカバリ処理を達成することができる。

本発明によると、クロックデータリカバリユニット４４２は、機械学習方法によって、及び、膨大なトレーニングデータを入力することによって、各種オフセット状況をリカバリするための最適な方法を作り出すことができるが、一例であって、これに限定されるものではない。本発明によると、クロックデータリカバリユニット４４２は、コンボリューショナルニューラルネットワーク、ランダムフォレスト、ディープラーニングニューラルネットワーク等の、各種ニューラルネットワーク的モデルに関連してよいが、これらも一例であって、これに限定されるものではない。

本実施形態において、再び図３を参照すると、データ変換ユニット４２、ロジック処理ユニット４４、及びメモリユニット４８は、回路、チップ等の形でそれらの機能を実現できる。しかしながら、注意すべくは、本発明によると、本発明の範囲を包括するように上記機能を実現できる限りにおいて、データ変換ユニット４２、ロジック処理ユニット４４、及びメモリユニット４８用の回路の構造を限定する意図はない。さらに、本発明によると、ロジック処理ユニット４４は、例えば、フィールドプログラマブルゲートアレイ、ＦＰＧＡチップ、カスタマイズされた調整チップ（特定用途向け集積回路、すなわちＡＳＩＣチップ等）、グラフィックスプロセッシングユニット（ＧＰＵ）等に関連してよいが、一例であって、これに限定されるものではない。さらに、本発明によると、クロックデータリカバリユニット４４２及びファジー制御ユニット４４４は、チップ内のサブ回路に関連してもよいし、又は、コンピュータプログラム製品を用いて実現されてもよい。

本発明によると、検査アセンブリ３と画像取込カード４との間には、複数の配置方法があり、以下はこれについての説明である。本発明の第１の実施形態による検査アセンブリ３と画像取込カード４の構成を示す概略図である図５と、図１〜図４を参照する。図５に示されるように、インターフェース変換回路３６は、プローブカードサブボード３５上に配置され、一方、プローブカードサブボード３５はプローブカード３２上に配置される。さらに、プローブカード３２には第１のブリッジボード６０が配置され、第１のブリッジボード６０は、その一端をプローブカード３２上に配置し、その他端は、プローブカード３２とテストヘッド２との間に電気接続を確立するように、接続線７０を介してテストヘッド２と接続される。画像取込カード４は第１のブリッジボード６０上に配置することができる。これにより、プローブ３３が検査対象７からの信号（検査信号Ｓ０等）を受信するとき、この信号は、プローブカード３２を通って、変換のためのインターフェース変換回路３６へと送られ、変換された信号は、プローブカード３２を介して、第１のブリッジボード６０で画像取込カード４に伝送される。

さらに、本発明によると、プローブカードサブボード３５は、プローブカード３２に着脱可能に挿入される。これにより、プローブカードサブボード３５は取り替えが可能となり、例えば、プローブカードサブボード３５を使い古した場合、容易に取り替えることができる。さらに、本発明によると、画像取込カード４は、第１のブリッジボード６０に着脱可能に挿入でき、よって、画像取込カード４も取り替えが可能であるが、一例であって、これに限定されるものではない。

次に、図１〜図５と併せて、本発明の第２の実施形態による検査アセンブリ３と画像取込カード４の構成を示す概略図である図６を参照しながら説明する。図６に示されるように、第２の実施形態において、インターフェース変換回路３６と画像取込カード４は、第１のブリッジボード６０上に一体的に配置されており、第１のブリッジボード６０をプローブカードサブボード３５として用いることができる。第１のブリッジボード６０は、その一端をプローブカード３２上に配置させ、その他端を、接続線７０を介してテストヘッド２と接続させることができる。第２の実施形態において、プローブ３３は検査対象７から信号を受信し、この信号をプローブカード３２を通して第１のブリッジボード６０上のインターフェース変換回路３６へと伝送し、変換処理をすすめることができる。その後、変換された信号は、第１のブリッジボード６０を通って画像取込カード４へと伝送することができる。

一方、本発明によると、図５及び図６を参照して、インターフェース変換回路３６と画像取込カード４が第１のブリッジボード６０上に一体的に配置されることにより、基板の数を減らすことができ、その上、第１のブリッジボード６０をプローブ３３に近づけて、画像取込カード４とプローブ３３との間の距離を縮める、つまり、信号伝送経路を一層短くすることができる。詳しくは、図５のプローブ３３と第１のブリッジボード６０との間の経路距離ｇ１と、図６のプローブ３３と第１のブリッジボード６０との間の経路距離ｇ２があって、経路距離ｇ１が経路距離ｇ２より長くなる可能性がある。第２の実施形態において、経路距離ｇ２は、１０ｃｍ以下であってよいが、一例であって、これに限定されるものではない。

さらに、図１〜図６と併せて、本発明の第３の実施形態による検査アセンブリ３と画像取込カード４の構成を表す概略図である図７を参照しながら説明する。図７に示すように、第３の実施形態において、画像取込カード４は第１のブリッジボード６０上に配置され、インターフェース変換回路３６は第２のブリッジボード６１上にあり、第２のブリッジボード６１は、プローブカードサブボード３５として用いることができる。第１のブリッジボード６０と第２のブリッジボード６１は、第３のブリッジボード６２を介して互いと接続することができる。これにより、第１のブリッジボード６０と第２のブリッジボード６１は、第３のブリッジボード６２を介して信号を伝送できる。

さらに、本発明によると、第１のブリッジボード６０又は第２のブリッジボード６１は、プローブカード３２とテストヘッド２が互いに電気接続できるという目的を達成するために、接続線７０を介してテストヘッド２と接続することができる。本発明によると、インターフェース変換回路３６は第２のブリッジボード６１に溶接されてよく、又は、第２のブリッジボード６１に着脱可能に挿入されてもよいが、一例であって、これに限定されるものではない。

次に、図１〜図７と併せて、本発明の第４の実施形態による検査アセンブリ３と画像取込カード４の構成を表す概略図である図８を参照しながら説明する。図８が示すように、第４の実施形態では、画像取込カード４は、第１のブリッジボード６０上に配置され、インターフェース変換回路３６は第２のブリッジボード６１上にあり、第２のブリッジボード６１はプローブカードサブボード３５として用いることができる。第１のブリッジボード６０と第２のブリッジボード６１は、信号を伝送するために、接続線７１を介して互いに接続され得る。

本発明によると、第１のブリッジボード６０又は第２のブリッジボード６１は、プローブカード３２とテストヘッド２が互いに電気接続できるという目的を達成するために、接続線７０を介してテストヘッド２と接続できる。さらに、インターフェース変換回路３６は第２のブリッジボード６１に溶接されてもよいし、第２のブリッジボード６１に着脱可能に挿入されてもよいが、一例であって、これに限定されるものではない。

本発明によると、上に挙げた配置の方法は、例示の目的のためだけに提案されたものであって、検査アセンブリ３と画像取込カード４の間にはさらに多くの配置方法が可能であることが理解される。

従って、本発明は、改良された画像検査システムを提供し、インターフェース変換回路を配置することによって、画像取込カードへ伝送されるＣ−ＰＨＹ信号のエネルギー消費を減らすことができる。さらに、画像取込カード内にファジー制御器を配置することによって、信号ジッタ問題を解決し、Ｃ−ＰＨＹ信号に対するより正確な検査を行うために、Ｃ−ＰＨＹ信号のタイムシーケンスオフセット（ｔｉｍｅ ｓｅｑｕｅｎｃｅ ｏｆｆｓｅｔ）をリカバリすることができる。

本発明を、発明の好ましい実施形態に関して説明したが、特許請求の範囲に記載する本発明の範囲から逸脱せずに、多くの他の可能な修正及び変形がなされ得ると理解されるべきである。

１：画像検査システム、２：テストヘッド、３：検査アセンブリ、３２：プローブカード、３３：プローブ、３４：第１の伝送インターフェース、３５：プローブカードサブボード、３６：インターフェース変換回路、３８：第２の伝送インターフェース、４：画像取込カード、４２：データ変換ユニット、４４：ロジック処理ユニット、４４２：クロックデータリカバリユニット、４４４：ファジー制御ユニット、４６：伝送ユニット、４８：メモリユニット、５０：ファジー制御ルックアップテーブル、５１：前回クロックオフセットデータ、５２：現時点クロックオフセットデータ、５３：リカバリデータ、６ａ：光源供給部、６０：第１のブリッジボード、６１：第２のブリッジボード、６２：第３のブリッジボード、７：検査対象、７０：接続線、７１：接続線、９：画像処理ユニット、ｇ１：経路距離、ｇ２：経路距離、Ｌ１：第１の信号伝送経路、Ｌ２：第２の信号伝送経路、Ｓ０：検査信号、Ｓ１，Ｓ２，Ｓ３：Ｃ−ＰＨＹサブ信号、Ｓ１１，Ｓ１２：差動サブ信号、Ｓ２１，Ｓ２２：差動サブ信号、Ｓ３１，Ｓ３２：差動サブ信号、Ｓ４：第２の検査信号

Claims (20)

1. 検査対象から検査信号を取り込むための検査アセンブリを備える画像検査システムであって、
   前記検査アセンブリが、
   前記検査信号を受信するための、第１の伝送インターフェースと、
   前記第１の伝送インターフェースと接続するための、及び、前記検査信号の信号伝送形式を変換するための、インターフェース変換回路と、
   前記インターフェース変換回路と接続される、第２の伝送インターフェースであって、前記第１の伝送インターフェースと前記第２の伝送インターフェースは異なる信号伝送形式に対応する、第２の伝送インターフェースと、
   前記第２の伝送インターフェースと接続するための、及び、前記検査信号から画像データを取り込むための画像取込カードと、
   を含むことを特徴とする画像検査システム。
2. 前記第１の伝送インターフェースは、ＭＩＰＩ Ｃ−ＰＨＹインターフェースに関連し、３線式シリアル信号チャネルを含むことを特徴とする請求項１に記載の画像検査システム。
3. 前記第２の伝送インターフェースは、高速ロジックインターフェースに関連し、三対の高速ロジック信号チャネルを含むことを特徴とする請求項１に記載の画像検査システム。
4. 前記第２の伝送インターフェースは、低電圧差動信号（ＬＶＤＳ）、カレントモードロジック（ＣＭＬ）、ポジティブエミッタカップルドロジック（ＰＥＣＬ）及びネガティブエミッタカップルドロジック（ＮＥＣＬ）のうちの少なくとも１つを含むことを特徴とする請求項３に記載の画像検査システム。
5. 前記検査アセンブリは、プローブカードに関連し、プローブカードサブボードを含み、前記プローブカードサブボード上に、前記インターフェース変換回路が配置されることを特徴とする請求項１に記載の画像検査システム。
6. 前記画像取込カードは、前記プローブカードサブボード上に一体化されることを特徴とする請求項５に記載の画像検査システム。
7. 前記プローブカードは、複数のプローブを含み、これらプローブと前記プローブカードサブボードとの間の信号伝送経路の距離が１０ｃｍ以下であることを特徴とする請求項６に記載の画像検査システム。
8. 前記画像取込カードは、ロジック処理ユニットを含み、前記ロジック処理ユニットは、画像データにクロックデータリカバリ処理を実行するためのファジー制御器を含むことを特徴とする請求項１に記載の画像検査システム。
9. 前記ロジック処理ユニットは、ファジー制御ルックアップテーブルを格納するためのメモリユニットを含み、前記ファジー制御器が前記ファジー制御ルックアップテーブルに基づいて前記クロックデータリカバリ処理を実行することを特徴とする請求項８に記載の画像検査システム。
10. 前記ファジー制御ルックアップテーブルには、複数の前回クロックオフセットデータ、複数の現時点クロックオフセットデータ、及び複数のリカバリデータが含まれ、各リカバリデータが、前回クロックオフセットデータ及び現時点クロックオフセットデータに対応することを特徴とする請求項９に記載の画像検査システム。
11. 検査対象の検査される信号を取り込むための、画像検査システム内に配置される検査アセンブリであって、
    該検査アセンブリが、
    前記検査信号を受信するための、第１の伝送インターフェースと、
    前記第１の伝送インターフェースと接続するための、及び、前記検査信号の信号伝送形式を変換するためのインターフェース変換回路と、
    前記インターフェース変換回路と接続するための第２の伝送インターフェースであって、前記第１の伝送インターフェースと前記第２の伝送インターフェースは、異なる信号伝送形式に対応する、前記第２の伝送インターフェースと、
    を含むことを特徴とする検査アセンブリ。
12. 前記第１の伝送インターフェースは、ＭＩＰＩ Ｃ−ＰＨＹインターフェースに関連し、３線式シリアル信号チャネルを含むことを特徴とする請求項１１に記載の検査アセンブリ。
13. 前記第２の伝送インターフェースは、高速ロジックインターフェースに関連し、三対の高速ロジック信号チャネルを含むことを特徴とする請求項１１に記載の検査アセンブリ。
14. 前記第２の伝送インターフェースは、低電圧差動信号（ＬＶＤＳ）、カレントモードロジック（ＣＭＬ）、ポジティブエミッタカップルドロジック（ＰＥＣＬ）及びネガティブエミッタカップルドロジック（ＮＥＣＬ）のうちの少なくとも１つを含むことを特徴とする請求項１３に記載の検査アセンブリ。
15. 前記検査アセンブリは、プローブカードに関連し、プローブカードサブボードを含み、該プローブカードサブボード上に前記インターフェース変換回路が配置されることを特徴とする請求項１１に記載の検査アセンブリ。
16. 前記画像検査システムは、前記検査信号から画像データを得るように、前記第２の伝送インターフェースと接続するための画像取込カードを含み、該画像取込カードは、前記プローブカードサブボード上に一体化されることを特徴とする請求項１５に記載の検査アセンブリ。
17. 前記プローブカードは、複数のプローブを含み、これらプローブと前記プローブカードサブボードの間の信号伝送経路が１０ｃｍ以下であることを特徴とする請求項１６に記載の検査アセンブリ。
18. 前記画像検査システムは、前記検査信号から画像データを得るように、前記第２の伝送インターフェースと接続するための画像取込カードを含み、該画像取込カードはロジック処理ユニットを含み、該ロジック処理ユニットは、前記画像データにクロックデータリカバリ処理を実行するためのファジー制御器を含むことを特徴とする請求項１１に記載の検査アセンブリ。
19. 前記ロジック処理ユニットは、ファジー制御ルックアップテーブルを格納するためのメモリユニットを含み、前記ファジー制御器が前記ファジー制御ルックアップテーブルに基づいて前記クロックデータリカバリ処理を実行することを特徴とする請求項１８に記載の検査アセンブリ。
20. 前記ファジー制御ルックアップテーブルは、複数の前回クロックオフセットデータ、複数の現時点クロックオフセットデータ、及び複数のリカバリデータを含み、各リカバリデータが前回クロックオフセットデータ及び現時点オフセットデータに対応することを特徴とする請求項１９に記載の検査アセンブリ。

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