JP2021063897A - 表示装置及び半導体装置 - Google Patents

Abstract

【課題】 高精細化を図ることが可能な表示装置及び半導体装置を提供する。【解決手段】 表示装置は、半導体層ＳＣ１と、第１絶縁層と、ゲート電極ＧＥ１と、第２絶縁層と、複数の透明導電層と、を備える。上記複数の透明導電層は、画素電極、第１導電層、及び第２導電層を有する。上記画素電極は、上記第２導電層に接触している。上記第２導電層は上記第１導電層に接触している。上記第１導電層は、上記第１絶縁層及び上記第２絶縁層に形成された第１コンタクトホールを介し半導体層ＳＣ１の第２領域Ｒ２に接触している。【選択図】図５

Description

本発明の実施形態は、表示装置及び半導体装置に関する。

表示装置として、例えば液晶表示装置が知られている。液晶表示装置は、高輝度及び高信頼性を得ることができると言う特長を有している。上記表示装置においては、高精細化が求められている。一定以上の輝度レベルを確保するためには、開口率の向上が必要である。しかしながら、配線のレイアウトの問題等により、開口率向上の難易度は高いものである。

国際公開第２０１３−１１５０５１号 国際公開第２０１５−０５２９９１号

本実施形態は、高精細化を図ることが可能な表示装置及び半導体装置を提供する。

一実施形態に係る表示装置は、
第１領域と、第２領域と、前記第１領域と前記第２領域との間のチャネル領域と、を有する半導体層と、前記半導体層の上に位置した第１絶縁層と、前記第１絶縁層の上に位置し、前記チャネル領域と対向したゲート電極と、前記第１絶縁層及び前記ゲート電極の上に位置した第２絶縁層と、前記第２絶縁層の上方に位置する複数の透明導電層と、を備え、前記複数の透明導電層は、画素電極、第１導電層、及び第２導電層を有し、前記画素電極は、前記第２導電層に接触し、前記第２導電層は前記第１導電層に接触し、前記第１導電層は、前記第１絶縁層及び前記第２絶縁層に形成された第１コンタクトホールを介し前記半導体層の前記第２領域に接触している。

また、一実施形態に係る表示装置は、
第１領域と、第２領域と、前記第１領域と前記第２領域との間のチャネル領域と、を有する半導体層と、
前記半導体層の上に位置した第１絶縁層と、前記第１絶縁層の上に位置し、前記チャネル領域と対向したゲート電極と、前記第１絶縁層及び前記ゲート電極の上に位置した第２絶縁層と、前記第２絶縁層の上方に位置し、前記第２領域に電気的に接続された画素電極と、を備え、前記チャネル領域は、前記ゲート電極と重なった領域にて屈曲している。

また、一実施形態に係る半導体装置は、
第１領域と、第２領域と、前記第１領域と前記第２領域との間のチャネル領域と、を有する半導体層と、前記半導体層の上に位置した第１絶縁層と、前記第１絶縁層の上に位置し、前記チャネル領域と対向したゲート電極と、を備え、前記チャネル領域は、前記ゲート電極と重なった領域にて屈曲している。

図１は、一実施形態に係る液晶表示装置の構成を示す斜視図である。 図２は、図１に示した液晶表示パネルを示す断面図である。 図３は、図１に示した液晶表示パネル及び駆動部を示す回路図であり、一副画素の回路構成を併せて示す図である。 図４は、上記液晶表示パネルの表示領域及び非表示領域の構成を示す断面図である。 図５は、上記液晶表示パネルのアレイ基板の表示領域の一部を示す拡大平面図であり、複数のゲート線、複数の半導体層、及び複数のゲート電極を示す図である。 図６は、上記アレイ基板の表示領域の一部を示す拡大平面図であり、複数のゲート線、複数の半導体層、複数のソース線、及び複数のコンタクト電極を示す図である。 図７は、上記アレイ基板の表示領域の一部を示す拡大平面図であり、複数のソース線、及び複数のコンタクト電極を示す図である。 図８は、上記アレイ基板の表示領域の一部を示す拡大平面図であり、複数のゲート線、複数のソース線、複数のコンタクト電極、及び複数の画素電極を示す図である。 図９は、上記アレイ基板の表示領域の一部を示す拡大平面図であり、複数のゲート線、複数のソース線、第２共通電極、及び金属層を示す図である。 図１０は、上記アレイ基板の表示領域の一部を示す拡大平面図であり、複数のゲート線、複数のソース線、複数の画素電極、及び第１共通電極を示す図である。 図１１は、上記実施形態の変形例に係るアレイ基板の表示領域の一部を示す拡大平面図であり、複数のゲート線、複数のソース線、複数の画素電極、及び第１共通電極を示す図である。 図１２は、上記実施形態に係るアレイ基板の製造方法を説明するための平面図であり、複数のゲート線を示す図である。 図１３は、図１２に続く、上記製造方法を説明するための平面図であり、複数の半導体層及び複数のコンタクトホールを示す図である。 図１４は、図１３に続く、上記製造方法を説明するための平面図であり、複数のゲート電極及び複数のコンタクトホールを示す図である。 図１５は、図１４に続く、上記製造方法を説明するための平面図であり、複数のソース線を示す図である。 図１６は、図１５に続く、上記製造方法を説明するための平面図であり、複数のコンタクト電極及び複数のコンタクトホールを示す図である。 図１７は、図１６に続く、上記製造方法を説明するための平面図であり、複数のコンタクト電極及び複数のコンタクトホールを示す図である。 図１８は、図１７に続く、上記製造方法を説明するための平面図であり、第２共通電極を示す図である。 図１９は、図１８に続く、上記製造方法を説明するための平面図であり、金属層を示す図である。 図２０は、図１９に続く、上記製造方法を説明するための平面図であり、複数の画素電極及び複数のコンタクトホールを示す図である。

以下に、本発明の一実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

図１は、本実施形態に係る液晶表示装置ＤＳＰの構成を示す斜視図である。ここでは、第１方向Ｘ及び第２方向Ｙは、互いに直交しているが、９０°以外の角度で交差していてもよい。第３方向Ｚは、第１方向Ｘ及び第２方向Ｙのそれぞれと互いに直交している。
図１に示すように、液晶表示装置ＤＳＰは、アクティブマトリクス型の液晶表示パネルＰＮＬ、液晶表示パネルＰＮＬを駆動する駆動部１、液晶表示パネルＰＮＬを照明する照明装置ＩＬ、配線基板２等を備えている。

液晶表示パネルＰＮＬは、平板状のアレイ基板ＡＲと、平板状の対向基板ＣＴと、を備えている。本実施形態において、アレイ基板ＡＲは第１基板として機能し、対向基板ＣＴは第２基板として機能している。液晶表示パネルＰＮＬは、画像を表示する表示領域ＤＡ、及び表示領域ＤＡ以外の非表示領域ＮＤＡを備えている。非表示領域ＮＤＡは、表示領域ＤＡの外側に位置し、表示領域ＤＡを囲んでいる。液晶表示パネルＰＮＬは、表示領域ＤＡの中で第１方向Ｘ及び第２方向Ｙにマトリクス状に配列された複数の画素ＰＸを備えている。

照明装置ＩＬは、アレイ基板ＡＲの背面に配置されている。本実施形態において、照明装置ＩＬは、バックライトユニットとして機能している。
駆動部１は、アレイ基板ＡＲ上に実装されている。配線基板２は、液晶表示パネルＰＮＬ連結され固定されている。例えば、駆動部１は例えばドライバＩＣなどの外部回路であり、配線基板２はフレキシブル配線基板（ＦＰＣ）である。また駆動部１はアレイ基板ＡＲ状に実装される例に限らず、配線基板２に実装される構造であってもよい。

図２は、上記液晶表示パネルＰＮＬを示す断面図である。
図２に 示すように、対向基板ＣＴは、アレイ基板ＡＲに所定の隙間を置いて対向配置されている。液晶表示パネルＰＮＬは、さらに、シール材ＳＥ、液晶層ＬＣ，第１光学素子ＯＤ１、及び第２光学素子ＯＤ２を備えている。シール材ＳＥは、非表示領域ＮＤＡに配置され、アレイ基板ＡＲと対向基板ＣＴとを接合している。液晶層ＬＣは、アレイ基板ＡＲと対向基板ＣＴとの間に保持され、アレイ基板ＡＲ、対向基板ＣＴ及びシール材ＳＥで囲まれた空間に形成されている。

第１光学素子ＯＤ１は、アレイ基板ＡＲの液晶層ＬＣに接する面の反対側に配置されている。第２光学素子ＯＤ２は、対向基板ＣＴの液晶層ＬＣに接する面の反対側に配置されている。第１光学素子ＯＤ１及び第２光学素子ＯＤ２は、それぞれ少なくとも偏光板を含んでおり、必要に応じて位相差板を含んでいてもよい。第１光学素子ＯＤ１に含まれる偏光板の吸収軸は、例えば、第２光学素子ＯＤ２に含まれる偏光板の吸収軸と直交している。

図３は、図１に示した液晶表示パネルＰＮＬ及び駆動部１を示す回路図であり、一副画素ＳＰの回路構成を併せて示す図である。なお、ここでは、液晶表示パネルＰＮＬ及び駆動部１の回路図の一例を示すものであり、液晶表示パネルＰＮＬ及び駆動部１の回路図は図３に示す回路図に限定されるものではない。

図３に示すように、液晶表示パネルＰＮＬは、表示領域ＤＡにおいて、複数の画素ＰＸと、複数本のゲート線Ｇと、複数本のソース線Ｓと、第１共通電極ＣＥ１と、を備えている。複数の画素ＰＸは、マトリクス状に配置されている。各々の画素ＰＸは、第１色の第１副画素ＳＰ１と、第２色の第２副画素ＳＰ２と、第３色の第３副画素ＳＰ３と、を有している。副画素ＳＰに注目した場合、第１副画素ＳＰ１、第２副画素ＳＰ２、及び第３副画素ＳＰ３は、第１方向Ｘに交互に並べられている。なお、第１色、第２色、及び第３色が、互いに異なる色であることは言うまでもない。本実施形態において、上記第１色は赤色であり、上記第２色は緑色であり、上記第３色は青色である。

表示領域ＤＡにおいて、ゲート線Ｇの各々は第１方向Ｘに延出し、ソース線Ｓの各々は第２方向Ｙに延出している。非表示領域ＮＤＡにおいて、液晶表示パネルＰＮＬは、第１ドライバＤＲ１、第２ドライバＤＲ２、及び第３ドライバＤＲ３を有している。本実施形態において、第１ドライバＤＲ１及び第２ドライバＤＲ２は、第１方向Ｘに表示領域ＤＡを挟み、それぞれゲート線駆動回路として機能している。第３ドライバＤＲ３は、選択回路として機能している。第１ドライバＤＲ１、第２ドライバＤＲ２、及び第３ドライバＤＲ３は駆動回路１のような外部回路ではなく、後述するように第１絶縁基板１０上に形成されたスイッチング素子ＳＷ２からなる内蔵回路である。

ゲート線Ｇの各々は、非表示領域ＮＤＡに延出し、第１ドライバＤＲ１及び第２ドライバＤＲ２に接続されている。但し、液晶表示パネルＰＮＬは、第１ドライバＤＲ１及び第２ドライバＤＲ２の両方を備えていなくともよく、少なくとも第１ドライバＤＲ１及び第２ドライバＤＲ２の一方を備えていればよい。ソース線Ｓの各々は、非表示領域ＮＤＡに延出し、第３ドライバＤＲ３に接続されている。第１共通電極ＣＥ１は、複数の画素ＰＸで共用されている。

第１ドライバＤＲ１は、配線ＷＬ１を介して駆動部１に電気的に接続されている。第２ドライバＤＲ２は、配線ＷＬ２を介して駆動部１に電気的に接続されている。第３ドライバＤＲ３は、配線ＷＬ３を介して駆動部１に電気的に接続されている。第１共通電極ＣＥ１は、配線ＷＬ４を介して駆動部１内の共通電極駆動回路に接続されている。駆動部１は、配線ＷＬ５を介して液晶表示パネルＰＮＬのアウタリードボンディング（Outer Lead Bonding）のパッド群（ＯＬＢパッド群）ＰＧに電気的に接続されている。なお、図１に示した上記配線基板２は、ＯＬＢパッド群ＰＧに電気的に接続されている。駆動部１には、配線基板２を介して各種の信号や電圧が与えられる。

なお、本実施形態と異なり、上記共通電極駆動回路は、駆動部１から独立して非表示領域ＮＤＡに位置し、配線を介して駆動部１に電気的に接続されていてもよい。又は、第３ドライバＤＲ３は、駆動部１から独立することなく、駆動部１内に組み込まれていてもよい。

各副画素ＳＰは、スイッチング素子ＳＷ１、画素電極ＰＥ、第１共通電極ＣＥ１、液晶層ＬＣ等を備えている。スイッチング素子ＳＷ１は、薄膜トランジスタ（ＴＦＴ）によって構成され、ゲート線Ｇ及びソース線Ｓと電気的に接続されている。画素電極ＰＥは、スイッチング素子ＳＷ１と電気的に接続されている。各副画素ＳＰの画素電極ＰＥは、それぞれ第１共通電極ＣＥ１と対向している。液晶層ＬＣは、画素電極ＰＥと第１共通電極ＣＥ１との間に生じる電界によって駆動される。画素電極ＰＥには、保持容量ＣＳが結合されている。保持容量ＣＳは、例えば、第１共通電極ＣＥ１と同電位の電極と、画素電極ＰＥと同電位の電極と、の間に形成されている。

ここでは副画素ＳＰの詳細な構成についての説明を省略するが、副画素ＳＰは、アレイ基板ＡＲの主面に沿った横電界を利用する表示モードに対応した構成を有している。ここで言うアレイ基板ＡＲの主面とは、第１方向Ｘ及び第２方向Ｙで規定されるＸ−Ｙ平面と平行な面である。
複数の画素ＰＸは、第１方向Ｘ及び第２方向Ｙに配置されている。複数本のソース線Ｓは第１方向Ｘに並べられ、複数本のゲート線Ｇは第２方向Ｙに並べられている。

図４は、液晶表示パネルＰＮＬの表示領域ＤＡ及び非表示領域ＮＤＡの構成を示す断面図である。図４においては、第３方向Ｚの積層順を説明するための図である。なお、第３方向Ｚに直交する方向における部材間の相対的な位置関係は、図４の例と異なる場合があり得る。

図４に示すように、アレイ基板ＡＲは、光透過性を有するガラス基板や可撓性を有する樹脂基板等の第１絶縁基板１０を備えている。アレイ基板ＡＲは、さらに、絶縁層１１乃至２１と、スイッチング素子ＳＷ１と、スイッチング素子ＳＷ２と、複数の導電層と、スペーサ２８と、配向膜２９と、を備えている。

絶縁層１１は、第１絶縁基板１０の上に設けられている。例えば、絶縁層１１は、シリコン酸化物（ＳｉＯ）で形成された絶縁層と、シリコン窒化物（ＳｉＮ）で形成された絶縁層との積層体で構成されている。絶縁層１１の厚みは、例えば５００ｎｍ以下である。

半導体層ＳＣ２は、絶縁層１１の上に設けられ、非表示領域ＮＤＡに位置している。半導体層ＳＣ２は、多結晶シリコンとして、例えば低温多結晶シリコンで形成されている。半導体層ＳＣ２の厚みは、例えば５０ｎｍ以下である。半導体層ＳＣ２は、第３領域Ｒ３と、第４領域Ｒ４と、第３領域Ｒ３と第４領域Ｒ４との間のチャネル領域ＲＣ２と、を有している。
照明装置ＩＬから液晶表示パネルＰＮＬの表示領域ＤＡに光は入射されるが、照明装置ＩＬから液晶表示パネルＰＮＬの非表示領域ＮＤＡに光は入射されないよう、液晶表示装置ＤＳＰは構成されている。そのため、半導体層ＳＣ２の下方に遮光部は設けられていない。ただし、半導体層ＳＣ２の下方に遮光部を設ける構造であってもよく、その場合遮光部は絶縁膜１１と第１絶縁基板１０との間に形成することになる。

絶縁層１２は、絶縁層１１及び半導体層ＳＣ２の上に設けられ、半導体層ＳＣ２等を覆っている。例えば、絶縁層１２は、ＴＥＯＳ（テトラエトキシシラン）を用いたシリコン酸化膜で形成されている。絶縁層１２の厚みは、例えば５０乃至１５０ｎｍである。

ゲート線Ｇ及びゲート電極ＧＥ２は、絶縁層１２の上に設けられている。ゲート線Ｇは、表示領域ＤＡに位置している。ゲート電極ＧＥ２は、非表示領域ＮＤＡに位置し、半導体層ＳＣ２のチャネル領域ＲＣ２と対向している。半導体層ＳＣ２、ゲート電極ＧＥ２等は、ＴＦＴであるスイッチング素子ＳＷ２を構成している。

ゲート線Ｇ及びゲート電極ＧＥ２は、それぞれ二層積層構造（Ｔｉ系／Ａｌ系）を有している。ゲート線Ｇ及びゲート電極ＧＥ２は、それぞれ、Ａｌ（アルミニウム）、Ａｌを含む合金等Ａｌを主成分とする金属材料からなる下層と、Ｔｉ、Ｔｉを含む合金等Ｔｉを主成分とする金属材料からなる上層と、を有している。ゲート線Ｇ及びゲート電極ＧＥ２のそれぞれの厚みは、例えば５００ｎｍ以下である。
上記のように、ゲート線Ｇ及びゲート電極ＧＥ２において、第１絶縁基板１０側に位置する下層は、Ａｌを主成分とする金属材料で形成されている。そのため、上記下層は、照明装置ＩＬから出射される光のリサイクル率の向上に寄与することができる。

絶縁層１３は、絶縁層１２、ゲート線Ｇ、及びゲート電極ＧＥ２の上に設けられ、ゲート線Ｇ、ゲート電極ＧＥ２等を覆っている。例えば、絶縁層１３は、ＳｉＯで形成された絶縁層と、ＳｉＮで形成された絶縁層との積層体で構成されている。絶縁層１３の厚みは、例えば１０００ｎｍ以下である。

半導体層ＳＣ１は、絶縁層１２の上に設けられ、表示領域ＤＡに位置している。半導体層ＳＣ１は、透明な半導体である酸化物半導体（ＯＳ）で形成されている。酸化物半導体の体表的な例としては、例えば、インジウムガリウム亜鉛酸化物（ＩｎＧａＺｎＯ）、インジウムガリウム酸化物（ＩｎＧａＯ）、インジウム亜鉛酸化物（ＩｎＺｎＯ）、亜鉛スズ酸化物（ＺｎＳｎＯ）、亜鉛酸化物（ＺｎＯ）、及び透明アモルファス酸化物半導体（ＴＡＯＳ）等が挙げられる。本実施形態において、半導体層ＳＣ１は、インジウムガリウム亜鉛酸化物で形成されている。半導体層ＳＣ１の厚みは、例えば３０乃至１００ｎｍである。

半導体層ＳＣ１は、第１領域Ｒ１と、第２領域Ｒ２と、第１領域Ｒ１と第２領域Ｒ２との間のチャネル領域ＲＣ１と、を有している。本実施形態において、半導体層ＳＣ１の少なくともチャネル領域ＲＣ１は、ゲート線Ｇと対向している。そのため、ゲート線Ｇは、スイッチング素子ＳＷ１のゲート電極として機能し、かつ、照明装置ＩＬから半導体層ＳＣ１に向かう光を遮蔽する遮光部として機能している。
なお、本実施形態と異なり、半導体層ＳＣ１は、非晶質シリコン、多結晶シリコン、有機物半導体等の酸化物半導体以外の半導体で形成されてもよい。

絶縁層１４は、絶縁層１３及び半導体層ＳＣ１の上に設けられ、半導体層ＳＣ１等を覆っている。例えば、絶縁層１４は、ＳｉＯ等の無機絶縁材料で形成されている。絶縁層１４の厚みは、例えば５０乃至１５０ｎｍである。本実施形態において、絶縁層１４は、第１絶縁層と称される場合がある。

ゲート電極ＧＥ１及び下部コンタクト電極ＢＣ１，ＢＣ２は、絶縁層１４の上に設けられている。
ゲート電極ＧＥ１は、表示領域ＤＡに位置し、半導体層ＳＣ１のチャネル領域ＲＣ１と対向している。また、ゲート電極ＧＥ１は、絶縁層１３，１４に形成されたコンタクトホールｈ１を通りゲート線Ｇにコンタクトしている。なお、コンタクトホールｈ１は、半導体層ＳＣ１から離れて位置している。

ゲート電極ＧＥ１、半導体層ＳＣ１等は、ＴＦＴであるスイッチング素子ＳＷ１を構成している。本実施形態において、ゲート線Ｇはスイッチング素子ＳＷ１のゲート電極として機能しているため、スイッチング素子ＳＷ１は、デュアルゲート構造を有している。但し、ゲート線Ｇは、チャネル領域ＲＣ１と対向していなくともよい。言い換えると、ゲート線Ｇは、スイッチング素子ＳＷ１のゲート電極として機能していなくともよく、チャネル領域ＲＣ１の遮光部として機能していなくともよい。この場合、ゲート線Ｇは、ゲート電極ＧＥ１に給電するための給電配線として機能するものである。

下部コンタクト電極ＢＣ１，ＢＣ２は、非表示領域ＮＤＡに位置している。下部コンタクト電極ＢＣ１は、絶縁層１２乃至１４に形成されたコンタクトホールｈ２を通り第３領域Ｒ３にコンタクトしている。下部コンタクト電極ＢＣ２は、絶縁層１２乃至１４に形成されたコンタクトホールｈ３を通り第４領域Ｒ４にコンタクトしている。なお、コンタクトホールｈ２，ｈ３は、それぞれゲート電極ＧＥ２から離れて位置している。

ゲート電極ＧＥ１及び下部コンタクト電極ＢＣ１，ＢＣ２は、それぞれ三層積層構造（Ｔｉ系／Ａｌ系／Ｔｉ系）を有している。ゲート電極ＧＥ１及び下部コンタクト電極ＢＣ１，ＢＣ２は、それぞれ、Ｔｉを主成分とする金属材料からなる下層と、Ａｌを主成分とする金属材料からなる中間層と、Ｔｉを主成分とする金属材料からなる上層と、を有している。ゲート電極ＧＥ１及び下部コンタクト電極ＢＣ１，ＢＣ２のそれぞれの厚みは、例えば３００ｎｍ以下である。

なお、本実施形態と異なり、アレイ基板ＡＲは、半導体キャップ層をさらに備えてもよい。半導体キャップ層は、半導体層ＳＣ１と対向する領域において、絶縁層１４とゲート電極ＧＥ１との間に位置している。半導体キャップ層は、少なくともチャネル領域ＲＣ１の全体と対向している。例えば、半導体キャップ層は、半導体層ＳＣ１の全体と対向してもよい。半導体キャップ層は、酸化アルミニウム（ＡｌＯｘ）、ＯＳ等の酸化物で形成されている。

絶縁層１５は、絶縁層１４、ゲート電極ＧＥ１、及び下部コンタクト電極ＢＣ１，ＢＣ２の上に設けられ、ゲート電極ＧＥ１、下部コンタクト電極ＢＣ１，ＢＣ２等を覆っている。例えば、絶縁層１５は、ＳｉＯで形成された絶縁層と、ＳｉＮで形成された絶縁層との積層体で構成されている。絶縁層１５の厚みは、例えば３００ｎｍ以下である。

ソース線Ｓ及び上部コンタクト電極ＵＣ１，ＵＣ２は、絶縁層１５の上に設けられている。
ソース線Ｓは、表示領域ＤＡに位置している。ソース線Ｓは、絶縁層１４，１５に形成されたコンタクトホールｈ４を通り、半導体層ＳＣ１の第１領域Ｒ１にコンタクトしている。なお、コンタクトホールｈ４は、ゲート電極ＧＥ１から離れて位置している。

上部コンタクト電極ＵＣ１，ＵＣ２は、非表示領域ＮＤＡに位置している。上部コンタクト電極ＵＣ１は、絶縁層１５に形成されたコンタクトホールｈ５を通り、下部コンタクト電極ＢＣ１にコンタクトしている。上部コンタクト電極ＵＣ２は、絶縁層１５に形成されたコンタクトホールｈ６を通り、下部コンタクト電極ＢＣ２にコンタクトしている。

ソース線Ｓ及び上部コンタクト電極ＵＣ１，ＵＣ２は、それぞれ三層積層構造（Ｔｉ系／Ａｌ系／Ｔｉ系）を有している。ソース線Ｓ及び上部コンタクト電極ＵＣ１，ＵＣ２のそれぞれの厚みは、例えば５００ｎｍ以下である。

なお、本実施形態と異なり、アレイ基板ＡＲは、コンタクトホールｈ２，ｈ３、及び下部コンタクト電極ＢＣ１，ＢＣ２無しに構成されてもよい。その場合、絶縁層１２乃至１５の４層を貫通したコンタクトホールｈ５，ｈ６が形成される。しかしながら、コンタクトホールｈ５，ｈ６を、コンタクトホールｈ４と同時に形成することが困難となる恐れがある。

そこで、本実施形態では、コンタクトホールｈ５，ｈ６は絶縁層１５を貫通すればよく、コンタクトホールｈ５，ｈ６の深さをコンタクトホールｈ４の深さに近づけることができる。そのため、本実施形態では、コンタクトホールｈ５，ｈ６を、コンタクトホールｈ４と同時に良好に形成することができる。

絶縁層１６は、絶縁層１５、ソース線Ｓ、及び上部コンタクト電極ＵＣ１，ＵＣ２の上に設けられ、ソース線Ｓ、上部コンタクト電極ＵＣ１，ＵＣ２等を覆っている。絶縁層１６は、ＳｉＯ、ＳｉＮ等の絶縁材料で形成されている。本実施形態において、絶縁層１６は、ＳｉＯで形成されている。絶縁層１６の厚みは、例えば２００ｎｍ以上である。

コンタクト電極ＣＡ１は、絶縁層１６の上に設けられ、表示領域ＤＡに位置している。コンタクト電極ＣＡ１は、絶縁層１４乃至１６に形成されたコンタクトホールｈ７を通り、半導体層ＳＣ１の第２領域Ｒ２にコンタクトしている。コンタクト電極ＣＡ１は、コンタクトホールｈ７に露出した半導体層ＳＣ１の全体を覆っている。なお、コンタクトホールｈ７は、ゲート電極ＧＥ１から離れて位置している。本実施形態において、コンタクトホールｈ７は、第１コンタクトホールと称される場合がある。

コンタクト電極ＣＡ１は、インジウム・ティン・オキサイド（ＩＴＯ）、ＯＳ、インジウム・ジンク・オキサイド（ＩＺＯ）等の光透過性を有する透明導電材料によって形成されている。本実施形態において、コンタクト電極ＣＡ１は、ＩＴＯで形成されている。コンタクト電極ＣＡ１の厚みは、例えば５０ｎｍ以下である。
上記のことから、半導体層ＳＣ１にコンタクトする片側の電極は透明電極（コンタクト電極ＣＡ１）であり、半導体層ＳＣ１にコンタクトする別の電極は金属電極（ソース線Ｓ）である。

絶縁層１６は、ソース線Ｓを覆っているため、ソース線Ｓの端部にＩＴＯが接触して存在することは無い。これにより、ソース線Ｓとの電気的なショートを防止することができる。本実施形態において、絶縁層１５及び絶縁層１６の積層体は、第２絶縁層と称される場合がある。

絶縁層１７は、絶縁層１６及びコンタクト電極ＣＡ１の上に設けられ、コンタクト電極ＣＡ１等を覆っている。絶縁層１７は、ＳｉＯ、ＳｉＮ等の絶縁材料で形成されている。本実施形態において、絶縁層１７は、ＳｉＮで形成されている。絶縁層１７の厚みは、例えば５０ｎｍ以上である。絶縁層１７は、後述するカラーフィルタＣＦから第１絶縁基板１０側に向かう水分、ガス等の異物を遮蔽する機能を有している。また、絶縁膜１７はコンタクト電極ＣＡ１を露出するコンタクトホールｈ２０を有する。

絶縁層１８は、絶縁層１７の上に設けられている。絶縁層１８は、カラーフィルタＣＦと、有機絶縁層ＯＩと、を含んでいる。
カラーフィルタＣＦは、絶縁層１７の上に設けられている。カラーフィルタＣＦは、複数色の着色層を有している。カラーフィルタＣＦの厚みは、例えば２０００ｎｍ以下である。但し、カラーフィルタＣＦの厚みは、２０００ｎｍを超えてもよい。カラーフィルタＣＦ及び絶縁層１７は、コンタクト電極ＣＡ１を露出させたコンタクトホールｈ８を有している。

カラーフィルタＣＦは、第１色層ＣＬ１、図示しない第２色層、及び第３色層ＣＬ３を有している。本実施形態において、第１色層ＣＬ１は赤色層であり、第２色層は緑色層であり、第３色層ＣＬ３は青色層である。第１副画素ＳＰ１は第１色層ＣＬ１を有し、第２副画素ＳＰ２第２色層を有し、第３副画素ＳＰ３は第３色層ＣＬ３を有している。

第１色層ＣＬ１、第２色層、及び第３色層ＣＬ３は、それぞれ、第１絶縁基板１０と対向する側とは反対側に第１平坦面ＦＳ１を有している。なお、第１平坦面ＦＳ１は、後述するコンタクト電極ＣＡ２と対向している。
アレイ基板ＡＲはカラーフィルタＣＦを備えるため、液晶表示パネルＰＮＬは、いわゆるカラーフィルタ・オン・アレイ（ＣＯＡ）の構造を有している。ＣＯＡの構造は、画素ＰＸ（副画素ＳＰ）の高精細化に寄与している。

有機絶縁層ＯＩは、カラーフィルタＣＦの上に設けられている。有機絶縁層ＯＩの厚みは、例えば３０００ｎｍ以下である。但し、有機絶縁層ＯＩの厚みは、３０００ｎｍを超えてもよい。有機絶縁層ＯＩは、コンタクトホールｈ８につながったコンタクトホールｈ９を有している。本実施形態において、コンタクトホールｈ９の中心軸と、コンタクトホールｈ８の中心軸ＡＸとは、同一直線上に位置している。但し、コンタクトホールｈ９の中心軸と、コンタクトホールｈ８の中心軸ＡＸとは、同一直線上に位置していなくともよい。コンタクトホールｈ８及びコンタクトホールｈ９は、コンタクトホールｈ１０を構成している。本実施形態において、コンタクトホールｈ１０は、第２コンタクトホールと称される場合がある。

有機絶縁層ＯＩは、カラーフィルタＣＦと後述するコンタクト電極ＣＡ２との間に位置し、コンタクト電極ＣＡ２と接する第２平坦面ＦＳ２を有している。なお、第２平坦面ＦＳ２は、有機絶縁層ＯＩのうち、カラーフィルタＣＦと対向する側とは反対側の面である。ここで、第１平坦面ＦＳ１及び第２平坦面ＦＳ２は、Ｘ−Ｙ平面と平行である。

コンタクトホールｈ９における有機絶縁層ＯＩの内周面の第２テーパ角は、コンタクトホールｈ８におけるカラーフィルタＣＦの内周面の第１テーパ角より大きく、上記第１テーパ角より９０°に近いことが好ましいく、例えば第２テーパ角は、例えば７０°乃至８０°である。
ここで、第２平坦面ＦＳ２（第１平坦面ＦＳ１）に平行な方向において、コンタクトホールｈ８（コンタクトホールｈ１０）の中心軸ＡＸから第１平坦面ＦＳ１までの最短距離を第１最短距離Ｄ１とする。第２平坦面ＦＳ２（第１平坦面ＦＳ１）に平行な方向において、コンタクトホールｈ８（コンタクトホールｈ１０）の中心軸から第２平坦面ＦＳ２までの最短距離を第２最短距離Ｄ２とする。すると、第２最短距離Ｄ２は、第１最短距離Ｄ１より短い。

上記のことから、本実施形態は、アレイ基板ＡＲに第２平坦面ＦＳ２を有する有機絶縁層ＯＩを設けない場合と比較し、アレイ基板ＡＲにおけるカラーフィルタＣＦの上方にてレイアウト可能な面積の拡張を図ることができ、コンタクトホールｈ９の周りの領域を有効に利用することができる。

本実施形態において、有機絶縁層ＯＩは、コンタクトホールｈ８におけるカラーフィルタＣＦ及び絶縁層１７の内周面を完全に覆っていない。しかしながら、有機絶縁層ＯＩは、カラーフィルタＣＦ及び絶縁層１７の上記内周面を完全に覆ってもよい。
本実施形態において、絶縁層１７及び絶縁層１８の積層体は、第３絶縁層と称される場合がある。

コンタクト電極ＣＡ２及び接続電極ＣＮ１は、絶縁層１８の上に設けられている。
コンタクト電極ＣＡ２は、表示領域ＤＡに位置している。コンタクト電極ＣＡ２は、コンタクトホールｈ１０及びコンタクトホールｈ２０を通り、コンタクト電極ＣＡ１にコンタクトしている。コンタクト電極ＣＡ２は、コンタクトホールｈ１０における有機絶縁層ＯＩ、カラーフィルタＣＦ、及び絶縁層１７の内周面を覆っている。また、コンタクト電極ＣＡ２はコンタクトホールｈ８にて異なる色のカラーフィルタＣＦに接している。本実施形態において、後述するが、コンタクト電極ＣＡ２は、有機絶縁層ＯＩ、カラーフィルタＣＦ、及び絶縁層１７の上記内周面を完全に覆っていない。しかしながら、コンタクト電極ＣＡ２は、有機絶縁層ＯＩ、カラーフィルタＣＦ、及び絶縁層１７の上記内周面を完全に覆ってもよい。
接続電極ＣＮ１は、非表示領域ＮＤＡに位置している。接続電極ＣＮ１は、コンタクト電極ＣＡ２から離れて位置している。

コンタクト電極ＣＡ２及び接続電極ＣＮ１は、ＩＴＯ、ＯＳ、ＩＺＯ等の光透過性を有する透明導電材料によって形成されている。本実施形態において、コンタクト電極ＣＡ２及び接続電極ＣＮ１は、ＩＴＯで形成されている。コンタクト電極ＣＡ２及び接続電極ＣＮ１の厚みは、例えば、それぞれ５０ｎｍ以下である。

絶縁層１９は、絶縁層１８、コンタクト電極ＣＡ２、及び接続電極ＣＮ１の上に設けられ、コンタクト電極ＣＡ２、接続電極ＣＮ１等を覆っている。絶縁層１９は、ＳｉＮ等の絶縁材料で形成されている。本実施形態において、絶縁層１９は、ＳｉＮで形成されている。絶縁層１９の厚みは、例えば５０乃至１５０ｎｍである。本実施形態において、絶縁層１９は、第４絶縁層と称される場合がある。

第２共通電極ＣＥ２は、絶縁層１９の上に設けられ、表示領域ＤＡ及び非表示領域ＮＤＡに位置している。第２共通電極ＣＥ２は、コンタクト電極ＣＡ２と対向し、上記保持容量ＣＳ（図３）の一部を形成している。第２共通電極ＣＥ２は、コンタクト電極ＣＡ２と対向する領域に位置した開口ＯＰ１を有している。
第２共通電極ＣＥ２は、ＩＴＯ、ＯＳ、ＩＺＯ等の光透過性を有する透明導電材料によって形成されている。本実施形態において、第２共通電極ＣＥ２は、ＩＴＯで形成されている。第２共通電極ＣＥ２の厚みは、例えば、５０ｎｍ以下である。

金属層ＭＥは、第２共通電極ＣＥ２の上に設けられ、第２共通電極ＣＥ２に接している。金属層ＭＥは、金属等の遮光材料で形成されている。本実施形態において、金属層ＭＥは、モリブデン・タングステン（ＭｏＷ）で形成されている。金属層ＭＥの厚みは、例えば１０乃至１５０ｎｍである。

絶縁層２０は、絶縁層１９、第２共通電極ＣＥ２、及び金属層ＭＥの上に設けられ、第２共通電極ＣＥ２、金属層ＭＥ等を覆っている。絶縁層２０は、ＳｉＮ等の絶縁材料で形成されている。本実施形態において、絶縁層２０は、ＳｉＮで形成されている。絶縁層２０の厚みは、例えば５０乃至１５０ｎｍである。本実施形態において、絶縁層２０は、第５絶縁層と称される場合がある。

画素電極ＰＥ及び接続電極ＣＮ２は、絶縁層２０の上に設けられている。
画素電極ＰＥは、表示領域ＤＡに位置している。画素電極ＰＥは、絶縁層１９，２０に形成され開口ＯＰ１で囲まれたコンタクトホールｈ１１を通り、コンタクト電極ＣＡ２にコンタクトしている。画素電極ＰＥは、第２共通電極ＣＥ２と対向し、上記保持容量ＣＳの一部を形成している。

接続電極ＣＮ２は、非表示領域ＮＤＡに位置している。接続電極ＣＮ２は、画素電極ＰＥから離れて位置している。接続電極ＣＮ２は、一方で、絶縁層２０に形成されたコンタクトホールｈ１２を通り、第２共通電極ＣＥ２にコンタクトしている。接続電極ＣＮ２は、他方で、絶縁層１９，２０に形成されたコンタクトホールｈ１３を通り、接続電極ＣＮ１にコンタクトしている。

画素電極ＰＥ及び接続電極ＣＮ２は、ＩＴＯ、ＯＳ、ＩＺＯ等の光透過性を有する透明導電材料によって形成されている。本実施形態において、画素電極ＰＥ及び接続電極ＣＮ２は、ＩＴＯで形成されている。画素電極ＰＥ及び接続電極ＣＮ２の厚みは、例えば、それぞれ５０ｎｍ以下である。

絶縁層２１は、絶縁層２０、画素電極ＰＥ、及び接続電極ＣＮ２の上に設けられ、画素電極ＰＥ、接続電極ＣＮ２等を覆っている。絶縁層２１は、ＳｉＮ等の絶縁材料で形成されている。本実施形態において、絶縁層２１は、ＳｉＮで形成されている。絶縁層２１の厚みは、例えば５０乃至１５０ｎｍである。本実施形態において、絶縁層２１は、第６絶縁層と称される場合がある。

第１共通電極ＣＥ１は、絶縁層２１の上に設けられ、表示領域ＤＡ及び非表示領域ＮＤＡに位置している。第１共通電極ＣＥ１は、絶縁層２１に形成されたコンタクトホールｈ１４を通り、接続電極ＣＮ２にコンタクトしている。第１共通電極ＣＥ１は、画素電極ＰＥと対向し、上記保持容量ＣＳの一部を形成している。

第１共通電極ＣＥ１は、ＩＴＯ、ＯＳ、ＩＺＯ等の光透過性を有する透明導電材料によって形成されている。本実施形態において、第１共通電極ＣＥ１は、ＩＴＯで形成されている。第１共通電極ＣＥ１の厚みは、例えば５０ｎｍ以下である。

スペーサ２８は、第１共通電極ＣＥ１の上に設けられている。スペーサ２８は、金属層ＭＥに重なっている。本実施形態において、スペーサ２８は、有機絶縁材料で形成された柱状スペーサである。スペーサ２８の高さは、例えば３０００ｎｍ以下である。
絶縁層２１、第１共通電極ＣＥ１、及びスペーサ２８の上に、配向膜２９が設けられている。

一方、対向基板ＣＴは、光透過性を有するガラス基板や樹脂基板等の第２絶縁基板５０と、配向膜５１と、を備えている。配向膜５１は、第２絶縁基板５０の配向膜２９と対向する側の面に設けられている。

各配向膜２９，５１は、液晶層ＬＣに含まれる液晶分子を初期配向方向に配向する機能を有している。一例として、各配向膜２９，５１は、ポリイミドなどの高分子膜に紫外線を照射して異方性を持たせる光配向処理が施された光配向膜である。但し、各配向膜２９，５１は、ラビング処理が施されたラビング配向膜であってもよい。また、配向膜２９，５１の何れか一方が光配向膜であり、他方がラビング配向膜であってもよい。

上記のように、アレイ基板ＡＲは、複数の透明導電層ＴＥを備えている。複数の透明導電層ＴＥは、絶縁層１６の上方に位置し、対向しつつ積層されている。そのため、平面視にて限られた領域内に、所望の容量を持った保持容量ＣＳを形成することができる。複数の透明導電層ＴＥのうちの一の透明導電層は、画素電極ＰＥである。画素電極ＰＥは、複数の透明導電層ＴＥのうちの残りの複数の透明導電層を介して半導体層ＳＣ１の第２領域Ｒ２に電気的に接続されている。

本実施形態において、アレイ基板ＡＲは、第１透明導電層ＴＥ１、第２透明導電層ＴＥ２、第３透明導電層ＴＥ３、第４透明導電層ＴＥ４、及び第５透明導電層ＴＥ５を備えている。コンタクト電極ＣＡ１は、第１透明導電層ＴＥ１で構成されている。コンタクト電極ＣＡ２及び接続電極ＣＮ１は、それぞれ第２透明導電層ＴＥ２で構成されている。第２共通電極ＣＥ２は、第３透明導電層ＴＥ３で構成されている。画素電極ＰＥ及び接続電極ＣＮ２は、それぞれ第４透明導電層ＴＥ４で構成されている。第１共通電極ＣＥ１は、第５透明導電層ＴＥ５で構成されている。

コンタクト電極ＣＡ１、コンタクト電極ＣＡ２、及び画素電極ＰＥは、互いに電気的に接続され、第１電気系統を構成している。例えば、画素電極ＰＥは、コンタクト電極ＣＡ１及びコンタクト電極ＣＡ２を介して半導体層ＳＣ１の第２領域Ｒ２に電気的に接続されている。接続電極ＣＮ１、第２共通電極ＣＥ２、接続電極ＣＮ２、及び第１共通電極ＣＥ１は、互いに電気的に接続され、第２電気系統を構成している。そして、上記第１電気系統は、上記第２電気系統と電気的に独立している。

図５は、アレイ基板ＡＲの表示領域ＤＡの一部を示す拡大平面図であり、複数のゲート線Ｇ、複数の半導体層ＳＣ１、及び複数のゲート電極ＧＥ１を示す図である。図中、半導体層ＳＣ１にドットパターンを付している。
図５に示すように、ゲート線Ｇは、本線部Ｇａと、本線部Ｇａと一体に形成された複数の突出部Ｇｂと、を有している。本線部Ｇａは、第１方向Ｘに延在している。本線部Ｇａは、第１方向Ｘに平行な側縁Ｇａ１，Ｇａ２を有している。表示領域ＤＡにおいて、本線部Ｇａの第２方向Ｙの幅は、全長にわたって一定である。複数の突出部Ｇｂは、本線部Ｇａの側縁Ｇａ１側に位置し、側縁Ｇａ１から第２方向Ｙに突出し、第１方向Ｘに互いに間隔を置いて並んでいる。本実施形態において、突出部Ｇｂは四角形の形状を持っている。突出部Ｇｂは、ゲート電極ＧＥ１のための台座として機能する面積を確保するために設けられている。言い換えると、突出部Ｇｂは、コンタクトホールｈ１を形成可能な領域を拡張するために設けられている。

ゲート電極ＧＥ１は、複数のゲート線Ｇのうちの一のゲート線Ｇに電気的に接続され、上記ゲート線Ｇと重なった領域に位置している。ゲート電極ＧＥ１は、第２方向Ｙに延在し、本線部Ｇａ及び突出部Ｇｂに重なっている。コンタクトホールｈ１は、本線部Ｇａと突出部Ｇｂとに跨って形成されている。コンタクトホールｈ１は、ゲート線Ｇの輪郭に隙間を空けて形成されている。コンタクトホールｈ１の全体は、ゲート電極ＧＥ１で覆われている。なお、図５に示したコンタクトホールｈ１の位置及びサイズは、コンタクトホールｈ１の底（上記ゲート線Ｇと上記絶縁層１３と界面）におけるものである。

ゲート電極ＧＥ１の第１方向Ｘの幅は、全長にわたって一定ではない。ゲート電極ＧＥ１において、半導体層ＳＣ１に重なった領域の幅は、突出部Ｇｂに重なった領域の幅より大きい。本実施形態において、第１方向Ｘにおいて、ゲート電極ＧＥ１の突出部Ｇｂに重なった領域の幅は、突出部Ｇｂの幅と同一である。そして、ゲート電極ＧＥ１は、突出部Ｇｂに対して第１方向Ｘにずれて位置していない。第２方向Ｙにおいて、ゲート電極ＧＥ１は、突出部Ｇｂの端を越え、隣のゲート線Ｇ側に向かって延出している。

半導体層ＳＣ１のチャネル領域ＲＣ１は、ゲート線Ｇ（本線部Ｇａ）とゲート電極ＧＥ１の幅広部とに重なっている。チャネル領域ＲＣ１は、ゲート電極ＧＥ１（幅広部）と重なった領域にて屈曲している。本実施形態において、チャネル領域ＲＣ１は、第１方向Ｘに延在した部分と、第２方向Ｙに延在した部分とを有し、７０°から１１０°の角度で屈曲している。好ましくは、チャネル領域ＲＣ１の、第１方向Ｘに延在した部分と、第２方向Ｙに延在下部分は８０°から１００°の角度であり、より好ましくは９０°の角度で屈曲している。チャネル幅は、チャネル領域ＲＣ１の全長にわたって一定であるが、製造上のばらつきなどによる多少のチャネル幅のばらつきは一定の範囲として許容される。チャネル領域ＲＣ１の第１領域Ｒ１側の端は、第１方向Ｘにおいて、ゲート電極ＧＥ１（幅広部）の側縁に隙間を空けて位置している。

高精細な画素ＰＸ（副画素ＳＰ）であっても、半導体層ＳＣ１に屈曲したチャネル領域ＲＣ１を持たせることで、十分な長さのチャネル長を確保することができる。なお、十分な長さのチャネル長を確保できない場合、チャネル領域ＲＣ１が導体化（メタル化）し、半導体としての特性が得られ難くなるものである。
十分な長さのチャネル長の確保、及び半導体層ＳＣ１とゲート電極ＧＥ１との位置合わせを考慮すると、ゲート電極ＧＥ１は、上記のように幅広部を有していた方がより望ましい。但し、ゲート電極ＧＥ１は上記幅広部を有していなくともよく、言い換えると、ゲート電極ＧＥ１の第１方向Ｘの幅は全長にわたって一定でもよい。

第２方向Ｙにて、チャネル領域ＲＣ１は、コンタクトホールｈ１に隙間を空けて位置している。コンタクトホールｈ１からチャネル領域ＲＣ１までのマージンを確保することで、コンタクトホールｈ１がチャネル領域ＲＣ１に重ならないようにすることができる。これにより、ゲート電極ＧＥ１と半導体層ＳＣ１とが接触して電気的にショートする事態を回避することが出来る。

半導体層ＳＣ１の第１領域Ｒ１は、第２方向Ｙに延在し、側縁Ｇａ２を跨いで位置した拡張部を有している。ゲート線Ｇから外れた領域において、第１領域Ｒ１の拡張部は、第１辺Ｒ１ａと、第２辺Ｒ１ｂと、第１辺Ｒ１ａと第２辺Ｒ１ｂとの間の第３辺Ｒ１ｃと、を有し、台形の形状を持っている。第３辺Ｒ１ｃは、第１方向Ｘに平行であり、第２方向Ｙにてコンタクトホールｈ１に隙間を空けて位置している。コンタクトホールｈ１から第１領域Ｒ１までのマージンを確保することにより、第２方向に隣り合う画素間で電気的にショートする事態を回避することが出来る。
また、第１方向Ｘに並ぶ複数の第１領域Ｒ１（拡張部）は、第１方向Ｘに互いに間隔を空けて設けられている。

半導体層ＳＣ１の第２領域Ｒ２は、ゲート線Ｇ（本線部Ｇａ）と重なった領域にて屈曲している。本実施形態において、第２領域Ｒ２は、第１方向Ｘに延在した部分と、第２方向Ｙに延在した部分とを有し、７０°から１１０°の角度で屈曲している。また、好ましくは第２領域Ｒ２の第１方向Ｘに延在した部分と第２方向Ｙに延在下部分は８０°から１００°の角度で屈曲し、より好ましくは９０°の角度で屈曲している。第２領域Ｒ２は、側縁Ｇａ１を跨いで位置した拡張部を有している。ゲート線Ｇから外れた領域において、第２領域Ｒ２の拡張部は、第１辺Ｒ２ａと、第２辺Ｒ２ｂと、を有し、三角形の形状を持っている。

第２領域Ｒ２の第１辺Ｒ２ａは、右上の第１領域Ｒ１の第１辺Ｒ１ａに隙間を空けて対向している。例えば、第１辺Ｒ２ａと第１辺Ｒ１ａとは、平行であることが望ましい。第２領域Ｒ２の第２辺Ｒ２ｂは、左上の第１領域Ｒ１の第２辺Ｒ１ｂに隙間を空けて対向している。例えば、第２辺Ｒ２ｂと第２辺Ｒ１ｂとは、平行であることが望ましい。

上記のように、第１領域Ｒ１に第１辺Ｒ１ａ及び第２辺Ｒ１ｂを持たせ、第２領域Ｒ２に第１辺Ｒ２ａ及び第２辺Ｒ２ｂを持たせることで、第２領域Ｒ２と別の半導体層ＳＣ１第１領域Ｒ１との間の絶縁距離を確保することができ、かつ、第１領域Ｒ１及び第２領域Ｒ２の各々の拡張部を効率よく拡張することができる。

さらに、半導体層ＳＣ１の第２領域Ｒ２は、第１辺Ｒ２ａから連続した第３辺Ｒ２ｃと、第２辺Ｒ２ｂから連続した第４辺Ｒ２ｄと、をさらに有している。第３辺Ｒ２ｃ及び第４辺Ｒ２ｄは、それぞれ、第２方向Ｙに平行であり、側縁Ｇａ１と交差している。第３辺Ｒ２ｃは、右隣りのゲート電極ＧＥ１（同一の副画素ＳＰのゲート電極ＧＥ１）に隙間を空けて対向している。第４辺Ｒ２ｄは、左隣りのゲート電極ＧＥ１（左隣りの副画素ＳＰのゲート電極ＧＥ１）に隙間を空けて対向している。
コンタクトホールｈ１から第２領域Ｒ２までのマージンを確保することにより、ゲート電極ＧＥ１と半導体層ＳＣ１とが電気的にショートすることを回避することが出来る。そして、上述したように、半導体層ＳＣ１は、マージンを確保できる範囲内にてできるだけ拡張して形成されている。

図６は、アレイ基板ＡＲの表示領域ＤＡの一部を示す拡大平面図であり、複数のゲート線Ｇ、複数の半導体層ＳＣ１、複数のソース線Ｓ、及び複数のコンタクト電極ＣＡ１（複数の第１透明導電層ＴＥ１）を示す図である。
図６に示すように、コンタクトホールｈ４は、半導体層ＳＣ１の第１領域Ｒ１の拡張部と対向する領域に形成されている。なお、図６に示したコンタクトホールｈ４の位置及びサイズは、コンタクトホールｈ４の底（上記半導体層ＳＣ１と上記絶縁層１４と界面）におけるものである。

各々のソース線Ｓは、第２方向Ｙに延在し、複数のゲート線Ｇと交差している。ソース線Ｓは、半導体層ＳＣ１及び上記ゲート電極ＧＥ１（図５）に重なっている。そのため、ゲート電極ＧＥ１は、ゲート線Ｇ及びソース線Ｓと重なった領域に位置している。半導体層ＳＣ１のチャネル領域ＲＣ１は、ゲート線Ｇ及びソース線Ｓと重なった領域にて屈曲している。

表示領域ＤＡにおいて、ソース線Ｓの第１方向Ｘの幅は、全長にわたって一定である。本実施形態において、第１方向Ｘにおいて、ソース線Ｓの幅は、ゲート線Ｇ上を除く領域において突出部Ｇｂの幅と同一、またはそれ以下であることが望ましい。ソース線Ｓは、コンタクトホールｈ４の全体を覆っている。複数のソース線Ｓのうちの一のソース線Ｓは、コンタクトホールｈ４を通り第１領域Ｒ１の拡張部に電気的に接続されている。
上記のことから、第１領域Ｒ１の拡張部は、ソース線Ｓのための台座として機能する面積を確保するために設けられている。

副画素ＳＰの開口領域ＯＡは、複数のゲート線Ｇ及び複数のソース線Ｓのうち、隣合う一対のゲート線Ｇと隣合う一対のソース線Ｓとで囲まれている。半導体層ＳＣ１において、第１領域Ｒ１の拡張部の一部及び第２領域Ｒ２の拡張部の一部は、それぞれ開口領域ＯＡに位置している。
図６に示すように開口領域ＯＡの第２方向Ｙにおける幅は、ゲート線Ｇの第２方向Ｙにおける幅よりも小さい。一例では開口領域ＯＡの第２方向Ｙにおける幅は、３ｎｍであり、ゲート線Ｇの第２方向Ｙにおける幅は５ｎｍである。

コンタクトホールｈ７は、半導体層ＳＣ１の第２領域Ｒ２の拡張部と対向する領域に形成されている。なお、図６に示したコンタクトホールｈ７の位置及びサイズは、コンタクトホールｈ７の底（上記半導体層ＳＣ１と上記絶縁層１４と界面）におけるものである。

副画素ＳＰは、コンタクト電極ＣＡ１を有している。複数のコンタクト電極ＣＡ１は、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置されている。コンタクト電極ＣＡ１は、四角形の形状を持っている。コンタクト電極ＣＡ１は、第１方向Ｘに平行な第１辺ＣＡ１ａ及び第２辺ＣＡ１ｂと、第２方向Ｙに平行な第３辺ＣＡ１ｃ及び第４辺ＣＡ１ｄと、を有している。

第１辺ＣＡ１ａは、自副画素ＳＰの開口領域ＯＡに位置している。
第２辺ＣＡ１ｂは、自副画素ＳＰのスイッチング素子ＳＷ１と電気的に接続されたゲート線Ｇに重なっている。
第３辺ＣＡ１ｃは、自副画素ＳＰのコンタクトホールｈ７より、右側（自副画素ＳＰのスイッチング素子ＳＷ１と電気的に接続されたソース線Ｓ側）に位置している。
第４辺ＣＡ１ｄは、自副画素ＳＰのコンタクトホールｈ７より、左側に位置している。
上記のことから、コンタクト電極ＣＡ１及びコンタクトホールｈ７は、第２領域Ｒ２の拡張部とともに開口領域ＯＡに位置している。

第３辺ＣＡ１ｃは、自副画素ＳＰのコンタクトホールｈ７と、右側のソース線Ｓとの間に位置してもよく、右側のソース線Ｓに重なっていてもよい。第４辺ＣＡ１ｄは、自副画素ＳＰのコンタクトホールｈ７と、左側のソース線Ｓとの間に位置してもよく、左側のソース線Ｓに重なっていてもよい。
本実施形態において、第３辺ＣＡ１ｃは右側のソース線Ｓの左辺に重なり、第４辺ＣＡ１ｄは左側のソース線Ｓの右辺に重なっている。言い換えると、第１方向Ｘにおいて、コンタクト電極ＣＡ１の幅と、開口領域ＯＡの幅と、は同一である。

第１辺ＣＡ１ａ、第２辺ＣＡ１ｂ、第３辺ＣＡ１ｃ、及び第４辺ＣＡ１ｄは、それぞれ、コンタクトホールｈ７に隙間を空けて位置している。コンタクトホールｈ７から第１辺ＣＡ１ａ、第２辺ＣＡ１ｂ、第３辺ＣＡ１ｃ、及び第４辺ＣＡ１ｄまでのそれぞれのマージンを確保することで、コンタクトホールｈ７の全体をコンタクト電極ＣＡ１で覆うことができる。これにより、製造工程において、第２領域Ｒ２（半導体層ＳＣ１）が消失する事態を回避することができる。

コンタクトホールｈ７と第１辺ＣＡ１ａとの第２方向Ｙの隙間、コンタクトホールｈ７と第３辺ＣＡ１ｃとの第１方向Ｘの隙間、及びコンタクトホールｈ７と第４辺ＣＡ１ｄとの第１方向Ｘの隙間は、同一であることが望ましい。これらの隙間の各々より、コンタクトホールｈ７と第２辺ＣＡ１ｂとの第２方向Ｙの隙間は大きい。これにより、コンタクトホールｈ７と第２辺ＣＡ１ｂとの間に、コンタクト電極ＣＡ１とコンタクト電極ＣＡ２とのコンタクト領域を確保することができる。

図７は、アレイ基板ＡＲの表示領域ＤＡの一部を示す拡大平面図であり、複数のソース線Ｓ、複数のコンタクト電極ＣＡ１（複数の第１透明導電層ＴＥ１）、及び複数のコンタクト電極ＣＡ２（複数の第２透明導電層ＴＥ２）を示す図である。
図７に示すように、コンタクトホールｈ８は、コンタクトホールｈ７と第２辺ＣＡ１ｂとの間に位置し、コンタクト電極ＣＡ１と対向する領域に形成されている。第２方向Ｙにおいて、コンタクトホールｈ８は、コンタクトホールｈ７から離れて位置している。但し、コンタクトホールｈ８の一部は、コンタクトホールｈ７に重なってもよい。コンタクトホールｈ９は、コンタクトホールｈ８に重なっている。コンタクトホールｈ９のサイズは、コンタクトホールｈ８のサイズより大きくしている。なお、図７に示したコンタクトホールｈ８の位置及びサイズは、コンタクトホールｈ８の底（コンタクト電極ＣＡ１と上記絶縁層１７と界面）におけるものである。図７に示したコンタクトホールｈ９の位置及びサイズは、コンタクトホールｈ９の底におけるものである。本実施形態において、コンタクトホールｈ９の底は、上記カラーフィルタＣＦと有機絶縁層ＯＩと界面に位置している。
また図７にて省略しているが、図４、図５、図６に示すように図７においてもコンタクトホールｈ７、コンタクトホールｈ８、及びコンタクトホールｈ９はゲート線Ｇに重なっている。

但し、上述したように、有機絶縁層ＯＩは、コンタクトホールｈ８におけるカラーフィルタＣＦ及び絶縁層１７の内周面を完全に覆っていてもよい。その場合、コンタクトホールｈ９の底は、コンタクト電極ＣＡ１と有機絶縁層ＯＩと界面に位置している。

副画素ＳＰは、コンタクト電極ＣＡ２を有している。複数のコンタクト電極ＣＡ２は、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置されている。コンタクト電極ＣＡ２は、四角形の形状を持っている。コンタクト電極ＣＡ２は、コンタクトホールｈ９の一部を覆っている。コンタクト電極ＣＡ２は、コンタクトホールｈ８，ｈ９を介してコンタクト電極ＣＡ１に部分的に接続されていればよい。コンタクト電極ＣＡ２の製造時に、コンタクト電極ＣＡ１のＩＴＯは結晶化している。そのため、コンタクト電極ＣＡ２がコンタクトホールｈ９の全体を覆っていなくとも、コンタクト電極ＣＡ１が消失することはない。
但し、コンタクト電極ＣＡ２は、コンタクトホールｈ９の全体を覆ってもよい。

さらに図４に示すように、コンタクト電極ＣＡ２はコンタクトホールｈ８において、第１色層ＣＬ１、第１色層ＣＬ１と異なる色の第３色層ＣＬ３に接している。図７において図４に基づき説明すると、コンタクトホールｈ７は第３色相ＣＬ３に重なり、また、コンタクトホールｈ８は第１色層ＣＬ１と第３色層ＣＬ３の間の領域に形成されたカラーフィルタＣＦの開口である。このカラーフィルタＣＦの開口はゲート線Ｇに重なる。カラーフィルタＣＦの開口は、異なる色層同士の境界に形成されるものであってもよい。

コンタクト電極ＣＡ２の右辺は、自副画素ＳＰのコンタクトホールｈ９と、右側のソース線Ｓとの間に位置してもよく、右側のソース線Ｓに重なっていてもよい。コンタクト電極ＣＡ２の左辺は、自副画素ＳＰのコンタクトホールｈ９と、左側のソース線Ｓとの間に位置してもよく、左側のソース線Ｓに重なっていてもよい。
本実施形態において、コンタクト電極ＣＡ２の右辺は右側のソース線Ｓの左辺に重なり、コンタクト電極ＣＡ２の左辺は左側のソース線Ｓの右辺に重なっている。言い換えると、第１方向Ｘにおいて、コンタクト電極ＣＡ２の幅は、コンタクト電極ＣＡ１の幅と同一である。

例えば、コンタクト電極ＣＡ２は、コンタクト電極ＣＡ１に重なっていない上端部を有している。一方、コンタクト電極ＣＡ１は、コンタクト電極ＣＡ２に重なっていない下端部を有している。

図８は、アレイ基板ＡＲの表示領域ＤＡの一部を示す拡大平面図であり、複数のゲート線Ｇ、複数のソース線Ｓ、複数のコンタクト電極ＣＡ２（複数の第２透明導電層ＴＥ２）、及び複数の画素電極ＰＥ（複数の第４透明導電層ＴＥ４）を示す図である。
図８に示すように、コンタクトホールｈ１１は、コンタクト電極ＣＡ２に重なった領域に位置している。本実施形態において、コンタクトホールｈ１１の一部は、開口領域ＯＡに位置している。コンタクトホールｈ１１は、コンタクト電極ＣＡ２の各々の辺に隙間を空けて位置している。

副画素ＳＰは、画素電極ＰＥを有している。複数の画素電極ＰＥは、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置されている。画素電極ＰＥは、は、四角形の形状を持っている。画素電極ＰＥは、コンタクトホールｈ１１の全体を覆っている。画素電極ＰＥの一部は、コンタクトホールｈ１０（ｈ９）に重なっている。ただし、画素電極ＰＥは、コンタクトホールｈ１０に重なっていない方が望ましい。何故なら、コンタクトホールｈ１０の内部にて画素電極ＰＥを除去することは困難であり、第２方向Ｙに隣合う画素電極ＰＥ間にて、ショートが発生する恐れがあるためである。

画素電極ＰＥの右辺は、自副画素ＳＰのコンタクトホールｈ１１と、右側のソース線Ｓとの間に位置してもよく、右側のソース線Ｓに重なっていてもよい。画素電極ＰＥの左辺は、自副画素ＳＰのコンタクトホールｈ１１と、左側のソース線Ｓとの間に位置してもよく、左側のソース線Ｓに重なっていてもよい。
本実施形態において、画素電極ＰＥの右辺は右側のソース線Ｓの左辺に重なり、画素電極ＰＥの左辺は左側のソース線Ｓの右辺に重なっている。言い換えると、第１方向Ｘにおいて、画素電極ＰＥの幅は、コンタクト電極ＣＡ２の幅と同一である。

本実施例において、例えば、画素電極ＰＥは、コンタクト電極ＣＡ２に重なっていない上端部を有している。一方、コンタクト電極ＣＡ２は、画素電極ＰＥに重なっていない下端部を有している。

図９は、アレイ基板ＡＲの表示領域ＤＡの一部を示す拡大平面図であり、複数のゲート線Ｇ、複数のソース線Ｓ、第２共通電極ＣＥ２（第３透明導電層ＴＥ３）、及び金属層ＭＥを示す図である。図中、金属層ＭＥにドットパターンを付している。

図９に示すように、第２共通電極ＣＥ２は、表示領域ＤＡにて格子状に形成されている。第２共通電極ＣＥ２は、第１方向Ｘに延在し第２方向Ｙに間隔を置いて並べられた複数の第１延在部ＣＥ２ａと、第２方向Ｙに延在し第１方向Ｘに間隔を置いて並べられた複数の第２延在部ＣＥ２ｂと、が一体となって形成されている。隣合う一対の第１延在部ＣＥ２ａと隣合う一対の第２延在部ＣＥ２ｂとは、コンタクトホールｈ１１を囲んでいる。
また、図９に示すように格子状の第２共通電極ＣＥ２の開口は開口領域ＯＡよりも大きく、格子状の金属層ＭＥの開口よりも小さい。

第２方向Ｙにおいて、第１延在部ＣＥ２ａとコンタクトホールｈ１１との隙間が一定となるように、第１延在部ＣＥ２ａは配置されている。本実施形態において、第１延在部ＣＥ２ａの全体は、ゲート線Ｇに重なっていないが、ゲート線Ｇに重なってもよい。

第１方向Ｘにおいて、第２延在部ＣＥ２ｂとコンタクトホールｈ１１との隙間が一定となるように、第２延在部ＣＥ２ｂは配置されている。本実施形態において、第２延在部ＣＥ２ｂの全体は、ソース線Ｓに重なっている。本実施形態において、第２延在部ＣＥ２ｂの第１方向Ｘの幅は、ソース線Ｓの第１方向Ｘの幅と同一である。但し、第２延在部ＣＥ２ｂの幅は、ソース線Ｓの幅より小さくともよく、ソース線Ｓの幅より大きくともよい。第２共通電極ＣＥ２は、複数の副画素ＳＰで共用されている。

金属層ＭＥは、表示領域ＤＡにて格子状に形成されている。金属層ＭＥは、第１方向Ｘに延在し第２方向Ｙに間隔を置いて並べられた複数の第１金属層ＭＥａと、第２方向Ｙに延在し第１方向Ｘに間隔を置いて並べられた複数の第２金属層ＭＥｂと、が一体となって形成されている。隣合う一対の第１金属層ＭＥａと隣合う一対の第２金属層ＭＥｂとは、コンタクトホールｈ１１を囲んでいる。

第２方向Ｙにおいて、第１金属層ＭＥａの幅は、第１延在部ＣＥ２ａの幅より小さい。本実施形態において、第１金属層ＭＥａの全体は、第１延在部ＣＥ２ａに重なっている。第１方向Ｘにおいて、第２金属層ＭＥｂとコンタクトホールｈ１１との隙間が一定となるように、第２金属層ＭＥｂは配置されている。本実施形態において、第２金属層ＭＥｂの全体は、第２延在部ＣＥ２ｂとともにソース線Ｓに重なっている。本実施形態において、第２金属層ＭＥｂの第１方向Ｘの幅は、ソース線Ｓの第１方向Ｘの幅と同一である。但し、第２金属層ＭＥｂの幅は、ソース線Ｓの幅より小さくともよい。なお、第２金属層ＭＥｂの幅はソース線Ｓの幅より大きくともよいが、開口領域ＯＡの縮小を招くため望ましくない。
金属層ＭＥは、開口領域ＯＡを囲んだ遮光層（いわゆる、ブラックマトリクス）として機能している。

図１０は、アレイ基板ＡＲの表示領域ＤＡの一部を示す拡大平面図であり、複数のゲート線Ｇ、複数のソース線Ｓ、複数の画素電極ＰＥ、及び第１共通電極ＣＥ１を示す図である。
図１０に示すように、第１共通電極ＣＥ１は、表示領域ＤＡに位置する複数の延在部ＣＥ１ａを有している。複数の延在部ＣＥ１ａは、それぞれ第１方向Ｘに延在し、第２方向Ｙに間隔を置いて並べられている。

各々の延在部ＣＥ１ａは、本線部ＣＥ１ｂと、本線部ＣＥ１ｂと一体に形成された複数の突出部ＣＥ１ｃと、を有している。
本線部ＣＥ１ｂは第１方向Ｘに延在し、本線部ＣＥ１ｂの全体はゲート線Ｇに重なっている。本線部ＣＥ１ｂの第２方向Ｙの幅は、全長にわたって一定である。
突出部ＣＥ１ｃは、ソース線Ｓに重なった領域に設けられ、本線部ＣＥ１ｂから第２方向Ｙに突出している。突出部ＣＥ１ｃは、本線部ＣＥ１ｂの両側に設けられている。突出部ＣＥ１ｃは、本線部ＣＥ１ｂから離れるほど先細る形状を有している。本実施形態において、突出部ＣＥ１ｃは、台形の形状を持っている。

延在部ＣＥ１ａは、第１方向Ｘに平行な対称軸を有し、線対称な形状を持っている。第２方向Ｙに隣合う一対の延在部ＣＥ１ａにおいて、一方の延在部ＣＥ１ａの複数の突出部ＣＥ１ｃと、他方の延在部ＣＥ１ａの複数の突出部ＣＥ１ｃとは、第１方向Ｘに交互に設けられている。

ここで、画素電極ＰＥと、延在部ＣＥ１ａの間の領域と、開口領域ＯＡとが重なった領域を重畳領域とする。図中、重畳領域にドットパターンを付している。第１方向Ｘに隣合う一対の重畳領域は、第２方向Ｙの対称軸に対して線対称の位置関係にある。第２方向Ｙに隣合う一対の重畳領域は、第１方向Ｘの対称軸に対して線対称の位置関係にある。
上記液晶層ＬＣは、画素電極ＰＥと第１共通電極ＣＥ１との間に生じる電界によって駆動される。

なお、第１共通電極ＣＥ１の構成は、本実施形態の構成に限定されるものではなく、種々変形可能である。例えば、第１共通電極ＣＥ１は、図１１に示すように構成されてもよい。図１１は、本実施形態の変形例に係るアレイ基板ＡＲの表示領域ＤＡの一部を示す拡大平面図であり、複数のゲート線Ｇ、複数のソース線Ｓ、複数の画素電極ＰＥ、及び第１共通電極ＣＥ１を示す図である。図１１において、第１共通電極ＣＥ１以外の構成は、図１０と同一である。
図１１に示すように、第１共通電極ＣＥ１は、表示領域ＤＡに位置する複数の延在部ＣＥ１ａを有している。複数の延在部ＣＥ１ａは、それぞれ第２方向Ｙに延在し、第１方向Ｘに間隔を置いて並べられている。

各々の延在部ＣＥ１ａは、本線部ＣＥ１ｂと、本線部ＣＥ１ｂと一体に形成された複数の第１突出部ＣＥ１ｄと、本線部ＣＥ１ｂと一体に形成された複数の第２突出部ＣＥ１ｅと、を有している。
本線部ＣＥ１ｂは第２方向Ｙに延在し、本線部ＣＥ１ｂの少なくとも一部はソース線Ｓに重なっている。本線部ＣＥ１ｂの第１方向Ｘの幅は、全長にわたって一定である。
第１突出部ＣＥ１ｄは、開口領域ＯＡに設けられ、本線部ＣＥ１ｂから第１方向Ｘに突出している。
第２突出部ＣＥ１ｅは、ゲート線Ｇに重なった領域に設けられ、本線部ＣＥ１ｂから第１方向Ｘに突出している。
第１突出部ＣＥ１ｄ及び第２突出部ＣＥ１ｅは、本線部ＣＥ１ｂの片側に設けられている。第１突出部ＣＥ１ｄ及び第２突出部ＣＥ１ｅは、本線部ＣＥ１ｂから離れるほど先細る形状を有している。本実施形態において、第１突出部ＣＥ１ｄ及び第２突出部ＣＥ１ｅは、台形の形状を持っている。第１突出部ＣＥ１ｄのうち第１方向Ｘに鋭角に傾斜した辺と第１方向Ｘとのなす角度は、第２突出部ＣＥ１ｅのうち第１方向Ｘに鋭角に傾斜した辺と第１方向Ｘとのなす角度より大きい。
ここでも、画素電極ＰＥと、延在部ＣＥ１ａの間の領域と、開口領域ＯＡとが重なった領域を重畳領域とし、図中、重畳領域にドットパターンを付している。
本実施形態の液晶表示装置ＤＳＰは、上記のように構成されている。

次に、本実施形態の液晶表示装置ＤＳＰの製造工程について説明する。ここでは、液晶表示装置ＤＳＰの製造工程のうち、アレイ基板ＡＲの製造工程について説明する。図１２乃至図２０は、アレイ基板ＡＲの製造方法を説明するための図である。図１２乃至図２０において、表示領域の一部を拡大して示している。

図１２及び図４に示すように、アレイ基板ＡＲの製造が開始されると、まず、第１絶縁基板１０、又は第１絶縁基板１０を含み第１絶縁基板１０よりサイズの大きい大板を用意する。続いて、第１絶縁基板１０（又は、大板）の上に、絶縁層１１、複数の半導体層ＳＣ２、及び絶縁層１２を順に形成する。

次いで、絶縁層１２の上に、複数のゲート線Ｇ及び複数のゲート電極ＧＥ２を同時に形成する。なお、図１２（及び図１３乃至図２０）には、仮想の基準線を格子状に付している。本実施形態において、第１方向Ｘの第１基準線ＲＬ１は本線部Ｇａを第２方向Ｙに二等分する線に相当し、第２方向Ｙの第２基準線ＲＬ２は突出部Ｇｂを第１方向Ｘに二等分する線に相当している。隣合う２本の第１基準線ＲＬ１及び隣合う２本の第２基準線ＲＬ２で囲まれた領域は、副画素ＳＰの領域（サイズ）に相当している。本実施形態において、副画素ＳＰは、一辺が１０μｍ以下であり、微細に構成されている。
その後、絶縁層１２、複数のゲート線Ｇ、及び複数のゲート電極ＧＥ２の上に、絶縁層１３を形成する。
例えば複数のゲート線Ｇの幅は５μｍであり、隣り合うゲート線Ｇ同士のスペースは３ｎｍである。また、ゲート線Ｇの幅及びゲート線Ｇ同士のスペースの上述の数字は突出部Ｇｂを含んでいない数値としている。

図１３及び図４に示すように、続いて、絶縁層１３の上に、酸化物半導体を用いて半導体層ＳＣ１を形成する。次いで、絶縁層１３及び半導体層ＳＣ１の上に、絶縁層１４を形成する。その後、絶縁層１４の上に、上述した半導体キャップ層を形成したままにしてもよく、上記半導体キャップ層を形成した後に上記半導体キャップ層を除去してもよい。次いで、ドライエッチングにより、コンタクトホールｈ１，ｈ２，ｈ３を同時に形成する。コンタクトホールｈ１は半導体層ＳＣ１に重ならないため、半導体層ＳＣ１が消失する事態を回避することができる。

図１４及び図４に示すように、続いて、絶縁層１４の上に、ゲート電極ＧＥ１及び下部コンタクト電極ＢＣ１，ＢＣ２を形成する。その後、半導体層ＳＣ１の第１領域Ｒ１及び第２領域Ｒ２を低抵抗化させる。例えば、半導体層ＳＣ１の第１領域Ｒ１及び第２領域Ｒ２にイオン注入法を用い、不純物を注入する。上記不純物としては、リン、ボロン等を挙げることができる。これにより、半導体層ＳＣ１、ゲート電極ＧＥ１等を備えたスイッチング素子ＳＷ１が形成される。

次いで、絶縁層１４、ゲート電極ＧＥ１、及び下部コンタクト電極ＢＣ１，ＢＣ２の上に、絶縁層１５を形成する。続いて、コンタクトホールｈ４，ｈ５，ｈ６を同時に形成する。

図１５及び図４に示すように、続いて、絶縁層１５の上に、ソース線Ｓ、及び上部コンタクト電極ＵＣ１，ＵＣ２を同時に形成する。その後、絶縁層１５、ソース線Ｓ、及び上部コンタクト電極ＵＣ１，ＵＣ２の上に、絶縁層１６を形成する。

図１６及び図４に示すように、続いて、コンタクトホールｈ７を形成した後、絶縁層１６の上に、コンタクト電極ＣＡ１を形成する。コンタクト電極ＣＡ１はコンタクトホールｈ７の全体を覆っている。そのため、コンタクト電極ＣＡ１を形成する際のエッチングにより、半導体層ＳＣ１が消失する事態を回避することができる。

その後、絶縁層１６及びコンタクト電極ＣＡ１の上に、絶縁層１７及びコンタクトホールｈ１７を形成する。さらにその後、カラーフィルタＣＦを順に形成する。コンタクトホールｈ１７は、ドライエッチングにより形成すればよい。次いで、コンタクトホールｈ８を形成する。コンタクトホールｈ８はカラーフィルタＣＦに形成されたコンタクトホールであり、異なる色層同士の境界に形成されている。続いて、カラーフィルタＣＦの上に、有機絶縁層ＯＩを形成する。
また、図１６においてコンタクトホールｈ１７を省略しているが、図４に示すようにコンタクトホールｈ８に重なるものである。

図１７及び図４に示すように、次いで、コンタクトホールｈ９を形成する。その後、絶縁層１８の上に、コンタクト電極ＣＡ２及び接続電極ＣＮ１を形成する。上述したように、コンタクト電極ＣＡ２は、コンタクトホールｈ９の全体を覆っていなくともよい。コンタクト電極ＣＡ２の製造時にコンタクト電極ＣＡ１のＩＴＯは結晶化しているため、コンタクト電極ＣＡ２を含む第２透明導電層ＴＥ２のためのエッチング液でコンタクト電極ＣＡ１が消失することはない。その後、絶縁層１８、コンタクト電極ＣＡ２、及び接続電極ＣＮ１の上に、絶縁層１９を形成する。

図１８及び図４に示すように、続いて、絶縁層１９の上に、第２共通電極ＣＥ２を形成する。
図１９及び図４に示すように、続いて、第２共通電極ＣＥ２の上に、金属層ＭＥを形成する。次いで、絶縁層１９、第２共通電極ＣＥ２、及び金属層ＭＥの上に、絶縁層２０を形成する。

図２０及び図４に示すように、続いて、コンタクトホールｈ１１，ｈ１２，ｈ１３を同時に形成する。次いで、絶縁層２０の上に、画素電極ＰＥ及び接続電極ＣＮ２を同時に形成する。

その後、絶縁層２０、画素電極ＰＥ、及び接続電極ＣＮ２の上に、絶縁層２１、第１共通電極ＣＥ１、スペーサ２８、及び配向膜２９を順に形成する。これにより、アレイ基板ＡＲの製造は終了する。

上記のように構成された本実施形態に係る液晶表示装置ＤＳＰによれば、アレイ基板ＡＲは、対向しつつ積層された複数の透明導電層ＴＥを備えている。例えば、アレイ基板ＡＲは、画素電極ＰＥに重なった共通電極ＣＥ１及びＣＥ２を備えている分、平面視にて画素電極ＰＥを拡張しなくとも、保持容量ＣＳを確保することができる。そのため、高精細化を図ることが可能な液晶表示装置ＤＳＰを得ることができる。

また、半導体層ＳＣ１のチャネル領域ＲＣ１は、ゲート電極ＧＥ１と重なった領域にて屈曲している。そのため、高精細化を図ることが可能な液晶表示装置ＤＳＰを得ることができる。

さらに、高精細（超高精細）の液晶表示装置ＤＳＰにおいて、少しでも開口率の向上を図ることができ、かつ、設計マージンを確保することのできる液晶表示装置ＤＳＰを得ることができる。例えば、開口領域ＯＡに位置するコンタクト電極ＣＡ１を透明導電材料で形成することで、開口率の向上に寄与することができる。上記の液晶表示装置ＤＳＰは、例えば、ＶＲ（Virtual Reality）用途に適用可能である。

本発明の実施形態を説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記の新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。上記実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、上述した実施形態は、上述した液晶表示装置ＤＳＰ以外の液晶表示装置、液晶表示装置以外の表示装置にも適用可能である。

また、上述した実施形態は、表示装置への適用に限らず、薄膜トランジスタを備える半導体装置に適用可能である。

ＤＳＰ…液晶表示装置、ＰＮＬ…液晶表示パネル、ＰＸ…画素、
ＳＰ，ＳＰ１，ＳＰ２，ＳＰ３…副画素、ＡＲ…アレイ基板、１０…第１絶縁基板、
１１〜２１…絶縁層、ｈ１〜ｈ１４…コンタクトホール、Ｇ…ゲート線、Ｇａ…本線部、
Ｇａ１，Ｇａ２…側縁、Ｇｂ…突出部、Ｓ…ソース線、ＳＣ１…半導体層、
Ｒ１…第１領域、Ｒ２…第２領域、ＲＣ１…チャネル領域、ＧＥ１…ゲート電極、
ＳＷ１…スイッチング素子、ＣＦ…カラーフィルタ、ＣＬ１…第１色層、
ＣＬ３…第３色層、ＯＩ…有機絶縁層、ＦＳ１，ＦＳ２…平坦面、
ＣＡ１…コンタクト電極、ＣＡ２…コンタクト電極、ＣＥ１…第１共通電極、
ＣＥ２…第２共通電極、ＯＰ１…開口、ＭＥ…金属層、ＰＥ…画素電極、
ＴＥ，ＴＥ１〜ＴＥ５…透明導電層、ＣＳ…保持容量、２９…配向膜、ＣＴ…対向基板、
５０…第２絶縁基板、５１…配向膜、ＬＣ…液晶層、ＤＡ…表示領域、
ＮＤＡ…非表示領域、ＯＡ…開口領域、ＡＸ…中心軸、Ｄ１…第１最短距離、
Ｄ２…第２最短距離、Ｘ…第１方向、Ｙ…第２方向、Ｚ…第３方向。

Claims (12)

1. 第１領域と、第２領域と、前記第１領域と前記第２領域との間のチャネル領域と、を有する半導体層と、
   前記半導体層の上に位置した第１絶縁層と、
   前記第１絶縁層の上に位置し、前記チャネル領域と対向したゲート電極と、
   前記第１絶縁層及び前記ゲート電極の上に位置した第２絶縁層と、
   前記第２絶縁層の上方に位置する複数の透明導電層と、を備え、
   前記複数の透明導電層は、画素電極、第１導電層、及び第２導電層を有し、
   前記画素電極は、前記第２導電層に接触し、
   前記第２導電層は前記第１導電層に接触し、
   前記第１導電層は、前記第１絶縁層及び前記第２絶縁層に形成された第１コンタクトホールを介し前記半導体層の前記第２領域に接触している、
   表示装置。
2. 第１方向に延在し、前記第１方向に交差する第２方向に間隔を置いて並べられた複数のゲート線と、
   前記第２方向に延在し、前記第１方向に間隔を置いて並べられ、前記複数のゲート線と交差した複数のソース線と、をさらに備え、
   前記ゲート電極は、前記複数のゲート線のうちの一のゲート線に電気的に接続され、前記ゲート線及び前記ソース線と重なった領域に位置し、
   前記第１領域は、前記複数のソース線のうちの一のソース線に電気的に接続され、
   前記第１導電層は、前記複数のゲート線及び前記複数のソース線のうち、隣合う一対のゲート線と隣合う一対のソース線とで囲まれた開口領域に位置し、
   前記開口領域の前記第２方向における幅は、前記ゲート線の前記第２方向における幅よりも小さい、
   請求項１に記載の表示装置。
3. 前記第２領域は、前記第１導電層とともに前記開口領域に位置し、
   前記半導体層は、酸化物半導体で形成されている、
   請求項２に記載の表示装置。
4. 前記第２絶縁層及び前記第１導電層の上に位置した第３絶縁層と、
   前記第３絶縁層の上に位置した第４絶縁層と、
   前記第４絶縁層の上に位置した第５絶縁層と、
   前記第５絶縁層の上に位置した第６絶縁層と、をさらに備え、
   前記複数の透明導電層は、さらに、第３導電層と、第４導電層と、第５導電層と、をさらに備え、
   前記第２導電層は、前記第３絶縁層の上に設けられ、前記第４絶縁層で覆われ、前記第３絶縁層に形成された第２コンタクトホールを通り前記第１導電層にコンタクトし、
   前記第３導電層は、前記第４絶縁層の上に設けられ、前記第５絶縁層で覆われ、前記第２導電層と対向し、
   前記第４導電層は、前記第５絶縁層の上に設けられ、前記第６絶縁層で覆われ、前記第２導電層に電気的に接続され、前記第３導電層と対向し、
   前記第５導電層は、前記第６絶縁層の上に設けられ、前記第３導電層に電気的に接続され、前記第４導電層と対向し、
   前記画素電極は、前記第４導電層で構成され、
   前記第１導電層、前記第２導電層、及び前記第４導電層を含む第１電気系統は、前記第３導電層及び前記第５導電層を含む第２電気系統と電気的に独立している、
   請求項３に記載の表示装置。
5. 第１領域と、第２領域と、前記第１領域と前記第２領域との間のチャネル領域と、を有する半導体層と、
   前記半導体層の上に位置した第１絶縁層と、
   前記第１絶縁層の上に位置し、前記チャネル領域と対向したゲート電極と、
   前記第１絶縁層及び前記ゲート電極の上に位置した第２絶縁層と、
   前記第２絶縁層の上方に位置し、前記第２領域に電気的に接続された画素電極と、を備え、
   前記チャネル領域は、前記ゲート電極と重なった領域にて屈曲している、
   表示装置。
6. 第１方向に延在し、前記第１方向に交差する第２方向に間隔を置いて並べられた複数のゲート線と、
   前記第２方向に延在し、前記第１方向に間隔を置いて並べられ、前記複数のゲート線と交差した複数のソース線と、をさらに備え、
   前記ゲート電極は、前記複数のゲート線のうちの一のゲート線に電気的に接続され、前記ゲート線及び前記ソース線と重なった領域に位置し、
   前記チャネル領域は、前記ゲート線及び前記ソース線と重なった領域にて屈曲している、
   請求項５に記載の表示装置。
7. 前記第２絶縁層の上に設けられ、前記第１絶縁層及び前記第２絶縁層に形成された第１コンタクトホールを通り前記第２領域にコンタクトした第１透明導電層をさらに備え、
   前記第１透明導電層は、前記複数のゲート線及び前記複数のソース線のうち、隣合う一対のゲート線と隣合う一対のソース線とで囲まれた開口領域に位置し、
   前記画素電極は、前記第１透明導電層を介して前記第２領域に電気的に接続されている、
   請求項６に記載の表示装置。
8. 前記第２領域は、前記第１透明導電層とともに前記開口領域に位置し、
   前記半導体層は、酸化物半導体で形成されている、
   請求項７に記載の表示装置。
9. 前記第２絶縁層及び前記第１透明導電層の上に位置した第３絶縁層と、
   前記第３絶縁層の上に設けられ、前記第３絶縁層に形成された第２コンタクトホールを通り前記第１透明導電層にコンタクトした第２透明導電層と、をさらに備え、
   前記画素電極は、前記第１透明導電層及び前記第２透明導電層を介して前記第２領域に電気的に接続され、
   前記第３絶縁層は、
   前記第２透明導電層と対向する側に第１平坦面を有する着色層と、
   前記着色層と前記第２透明導電層との間に位置し、前記第２透明導電層と接する第２平坦面を有する有機絶縁層と、を含み、
   前記第２平坦面に平行な方向にて、前記第２コンタクトホールの中心軸から前記第２平坦面までの第２最短距離は、前記第２コンタクトホールの前記中心軸から前記第１平坦面までの第１最短距離より短い、
   請求項７に記載の表示装置。
10. 第１基板と、
    前記第１基板に隙間を置いて対向配置された第２基板と、
    前記第１基板と前記第２基板との間に保持された液晶層と、を備え、
    前記第１基板は、前記半導体層、前記第１絶縁層、前記ゲート電極、前記第２絶縁層、及び前記画素電極を有している、
    請求項１乃至９の何れか１項に記載の表示装置。
11. 第１領域と、第２領域と、前記第１領域と前記第２領域との間のチャネル領域と、を有する半導体層と、
    前記半導体層の上に位置した第１絶縁層と、
    前記第１絶縁層の上に位置し、前記チャネル領域と対向したゲート電極と、を備え、
    前記チャネル領域は、前記ゲート電極と重なった領域にて屈曲している、
    半導体装置。
12. 前記半導体層は、酸化物半導体で形成されている、
    請求項１１に記載の半導体装置。

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