CN106292113A - 阵列基板、显示面板及阵列基板的制作方法 - Google Patents

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Abstract

本公开提供了一种阵列基板、显示面板及阵列基板的制作方法。该阵列基板包括多个像素，各个像素包括：一薄膜晶体管；一第一导电层；一第二导电层，所述第二导电层设置于所述薄膜晶体管上方；以及一第三导电层，设置于所述第二导电层上方，并与所述第一导电层连接；其中，所述多个像素中包括沿第一方向排列的n个像素，所述n个像素中的第k个像素的所述第二导电层与所述第k个像素的所述第三导电层至少部分重叠，形成所述第k个像素的一第一电容；所述n个像素中的第k+1个像素的所述第二导电层与所述第k个像素的所述第一导电层至少部分重叠，形成所述第k个像素的一第二电容；其中，1≤k≤n‑1，n为正整数。本公开能够增加像素的像素电容的大小。

Description

阵列基板、显示面板及阵列基板的制作方法
技术领域
本公开涉及液晶显示技术领域，具体涉及一种阵列基板、显示面板及阵列基板的制作方法。
背景技术
液晶显示面板(Liquid Crystal Display，LCD)具有色彩表现优异、可视角度大、对比度高等优点，使得其具有广阔的市场前景。
一般情况下，每一行薄膜晶体管(TFT)打开的时间比较短，很难达到液晶的响应时间，从而会使液晶显示面板出现闪烁现象。因此，为了避免这样的问题，液晶显示面板一般均会包括像素电容Cst，其中对于部分液晶显示面板，其像素电容即为由像素电极和公共电极形成的电容。这样，在薄膜晶体管关闭之后的一定时间内，该像素电容便可以用于维持像素电极的电压，从而为液晶响应提供更长的时间。
根据边缘场开关寄生(Fringe Field Switching，FFS)制作液晶显示面板因其有较宽的视角和不易受液晶盒厚轻微变化的影响，俗称为硬屏。但这种液晶显示面板中的薄膜晶体管容易产生漏电的问题，往往需要较大的像素电容Cst，以防止在一帧的时间薄膜晶体管漏电引起像素灰阶变化，灰阶变化会引起液晶显示面板的光学品质下降，如串扰和闪速等现象。
图1A-1B中为现有技术中一种FFS型液晶显示面板中阵列基板的结构及其包含的像素电容的示意图。其中，主要由公共电极ITO2、绝缘层PV2以及像素电极ITO3构成第k个像素的像素电容Cst01或者第k+1个像素的像素电容Cst11。
随着液晶显示面板分辨率进一步增加，单个像素的面积越来越小，相应的像素电容也会变小，使得像素电压保持能力下降，液晶的响应时间不够，从而导致闪烁现象的发生，影响显示效果。现有设计可以通过增加像素电极的面积或降低绝缘层的有效膜厚以提高像素电容。然而增加像素电极的面积往往会降低像素开口率、增加色偏不良率；降低绝缘层的有效膜厚对工艺的挑战较大。
发明内容
本公开的目的在于提供一种阵列基板、显示面板及阵列基板的制作方法，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的一个或多个问题。
本公开的其他特性和优点将通过下面的详细描述变得清晰，或部分地通过本公开的实践而习得。
根据本公开的一个方面，提供一种阵列基板，包括多个像素，各个像素包括：
一薄膜晶体管；
一第一导电层；
一第二导电层，所述第二导电层设置于所述薄膜晶体管上方；以及
一第三导电层，设置于所述第二导电层上方，并与所述第一导电层连接；
其中，所述多个像素中包括沿第一方向排列的n个像素，所述n个像素中的第k个像素的所述第二导电层与所述第k个像素的所述第三导电层至少部分重叠，形成所述第k个像素的一第一电容；所述n个像素中的第k+1个像素的所述第二导电层与所述第k个像素的所述第一导电层至少部分重叠，形成所述第k个像素的一第二电容；其中，1≤k≤n-1，n为正整数。
在本公开的一种示例性实施例中，所述第k个像素的所述第一导电层至少部分地设置于所述第k+1个像素的所述第二导电层的下方。
在本公开的一种示例性实施例中，所述第k个像素的所述第一导电层的一端沿所述第一方向延伸至所述第k+1个像素的开口区。
在本公开的一种示例性实施例中，各个像素还包括：
一第一绝缘层，所述第一绝缘层设置于所述第一导电层与所述第二导电层之间；
一第二绝缘层，所述第二绝缘层设置于所述第二导电层与所述第三导电层之间；
一第一通孔，所述第一通孔设置于所述第一绝缘层和所述第二绝缘层相对应的位置；
其中，所述第一导电层通过所述第一绝缘层和所述第二绝缘层上的所述第一通孔与所述第三导电层连接。
在本公开的一种示例性实施例中，各个像素还包括：
一平坦化层，所述平坦化层位于所述薄膜晶体管和所述第一导电层之间；
一第二通孔，所述第二通孔设置于所述平坦化层上；
其中，所述第一导电层通过所述平坦化层上的所述第二通孔与所述薄膜晶体管的漏极连接。
在本公开的一种示例性实施例中，所述第一导电层的面积大于所述第三导电层的面积。
根据本公开的一个方面，提供一种显示面板，包括：
一根据上述任意一项所述的阵列基板；
一彩膜基板；以及
一液晶层，其中所述液晶层设置于所述阵列基板和所述彩膜基板之间。
根据本公开的一个方面，提供一种阵列基板的制作方法，所述阵列基板包括多个像素，各个像素的制作方法包括：
形成一薄膜晶体管；
形成一第一导电层；
在所述薄膜晶体管上方形成一第二导电层；以及
在所述第二导电层上方形成一第三导电层；
其中，所述第三导电层与所述第一导电层连接，所述多个像素中包括沿第一方向排列的n个像素，所述n个像素中的第k个像素的所述第二导电层与所述第k个像素的所述第三导电层至少部分重叠，形成所述第k个像素的一第一电容；所述n个像素中的第k+1个像素的所述第二导电层与所述第k个像素的所述第一导电层至少部分重叠，形成所述第k个像素的一第二电容；其中，1≤k≤n-1，n为正整数。
在本公开的一种示例性实施例中，所述第k个像素的所述第一导电层至少部分地设置于所述第k+1个像素的所述第二导电层的下方。
在本公开的一种示例性实施例中，所述第k个像素的所述第一导电层的一端沿所述第一方向延伸至所述第k+1个像素的开口区。
在本公开的一种示例性实施例中，还包括：
在所述第一导电层与所述第二导电层之间形成一第一绝缘层；
在所述第二导电层与所述第三导电层之间形成一第二绝缘层；
在所述第一绝缘层和所述第二绝缘层相对应的位置形成一第一通孔；
其中，所述第一导电层通过所述第一绝缘层和所述第二绝缘层上的所述第一通孔与所述第三导电层连接。
在本公开的一种示例性实施例中，还包括：
在所述薄膜晶体管和所述第一导电层之间形成一平坦化层；
在所述平坦化层上形成一第二通孔；
其中，所述第一导电层通过所述平坦化层上的所述第二通孔与所述薄膜晶体管的漏极连接。
本发明的有益效果是：区别于现有技术的情况，本发明通过新增的一导电层桥接薄膜晶体管的漏极和像素电极，该新增的导电层与公共电极对应形成一额外电容，该额外电容与原有的像素电极和公共电极对应形成的电容并联组合形成一更大的电容，增加了像素的像素电容的大小，将像素电极的电压保持时间延长，可以有效的避免闪烁现象，进而提高显示效果。
附图说明
通过参照附图详细描述其示例性实施例，本公开的上述和其它特征及优点将变得更加明显。
图1A-1B是现有技术中一种FFS型液晶显示面板中阵列基板的结构及其包含的像素电容的示意图。
图2A-2C是本公开示例性实施例中一种FFS型阵列基板的结构及其包含的像素电容的示意图。
图3是基于图1A-1B的像素的3D示意图。
图4A-4B是基于图2A-2C的像素的3D示意图。
图5是本公开示例性实施例中一种显示面板的结构示意图。
图6是本公开示例性实施例中一种阵列基板的制作方法的流程图。
图7A-7F是本公开示例性实施例中另一种阵列基板的制作方法的流程图。
具体实施方式
现在将参考附图更全面地描述示例性实施例。然而，示例性实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例性实施例的构思全面地传达给本领域的技术人员。在图中，为了清晰，夸大、变形或简化了形状尺寸。在图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
此外，所描述的特征、结构或步骤可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、步骤、结构等。
本实施方式首先提供了一种阵列基板，包括多个像素，各个像素包括：一薄膜晶体管；一第一导电层；一第二导电层，所述第二导电层设置于所述薄膜晶体管上方；以及一第三导电层，设置于所述第二导电层上方，并与所述第一导电层连接；其中，所述多个像素中包括沿第一方向排列的n个像素，所述n个像素中的第k个像素的所述第二导电层与所述第k个像素的所述第三导电层至少部分重叠，形成所述第k个像素的一第一电容；所述n个像素中的第k+1个像素的所述第二导电层与所述第k个像素的所述第一导电层至少部分重叠，形成所述第k个像素的一第二电容；其中，1≤k≤n-1，n为正整数。
图2A-2C是本公开示例性实施例中一种FFS型阵列基板的结构及其构成的像素的像素电容的示意图。
如图2A所示的实施例，该阵列基板包括：基板11；缓冲层12，设置于基板11上方；薄膜晶体管13，设置于缓存层12上方；第一导电层ITO1，设置于薄膜晶体管13上方，并与薄膜晶体管13的漏极D连接。
可选的，基板11为透明的玻璃基板，在其他实施方式中，也可以是透明的塑料基板。
其中，薄膜晶体管13可以包括：源极S和漏极D。其中，源极S和漏极D为金属或金属氧化物材料。
可选的，缓冲层12可以是SiOx、SiNx或者SiOx和SiNx的混合物。
可选的，薄膜晶体管13可以是底栅型也可以是顶栅型(图2A所示)，当然也可以是其他结构，此处不作限定。
本示例实施方式中的阵列基板包括一像素阵列。该像素阵列包括纵横交叉的像素行和像素列(如图2B所示)。其中，多个平行的像素列中至少包括相邻的第一像素列和第二像素列；类似的，多个平行的像素行中至少包括相邻的第一像素行和第二像素行。图2B中示出的像素行和像素列的方向虽然是垂直的，但其并不用于限定本公开。需要说明的是，如图2A所示，仅示出行或者列方向上相邻的两个像素(第k个像素和第k+1个像素)，但本公开并不以此为限。
第k个像素和第k+1个像素分别包括：薄膜晶体管13；第一导电层ITO1；第二导电层ITO2，第二导电层ITO2设置于薄膜晶体管13上方；以及第三导电层ITO3，设置于第二导电层ITO2上方，并与第一导电层ITO1连接。
需要说明的是，虽然本公开的实施例中第一导电层ITO1、第二导电层ITO2以及第三导电层ITO3均以ITO(Indium Tin Oxides)，铟锡氧化物半导体透明导电膜)为例进行说明，但本公开并不限定于此，其可以是任意的透明的金属氧化物。
在示例性实施例中，第一导电层ITO1和第三导电层ITO3可以为像素电极，第二导电层ITO2可以为公共电极。但本公开并不限定于此。
参见图2C，假设第k个像素指向第k+1个像素(图示中的从右至左)为第一方向，该阵列基板上的多个像素中包括沿该第一方向排列的n个像素，该n个像素中的第k个像素的第二导电层ITO2与第k个像素的第三导电层ITO3至少部分重叠，形成第k个像素的一第一电容Cst01；该n个像素中的第k+1个像素的第二导电层ITO2与第k个像素的第一导电层ITO1至少部分重叠，形成第k个像素的一第二电容Cst02。其中，1≤k≤n-1，n为正整数。这样，第k个像素的总像素电容值为Cst01+Cst02。
继续参见图2C，以此类推，可以得到该n个像素中的第k+1个像素的第二导电层ITO2与第k+1个像素的第三导电层ITO3至少部分重叠，形成第k+1个像素的一第一电容Cst11；该n个像素中的第k+2个像素的第二导电层ITO2与第k+1个像素的第一导电层ITO1至少部分重叠，形成第k+1个像素的一第二电容Cst12。这样，第k+1个像素的总像素电容值为Cst11+Cst12。其他各像素的像素电容于此类似，在此不再详述。
具体地，第k个像素的第一导电层ITO1与第k+1个像素的第二导电层ITO2存在对应部分，其中，该对应部分的形状以及面积的大小可根据实际情况自行设定，此处不作限定。另外，第k个像素的第二导电层ITO2与第k个像素的第三导电层ITO3同样存在对应部分，其中，该对应部分的形状以及面积的大小可根据实际情况自行设定。
根据平行板电容C的原理，即其中ε为介电常数，S为两块平行板重叠部分的面积，d为两块平行板的间距，可知，第k个像素的第二导电层ITO2与第k个像素的第三导电层ITO3可以形成一个第一电容Cst01，第k个像素的第一导电层ITO1与第k+1个像素的第二导电层ITO2可形成一个第二电容Cst02。同时，由于第k个像素的第一导电层ITO1和第k个像素的第三导电层ITO3是电连接的，因此，该两个电容Cst01和Cst02相当于两个并联的电容。根据电容并联公式：C＝Cst01+Cst02，两个并联的电容其总电容值大于任意一个电容的容值。因此，由第k个像素的第一导电层ITO1、第k个像素的第二导电层ITO2、第k个像素的第三导电层ITO3与第k+1个像素的第二导电层ITO2组成的双层像素电容的容值更大，其可以将像素电极的电压保持时间延长，当像素尺寸减小后，可以有效的避免闪烁现象，进而提高显示效果。
同时，在现有技术中，将第三导电层ITO3与薄膜晶体管13的漏极D直接进行电连接，在对第二导电层ITO2进行蚀刻时，薄膜晶体管13的源极S和漏极D会受到蚀刻，从而降低第三导电层ITO3与薄膜晶体管13之间的接触电阻。而在本实施方式中，第三导电层ITO3通过第一导电层ITO1桥接薄膜晶体管13的漏极D，防止对第三导电层ITO3进行蚀刻时，薄膜晶体管13的源极S和漏极D会受到过蚀刻引起的接触异常。
继续参考图2A，第k个像素的第一导电层ITO1至少部分地设置于第k+1个像素的第二导电层ITO2的下方。以用于相应的形成第k个像素的第一导电层ITO1和第k+1个像素的第二导电层ITO2之间的第k个像素的第二电容Cst02的对应部分。
其中，每一像素还可以包含信号线、控制线和开口区。其中开口区包含了以特定方式排列的液晶分子，根据液晶分子在不同电压下排列方式的变化，改变透过像素光线的振动方向，并与偏振板相结合实现了从全黑到全白状态下不同灰阶的过渡。
在图2A所示的实施例中，第k个像素的第一导电层ITO1的一端沿所述第一方向延伸至所述第k+1个像素的开口区15。即把连接第k个像素的第一导电层ITO1的一端(例如图示中的右端)反向延长至第k+1个像素的开口区15。本实施例由于增加的用作电容平板层的第一导电层ITO1和第二导电层ITO2均采用透明导电层，且延伸到相邻的下一个像素的开口区，增加的像素电容大小可以比较大。
继续参考图2A，各个像素还可以包括：一第一绝缘层PV1，所述第一绝缘层PV1设置于所述第一导电层ITO1与所述第二导电层ITO2之间；一第二绝缘层PV2，所述第二绝缘层PV2设置于所述第二导电层ITO2与所述第三导电层ITO3之间；一第一通孔TH1，所述第一通孔TH1设置于所述第一绝缘层PV1和所述第二绝缘层PV2相对应的位置；其中，所述第一导电层ITO1通过所述第一绝缘层PV1和所述第二绝缘层PV2上的所述第一通孔TH1与所述第三导电层ITO3连接。
可选的，第一绝缘层PV1以及第二绝缘层PV2可以是采用有机材料制作的有机绝缘层，例如，苯并环丁烯。
在图2A所示的实施例中，各个像素还可以包括：一平坦化层14，所述平坦化层14位于所述薄膜晶体管13和所述第一导电层ITO1之间；一第二通孔TH2，所述第二通孔TH2设置于所述平坦化层14上；其中，所述第一导电层ITO1通过所述平坦化层14上的所述第二通孔TH2与所述薄膜晶体管TFT的漏极D连接。
可选的，平坦化层14可以是SiOx、SiNx或者SiOx和SiNx的混合物。另外，该阵列基板阵列基板中的像素结构还可以包括：栅线、数据线、触摸信号线等。
本实施方式提供的阵列基板，通过增加像素电容来改善液晶显示面板显示特性。本发明实施例通过增加一道像素电极和绝缘层制程，与原有的公共电极构成电容，在不降低像素开口率的前提下，能够有效地提高像素电容，将像素电极的电压保持时间延长，可以有效的避免闪烁现象，进而提高显示效果；另一方面，该新增的导电层同时也可以保护平坦化层不受后续制程的影响。同时，本发明实施例中新增的像素电极采用透明导电材料且延伸至相邻像素的开口区，不受限于黑矩阵(BM)等结构面积大小及设计规则，从而使得增加的像素电容大很多。
图3是基于图1A-1B的像素的3D示意图。
从现有设计的像素的3D示意图可以看出，像素电容的面积的大小由ITO3决定，而受限于穿透率的影响，ITO3的面积不可能设计得很大，因而现有设计中像素的像素电容的大小非常有限。
图4A-4B是基于图2A-2C的像素的3D示意图。
其中，图4B为图4A的局部放大示意图。由图4B可以看出，本发明实施例中新增的第一导电层ITO1的面积大于第三导电层ITO3的面积且第一导电层ITO1和第三导电层ITO3的延伸方向相反。
在图4A所示的实施例中，由于新增的第一导电层ITO1采用透明导电材料，其面积的大小基本不会影响穿透率，因此面积最大可以接近于整个像素的大小。因而由该像素中新增的第一导电层ITO1、该像素中的第一绝缘层PV1、该像素相邻的像素的第二导电层ITO2(面积最大也可以接近于整个像素的大小)所形成的该像素的第二电容对该像素整个像素电容的增加可以比图3所示的由该像素的ITO2、该像素的PV2、该像素的ITO3(面积较小)所形成的该像素的像素电容大的多，从而可以显著的提高整体的像素电容的大小。
图5是本公开示例性实施例中一种显示面板的结构示意图。
如图5所示，该显示面板100包括：一根据上述任意实施例所述的阵列基板10；一彩膜基板30；以及一液晶层20，其中所述液晶层20设置于所述阵列基板10和所述彩膜基板30之间。
其中，该阵列基板10是如以上各个实施方式中所述的阵列基板，其结构相似，这里不再赘述。
进一步的，本示例性实施例中还提供了一种对应于上述阵列基板的制作方法。由于该方法的具体实施方式已经在上述阵列基板的相关示例性实施例中进行了详细的描述，因此下述方法实施例中不再赘述。
图6是本公开示例性实施例中一种阵列基板的制作方法的流程图。
如图6所示，提供了一种阵列基板的制作方法，所述阵列基板包括多个像素，各个像素的制作方法包括：在步骤S10中，形成一薄膜晶体管。
在步骤S20中，形成一第一导电层。
在步骤S30中，在所述薄膜晶体管上方形成一第二导电层。
在步骤S40中，在所述第二导电层上方形成一第三导电层。
其中，所述第三导电层与所述第一导电层连接，所述多个像素中包括沿第一方向排列的n个像素，所述n个像素中的第k个像素的所述第二导电层与所述第k个像素的所述第三导电层至少部分重叠，形成所述第k个像素的一第一电容；所述n个像素中的第k+1个像素的所述第二导电层与所述第k个像素的所述第一导电层至少部分重叠，形成所述第k个像素的一第二电容；其中，1≤k≤n-1，n为正整数。
在示例性实施例中，所述第k个像素的所述第一导电层至少部分地设置于所述第k+1个像素的所述第二导电层的下方。
在示例性实施例中，所述第k个像素的所述第一导电层的一端沿所述第一方向延伸至所述第k+1个像素的开口区。
在示例性实施例中，所述方法还包括：在所述第一导电层与所述第二导电层之间形成一第一绝缘层；在所述第二导电层与所述第三导电层之间形成一第二绝缘层；在所述第一绝缘层和所述第二绝缘层相对应的位置形成一第一通孔；其中，所述第一导电层通过所述第一绝缘层和所述第二绝缘层上的所述第一通孔与所述第三导电层连接。
在示例性实施例中，所述方法还包括：在所述薄膜晶体管和所述第一导电层之间形成一平坦化层；在所述平坦化层上形成一第二通孔；其中，所述第一导电层通过所述平坦化层上的所述第二通孔与所述薄膜晶体管的漏极连接。
图7A-7F是本公开示例性实施例中另一种阵列基板的制作方法的流程图。本发明实施例的阵列基板的制作流程在平坦化层及之前的制作工艺流程与现有设计无异。在这之后，本提案的制作流程如下：
如图7A所示，沉积并光刻定义出第一导电层ITO1的图案。
如图7B所示，在上述图7A的基础上，沉积第一绝缘层PV1膜层。
正常完成平坦化层14后，先后在平坦化层14上方形成并光刻定义一层第一导电层ITO1导电图案层，以及一层绝缘层PV1，之后完成正常的像素电极制作流程。
如图7C所示，在上述图7B的基础上，沉积并光刻定义出第二导电层ITO2的图案。
如图7D所示，在上述图7C的基础上，沉积第二绝缘层PV2膜层。
如图7E所示，在上述图7D的基础上，光刻定义出PV1和PV2的图案。
如图7F所示，在上述图7E的基础上，沉积并光刻定义出第三导电层ITO3的图案。第三导电层ITO3图案延伸方向与第一导电层ITO1方向相反。
其中，形成于平坦化层14上方的第一导电层ITO1导电图案通过绝缘层(第一绝缘层PV1和第二绝缘层PV2的第一通孔TH1与最上方的第三导电层ITO3接通。形成于平坦化层14上方的第一导电层ITO1导电图案通过平坦化层14的第二通孔TH2与薄膜晶体管13的漏极D接通。
此外，新增加的像素电极制程同时也可以保护有机平坦化层不受后续干刻制程的影响。
当显示面板分辨率足够高时，绝缘层可能不会完全覆盖平坦化层。在本发明的阵列基板的制作流程中，第一导电层ITO1的存在也可以在干法刻蚀PV1和PV2时，保护平坦化层14免遭plasma的轰击。
其中，plasma，等离子体是一种由自由电子和带电离子为主要成分的物质形态，广泛存在于宇宙中，常被视为是物质的第四态，被称为等离子态，或者“超气态”，也称“电浆体”。等离子体具有很高的电导率，与电磁场存在极强的耦合作用。它是部分电离的气体，由电子、离子、自由基、中性粒子及光子组成。等离子体本身是含有物理和化学活泼粒子的电中性混合物.这些活泼自由基粒子能够做化学功，而带电原子和分子通过溅射能够做物理功，结果，通过物理轰击和化学反应，等离子工艺能够完成各种材料表面改性，包括表面活化、污染物去除、刻蚀等功效。
本公开已由上述相关实施例加以描述，然而上述实施例仅为实施本公开的范例。必需指出的是，已揭露的实施例并未限制本公开的范围。相反地，在不脱离本公开的精神和范围内所作的更动与润饰，均属本公开的专利保护范围。

Claims (12)

1.一种阵列基板，包括多个像素，其特征在于，各个像素包括：
一薄膜晶体管；
一第一导电层；
一第二导电层，所述第二导电层设置于所述薄膜晶体管上方；以及
一第三导电层，设置于所述第二导电层上方，并与所述第一导电层连接；
其中，所述多个像素中包括沿第一方向排列的n个像素，所述n个像素中的第k个像素的所述第二导电层与所述第k个像素的所述第三导电层至少部分重叠，形成所述第k个像素的一第一电容；所述n个像素中的第k+1个像素的所述第二导电层与所述第k个像素的所述第一导电层至少部分重叠，形成所述第k个像素的一第二电容；其中，1≤k≤n-1，n为正整数。
2.根据权利要求1所述的阵列基板，其特征在于，所述第k个像素的所述第一导电层至少部分地设置于所述第k+1个像素的所述第二导电层的下方。
3.根据权利要求2所述的阵列基板，其特征在于，所述第k个像素的所述第一导电层的一端沿所述第一方向延伸至所述第k+1个像素的开口区。
4.根据权利要求1所述的阵列基板，其特征在于，各个像素还包括：
一第一绝缘层，所述第一绝缘层设置于所述第一导电层与所述第二导电层之间；
一第二绝缘层，所述第二绝缘层设置于所述第二导电层与所述第三导电层之间；
一第一通孔，所述第一通孔设置于所述第一绝缘层和所述第二绝缘层相对应的位置；
其中，所述第一导电层通过所述第一绝缘层和所述第二绝缘层上的所述第一通孔与所述第三导电层连接。
5.根据权利要求1所述的阵列基板，其特征在于，各个像素还包括：
一平坦化层，所述平坦化层位于所述薄膜晶体管和所述第一导电层之间；
一第二通孔，所述第二通孔设置于所述平坦化层上；
其中，所述第一导电层通过所述平坦化层上的所述第二通孔与所述薄膜晶体管的漏极连接。
6.根据权利要求1所述的阵列基板，其特征在于，所述第一导电层的面积大于所述第三导电层的面积。
7.一种显示面板，其特征在于，包括：
一根据权利要求1-6任意一项所述的阵列基板；
一彩膜基板；以及
一液晶层，其中所述液晶层设置于所述阵列基板和所述彩膜基板之间。
8.一种阵列基板的制作方法，所述阵列基板包括多个像素，其特征在于，各个像素的制作方法包括：
形成一薄膜晶体管；
形成一第一导电层；
在所述薄膜晶体管上方形成一第二导电层；以及
在所述第二导电层上方形成一第三导电层；
其中，所述第三导电层与所述第一导电层连接，所述多个像素中包括沿第一方向排列的n个像素，所述n个像素中的第k个像素的所述第二导电层与所述第k个像素的所述第三导电层至少部分重叠，形成所述第k个像素的一第一电容；所述n个像素中的第k+1个像素的所述第二导电层与所述第k个像素的所述第一导电层至少部分重叠，形成所述第k个像素的一第二电容；其中，1≤k≤n-1，n为正整数。
9.根据权利要求8所述的阵列基板的制作方法，其特征在于，所述第k个像素的所述第一导电层至少部分地设置于所述第k+1个像素的所述第二导电层的下方。
10.根据权利要求9所述的阵列基板的制作方法，其特征在于，所述第k个像素的所述第一导电层的一端沿所述第一方向延伸至所述第k+1个像素的开口区。
11.根据权利要求8所述的阵列基板的制作方法，其特征在于，还包括：
在所述第一导电层与所述第二导电层之间形成一第一绝缘层；
在所述第二导电层与所述第三导电层之间形成一第二绝缘层；
在所述第一绝缘层和所述第二绝缘层相对应的位置形成一第一通孔；
其中，所述第一导电层通过所述第一绝缘层和所述第二绝缘层上的所述第一通孔与所述第三导电层连接。
12.根据权利要求8所述的阵列基板的制作方法，其特征在于，还包括：
在所述薄膜晶体管和所述第一导电层之间形成一平坦化层；
在所述平坦化层上形成一第二通孔；
其中，所述第一导电层通过所述平坦化层上的所述第二通孔与所述薄膜晶体管的漏极连接。
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