JP2021010225A - 電力変換装置 - Google Patents

Abstract

【課題】スイッチング素子の発する熱の放熱経路を制御しやすくすること。【解決手段】電力変換装置１は、複数のフライングキャパシタ回路１０，２０，３０，４０と、基板２と、を備える。複数のフライングキャパシタ回路１０，２０，３０，４０は、それぞれキャパシタ及び複数の主スイッチング素子Ｑ１を有する。複数のフライングキャパシタ回路１０，２０，３０，４０は、５レベル以上の出力電圧を出力可能なマルチレベルインバータの少なくとも一部を構成する。基板２には、複数のフライングキャパシタ回路１０，２０，３０，４０が実装される。複数のフライングキャパシタ回路１０，２０，３０，４０の各々の複数の主スイッチング素子Ｑ１は、基板２の一方向に並ぶように基板２に実装されている。【選択図】図１

Description

本開示は、一般に電力変換装置に関し、より詳細には、５レベル以上の出力電圧を出力可能なマルチレベルインバータを含む電力変換装置に関する。

特許文献１には、３レベル電圧発生回路を備えるインバータ装置（電力変換装置）が開示されている。このインバータ装置は、第１〜第４のスイッチ素子（スイッチング素子）と、キャパシタと、を有する。第１〜第４のスイッチ素子は、直流電源の第１入力端と第２入力端との間に直列接続されている。キャパシタは、第１のスイッチ素子と第２のスイッチ素子との接続点に第１端が接続され、第３のスイッチ素子と第４のスイッチ素子との接続点に第２端が接続されている。第２のスイッチ素子と第３のスイッチ素子との接続点を出力端とする。

特許第６１２３９００号公報

本開示は、スイッチング素子が発する熱の放熱経路を制御しやすい電力変換装置を提供することを目的とする。

本開示の一態様に係る電力変換装置は、複数のフライングキャパシタ回路と、基板と、を備える。前記複数のフライングキャパシタ回路は、それぞれキャパシタ及び複数の主スイッチング素子を有する。前記複数のフライングキャパシタ回路は、５レベル以上の出力電圧を出力可能なマルチレベルインバータの少なくとも一部を構成する。前記基板には、前記複数のフライングキャパシタ回路が実装される。前記複数のフライングキャパシタ回路の各々の前記複数の主スイッチング素子は、前記基板の一方向に並ぶように前記基板に実装されている。

本開示は、スイッチング素子が発する熱の放熱経路を制御しやすい、という利点がある。

図１は、本開示の一実施形態に係る電力変換装置の概要を示す平面図である。 図２は、同上の電力変換装置を示す斜視図である。 図３は、同上の電力変換装置の回路構成を示すブロック図である。 図４は、同上の電力変換装置を示す側面図である。 図５は、同上の電力変換装置において、基板での表面温度分布の一例の説明図である。

（１）概要
本実施形態の電力変換装置１は、入力された直流電力を交流電力に変換して出力する動作と、入力された交流電力を直流電力に変換して出力する動作と、のうちの少なくとも一方の動作を行う。電力変換装置１は、図１に示すように、複数（図１では４つ）のフライングキャパシタ回路１０，２０，３０，４０と、基板２と、を備える。以下、フライングキャパシタ回路を単に「ＦＣ回路」ともいう。

複数のＦＣ回路１０，２０，３０，４０は、それぞれキャパシタＣ１１，Ｃ２１，Ｃ３１，Ｃ４１及び複数の主スイッチング素子Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４，Ｑ３１〜Ｑ３４，Ｑ４１〜Ｑ４４を有する。具体的には、第１ＦＣ回路１０は、１つのキャパシタＣ１１と、複数の主スイッチング素子Ｑ１１〜Ｑ１４と、を有している。第２ＦＣ回路２０は、１つのキャパシタＣ２１と、複数の主スイッチング素子Ｑ２１〜Ｑ２４と、を有している。第３ＦＣ回路３０は、１つのキャパシタＣ３１と、複数の主スイッチング素子Ｑ３１〜Ｑ３４と、を有している。第４ＦＣ回路４０は、１つのキャパシタＣ４１と、複数の主スイッチング素子Ｑ４１〜Ｑ４４と、を有している。以下、複数の主スイッチング素子Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４，Ｑ３１〜Ｑ３４，Ｑ４１〜Ｑ４４を区別しない場合には、単に「主スイッチング素子Ｑ１」という。複数のＦＣ回路１０，２０，３０，４０は、５レベル以上（本実施形態では、５レベル）の出力電圧Ｖｏ（図３参照）を出力可能なマルチレベルインバータの少なくとも一部を構成する。

本実施形態では、マルチレベルインバータは、フライングキャパシタ方式のマルチレベルインバータである。マルチレベルインバータは、回路内でフローティングした複数のキャパシタ（フライングキャパシタ）Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１により複数の異なる電圧を保持し，それらの電圧値の加算および減算により複数のレベルの出力電圧Ｖｏを得るように構成されている。

基板２には、複数のＦＣ回路１０，２０，３０，４０が実装されている。本実施形態では、複数のＦＣ回路１０，２０，３０，４０は、いずれも基板２における同一の面（実装面２１）に実装されている。そして、複数のＦＣ回路１０，２０，３０，４０の各々の複数の主スイッチング素子Ｑ１は、基板２の一方向（長さ方向）に並ぶように基板２に実装されている。つまり、全ての主スイッチング素子Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４，Ｑ３１〜Ｑ３４，Ｑ４１〜Ｑ４４が、基板２の長さ方向に並ぶように基板２に実装されている。

上述のように、本実施形態では、複数のＦＣ回路１０〜４０の各々を構成する複数の主スイッチング素子Ｑ１が基板２の一方向に並ぶように基板２に実装されている。このため、本実施形態では、各主スイッチング素子Ｑ１に電流が流れた場合に、各主スイッチング素子Ｑ１の発する熱が、配線導体４等を通して基板２の全体にわたって分散しやすくなる。したがって、本実施形態では、スイッチング素子（ここでは、主スイッチング素子Ｑ１）の発する熱の放熱経路を制御しやすい、という利点がある。

（２）詳細
（２．１）電力変換装置の回路構成
以下、本実施形態の電力変換装置１について詳細に説明する。まず、電力変換装置１の回路構成について図３を用いて説明する。以下では、電力変換装置１の動作として、入力された直流電力を交流電力に変換して出力する動作について主として説明する。本実施形態では、後述するように、複数の主スイッチング素子Ｑ１の各々は、複数（ここでは、３つ）の第１半導体素子Ｑ１０を並列に接続して構成されている。また、本実施形態では、後述するように、複数の副スイッチング素子Ｑ２の各々は、複数（ここでは、３つ）の第２半導体素子Ｑ２０を並列に接続して構成されている。

ただし、図３では、主スイッチング素子Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４，Ｑ３１〜Ｑ３４，Ｑ４１〜Ｑ４４を、いずれも１つのスイッチング素子として図示している。同様に、図３では、副スイッチング素子Ｑ５１，Ｑ５２，Ｑ６１，Ｑ６２，Ｑ７１，Ｑ７２，Ｑ８１，Ｑ８２を、いずれも１つのスイッチング素子として図示している。したがって、以下の図３を用いた説明においては、主スイッチング素子Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４，Ｑ３１〜Ｑ３４，Ｑ４１〜Ｑ４４の各々を１つのスイッチング素子として取り扱うこととする。また、以下の図３を用いた説明においては、副スイッチング素子Ｑ５１，Ｑ５２，Ｑ６１，Ｑ６２，Ｑ７１，Ｑ７２，Ｑ８１，Ｑ８２の各々を１つのスイッチング素子として取り扱うこととする。以下、複数の副スイッチング素子Ｑ５１，Ｑ５２，Ｑ６１，Ｑ６２，Ｑ７１，Ｑ７２，Ｑ８１，Ｑ８２を区別しない場合には、単に「副スイッチング素子Ｑ２」という。

電力変換装置１は、直流電源１０１に接続されており、直流電源１０１から直流の入力電圧Ｖｉが入力される。以下の説明では、入力電圧Ｖｉの電圧値を「Ｅ」として説明する。電力変換装置１の一対の入力端Ｐ５１，Ｐ５２のうちの入力端Ｐ５１は、直流電源１０１の正極に接続され、入力端Ｐ５２は、直流電源１０１の負極に接続されている。本開示でいう「接続する」は、端子、電子部品、又は電線等の要素同士を機械的に接続することの他、要素同士を接続することを含んでいる。

また、電力変換装置１の一対の出力端Ｐ６１，Ｐ６２間に負荷１０２が接続されている。電力変換装置１は、負荷１０２に交流の出力電圧Ｖｏを出力する。負荷１０２は、電力変換装置１からの出力電圧Ｖｏにより動作するように構成されている。

電力変換装置１は、４つのＦＣ回路（第１ＦＣ回路１０〜第４ＦＣ回路４０）と、制御回路９と、を備えている。各ＦＣ回路は、１つのキャパシタ（フライングキャパシタ）と、複数（４つ）の主スイッチング素子Ｑ１とを備えている。本実施形態では、電力変換装置１が制御回路９を構成要素として含むこととして説明するが、制御回路９は電力変換装置１の構成要素でなくてもよい。

４つのＦＣ回路のうち、第１ＦＣ回路１０と第２ＦＣ回路２０とが対をなし、第３ＦＣ回路３０と第４ＦＣ回路４０とが対をなしている。言い換えれば、電力変換装置１は、一対のＦＣ回路を２組備えている。２組の一対のＦＣ回路は、第１ＦＣ回路１０及び第２ＦＣ回路２０の組と、第３ＦＣ回路３０及び第４ＦＣ回路４０の組とを含む。

一対の入力端Ｐ５１，Ｐ５２間に、第１ＦＣ回路１０及び第４ＦＣ回路４０の直列回路と、第３ＦＣ回路３０及び第２ＦＣ回路２０の直列回路と、が並列に接続されている。

具体的には、第１ＦＣ回路１０が入力端Ｐ５１と接続され、第４ＦＣ回路４０が入力端Ｐ５２と接続されている。第３ＦＣ回路３０が入力端Ｐ５１と接続され、第２ＦＣ回路２０が入力端Ｐ５２と接続されている。つまり、第１ＦＣ回路１０及び第３ＦＣ回路３０が高電位側のＦＣ回路であり、第４ＦＣ回路４０及び第２ＦＣ回路２０が低電位側のＦＣ回路である。

第１ＦＣ回路１０は、４つの主スイッチング素子Ｑ１１〜Ｑ１４と、１つのキャパシタＣ１１と、を備えている。

一例として、主スイッチング素子Ｑ１１〜Ｑ１４の各々は、デプレッション型のｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成されている。主スイッチング素子Ｑ１１〜Ｑ１４は、入力端Ｐ５１側から主スイッチング素子Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４の順に直列接続されている。

具体的には、主スイッチング素子Ｑ１１は、ドレインが入力端Ｐ５１と接続され、ソースが主スイッチング素子Ｑ１２のドレインと接続されている。主スイッチング素子Ｑ１２は、ソースが主スイッチング素子Ｑ１３のドレインと接続されている。主スイッチング素子Ｑ１３は、ソースが主スイッチング素子Ｑ１４と接続されている。主スイッチング素子Ｑ１４は、第４ＦＣ回路４０と接続されている。

主スイッチング素子Ｑ１１〜Ｑ１４は、それぞれ制御回路９から出力される制御信号Ｓ１１〜Ｓ１４によって制御される。

また、主スイッチング素子Ｑ１１〜Ｑ１４は、それぞれ寄生ダイオードＤ１１〜Ｄ１４を有している。寄生ダイオードＤ１１〜Ｄ１４は、それぞれアノードがソースと接続され、カソードがドレインと接続されるように構成されている。

キャパシタＣ１１は、主スイッチング素子Ｑ１１及び主スイッチング素子Ｑ１２の接続点と、主スイッチング素子Ｑ１３及び主スイッチング素子Ｑ１４の接続点と、の間に接続されている。言い換えれば、キャパシタＣ１１は、主スイッチング素子Ｑ１２及び主スイッチング素子Ｑ１３の直列回路と並列に接続されている。

主スイッチング素子Ｑ１２及び主スイッチング素子Ｑ１３の接続点が、第１ＦＣ回路１０の出力端Ｐ１１である。

キャパシタＣ１１は、両端電圧の電圧値が「Ｅ／４」となるようにプリチャージされる。「Ｅ」は、入力電圧Ｖｉの電圧値である。そして、第１ＦＣ回路１０では、電圧値「Ｅ／４」を中心にしてキャパシタＣ１１が充放電を繰り返すように、主スイッチング素子Ｑ１１〜Ｑ１４が制御される。したがって、第１ＦＣ回路１０の出力電圧の電圧値は、「Ｅ」、「３Ｅ／４」、「Ｅ／２」の３レベルとなる。ここでいう第１ＦＣ回路１０の出力電圧とは、直流電源１０１の負極の電位を基準とした、第１ＦＣ回路１０の出力端Ｐ１１の電位である。

第４ＦＣ回路４０は、４つの主スイッチング素子Ｑ４１〜Ｑ４４と、１つのキャパシタＣ４１と、を備えている。

一例として、主スイッチング素子Ｑ４１〜Ｑ４４の各々は、デプレッション型のｎチャネルＭＯＳＦＥＴで構成されている。主スイッチング素子Ｑ４１〜Ｑ４４は、第１ＦＣ回路１０側から主スイッチング素子Ｑ４１、Ｑ４２、Ｑ４３、Ｑ４４の順に直列接続されている。

具体的には、主スイッチング素子Ｑ４１は、ドレインが第１ＦＣ回路１０の主スイッチング素子Ｑ１４のソースと接続され、ソースが主スイッチング素子Ｑ４２のドレインと接続されている。主スイッチング素子Ｑ４２は、ソースが主スイッチング素子Ｑ４３のドレインと接続されている。主スイッチング素子Ｑ４３は、ソースが主スイッチング素子Ｑ４４と接続されている。主スイッチング素子Ｑ４４は、入力端Ｐ５２と接続されている。

つまり、第１ＦＣ回路１０の主スイッチング素子Ｑ１１〜Ｑ１４及び第４ＦＣ回路４０の主スイッチング素子Ｑ４１〜Ｑ４４は、直流電源１０１の出力端間（一対の入力端Ｐ５１，Ｐ５２）間において、直列に接続されている。

主スイッチング素子Ｑ４１〜Ｑ４４は、それぞれ制御回路９から出力される制御信号Ｓ４１〜Ｓ４４によって制御される。

また、主スイッチング素子Ｑ４１〜Ｑ４４は、それぞれ寄生ダイオードＤ４１〜Ｄ４４を有している。寄生ダイオードＤ４１〜Ｄ４４は、それぞれアノードがソースと接続され、カソードがドレインと接続されるように構成されている。

キャパシタＣ４１は、主スイッチング素子Ｑ４１及び主スイッチング素子Ｑ４２の接続点と、主スイッチング素子Ｑ４３及び主スイッチング素子Ｑ４４の接続点と、の間に接続されている。言い換えれば、キャパシタＣ４１は、主スイッチング素子Ｑ４２及び主スイッチング素子Ｑ４３の直列回路と並列に接続されている。

主スイッチング素子Ｑ４２及び主スイッチング素子Ｑ４３の接続点が、第４ＦＣ回路４０の出力端Ｐ４１である。

キャパシタＣ４１は、両端電圧の電圧値が「Ｅ／４」となるようにプリチャージされる。そして、第４ＦＣ回路４０では、電圧値「Ｅ／４」を中心にしてキャパシタＣ４１が充放電を繰り返すように、主スイッチング素子Ｑ４１〜Ｑ４４が制御される。したがって、第４ＦＣ回路４０の出力電圧の電圧値は、「Ｅ／２」、「Ｅ／４」、「０」の３レベルとなる。ここでいう第４ＦＣ回路４０の出力電圧とは、直流電源１０１の負極の電位を基準とした、第４ＦＣ回路４０の出力端Ｐ４１の電位である。

第３ＦＣ回路３０は、４つの主スイッチング素子Ｑ３１〜Ｑ３４と、１つのキャパシタＣ３１と、を備えている。

一例として、主スイッチング素子Ｑ３１〜Ｑ３４の各々は、デプレッション型のｎチャネルＭＯＳＦＥＴで構成されている。主スイッチング素子Ｑ３１〜Ｑ３４は、入力端Ｐ５１側から主スイッチング素子Ｑ３１、Ｑ３２、Ｑ３３、Ｑ３４の順に直列接続されている。

具体的には、主スイッチング素子Ｑ３１は、ドレインが入力端Ｐ５１と接続され、ソースが主スイッチング素子Ｑ３２のドレインと接続されている。主スイッチング素子Ｑ３２は、ソースが主スイッチング素子Ｑ３３のドレインと接続されている。主スイッチング素子Ｑ３３は、ソースが主スイッチング素子Ｑ３４と接続されている。主スイッチング素子Ｑ３４は、第４ＦＣ回路４０と接続されている。

主スイッチング素子Ｑ３１〜Ｑ３４は、それぞれ制御回路９から出力される制御信号Ｓ３１〜Ｓ３４によって制御される。

また、主スイッチング素子Ｑ３１〜Ｑ３４は、それぞれ寄生ダイオードＤ３１〜Ｄ３４を有している。寄生ダイオードＤ３１〜Ｄ３４は、それぞれアノードがソースと接続され、カソードがドレインと接続されるように構成されている。

キャパシタＣ３１は、主スイッチング素子Ｑ３１及び主スイッチング素子Ｑ３２の接続点と、主スイッチング素子Ｑ３３及び主スイッチング素子Ｑ３４の接続点と、の間に接続されている。言い換えれば、キャパシタＣ３１は、主スイッチング素子Ｑ３２及び主スイッチング素子Ｑ３３の直列回路と並列に接続されている。

主スイッチング素子Ｑ３２及び主スイッチング素子Ｑ３３の接続点が、第３ＦＣ回路３０の出力端Ｐ３１である。

キャパシタＣ３１は、両端電圧の電圧値が「Ｅ／４」となるようにプリチャージされる。そして、第３ＦＣ回路３０では、電圧値「Ｅ／４」を中心にしてキャパシタＣ３１が充放電を繰り返すように、主スイッチング素子Ｑ３１〜Ｑ３４が制御される。したがって、第３ＦＣ回路３０の出力電圧の電圧値は、「Ｅ」、「３Ｅ／４」、「Ｅ／２」の３レベルとなる。ここでいう第３ＦＣ回路３０の出力電圧とは、直流電源１０１の負極の電位を基準とした、第３ＦＣ回路３０の出力端Ｐ３１の電位である。

第２ＦＣ回路２０は、４つの主スイッチング素子Ｑ２１〜Ｑ２４と、１つのキャパシタＣ２１と、を備えている。

一例として、主スイッチング素子Ｑ２１〜Ｑ２４の各々は、デプレッション型のｎチャネルＭＯＳＦＥＴで構成されている。主スイッチング素子Ｑ２１〜Ｑ２４は、第１ＦＣ回路１０側から主スイッチング素子Ｑ４１、Ｑ４２、Ｑ４３、Ｑ４４の順に直列接続されている。

具体的には、主スイッチング素子Ｑ４１は、ドレインが第３ＦＣ回路３０の主スイッチング素子Ｑ３４のソースと接続され、ソースが主スイッチング素子Ｑ２２のドレインと接続されている。主スイッチング素子Ｑ２２は、ソースが主スイッチング素子Ｑ２３のドレインと接続されている。主スイッチング素子Ｑ２３は、ソースが主スイッチング素子Ｑ２４と接続されている。主スイッチング素子Ｑ２４は、入力端Ｐ５２と接続されている。

つまり、第３ＦＣ回路３０の主スイッチング素子Ｑ３１〜Ｑ３４及び第２ＦＣ回路２０の主スイッチング素子Ｑ２１〜Ｑ２４は、直流電源１０１の出力端間（一対の入力端Ｐ５１，Ｐ５２）間において、直列に接続されている。

主スイッチング素子Ｑ２１〜Ｑ２４は、それぞれ制御回路９から出力される制御信号Ｓ２１〜Ｓ２４によって制御される。

また、主スイッチング素子Ｑ２１〜Ｑ２４は、それぞれ寄生ダイオードＤ２１〜Ｄ２４を有している。寄生ダイオードＤ２１〜Ｄ２４は、それぞれアノードがソースと接続され、カソードがドレインと接続されるように構成されている。

キャパシタＣ２１は、主スイッチング素子Ｑ２１及び主スイッチング素子Ｑ２２の接続点と、主スイッチング素子Ｑ２３及び主スイッチング素子Ｑ２４の接続点と、の間に接続されている。言い換えれば、キャパシタＣ２１は、主スイッチング素子Ｑ２２及び主スイッチング素子Ｑ２３の直列回路と並列に接続されている。

主スイッチング素子Ｑ２２及び主スイッチング素子Ｑ２３の接続点が、第２ＦＣ回路２０の出力端Ｐ２１である。

キャパシタＣ２１は、両端電圧の電圧値が「Ｅ／４」となるようにプリチャージされる。そして、第２ＦＣ回路２０では、電圧値「Ｅ／４」を中心にしてキャパシタＣ２１が充放電を繰り返すように、主スイッチング素子Ｑ２１〜Ｑ２４が制御される。したがって、第２ＦＣ回路２０の出力電圧の電圧値は、「Ｅ／２」、「Ｅ／４」、「０」の３レベルとなる。ここでいう第２ＦＣ回路２０の出力電圧とは、直流電源１０１の負極の電位を基準とした、第２ＦＣ回路２０の出力端Ｐ２１の電位である。

第１ＦＣ回路１０及び第４ＦＣ回路４０の接続点と、第３ＦＣ回路３０及び第２ＦＣ回路２０の接続点とは、接続されている。具体的には、第１ＦＣ回路１０の主スイッチング素子Ｑ１４のソース及び第４ＦＣ回路４０の主スイッチング素子Ｑ４１のドレインの接続点と、第３ＦＣ回路３０の主スイッチング素子Ｑ３４のソース及び第２ＦＣ回路２０の主スイッチング素子Ｑ２１のドレインの接続点と、が接続されている。

第１〜第４ＦＣ回路１０〜４０において、それぞれのキャパシタＣ１１，Ｃ２１，Ｃ３１，Ｃ４１は、互いに同じ容量である。ここでいう「互いに同じ容量」とは、厳密に同じ値でなくてもよく、誤差（例えば１０％程度）の範囲内で異なっていてもよい。

電力変換装置１は、それぞれ複数の副スイッチング素子Ｑ２を有し、出力電圧Ｖｏの正負を切り替える第１〜第４出力スイッチ回路５０〜８０を更に備えている。

第１出力スイッチ回路５０は、直列に接続された副スイッチング素子Ｑ５１，Ｑ５２を有している。第２出力スイッチ回路６０は、直列に接続された副スイッチング素子Ｑ６１，Ｑ６２を有している。第３出力スイッチ回路７０は、直列に接続された副スイッチング素子Ｑ７１，Ｑ７２を有している。第４出力スイッチ回路８０は、直列に接続された副スイッチング素子Ｑ８１，Ｑ８２を有している。

一例として、副スイッチング素子Ｑ５１，Ｑ５２，Ｑ６１，Ｑ６２，Ｑ７１，Ｑ７２，Ｑ８１，Ｑ８２の各々は、デプレッション型のｎチャネルＭＯＳＦＥＴで構成されている。

第１出力スイッチ回路５０及び第４出力スイッチ回路８０は、第１ＦＣ回路１０の出力端Ｐ１１と、第４ＦＣ回路４０の出力端Ｐ４１と、の間に直列に接続されている。具体的には、第１出力スイッチ回路５０の副スイッチング素子Ｑ５１は、ドレインが第１ＦＣ回路１０における主スイッチング素子Ｑ１２及び主スイッチング素子Ｑ１３の接続点と接続され、ソースが副スイッチング素子Ｑ５２のドレインと接続されている。副スイッチング素子Ｑ５２は、ソースが第４出力スイッチ回路８０における副スイッチング素子Ｑ８１のドレインと接続されている。副スイッチング素子Ｑ８１は、ソースが副スイッチング素子Ｑ８２のドレインと接続されている。副スイッチング素子Ｑ８２は、ドレインが第４ＦＣ回路４０における主スイッチング素子Ｑ４２及び主スイッチング素子Ｑ４３の接続点と接続されている。

第３出力スイッチ回路７０及び第２出力スイッチ回路６０は、第３ＦＣ回路３０の出力端Ｐ３１と、第２ＦＣ回路２０の出力端Ｐ２１と、の間に直列に接続されている。具体的には、第３出力スイッチ回路７０の副スイッチング素子Ｑ７１は、ドレインが第３ＦＣ回路３０における主スイッチング素子Ｑ３２及び主スイッチング素子Ｑ３３の接続点と接続され、ソースが副スイッチング素子Ｑ７２のドレインと接続されている。副スイッチング素子Ｑ７２は、ソースが第２出力スイッチ回路６０における副スイッチング素子Ｑ６１のドレインと接続されている。副スイッチング素子Ｑ６１は、ソースが副スイッチング素子Ｑ６２のドレインと接続されている。副スイッチング素子Ｑ６２は、ドレインが第２ＦＣ回路２０における主スイッチング素子Ｑ２２及び主スイッチング素子Ｑ２３の接続点と接続されている。

副スイッチング素子Ｑ５１，Ｑ５２，Ｑ６１，Ｑ６２，Ｑ７１，Ｑ７２，Ｑ８１，Ｑ８２は、それぞれ制御回路９から出力される制御信号Ｓ５１，Ｓ５２，Ｓ６１，Ｓ６２，Ｓ７１，Ｓ７２，Ｓ８１，Ｓ８２によって制御される。

第１出力スイッチ回路５０及び第４出力スイッチ回路８０の接続点は、フィルタ回路９０を介して出力端Ｐ６１と接続されている。第２出力スイッチ回路６０及び第３出力スイッチ回路７０の接続点は、フィルタ回路９０を介して出力端Ｐ６２と接続されている。

フィルタ回路９０は、インダクタＬ９１，Ｌ９２と、キャパシタＣ９１と、を備えている。インダクタＬ９１は、一端が第１出力スイッチ回路５０及び第４出力スイッチ回路８０の接続点と接続され、他端が出力端Ｐ６１と接続されている。インダクタＬ９２は、一端が第２出力スイッチ回路６０及び第３出力スイッチ回路７０の接続点と接続され、他端が出力端Ｐ６２と接続されている。キャパシタＣ９１は、インダクタＬ９１及び出力端Ｐ６１の接続点と、インダクタＬ９２及び出力端Ｐ６２の接続点と、の間に接続されている。

制御回路９は、例えば、１以上のプロセッサ及びメモリを有するマイクロコントローラにて構成されている。言い換えれば、制御回路９は、１以上のプロセッサ及びメモリを有するコンピュータシステムにて実現されており、１以上のプロセッサがメモリに格納されているプログラムを実行することにより、コンピュータシステムが制御回路９として機能する。プログラムは、ここでは制御回路９のメモリに予め記録されているが、インターネット等の電気通信回線を通じて、又はメモリカード等の非一時的な記録媒体に記録されて提供されてもよい。制御回路９は、例えば、ＦＰＧＡ（Field-Programmable Gate Array）、又はＡＳＩＣ（Application Specific Integrated Circuit）等で構成されてもよい。

制御回路９は、第１〜第４ＦＣ回路１０〜４０を制御するように構成されている。具体的には、制御回路９は、第１ＦＣ回路１０に対しては、主スイッチング素子Ｑ１１〜Ｑ１４をそれぞれ駆動する制御信号Ｓ１１〜Ｓ１４を出力する。制御回路９は、第２ＦＣ回路２０に対しては、主スイッチング素子Ｑ２１〜Ｑ２４をそれぞれ駆動する制御信号Ｓ２１〜Ｓ２４を出力する。制御回路９は、第３ＦＣ回路３０に対しては、主スイッチング素子Ｑ３１〜Ｑ３４をそれぞれ駆動する制御信号Ｓ３１〜Ｓ３４を出力する。制御回路９は、第４ＦＣ回路４０に対しては、主スイッチング素子Ｑ４１〜Ｑ４４をそれぞれ駆動する制御信号Ｓ４１〜Ｓ４４を出力する。

制御回路９は、さらに第１〜第４出力スイッチ回路５０〜８０を制御するように構成されている。具体的には、制御回路９は、第１出力スイッチ回路５０に対しては、副スイッチング素子Ｑ５１，Ｑ５２をそれぞれ駆動する制御信号Ｓ５１，Ｓ５２を出力する。制御回路９は、第２出力スイッチ回路６０に対しては、副スイッチング素子Ｑ６１，Ｑ６２をそれぞれ駆動する制御信号Ｓ６１，Ｓ６２を出力する。制御回路９は、第３出力スイッチ回路７０に対しては、副スイッチング素子Ｑ７１，Ｑ７２をそれぞれ駆動する制御信号Ｓ７１，Ｓ７２を出力する。制御回路９は、第４出力スイッチ回路８０に対しては、副スイッチング素子Ｑ８１，Ｑ８２をそれぞれ駆動する制御信号Ｓ８１，Ｓ８２を出力する。

（２．２）電力変換装置の構造
次に、電力変換装置１の構造について図１〜図４を用いて詳細に説明する。電力変換装置１は、図１に示すように、複数の主スイッチング素子Ｑ１と、複数の副スイッチング素子Ｑ２と、複数のキャパシタＣ１１，Ｃ２１，Ｃ３１，Ｃ４１と、基板２と、ヒートシンク３と、複数の配線導体４と、温度センサ５と、を備えている。

基板２は、例えばガラスエポキシ樹脂等の樹脂材料により形成されている。基板２の配線導体４を除いた部位の熱伝導率は、例えばコンマ数〔Ｗ／ｍ・Ｋ〕程度である。配線導体４は、例えば銅箔等であって、基板２の一面（実装面２１）に形成されて素子間を接続する。

また、図示を省略しているが、電力変換装置１は、制御回路９を備えている。制御回路９は、例えば基板２の裏面２２（図２参照）に実装される。裏面２２は、基板２の厚さ方向の両面のうちの、複数の主スイッチング素子Ｑ１及び複数の副スイッチング素子Ｑ２が実装される実装面２１を表面とした場合の他面である。複数のキャパシタＣ１１，Ｃ２１，Ｃ３１，Ｃ４１は、図２に示すように、基板２の長さ方向（図２における左右方向）に並ぶように、基板２の裏面２２に実装されている。

本実施形態では、複数の主スイッチング素子Ｑ１、複数の副スイッチング素子Ｑ２、及び複数のキャパシタＣ１１，Ｃ２１，Ｃ３１，Ｃ４１は、いずれもディスクリート半導体である。

本実施形態では、電力変換装置１がヒートシンク３及び温度センサ５を構成要素として含むこととして説明するが、ヒートシンク３及び温度センサ５の少なくとも一方は、電力変換装置１の構成要素でなくてもよい。

複数の主スイッチング素子Ｑ１は、既に述べたように、第１〜第４ＦＣ回路１０〜４０の主スイッチング素子Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４，Ｑ３１〜Ｑ３４，Ｑ４１〜Ｑ４４である。本実施形態では、複数の主スイッチング素子Ｑ１は、それぞれ複数（ここでは、３つ）の第１半導体素子Ｑ１０を並列に接続して構成されている。第１半導体素子Ｑ１０は、例えばデプレッション形のｎチャネルＭＯＳＦＥＴで構成されている。そして、各主スイッチング素子Ｑ１においては、複数の第１半導体素子Ｑ１０の各々のドレインが共通の配線導体４に接続され、複数の第１半導体素子Ｑ１０の各々のソースが他の共通の配線導体４に接続されている。また、各主スイッチング素子Ｑ１においては、複数の第１半導体素子Ｑ１０の各々のゲートは、例えばワイヤボンディング等により制御回路９に接続されている。

各主スイッチング素子Ｑ１において、複数の第１半導体素子Ｑ１０は、基板２の短手方向（図１における上下方向）に並ぶように、基板２の一面（実装面２１）に実装されている。また、複数の主スイッチング素子Ｑ１は、基板２の長さ方向（図１における左右方向）に並ぶように、基板２の実装面２１に実装されている。具体的には、基板２の長さ方向における一端（図１における左端）から他端（図１における右端）に向かって、第４ＦＣ回路４０の主スイッチング素子Ｑ４４〜Ｑ４１、第１ＦＣ回路１０の主スイッチング素子Ｑ１４〜Ｑ１１、第３ＦＣ回路３０の主スイッチング素子Ｑ３１〜Ｑ３４、第２ＦＣ回路２０の主スイッチング素子Ｑ２１〜Ｑ２４の順に並ぶように、複数の主スイッチング素子Ｑ１が基板２の実装面２１に実装されている。

複数の副スイッチング素子Ｑ２は、既に述べたように、第１〜第４出力スイッチ回路５０〜８０の副スイッチング素子Ｑ５１，５２，Ｑ６１，Ｑ６２，Ｑ７１，Ｑ７２，Ｑ８１，Ｑ８２である。本実施形態では、複数の副スイッチング素子Ｑ２は、それぞれ複数（ここでは、３つ）の第２半導体素子Ｑ２０を並列に接続して構成されている。第２半導体素子Ｑ２０は、例えばデプレッション形のｎチャネルＭＯＳＦＥＴで構成されている。つまり、本実施形態では、複数の第１半導体素子Ｑ１０及び複数の第２半導体素子Ｑ２０は、いずれも同じ素子である。そして、各副スイッチング素子Ｑ２においては、複数の第２半導体素子Ｑ２０の各々のドレインが共通の配線導体４に接続され、複数の第２半導体素子Ｑ２０の各々のソースが他の共通の配線導体４に接続されている。また、各副スイッチング素子Ｑ２においては、複数の第２半導体素子Ｑ２０の各々のゲートは、例えばワイヤボンディング等により制御回路９に接続されている。

各副スイッチング素子Ｑ２において、複数の第２半導体素子Ｑ２０は、基板２の長さ方向（図１における左右方向）に並ぶように、基板２の一面（実装面２１）に実装されている。また、複数の副スイッチング素子Ｑ２は、基板２の短手方向に並ぶ２つの副スイッチング素子Ｑ２を１組として、複数組（ここでは、４組）が基板２の長さ方向に並ぶように、基板２の実装面２１に実装されている。

具体的には、第１出力スイッチ回路５０においては、２つの副スイッチング素子Ｑ５１，Ｑ５２が基板２の短手方向に並ぶように、基板２の実装面２１に実装されている。第２出力スイッチ回路６０においては、２つの副スイッチング素子Ｑ６１，Ｑ６２が基板２の短手方向に並ぶように、基板２の実装面２１に実装されている。第３出力スイッチ回路７０においては、２つの副スイッチング素子Ｑ７１，Ｑ７２が基板２の短手方向に並ぶように、基板２の実装面２１に実装されている。第４出力スイッチ回路８０においては、２つの副スイッチング素子Ｑ８１，Ｑ８２が基板２の短手方向に並ぶように、基板２の実装面２１に実装されている。そして、基板２の長さ方向における一端（図１における左端）から他端（図１における右端）に向かって、第４出力スイッチ回路８０、第１出力スイッチ回路５０、第３出力スイッチ回路７０、第２出力スイッチ回路６０の順に並ぶように、複数の副スイッチング素子Ｑ２が基板２の実装面２１に実装されている。

そして、本実施形態では、既に述べたように、各主スイッチング素子Ｑ１においては、複数の第１半導体素子Ｑ１０は、基板２の短手方向に並んでいる。そして、各副スイッチング素子Ｑ２においては、複数の第２半導体素子Ｑ２０は、基板２の長さ方向に並んでいる。つまり、本実施形態では、複数の第１半導体素子Ｑ１０は、複数の第２半導体素子Ｑ２０が並ぶ向きと交差（ここでは、直交）するように並んでいる。

基板２の実装面２１において、複数の副スイッチング素子Ｑ２が実装される領域は、複数の主スイッチング素子Ｑ１が実装される領域の上側にある。言い換えれば、複数の出力スイッチ回路５０〜８０の各々の複数の副スイッチング素子Ｑ２は、基板２において複数のＦＣ回路１０〜４０の外側に実装されている。

また、基板２の実装面２１において、第１ＦＣ回路１０と第３ＦＣ回路３０との間をつなぐ配線導体４１、及び第２ＦＣ回路２０と第３ＦＣ回路４０との間をつなぐ配線導体４１は、複数の主スイッチング素子Ｑ１が実装される領域の下側にある。つまり、複数のＦＣ回路１０〜４０の間をつなぐ配線導体４１は、基板２において、複数のＦＣ回路１０〜４０が実装される領域を挟んで複数の出力スイッチ回路５０〜８０が実装される領域とは反対側に実装されている。

ヒートシンク３は、図２及び図４に示すように、主体３１と、複数の放熱フィン３２と、を有している。主体３１は、一方向に長い直方体状である。本実施形態では、主体３１の長さ方向は、基板２の長さ方向と同じである。複数の放熱フィン３２は、矩形板状であって、主体３１から突出している。複数の放熱フィン３２は、主体３１の長さ方向に並んでいる。

ヒートシンク３の主体３１の一面（図４における上面）には、実装面２１が対向するように基板２が配置されている。このため、基板２に実装されたスイッチング素子（主スイッチング素子Ｑ１及び副スイッチング素子Ｑ２）は、ヒートシンク３の主体３１に接している。なお、図４では、複数の主スイッチング素子Ｑ１、複数の配線導体４、及び複数のキャパシタＣ１１，Ｃ２１，Ｃ３１，Ｃ４１の図示を省略している。ヒートシンク３は、基板２に実装されたスイッチング素子（主スイッチング素子Ｑ１及び副スイッチング素子Ｑ２）の発する熱を、電力変換装置１が収容される筐体の外部へと放熱する。

温度センサ５は、例えばサーミスタであって、基板２の一面（実装面２１）に配置されている。言い換えれば、温度センサ５は、複数のＦＣ回路１０〜４０の各々の複数の主スイッチング素子Ｑ１と同じ実装面２１に配置されている。本実施形態では、温度センサ５は、配線導体４上ではなく、基板２の配線導体４を除いた領域に配置されており、例えばリード線により制御回路９に接続されている。つまり、温度センサ５は、配線導体４に対して、絶縁体（基板２）を介して取り付けられている。配線導体４は、複数のＦＣ回路１０〜４０の各々の複数の主スイッチング素子Ｑ１の少なくとも一部と熱的に結合している。

温度センサ５は、スイッチング素子（主スイッチング素子Ｑ１及び副スイッチング素子Ｑ２）に電流が流れる際にスイッチング素子が発する熱を測定するために用いられる。温度センサ５の測定結果は、例えばスイッチング素子が過剰に発熱しているか否かを検知するために用いられる。例えば、制御回路９は、温度センサ５の測定結果を取得し、温度センサ５で測定された温度が閾値を上回った場合に、スイッチング素子が過剰に発熱していると判定して、各ＦＣ回路１０〜４０及び各出力スイッチ回路５０〜８０の動作を停止させる。

本実施形態では、温度センサ５は、基板２の実装面２１において特に表面温度が高温になりやすい領域に配置されている。具体的には、温度センサ５は、図１に示すように、基板２の一方向（長さ方向）の中央に配置されている。さらに言えば、温度センサ５は、基板２の実装面２１において、複数のＦＣ回路１０〜４０が実装される領域を挟んで複数の出力スイッチ回路５０〜８０が実装される領域と同じ側に配置されている。言い換えれば、温度センサ５は、基板２の実装面２１において、複数のＦＣ回路１０〜４０が実装される領域を挟んで、複数のＦＣ回路１０〜４０の間をつなぐ配線導体４１が実装される領域と反対側に配置されている。

ここで、熱解析シミュレーションにより基板２の実装面２１の表面温度分布を解析した結果を図５に示す。図５において、濃淡は基板２の表面温度の高低を表している。つまり、基板２において濃度の濃い領域ほど表面温度が高く、濃度の薄い領域ほど表面温度が低いことを表している。図５に示すように、スイッチング素子（主スイッチング素子Ｑ１及び副スイッチング素子Ｑ２）が実装されている領域では表面温度が高くなる傾向にあり、基板２の絶縁体の領域及び配線導体４が実装されている領域では表面温度が低くなる傾向にある。そして、基板２の一方向（長さ方向）の中央を含む領域は、複数の主スイッチング素子Ｑ１及び複数の副スイッチング素子Ｑ２が密集しており、かつ、配線導体４により囲まれていないことから、他の領域と比較して表面温度が高い。このため、本実施形態では、この領域に温度センサ５を配置することで、スイッチング素子が過剰に発熱しているか否かの検知の応答性を向上させている。また、この領域に温度センサ５を配置することで、スイッチング素子が過剰に発熱しているか否かの検知に必要な温度センサ５の数の最小化を図ることができ、結果として電力変換装置１に掛かるコストの低減化を図っている。

（３）動作
次に、電力変換装置１の動作について、図３、及び以下の表１，２を参照して説明する。以下の説明では、出力電圧Ｖｏの極性を明示するために、電圧に「＋」又は「−」の符号を適宜付している。出力電圧Ｖｏは、一対の出力端Ｐ６１，Ｐ６２間の電圧である。より詳細には、出力電圧Ｖｏは、出力端Ｐ６１の電位を基準とした、出力端Ｐ６２の電位である。出力電圧Ｖｏの極性は、出力端Ｐ６２の電位に対して出力端Ｐ６１の電位が高い場合を「＋」、出力端Ｐ６２の電位に対して出力端Ｐ６１の電位が低い場合を「−」としている。ただし、「＋」も「−」も付されていない場合は、特に断りのない限り「＋」を表している。

本実施形態では、第１〜第４ＦＣ回路１０〜４０及び第１〜第４出力スイッチ回路５０〜８０の各スイッチング素子のスイッチングパターンとしては、８つのパターン（第１〜第８パターン）がある（表１、表２参照）。制御回路９は、出力電圧Ｖｏが交流電圧となるように、スイッチングパターンを第１〜第８パターンのいずれかに切り替える出力制御処理を行う。

上述したように、第１〜第４ＦＣ回路１０〜４０及び第１〜第４出力スイッチ回路５０〜８０の各スイッチング素子のスイッチングパターンが、第１〜第８パターンで切り替えられる。これにより、出力電圧Ｖｏの電圧値が「−Ｅ」、［−Ｅ／２」、「０」、「＋Ｅ／２」、「＋Ｅ」の５レベルとなる。

制御回路９は、出力電圧Ｖｏの極性を正（＋）とする場合、スイッチングパターンを第１〜第４パターン（表１参照）で切り替える。また、制御回路９は、出力電圧Ｖｏの極性を負（−）とする場合、スイッチングパターンを第５〜第８パターン（表２参照）で切り替える。

制御回路９は、出力電圧Ｖｏを正弦波とし、かつ第１〜第４ＦＣ回路１０〜４０のキャパシタＣ１１，Ｃ２１，Ｃ３１，Ｃ４１それぞれの充電時間と放電時間との均一化を図るために、各スイッチングパターンを実行する時間長の割合を調整している。具体的には、制御回路９は、２つの搬送波（第１搬送波、第２搬送波）と、変調信号と、を用いてＰＷＭ（Pulse Width Modulation）信号を生成し、当該ＰＷＭ信号を制御信号Ｓ１１〜Ｓ１４、Ｓ２１〜Ｓ２４、Ｓ３１〜Ｓ３４、Ｓ４１〜Ｓ４４として出力する。

第１搬送波及び第２搬送波は、三角波であり、互いに位相が１８０°ずれている。変調信号は、スイッチング素子をＰＷＭ制御するための信号であり、出力電圧Ｖｏの電圧値の目標に応じて振幅値が調整される。

制御回路９は、第１搬送波と変調信号との比較により、ＰＷＭ信号である第１信号Ｓ１及び第４信号Ｓ４を生成する。第１信号Ｓ１は、第１搬送波の振幅値が変調信号の振幅値未満である場合にハイ（Hi）となり、第１搬送波の振幅値が変調信号の振幅値以上である場合にロー（Low）となる矩形波である。第４信号Ｓ４は、第１搬送波の振幅値が変調信号の振幅値以上である場合にハイ（Hi）となり、第１搬送波の振幅値が変調信号の振幅値未満である場合にロー（Low）となる矩形波である。つまり、第１信号Ｓ１と第４信号Ｓ４とは、ハイとローとが反転した矩形波である。

また、制御回路９は、第２搬送波と変調信号との比較により、ＰＷＭ信号である第２信号Ｓ２及び第３信号Ｓ３を生成する。第２信号Ｓ２は、第２搬送波の振幅値が変調信号の振幅値未満である場合にハイ（Hi）となり、第２搬送波の振幅値が変調信号の振幅値以上である場合にロー（Low）となる矩形波である。第３信号Ｓ３は、第２搬送波の振幅値が変調信号の振幅値以上である場合にハイ（Hi）となり、第２搬送波の振幅値が変調信号の振幅値未満である場合にロー（Low）となる矩形波である。つまり、第２信号Ｓ２と第３信号Ｓ３とは、ハイとローとが反転した矩形波である。

制御回路９は、第１信号Ｓ１を制御信号Ｓ１１，Ｓ４１として、第１ＦＣ回路１０の主スイッチング素子Ｑ１１、及び第４ＦＣ回路４０の主スイッチング素子Ｑ４１に出力する。制御回路９は、第１信号Ｓ１を反転させた信号を制御信号Ｓ３１，Ｓ２１として、第３ＦＣ回路３０の主スイッチング素子Ｑ３１、及び第２ＦＣ回路２０の主スイッチング素子Ｑ２１に出力する。

また、制御回路９は、第２信号Ｓ２を制御信号Ｓ１２，Ｓ４２として、第１ＦＣ回路１０の主スイッチング素子Ｑ１２、及び第４ＦＣ回路４０の主スイッチング素子Ｑ４２に出力する。制御回路９は、第２信号Ｓ２を反転させた信号を制御信号Ｓ３２，Ｓ２２として、第３ＦＣ回路３０の主スイッチング素子Ｑ３２、及び第２ＦＣ回路２０の主スイッチング素子Ｑ２２に出力する。

また、制御回路９は、第３信号Ｓ３を制御信号Ｓ１３，Ｓ４３として、第１ＦＣ回路１０の主スイッチング素子Ｑ１３、及び第４ＦＣ回路４０の主スイッチング素子Ｑ４３に出力する。制御回路９は、第３信号Ｓ３を反転させた信号を制御信号Ｓ３３，Ｓ２３として、第３ＦＣ回路３０の主スイッチング素子Ｑ３３、及び第２ＦＣ回路２０の主スイッチング素子Ｑ２３に出力する。

また、制御回路９は、第４信号Ｓ４を制御信号Ｓ１４，Ｓ４４として、第４ＦＣ回路４０の主スイッチング素子Ｑ１４、及び第４ＦＣ回路４０の主スイッチング素子Ｑ４４に出力する。制御回路９は、第４信号Ｓ４を反転させた信号を制御信号Ｓ３４，Ｓ２４として、第３ＦＣ回路３０の主スイッチング素子Ｑ３４、及び第２ＦＣ回路２０の主スイッチング素子Ｑ２４に出力する。

このように、制御回路９は、位相が反転された２つの搬送波（第１半送波、第２搬送波）と変調信号とを用いて第１〜第４信号Ｓ１〜Ｓ４を生成し、主スイッチング素子Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４，Ｑ３１〜Ｑ３４，Ｑ４１〜Ｑ４４をＰＷＭ制御している。したがって、第２パターンにおいてキャパシタＣ１１，Ｃ２１が充電される時間と、第３パターンにおいてキャパシタＣ１１，Ｃ２１が放電される時間と、の均一化を図ることができる。また、第５パターンにおいてキャパシタＣ３１，Ｃ４１が充電される時間と、第６パターンにおいてキャパシタＣ３１，Ｃ４１が放電される時間と、の均一化を図ることができる。

（４）変形例
上述の実施形態は、本開示の様々な実施形態の一つにすぎない。上述の実施形態は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。以下、上述の実施形態の変形例を列挙する。以下に説明する変形例は、適宜組み合わせて適用可能である。

上述の実施形態では、温度センサ５は、基板２の配線導体４を除いた領域（つまり、絶縁体の領域）に配置され、リード線により制御回路９に接続されているが、これに限らない。例えば、温度センサ５は、基板２の配線導体４を除いた領域に実装され、配線導体４により制御回路９に接続されていてもよい。

上述の実施形態において、温度センサ５の数は１つに限らず、複数であってもよい。

上述の実施形態において、主スイッチング素子Ｑ１は、１つ又は２つの第１半導体素子Ｑ１０で構成されていてもよいし、４つ以上の第１半導体素子Ｑ１０で構成されていてもよい。同様に、副スイッチング素子Ｑ２は、１つ又は２つの第２半導体素子Ｑ２０で構成されていてもよいし、４つ以上の第２半導体素子Ｑ２０で構成されていてもよい。

上述の実施形態において、電力変換装置１は、５レベルの出力電圧Ｖｏを出力可能なマルチレベルインバータを含んでいるが、これに限らない。例えば、電力変換装置１は、例えば７レベル以上の出力電圧Ｖｏを出力可能なマルチレベルインバータを含んでいてもよい。この場合、出力電圧Ｖｏのレベルに応じて、複数のフライングキャパシタ回路及び複数の出力スイッチ回路の数を増加させればよい。

上述の実施形態では、電力変換装置１は、単相の交流電力を出力するように構成されているが、これに限らない。例えば、電力変換装置１は、更に複数のフライングキャパシタ回路及び複数の出力スイッチ回路を備えることで、三相の交流電力を出力するように構成されていてもよい。

（まとめ）
以上述べたように、第１の態様に係る電力変換装置（１）は、複数のフライングキャパシタ回路（１０，２０，３０，４０）と、基板（２）と、を備える。複数のフライングキャパシタ回路（１０，２０，３０，４０）は、それぞれキャパシタ（Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１）及び複数の主スイッチング素子（Ｑ１（Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４，Ｑ３１〜Ｑ３４，Ｑ４１〜Ｑ４４））を有する。複数のフライングキャパシタ回路（１０，２０，３０，４０）は、５レベル以上の出力電圧（Ｖｏ）を出力可能なマルチレベルインバータの少なくとも一部を構成する。基板（２）には、複数のフライングキャパシタ回路（１０，２０，３０，４０）が実装される。複数のフライングキャパシタ回路（１０，２０，３０，４０）の各々の複数の主スイッチング素子（Ｑ１）は、基板（２）の一方向に並ぶように基板（２）に実装されている。

この態様によれば、スイッチング素子（主スイッチング素子（Ｑ１））の発する熱の放熱経路を制御しやすい、という利点がある。

第２の態様に係る電力変換装置（１）は、第１の態様において、複数の出力スイッチ回路（５０，６０，７０，８０）を更に備える。複数の出力スイッチ回路（５０，６０，７０，８０）は、それぞれ複数の副スイッチング素子（Ｑ２（Ｑ５１，Ｑ５２，Ｑ６１，Ｑ６２，Ｑ７１，Ｑ７２，Ｑ８１，Ｑ８２））を有し、出力電圧（Ｖｏ）の正負を切り替える。複数の出力スイッチ回路（５０，６０，７０，８０）の各々の複数の副スイッチング素子（Ｑ２）は、基板（２）において複数のフライングキャパシタ回路（１０，２０，３０，４０）の外側に実装されている。

この態様によれば、複数の主スイッチング素子（Ｑ１）と同じように複数の副スイッチング素子（Ｑ２）を並べる場合と比較して、基板（２）の小型化を図りやすい、という利点がある。

第３の態様に係る電力変換装置（１）では、第２の態様において、複数の主スイッチング素子（Ｑ１）は、それぞれ複数の第１半導体素子（Ｑ１０）を並列に接続して構成されている。複数の副スイッチング素子（Ｑ２）は、それぞれ複数の第２半導体素子（Ｑ２０）を並列に接続して構成されている。

この態様によれば、主スイッチング素子（Ｑ１）及び副スイッチング素子（Ｑ２）の各々で発生する損失の低減を図りやすい、という利点がある。

第４の態様に係る電力変換装置（１）では、第３の態様において、複数の第１半導体素子（Ｑ１０）は、複数の第２半導体素子（Ｑ２０）が並ぶ向きと交差するように並んでいる。

この態様によれば、複数の第１半導体素子（Ｑ１０）が並ぶ向きと複数の第２半導体素子（Ｑ２０）の並ぶ向きとが一致する場合と比較して、基板（２）の小型化を図りやすい、という利点がある。

第５の態様に係る電力変換装置（１）では、第３又は第４の態様において、複数の第１半導体素子（Ｑ１０）及び複数の第２半導体素子（Ｑ２０）は、いずれも同じ素子である。

この態様によれば、第１半導体素子（Ｑ１０）と第２半導体素子（Ｑ２０）とが互いに異なる素子である場合と比較して、各半導体素子（Ｑ１０，Ｑ２０）の発する熱の放熱経路を制御しやすい、という利点がある。

第６の態様に係る電力変換装置（１）では、第２〜第５のいずれかの態様において、複数のフライングキャパシタ回路（１０，２０，３０，４０）の間をつなぐ配線導体（４１）は、基板（２）において、以下のように実装されている。すなわち、配線導体（４１）は、複数のフライングキャパシタ回路（１０，２０，３０，４０）が実装される領域を挟んで複数の出力スイッチ回路（５０，６０，７０，８０）が実装される領域とは反対側に実装されている。

この態様によれば、複数の出力スイッチ回路（５０，６０，７０，８０）が実装される領域と同じ側に配線導体（４１）が実装される場合と比較して、配線導体（４１）を実装しやすい、という利点がある。

第７の態様に係る電力変換装置（１）は、第１〜第６のいずれかの態様において、温度センサ（５）を更に備える。温度センサ（５）は、基板（２）において、複数のフライングキャパシタ回路（１０，２０，３０，４０）の各々の複数の主スイッチング素子（Ｑ１）と同じ実装面（２１）に配置される。

この態様によれば、温度センサ（５）によりスイッチング素子（主スイッチング素子（Ｑ１））の発する熱を測定しやすい、という利点がある。

第８の態様に係る電力変換装置（１）では、第７の態様において、温度センサ（５）は、配線導体（４）に対して、絶縁体（基板（２））を介して取り付けられている。配線導体（４）は、複数のフライングキャパシタ回路（１０，２０，３０，４０）の各々の複数の主スイッチング素子（Ｑ１）の少なくとも一部と熱的に結合している。

この態様によれば、スイッチング素子（主スイッチング素子（Ｑ１））の発する熱が伝わりやすい配線導体（４）から伝わる熱を温度センサ（５）により測定することで、スイッチング素子の発する熱の測定精度が向上しやすい、という利点がある。

第９の態様に係る電力変換装置（１）では、第７又は第８の態様において、温度センサ（５）は、基板（２）の上記一方向の中央に配置されている。

この態様によれば、スイッチング素子（主スイッチング素子（Ｑ１））の発する熱が集中しやすい箇所に温度センサ（５）が配置されるので、スイッチング素子の発する熱の測定精度が向上しやすい、という利点がある。

第１０の態様に係る電力変換装置（１）では、第１〜第９のいずれかの態様において、複数の主スイッチング素子（Ｑ１）及びキャパシタ（Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１）は、いずれもディスクリート半導体である。

この態様によれば、複数の主スイッチング素子（Ｑ１）及びキャパシタ（Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１）を集積回路で構成する場合と比較して、スイッチング素子（主スイッチング素子（Ｑ１））の発する熱の放熱経路を制御しやすい、という利点がある。

第２〜第１０の態様に係る構成については、電力変換装置（１）に必須の構成ではなく、適宜省略可能である。

１ 電力変換装置
２ 基板
２１ 実装面
４，４１ 配線導体
５ 温度センサ
１０，２０，３０，４０ フライングキャパシタ回路
５０，６０，７０，８０ 出力スイッチ回路
Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１ キャパシタ
Ｑ１ 主スイッチング素子
Ｑ１０ 第１半導体素子
Ｑ２ 副スイッチング素子
Ｑ２０ 第２半導体素子
Ｖｏ 出力電圧

Claims (10)

1. それぞれキャパシタ及び複数の主スイッチング素子を有し、５レベル以上の出力電圧を出力可能なマルチレベルインバータの少なくとも一部を構成する複数のフライングキャパシタ回路と、
   前記複数のフライングキャパシタ回路が実装された基板と、を備え、
   前記複数のフライングキャパシタ回路の各々の前記複数の主スイッチング素子は、前記基板の一方向に並ぶように前記基板に実装されている、
   電力変換装置。
2. それぞれ複数の副スイッチング素子を有し、前記出力電圧の正負を切り替える複数の出力スイッチ回路を更に備え、
   前記複数の出力スイッチ回路の各々の前記複数の副スイッチング素子は、前記基板において前記複数のフライングキャパシタ回路の外側に実装されている、
   請求項１記載の電力変換装置。
3. 前記複数の主スイッチング素子は、それぞれ複数の第１半導体素子を並列に接続して構成されており、
   前記複数の副スイッチング素子は、それぞれ複数の第２半導体素子を並列に接続して構成されている、
   請求項２記載の電力変換装置。
4. 前記複数の第１半導体素子は、前記複数の第２半導体素子が並ぶ向きと交差するように並んでいる、
   請求項３記載の電力変換装置。
5. 前記複数の第１半導体素子及び前記複数の第２半導体素子は、いずれも同じ素子である、
   請求項３又は４に記載の電力変換装置。
6. 前記複数のフライングキャパシタ回路の間をつなぐ配線導体は、前記基板において、前記複数のフライングキャパシタ回路が実装される領域を挟んで前記複数の出力スイッチ回路が実装される領域とは反対側に実装されている、
   請求項２〜５のいずれか１項に記載の電力変換装置。
7. 前記基板において、前記複数のフライングキャパシタ回路の各々の前記複数の主スイッチング素子と同じ実装面に配置される温度センサを更に備える、
   請求項１〜６のいずれか１項に記載の電力変換装置。
8. 前記温度センサは、前記複数のフライングキャパシタ回路の各々の前記複数の主スイッチング素子の少なくとも一部と熱的に結合している配線導体に対して、絶縁体を介して取り付けられている、
   請求項７記載の電力変換装置。
9. 前記温度センサは、前記基板の前記一方向の中央に配置されている、
   請求項７又は８に記載の電力変換装置。
10. 前記複数の主スイッチング素子及び前記キャパシタは、いずれもディスクリート半導体である、
    請求項１〜９のいずれか１項に記載の電力変換装置。