JP2020536440A - 反転位相モード論理ゲート - Google Patents
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Abstract
Description
本開示に含まれる技術的思想を以下に記載する。
(付記1)
レシプロカル量子論理(RQL)ゲート回路であって、
正の単一磁束量子(SFQ)パルスの受信に基づいてアサートされるように構成された少なくとも1つの論理入力を有する入力段であって、前記入力段が1つ以上のストレージループを含み、前記ストレージループの少なくとも1つが各論理入力に関連付けられており、前記ストレージループの各々が、入力ジョセフソン接合(JJ)と、ストレージインダクタと、論理決定JJとを含み、前記論理決定JJが、前記論理入力に関連付けられたすべてのストレージループに共通とされるとともに、前記ストレージループに蓄積された1つ以上の電流によって供給されるバイアスと、前記入力段に供給される第1の状態を有する第1のバイアス信号とに基づいてトリガされるように構成されている、前記入力段と、
前記論理決定JJのトリガに基づいて出力をデアサートするように構成された位相モード論理(PML)インバータ回路を含む出力段であって、前記第1の状態とは反対の第2の状態を有する第2のバイアス信号が供給される前記出力段と、
を備えるRQLゲート回路。
(付記2)
前記出力段が、前記論理決定JJのトリガ解除に基づいて前記出力をアサートするようにさらに構成されている、付記1に記載のRQLゲート回路。
(付記3)
前記入力段が実際に3つの論理入力を有し、前記出力段が前記論理入力のうちの少なくとも2つのアサートに基づいて前記出力をデアサートするように構成されている、付記1に記載のRQLゲート回路。
(付記4)
前記入力段が実際に5つの論理入力を有し、前記出力段が前記論理入力のうちの少なくとも3つのアサートに基づいて前記出力をデアサートするように構成されている、付記1に記載のRQLゲート回路。
(付記5)
前記入力段が実際に2つの論理入力を有し、前記出力段が前記2つの論理入力のアサートに基づいて前記出力をデアサートするように構成されている、付記1に記載のRQLゲート回路。
(付記6)
前記入力段が実際に2つの論理入力を有し、前記出力段が前記2つの論理入力のうちの一方または両方のアサートに基づいて前記出力をデアサートするように構成されている、付記1に記載のRQLゲート回路。
(付記7)
前記入力段がさらに、論理クロック入力をゼロ復帰(RZ)SFQパルス対として供給するように構成された論理クロック入力をさらに含み、前記入力段が論理入力と前記論理クロック入力とに基づいて前記論理決定JJをトリガするように構成されている、付記1に記載のRQLゲート回路。
(付記8)
前記出力段が、前記論理決定JJを除いて5つ以下のJJを含む、付記1に記載のRQLゲート回路。
(付記9)
前記出力段がさらに、前記RQLゲート回路の起動時に前記出力にアサート信号を供給するように構成された2つのトランス結合されたDC磁束バイアス線を含む、付記8に記載のRQLゲート回路。
(付記10)
前記出力段が、前記DC磁束バイアス線を前記出力段にトランス結合するために使用されるインダクタを除いて、8つ以下のインダクタを含む、付記9に記載のRQLゲート回路。
(付記11)
論理値を決定する方法であって、
1つ以上の正の単一磁束量子(SFQ)パルスを供給してレシプロカル量子論理(RQL)ゲートの1つ以上の論理入力をアサートすること、
前記1つ以上の正のSFQパルスの供給に基づいて、前記RQLゲートの1つ以上の入力ストレージループに1つ以上の正の電流を流すこと、
前記1つ以上の正の電流を流すことに基づいて、前記RQLゲートの論理決定ジョセフソン接合(JJ)をトリガすること、
前記トリガすることに基づいて、前記RQLゲートの出力からデアサート信号を伝搬すること、
を備える方法。
(付記12)
前記伝搬することの後に、
1つ以上の負のSFQパルスを供給して前記論理入力の1つ以上をデアサートすること、
前記1つ以上の負のSFQパルスの供給に基づいて、前記入力ストレージループの1つ以上に1つ以上の負の電流を流すこと、
前記1つ以上の負の電流を流すことに基づいて、前記論理決定JJをトリガ解除すること、
前記トリガ解除することに基づいて、前記RQLゲートの前記出力からアサート信号を伝搬すること、
をさらに備える付記11に記載の方法。
(付記13)
互いに180°位相がずれたAC成分を各々有する2つのバイアス信号を供給することをさらに備え、前記トリガすることが前記2つのバイアス信号のうちの1つに基づいており、信号反転が前記2つのバイアス信号に基づいている、付記11に記載の方法。
(付記14)
回路であって、
ダブテールノードに各々接続された1つ以上の論理入力ジョセフソン伝送線路(JTL)であって、各論理入力JTLが、第1のノードにおいて、入力ジョセフソン接合(JJ)とストレージインダクタとに接続されたストレージループ入力インダクタを含み、前記ストレージループ入力インダクタ、前記入力JJ、および前記ストレージインダクタが、一方向のデータフローを提供するようにサイズ設定されている、前記1つ以上の論理入力JTLと、
前記ダブテールノードと低電圧ノードとの間に接続された論理決定JJであって、前記論理決定JJと各論理入力JTLの前記入力JJおよび前記ストレージインダクタとによって、対応するストレージループが形成されている、前記論理決定JJと、
前記ダブテールノードと論理出力ノードとを接続して前記論理決定JJによる論理決定を反転させる位相モード論理(PML)反転回路と、
互いに約180°位相が異なるAC成分を有するバイアス信号を供給する2つのバイアス有力と、
を備え、前記論理入力JTLに供給されたアサートまたはデアサート論理入力信号に基づいてアサートまたはデアサート論理出力信号を前記論理出力ノードに供給するように構成されている回路。
(付記15)
前記ダブテールノードで交差する3つの論理入力JTLを有し、前記論理出力信号は、前記3つの論理入力JTLに供給される前記論理入力信号に基づいて反転2/3多数決機能を提供する、付記14に記載の回路。
(付記16)
9つ以下のJJを有する付記15に記載の回路。
(付記17)
前記ダブテールノードと低電圧レールとの間のインダクタとともに前記ダブテールノードで交差する2つの論理入力JTLを有し、前記論理出力信号は、前記2つの論理入力JTLに供給される前記論理入力信号に基づいてNAND機能を提供する、付記14に記載の回路。
(付記18)
8つ以下のJJを有する付記17に記載の回路。
(付記19)
前記ダブテールノードと、システム起動時にトランス結合入力インダクタを介して供給されるDC磁束バイアス電流を量子化するように構成されたバイアス量子化JJとの間のインダクタとともに前記ダブテールノードで交差する2つの論理入力JTLを有し、前記論理出力信号は、前記2つの論理入力JTLに供給される前記論理入力信号に基づいてNOR機能を提供する、付記14に記載の回路。
(付記20)
前記ダブテールノードに接続された実際に1つの論理入力JTLを有し、前記論理入力JTLはSFQ信号をゼロ復帰(RZ)パルス対として供給するように構成された論理クロック入力を有し、前記論理出力信号は、前記1つの論理入力JTLに供給される前記論理入力信号に基づいて反転出力Dフリップフロップ機能を提供する、付記14に記載の回路。
Claims (20)
- レシプロカル量子論理(RQL)ゲート回路であって、
正の単一磁束量子(SFQ)パルスの受信に基づいてアサートされるように構成された少なくとも1つの論理入力を有する入力段であって、前記入力段が1つ以上のストレージループを含み、前記ストレージループの少なくとも1つが各論理入力に関連付けられており、前記ストレージループの各々が、入力ジョセフソン接合(JJ)と、ストレージインダクタと、論理決定JJとを含み、前記論理決定JJが、前記論理入力に関連付けられたすべてのストレージループに共通とされるとともに、前記ストレージループに蓄積された1つ以上の電流によって供給されるバイアスと、前記入力段に供給される第1の状態を有する第1のバイアス信号とに基づいてトリガされるように構成されている、前記入力段と、
前記論理決定JJのトリガに基づいて出力をデアサートするように構成された位相モード論理(PML)インバータ回路を含む出力段であって、前記第1の状態とは反対の第2の状態を有する第2のバイアス信号が供給される前記出力段と、
を備えるRQLゲート回路。 - 前記出力段が、前記論理決定JJのトリガ解除に基づいて前記出力をアサートするようにさらに構成されている、請求項1に記載のRQLゲート回路。
- 前記入力段が実際に3つの論理入力を有し、前記出力段が前記論理入力のうちの少なくとも2つのアサートに基づいて前記出力をデアサートするように構成されている、請求項1に記載のRQLゲート回路。
- 前記入力段が実際に5つの論理入力を有し、前記出力段が前記論理入力のうちの少なくとも3つのアサートに基づいて前記出力をデアサートするように構成されている、請求項1に記載のRQLゲート回路。
- 前記入力段が実際に2つの論理入力を有し、前記出力段が前記2つの論理入力のアサートに基づいて前記出力をデアサートするように構成されている、請求項1に記載のRQLゲート回路。
- 前記入力段が実際に2つの論理入力を有し、前記出力段が前記2つの論理入力のうちの一方または両方のアサートに基づいて前記出力をデアサートするように構成されている、請求項1に記載のRQLゲート回路。
- 前記入力段がさらに、論理クロック入力をゼロ復帰(RZ)SFQパルス対として供給するように構成された論理クロック入力をさらに含み、前記入力段が論理入力と前記論理クロック入力とに基づいて前記論理決定JJをトリガするように構成されている、請求項1に記載のRQLゲート回路。
- 前記出力段が、前記論理決定JJを除いて5つ以下のJJを含む、請求項1に記載のRQLゲート回路。
- 前記出力段がさらに、前記RQLゲート回路の起動時に前記出力にアサート信号を供給するように構成された2つのトランス結合されたDC磁束バイアス線を含む、請求項8に記載のRQLゲート回路。
- 前記出力段が、前記DC磁束バイアス線を前記出力段にトランス結合するために使用されるインダクタを除いて、8つ以下のインダクタを含む、請求項9に記載のRQLゲート回路。
- 論理値を決定する方法であって、
1つ以上の正の単一磁束量子(SFQ)パルスを供給してレシプロカル量子論理(RQL)ゲートの1つ以上の論理入力をアサートすること、
前記1つ以上の正のSFQパルスの供給に基づいて、前記RQLゲートの1つ以上の入力ストレージループに1つ以上の正の電流を流すこと、
前記1つ以上の正の電流を流すことに基づいて、前記RQLゲートの論理決定ジョセフソン接合(JJ)をトリガすること、
前記トリガすることに基づいて、前記RQLゲートの出力からデアサート信号を伝搬すること、
を備える方法。 - 前記伝搬することの後に、
1つ以上の負のSFQパルスを供給して前記論理入力の1つ以上をデアサートすること、
前記1つ以上の負のSFQパルスの供給に基づいて、前記入力ストレージループの1つ以上に1つ以上の負の電流を流すこと、
前記1つ以上の負の電流を流すことに基づいて、前記論理決定JJをトリガ解除すること、
前記トリガ解除することに基づいて、前記RQLゲートの前記出力からアサート信号を伝搬すること、
をさらに備える請求項11に記載の方法。 - 互いに180°位相がずれたAC成分を各々有する2つのバイアス信号を供給することをさらに備え、前記トリガすることが前記2つのバイアス信号のうちの1つに基づいており、信号反転が前記2つのバイアス信号に基づいている、請求項11に記載の方法。
- 回路であって、
ダブテールノードに各々接続された1つ以上の論理入力ジョセフソン伝送線路(JTL)であって、各論理入力JTLが、第1のノードにおいて、入力ジョセフソン接合(JJ)とストレージインダクタとに接続されたストレージループ入力インダクタを含み、前記ストレージループ入力インダクタ、前記入力JJ、および前記ストレージインダクタが、一方向のデータフローを提供するようにサイズ設定されている、前記1つ以上の論理入力JTLと、
前記ダブテールノードと低電圧ノードとの間に接続された論理決定JJであって、前記論理決定JJと各論理入力JTLの前記入力JJおよび前記ストレージインダクタとによって、対応するストレージループが形成されている、前記論理決定JJと、
前記ダブテールノードと論理出力ノードとを接続して前記論理決定JJによる論理決定を反転させる位相モード論理(PML)反転回路と、
互いに約180°位相が異なるAC成分を有するバイアス信号を供給する2つのバイアス有力と、
を備え、前記論理入力JTLに供給されたアサートまたはデアサート論理入力信号に基づいてアサートまたはデアサート論理出力信号を前記論理出力ノードに供給するように構成されている回路。 - 前記ダブテールノードで交差する3つの論理入力JTLを有し、前記論理出力信号は、前記3つの論理入力JTLに供給される前記論理入力信号に基づいて反転2/3多数決機能を提供する、請求項14に記載の回路。
- 9つ以下のJJを有する請求項15に記載の回路。
- 前記ダブテールノードと低電圧レールとの間のインダクタとともに前記ダブテールノードで交差する2つの論理入力JTLを有し、前記論理出力信号は、前記2つの論理入力JTLに供給される前記論理入力信号に基づいてNAND機能を提供する、請求項14に記載の回路。
- 8つ以下のJJを有する請求項18に記載の回路。
- 前記ダブテールノードと、システム起動時にトランス結合入力インダクタを介して供給されるDC磁束バイアス電流を量子化するように構成されたバイアス量子化JJとの間のインダクタとともに前記ダブテールノードで交差する2つの論理入力JTLを有し、前記論理出力信号は、前記2つの論理入力JTLに供給される前記論理入力信号に基づいてNOR機能を提供する、請求項14に記載の回路。
- 前記ダブテールノードに接続された実際に1つの論理入力JTLを有し、前記論理入力JTLはSFQ信号をゼロ復帰(RZ)パルス対として供給するように構成された論理クロック入力を有し、前記論理出力信号は、前記1つの論理入力JTLに供給される前記論理入力信号に基づいて反転出力Dフリップフロップ機能を提供する、請求項14に記載の回路。
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