JP2020521315A - 異なる厚さのダイのウェハボンディング方法 - Google Patents

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Abstract

異なる厚さの1つ以上のダイをウェハにボンディングするための方法、アセンブリ、及び装置が記載されている。集積回路に接続される1つ以上の金属化ポスト構造をウェハダイシング及びハンドリングウェハのデブリから保護する平坦化酸化物層を用いて、ダイを製造し、個片化してもよい。ダイの面側が、それぞれのポスト構造が共通の平面内に整合するように、第1ハンドリングウェハにボンディングされる。次いで、ボンディングされたダイの基板材料裏側が、一様な厚さに薄くされ、第２ハンドリングウェハにボンディングされる。次いで、アセンブリを反転させ、第1ハンドリングウェハ及び潜在的なダイシング及びハンドリングデブリを含む保護層を除去することができる。ポスト構造が暴露され、その結果、第２ハンドリングウェハと、それに取り付けられた1つ以上の一様に薄くされたダイとを含む複合ウェハセンブリが結果として生じる。

Description

本開示は、概して、集積回路（ICs）、半導体デバイス及び他の小型化されたデバイスの製造に関し、より詳細には、異なる高さのダイを含むダイ−ウェハ間ボンディングプロセスの歩留りを最適化することに関する。
IC製造のトレンドは、異なるサイズのウェハ上に製造され、異なる機能(すなわち、アナログ、デジタル、光学)及び材料を提供する異なるサイズのICの相互接続になってきた。積層前にICを試験し、既知のGood Die (KGD)を組み合わせて歩留まりを改善することができる。この垂直スタッキング及び垂直相互接続アプローチの経済的な成功は、チップ領域上の増加したIC又はシステムに関連する歩留まり及びコストに比較して、スタッキング及び相互接続の歩留まり及びコストが好ましいことに依存する。このアプローチを実現するための製造方法は、直接結合ハイブリダイゼーション(Direct bond hybridization, DBH)を用いてICを垂直に積層し、ウェハ間に共有結合を形成することである。
垂直積層及び垂直相互接続の一つのバージョンは、ダイがIC側を下にボンディングされたダイウェハ間（D2W）フォーマットで、共通のウェハIC側を上にして(基板上の)ICがボンディングされ、既知のGood Die（KGD）の積層が歩留まりを改善することを可能にする。ICの製造コストを可能な限り小さくするために、化合物半導体デバイス(GaAs、InP、GaNなど)の多くの例を、典型的には直径100mmの小さな半導体ウェハ上に一度に製造することができる。典型的なファウンドリー（foundry）ICは、直径200mmのシリコンウェハ上に製作される。小型ウェハからのデバイスとのDBHウェハボンディングを利用するためには、デバイスをダイに個片化し、次に200mmウェハに結合する必要がある。チップダイシングは、ウェハを複数の個々のダイに分割するプロセスであり、典型的には、ウェハ上に配置された複数のデバイス間に延びるカーフ領域（kerf regions）を切断するために、ソーブレード、ケミカル、レーザ、又はそれらの組み合わせの使用を含む。チップダイシングは異常を残す可能性があり、これは、後続のボンディングプロセスにおいて収率を低下させるボイドに変換される可能性がある。D2Wボンディングは、典型的には、個片化の間に生成されるそのような粒子によって、及びハンドリング制限(すなわち、ウェハを破壊することなく取り扱うためには、ウェハは少なくとも700 μｍの厚さを有するべきである。)のためにダイのボンディング表面を再研磨(例えば、CMP)することができないことによって、非常に低い収率である。さらに、複数のダイを含むマルチチップモジュールの製造業者は、そのコンパクト性及び処理能力のために非常に人気がある。このようなパッケージの製造者は常に、このようなパッケージの小型化又は薄型化の方法を探している。このようなパッケージの厚さを薄くする一つの方法は、できるだけ薄いダイを使用することである。
ウェハ全体を薄くするための多くの方法が存在し、それは全体として使用されるが、個々のダイを薄くするための方法はほとんど存在しない。したがって、必要とされるのは、現在の制限を克服する、異なるサイズで個片化されたダイの使用を受け入れる、D2W製造プロセスである。
特定の実施形態によれば、異なる厚さを有しうる複数のダイを共通のウェハ(例えば、約200mmの直径を有する)にボンディングするための技術が提供される。ダイは、別個のデバイスウェハ(例えば、約100mmの直径を有する)及び平坦化された酸化物層から製造及び個片化された直接ボンディングハイブリダイゼーション(DBH)デバイス構造を含んでもよい。各個片化ダイは、面側、基板材料裏側、及び厚さを有する。各ダイ面側は、平坦化された酸化物層を含み、これは、ダイに形成されたデバイス構造に接続する1つ以上の金属化ポスト構造を保護する。
複数のダイの各々は、ダイの各々に関連する金属化ポスト構造が共通の平面内にあるように、第1ハンドリングウェハの前側に下方（下向き）にボンディングされた面側(回路側)であってもよい。複数のダイは、ピックアンドプレース器具と共にx-y方向に正確に整合されてもよい。ボンディングされた複数のダイの材料基板の裏側は、一様な厚さに(例えば、バックグラインディング及び／又はCMPなどによって)薄くすることができ、二酸化ケイ素層が、薄くしたダイの裏側及び第１ハンドリングウェハの露出表面上に堆積することができる。次いで、一様に薄くされた複数のダイの裏側を、第２ハンドリングウェハの前側にボンディングすることができる。次いで、第1ハンドリングウェハを除去し、平坦化された酸化物層を複数の一様に薄くされたダイの各面側から除去して、1つ以上の金属化ポスト構造を暴露（reveal）することができる。
特定の実施形態では、1つ以上のダイは、ボンディング・ステップにおいて、収率の低下する空隙をもたらす可能性のある潜在的異常（aberration）の領域を示すことができ、その領域は、それぞれのデバイス・ウェハからのダイシングから生じる。その領域は、一般に、各ダイの1つ以上の金属化ポスト構造に隣接して(及び、ポスト構造と、中間ウェハセンブリ構造のダイボンディングされた第1ハンドリングウェハ前面との間で)配置される。その領域は、ダイの面側を第1ハンドリングウェハへボンディングすることに悪影響を及ぼさず、有利には、その領域は、各ダイに関連する保護平坦化酸化物層と共に除去される。これは、プロセスの歩留まりを有意に向上させ、既知の良好なダイ（KGD）は、最終的な複合ウェハ構造内にボンディングされ得る。
ダイの面側を第1ハンドリングウェハの前側にボンディングするステップは、ダイの関連する金属化ポスト構造のピッチの所定パーセンテージ内のダイの各々を正確に参照を付するステップをさらに含んでよい。

別の実施形態では、第1ハンドリングウェハにボンディングされたダイの各々の間の間隙に、薄層化の前に、強度を高めるポリマー材料を充填して、ダイの裏側の一様な薄層化を任意に実行でき、例えばCMP加工中にダイの相対的な位置決めを維持するのを助けることができる。次いで、ポリマー充填材料は、SiO2層を堆積する前に、又は第１ハンドリングウェハを除去した後に、薄くした後に除去されてもよい。
本開示の少なくとも1つの実施形態の種々の態様を、添付の図面を参照して後述する。図面を簡単かつ明瞭にするために、図面に示されている要素は、必ずしも正確に又は縮尺通りに描かれていないことが理解されるであろう。例えば、要素の幾つかの寸法は、明瞭化のために他の要素に対して誇張されてもよく、或いは幾つかの物理的構成要素が1つの図示された要素に含まれてもよい。さらに、適切と考えられる場合には、参照番号を図面の間で繰り返して、対応する又は類似のステップ又は構成要素を示すことができる。明瞭にするために、すべての構成要素がすべての図面に表示されているわけではない。図面は、図示及び説明のために提供されるものであり、本発明の限定の定義として意図されたものではない。
例示的実施形態に従って、異なる厚さのダイをウェハボンディングする、ダイための方法のフローチャートである。 異なる高さのダイを第1のハンドリングウェハにボンディング(又はタッキング)する工程を概略的に示す。 ダイ間のギャップをポリマー材料で埋める工程を概略的に示す。 全てのダイ厚を一様なレベルに設定するためのバックグラインディング及び／又はCMPの工程を概略的に示す。 ダイの裏面に第２のハンドリングウェハをボンディング(又はタッキング)する工程を概略的に示す。 ウェハ構造を好適な配向に反転させ、第1のハンドリングウェハを除去する工程を概略的に示す。 保護平坦酸化物層及び潜在的なデブリ領域をダイから除去し、デバイスダイポスト構造を暴露する工程を概略的に示す。
以下の詳細な説明では、本開示の態様を完全に理解するために、多数の特定の詳細が記載されている。これらは、これらの特定の細部のいくつかを非独立に実施することができることが当業者には理解されるであろう。他の例では、公知の方法、手順、構成要素及び構造は、実施形態を不明瞭にしないように詳細に説明されていないことがある。以下の好ましい実施形態の説明は、単なる例示に過ぎず、本開示、その適用、又は用途を限定することを意図するものではない。また、本明細書で使用される用語及び用語は、説明のみを目的としており、限定的であるとみなされるべきではないことを理解すべきである。特定の特徴は、明確にするために、別個の実施形態の文脈において説明されるが、単一の実施形態において組み合わせて提供されてもよいことが理解される。逆に、種々の特徴は、簡潔にするために、単一の実施形態の文脈で説明されるが、別々に、又は任意の適切なサブコンビネーションで提供されてもよい。
本明細書中で使用されるいかなる要素、動作、又は命令も、明示的に記述されない限り、重要又は必須と解釈されるべきではない。また、本明細書中で使用される場合、冠詞「a」及び「an」は、1つ以上の項目を含むことを意図され、「1つ以上」と交換可能に使用され得る。さらに、語句「に基づく」は、明示的に別段の記載がない限り、「少なくとも部分的に基づく」をも意味することが意図されている。用語「含む」(及び「含む」及び「含む」などの任意の形態の構成要素)、「有する」(及び「有する」などの任意の形態の有無)、「含む」(及び「含む」及び「含む」などの任意の形態の有無)、「含む」(及び「含む」及び「含む」などの任意の形態の有無)は、オープンエンドのリンク動詞であることがさらに理解されるであろう。結果として、1つ又は複数のステップ又は要素を「含む」、「有する」、「備える」、又は「含有する」方法、構造又はデバイスは、1つ又は複数のステップ又は要素を有するが、これら1つ又は複数のステップ又は要素のみを有することに限定されない。さらに、特定の方法で構成されるデバイス又は構造は、少なくともそのような方法で構成されるが、リストされていない方法で構成されてもよい。
以下の説明のために、用語「上」、「上方」、「下」、「下方」、「垂直（鉛直）」、「水平」、「前」、「裏」、及びそれらの派生語は、図面で指向されるように、開示された構造及び方法に関するものでなければならない。用語「上に」、「隣接して」、「上に配置されている」又は「上に配置されている」は、第1の構造などの第1の要素が、第2の構造などの第2の要素の上又は近傍に存在し、インターフェイス構造などの介在要素が、第1の要素と第2の要素との間に存在してもよいことを意味する。用語「直接接触」は、第1の構造体のような第1の素子と第2の構造体のような第2の素子が、2つの素子の界面に中間導電層、絶縁層、又は半導体層がなく接続されていることを意味する。
図1を参照すると、ハンドリングウェハ（handle wafer）に異なる厚さの複数の既知の良好なダイ（known good die, KGD）を3Dスタック状に実装し、次いで、単一のウェハレベルの一様な厚さ薄化プロセスにおいてダイの裏面を薄くすることによって、ウェハ厚さのばらつきを矯正するための例示的なボンディングプロセス10が示されている。本明細書で使用される場合、用語「ダイ（die）」は、回路とともに製造(例えば、DBHボンド処理など)された半導体材料の小片を指すために使用される。用語「ベース技術ウェハ（base technology wafer）」は、集積回路、半導体デバイスその他の小型デバイスであり、典型的には、約200mmの直径を有するCMOS、光電子工学、赤外線検出器、MEMSなどを含むが、これらに限定されない、用語「デバイスウェハ（device wafer）」は、ベース技術ウェハの直径よりも小さい直径を有し、典型的には、100mmのオーダーである、集積回路、半導体デバイスその他の小型化されたデバイスの製造に使用される半導体材料の薄いスライスを指すために使用される。用語「ハンドリングウェハ（handle wafer）」は、他の構成要素(例えば、個片化されたダイ)が処理され、薄くされている間にそれらに機械的支持を提供するウェハを指すために使用される。ほとんどのダイ・ツー・ウェハ(D2W)用途において、電子部品は、1つ以上のデバイス・ウェハ上及びベース技術ウェハ上に段階的に構築される。異なるサイズのデバイスウェハ及び／又は異なる材料のために、デバイスウェハはダイシングされ、個片化されたダイは、受け取り用ベース技術ウェハのダイサイト上に位置合わせされ、ボンディングされる。在来の技術は、個片化されたダイがダイシング及びハンドリングからデブリを受け取るという事実、及び最終研磨のためにCMPツールにダイを装填することができないことにより個片化されたダイにボンディング用の洗浄又は準備（prepped）をすることができないという事実のために、非常に低い収率である。本開示の技術は、洗浄及び研磨し得るシリコンハンドリングウェハにボンディングした後にダイを薄くし、そのようなデブリが含み得るウェハ領域を除去することによって、そのような障害を克服する。
一様に薄くされたKGDが配置されたハンドリングウェハ(例えば、シリコン)を含む複合構造体を、ボンディング方法10によって製造することができる。ボンディング方法10は、デバイスウェハ、第１シリコンハンドリングウェハ及び第２シリコンハンドリングウェハを製造する任意の工程20、及びダイを個片化するステップ25で始めることができる。次に、当該方法10は、第1シリコンハンドリングウェハにダイを前面に一時的にボンディングするステップ30に続く。そのステップでは、ダイのデバイスポスト構造が共通平面内に整列されるようにされる。ボンディングされたダイの後面を一様に薄くするステップ35が続く。そのステップは、機械的安定性を強化するポリマー材料(例えば、BCB、ポリイミド、PRなど)でボンディングされたダイの間のギャップを埋めるステップ40を任意に含む。二酸化シリコン層を裏側(薄くされたダイの裏側及び第1ハンドリングウェハの前面の露出表面積)に堆積ボンディング（deposit bond）させるステップ45、薄くしたダイの裏側を第２ハンドリングウェハの前面にボンディングするステップ50、第１ハンドリングウェハを除去するステップ55、及びダイのデバイスポスト構造を暴露するステップ60を続行する。ここで、デバイスポスト構造を暴露するためのプロセスは、個片化及びハンドリングデブリを含む可能性のある潜在的個片化異常の領域の除去を含む。これらの個々のステップを、図２〜７を参照して、以下により詳細に説明する。追加的に、標準処理毎の任意のさらなるウェハボンディングを、最終的な複合構造製造ステップ65の後、例えば、ベース技術ウェハに実施することができる。
図２〜図７は、本方法10に従って、一様に薄くされた既知の良好なダイ（KGD）が実装された（populated）(例えば、シリコンの)ハンドリングウェハを含む複合構造を製造する方法又はプロセスを概略的に示す。図２〜７は、説明を容易にするために、図1の方法10に記載されたステップに概ね対応する連続する個々のプロセスステップであると考えることができる。
図２に示すように、可変(例えば、5μmを超える)厚さ102a〜102cを有する1つ以上のダイ100a〜100cを、1つ以上のデバイスウェハ上で当該技術分野で公知の方法で予め製造し、個片化しておいてもよい。代表的なダイ100aが、面(回路)側106a、基板材料裏側108a、集積デバイス構造110a(例えば、DBH構造)、集積デバイス構造への相互接続を提供する1つ以上の金属化ポスト構造112a、及びポスト構造112aを覆う保護平坦化酸化物層114aを含む。平坦化された酸化物層114a内には、潜在的な個片化及び／又はハンドリングデブリ（handling debris）の領域116aが存在する可能性がある。これらは、当該開示方法10によるその後の除去がなければ、複合ダイ構造を適切にCMPできないために、ボンディングボイド及びダイのボンディング強度のダイ間変動を招く可能性がある。第１シリコンハンドリングウェハ１１８が、前側（front side）120、後ろ側（back side）122、及び前側120における酸化物層124を含み、第1シリコンハンドリングウェハ１１８は、予め製造されていてもよい。ダイ100a〜100cの面側（face side）106a〜106c及び第1ハンドリングウェハ118の前面120は、それぞれのポスト構造112a〜112cが共通の平面126に位置合わせされるように、準備され、一時的にボンディングされてもよい。ダイ100a〜100cは、ピックアンドプレース器具を用いてX-Y平面126内に正確に位置合わせすることができ、良好なダイになるように事前にテストされていてもよい。ダイ裏側108a〜108cの最終Z軸整合は、研削及びCMPによって達成される。ダイ100a〜100cは、第1ハンドリングウェハ118の前側120にボンディングすることができ、このボンディングは、低温酸化物ボンディングプロセス(例えば、カリフォルニア州サンノゼのTessera Technologies社によって提供されるZiBond（商標）ボンディング)によって達成できる。このプロセスは、前側106a〜106cと第1のウェハ前側120との間に一時的な接着剤（temporary adhesive）(及び適切な熱及び力)を適用することによって、又は同様の技術によって達成することができる。一時的接着剤は、犠牲接着剤（sacrificial adhesives）、熱可塑性接着剤、熱硬化性接着剤、及びUV硬化性接着剤を含むことができ、スピンコーティングその他の公知の技術によって適用することができる。
ダイ100a〜100cを第1ハンドリングウェハ118に一時的にボンディングすることは、ダイの破損、反り又は折り畳みをすることなく、ダイの裏側108a〜108cを薄くし、処理することを可能にするために必要な支持を提供する。図３を参照すると、追加の機械的補強が必要な場合には、ダイ100a〜100cの最終的な所望の高さにほぼ等しいレベル134まで、ダイ100a〜100cの間の間隙132を一時的に充填するために、ポリマー材料130を任意に使用することができる。このステップは、材料130の位置を保持するためにアニーリング(例えば、150℃)を必要とし得る。図４から分かるように、最終的な所望の高さ134までダイ100a〜100cを薄くするために、バックグラインディング及びCMPを裏側108a〜108cに適用してもよい。グラインディング及び薄化することにより、基板材料は、所望の厚さ(例えば、40μm)が達成されるまで、ダイ100a〜100cの裏側108a〜108cから除去される。ダイの厚さは、好ましくは、高収率ボンディング（high yield bonding）を可能にするために1μm以内に制御される。ポリマー充填材料130が使用された場合、ウェハセンブリから(例えば、熱活性化によって)除去してもよい。
図５を参照すると、ダイ100a〜100cの薄くされた裏側108〜108c、及び第1ハンドリングウェハ118の前側120の露出面136は、シリコンウェハ用の二酸化シリコンコーティング層のような保護コンフォーマル（conformal）コーティング140を用いて準備することができる。次いで、第２ハンドリングウェハ142を、ダイ100a〜100cの準備され、平坦化された裏側108a〜108cに一時的にボンディングすることができる。第１ウェハハンドリングウェハ118をダイ100a〜100cにボンディングするために使用したのと同様なボンディング・プロセスを使用してもよい。
図6に示すように、中間ウェハセンブリ144を、第１ハンドリングウェハ118上の処理を可能にするために、好適な配向に反転してもよい。次いで、バックグラインディング及びCMPを適用して、アセンブリから第1ハンドリングウェハ118を除去して、ポスト構造112a〜112cを覆う保護平坦化酸化物層114a〜114cを露出させることができる。上述のように、平坦化された酸化物層114a〜114c内には、潜在的な個片化及び／又はハンドリングデブリ（handling debris）の領域116a〜116cがあり得る。図7を参照すると、必要に応じて、ダイの前面106a〜106c上の保護平坦化酸化物層114a〜114cのバックグラインディング及びCMPに先立ち、別のポリマー充填物150をギャップ132に適用してもよい。そうすることによって、平坦化された酸化物層114a〜114c及び潜在的なデブリの領域116a〜116cを除去し、共通平面126内の金属化ポスト構造112a〜112cを暴露することができる。もしポリマー充填材150が使用された場合、ポリマー充填材150を使用した場合、それは除去することができ、その結果、後続の標準ウェハ間ボンディングプロセスに使用可能な最終的な複合ウェハ構造が得られる。
上述の方法の実施形態は、既存のツール及び材料を使用することができ、異なる技術、例えば、CMOS、オプトエレクトロニクス、MEMSその他のマイクロエレクトロニクスデバイスからの異なる厚さのデバイスダイを統合する能力を非限定的に含む現在使用されているボンディング方法よりも、利点を提供することができる。加えて、得られたデバイスの歩留りは、既知の良好なダイ（KGD）のみをデバイスに組み込むこと、及び潜在的なダイ個片化及びハンドリングのデブリを排除することによって、増加させることができ、それによって歩留りを有意に改善する。さらに、薄型ダイをボンディングする能力は、薄型パッケージを維持しつつ、異なる技術からのものを含め、鉛直に接続する複数のデバイス層の積層を可能にする。
本明細書に記載されるアーキテクチャ及び動作実施形態は、同じ一般的特色、特徴、及び一般的なシステム動作を提供する複数の可能な構成の例であることが理解されるであろう。修正及び改変は、前述の詳細な説明を読んで理解することにより、他の態様に生じる。本開示は、そのようなすべての修正及び変更を含むものと解釈されることが意図されている。したがって、本開示の幅及び範囲は、上述の例示的な実施形態のいずれによっても制限されるべきではなく、本明細書に添付された以下の特許請求の範囲及びそれらの均等物に従ってのみ定義されるべきである。

Claims (14)

  1. １つ以上のダイをウェハにボンディングする方法であって：
    各々が面側、基板材料裏側及び厚さを有する複数のダイを受け入れるステップであり、各面側は、前記ダイ内に形成されたデバイス構造に接続する1つ以上の金属化ポスト構造を保護する平坦化酸化物層を含む、ステップ;
    前記ダイの各々に関連する前記金属化ポスト構造が共通の平面内にあるように、前記複数のダイの各面側を第1ハンドリングウェハの前側にボンディングするステップ；
    前記のボンディングされた複数のダイの前記基板材料裏側の各々を一様な厚さに薄くするステップ；
    前記複数のダイのそれぞれの裏側上及び前記第1ハンドリングウェハの露出された前側上にSiO2層を堆積ボンディングするステップ；
    前記の一様に薄くされた複数のダイの裏側を第２ハンドリングウェハの前側にボンディングするステップ；
    前記第1ハンドリングウェハを薄くすることによって除去するステップ;及び
    複数の一様に薄くされた複数のダイの各面側から前記平坦化酸化物層を除去して、1つ以上の金属化されたポスト構造を露出するステップ；
    を含む方法。
  2. 前記の複数のダイを受け入れるステップにおいて、前記ダイの少なくとも1つのダイの前記厚さは他のダイとは異なる、請求項1に記載の方法。
  3. 各ダイに関連する前記平坦化酸化物層は潜在的なダイ個片化及びハンドリングデブリの領域を含み、前記平坦化酸化物層の除去が前記潜在的なダイ個片化及びハンドリングデブリの領域を除去する、請求項1に記載の方法。
  4. さらに、
    別個のデバイスウェハ上にダイデバイス構造の各々を作製するステップ；
    前記ダイデバイス構造の各々を関連する酸化物層で保護するステップ；及び
    前記ダイを個片化するステップ；
    を含む、請求項１に記載の方法。
  5. 前記ダイの少なくとも1つは複合デバイスを含む、請求項1に記載の方法。
  6. 前記のボンディングされたダイの前記基板材料裏側を一様に薄くするために、バックグラインディング及びCMPが適用される、請求項1に記載の方法。
  7. 前記ダイを露出するために薄くすることによって、前記第２ハンドリングウェハを除去するステップをさらに含む、請求項1に記載の方法。
  8. 前記ダイの各々が既知の良好なダイを含み、前記第２ハンドリングウェハが約200mmの直径を有する、請求項1に記載の方法。
  9. 前記の複数のダイの各面側を前記第1ハンドリングウェハの前側にボンディングするステップは、前記ダイの面側及び前記第1ハンドリングウェハの前側に、低温酸化物ボンディングプロセスを適用するステップを含む、請求項1に記載の方法。
  10. 前記の複数のダイの各面側を前記第1ハンドリングウェハの前側にボンディングするステップは、前記ダイの面側と前記第1ハンドリングウェハとの間に接着剤を適用するステップを含む、請求項1に記載の方法。
  11. 前記の一様に薄くされた複数のダイの裏側を第２ハンドリングウェハの前側にボンディングするステップは、前記の一様に薄くされたダイの裏側と前記第２ハンドリングウェハの前側に低温酸化物ボンディングプロセスを適用するステップを含む、請求項1に記載の方法。
  12. 前記の一様に薄くされた複数のダイの裏側を第２ハンドリングウェハの前側にボンディングするステップは、前記の一様に薄くされたダイの裏側と前記第２ハンドリングウェハの前側に接着剤を適用することを含む、請求項1に記載の方法。
  13. さらに、
    前記第1ハンドリングウェハにボンディングされたダイの各々の間に、薄くする前に、強度を向上させるポリマー材料を充填するステップ；及び
    前記SiO2層を堆積する前又は前記第１ハンドリングウェハを除去した後に、ポリマーギャップ充填材料を除去するステップ；
    を含む、請求項1に記載の方法。
  14. 前記ダイの面側を前記第1ハンドリングウェハの前側にボンディングするステップは、前記ダイの前記関連する金属化ポスト構造のピッチの所定パーセンテージ内の前記ダイの各々を正確に参照を付するステップをさらに含む、請求項1に記載の方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11158607B2 (en) * 2018-11-29 2021-10-26 Apple Inc. Wafer reconstitution and die-stitching
JP7235566B2 (ja) * 2019-04-01 2023-03-08 株式会社ディスコ 積層デバイスチップの製造方法
CN110233139B (zh) * 2019-06-18 2021-12-03 青岛歌尔微电子研究院有限公司 一种电路单元封装方法
KR102612976B1 (ko) * 2019-10-12 2023-12-13 양쯔 메모리 테크놀로지스 씨오., 엘티디. 다이-대-다이 접합을 위한 방법들 및 구조체들
CN111341679B (zh) * 2020-02-28 2024-05-24 浙江集迈科微电子有限公司 一种超薄堆叠封装方式
US11705471B2 (en) * 2020-10-23 2023-07-18 Raytheon Company Close butted collocated variable technology imaging arrays on a single ROIC
EP4181179A1 (en) * 2021-11-16 2023-05-17 Imec VZW A method for producing a hybrid semiconductor wafer
CN115172192B (zh) * 2022-09-09 2023-07-21 之江实验室 一种多芯粒晶圆级集成的混合键合方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6013534A (en) * 1997-07-25 2000-01-11 The United States Of America As Represented By The National Security Agency Method of thinning integrated circuits received in die form
WO2000044045A1 (en) * 1999-01-20 2000-07-27 Amkor Technology, Inc. Microcircuit die-sawing protector and method
US6465344B1 (en) * 2001-03-09 2002-10-15 Indigo Systems Corporation Crystal thinning method for improved yield and reliability
US7656012B2 (en) * 2004-01-29 2010-02-02 Micron Technology, Inc. Apparatus for use in semiconductor wafer processing for laterally displacing individual semiconductor devices away from one another
US20110147943A1 (en) * 2007-06-19 2011-06-23 Vertical Circuits, Inc. Wafer level surface passivation of stackable integrated circuit chips
US20140077344A1 (en) * 2010-07-16 2014-03-20 Stats Chippac, Ltd. Semiconductor Device with Protective Layer Over Exposed Surfaces of Semiconductor Die
JP2017050408A (ja) * 2015-09-02 2017-03-09 株式会社ディスコ 積層ウェーハの製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6902987B1 (en) 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
US8853853B2 (en) 2011-07-27 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures
US8643148B2 (en) * 2011-11-30 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-Wafer structures and methods for forming the same
FR3009428B1 (fr) 2013-08-05 2015-08-07 Commissariat Energie Atomique Procede de fabrication d'une structure semi-conductrice avec collage temporaire via des couches metalliques
US9627346B2 (en) 2013-12-11 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Underfill pattern with gap

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6013534A (en) * 1997-07-25 2000-01-11 The United States Of America As Represented By The National Security Agency Method of thinning integrated circuits received in die form
WO2000044045A1 (en) * 1999-01-20 2000-07-27 Amkor Technology, Inc. Microcircuit die-sawing protector and method
US6465344B1 (en) * 2001-03-09 2002-10-15 Indigo Systems Corporation Crystal thinning method for improved yield and reliability
US7656012B2 (en) * 2004-01-29 2010-02-02 Micron Technology, Inc. Apparatus for use in semiconductor wafer processing for laterally displacing individual semiconductor devices away from one another
US20110147943A1 (en) * 2007-06-19 2011-06-23 Vertical Circuits, Inc. Wafer level surface passivation of stackable integrated circuit chips
US20140077344A1 (en) * 2010-07-16 2014-03-20 Stats Chippac, Ltd. Semiconductor Device with Protective Layer Over Exposed Surfaces of Semiconductor Die
JP2017050408A (ja) * 2015-09-02 2017-03-09 株式会社ディスコ 積層ウェーハの製造方法

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