JP2020205699A - Power converter - Google Patents

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Abstract

To provide a power converter capable of reducing switching loss.SOLUTION: A power converter 100 has a three-phase bridge 103 outputting a three-phase current from DC voltage, a plurality of DC link capacitors 101 and 102 dividing the DC voltage, and an auxiliary circuit 108 connected between a middle point of each phase of the three-phase bridge and a partial-pressure voltage point formed by the plurality of DC link capacitors. The auxiliary circuit 108 has the three-phase bridge 103, an inductor 104, a semiconductor switch S1 facing an upper arm of the three-phase bridge, and a semiconductor switch S2 facing a lower arm of the three-phase bridge. Semiconductor switches Q1 and Q3 of the upper arm of the three-phase bridge are turned on after the semiconductor switch S2 becomes on-state and semiconductor switches Q2, Q4, and Q6 of the lower arm are turned off.SELECTED DRAWING: Figure 1

Description

本発明は、電力変換装置に関し、例えばモータと一体化が可能な電力変換装置に関する。 The present invention relates to a power converter, for example, a power converter that can be integrated with a motor.

電力変換装置としては、直流電力を三相交流電力へ変換するインバータ装置が知られている。インバータ装置は、モータドライブ、無停電電源装置等に広く利用されており、６個の半導体スイッチを使用した三相ブリッジで構成されたものが一般的に知られている。これらの半導体スイッチを、パルス幅変調（ＰＷＭ）方式等に基づいて生成されたパターンでスイッチングさせることにより、インバータ装置は、任意の電圧および周波数を持った三相交流電圧を出力することができる。これにより、インバータ装置をモータドライブに利用すると、モータの速度を可変制御することが可能となり、設備の省エネ化を実現することが可能となる。 As a power conversion device, an inverter device that converts DC power into three-phase AC power is known. Inverter devices are widely used in motor drives, uninterruptible power supplies, and the like, and those composed of a three-phase bridge using six semiconductor switches are generally known. By switching these semiconductor switches in a pattern generated based on a pulse width modulation (PWM) method or the like, the inverter device can output a three-phase AC voltage having an arbitrary voltage and frequency. As a result, when the inverter device is used for the motor drive, the speed of the motor can be variably controlled, and the energy saving of the equipment can be realized.

インバータ装置のスイッチング方式としては、ハードスイッチング方式及びソフトスイッチング方式の２種類が知られている。インバータ装置におけるソフトスイッチング方式は、主に共振ＤＣリンク方式と補助共振転流方式に大きく分けられる。共振ＤＣリンク方式では、インバータ装置に補助回路を追加し、三相ブリッジの各半導体スイッチのスイッチング時に、ＤＣリンク電圧をおよそ０Ｖにすることでゼロ電圧スイッチング（以下、ＺＶＳと称する）する。しかし、共振ＤＣリンク方式では、ＤＣリンクの前段に接続される電源とＤＣリンクを遮断するためのスイッチが必要であり、このスイッチには主回路電流が流れるため、導通損失が無視できず全体の損失低減効果が限定的である。 Two types of switching methods for the inverter device are known: a hard switching method and a soft switching method. The soft switching method in the inverter device is mainly divided into a resonance DC link method and an auxiliary resonance commutation method. In the resonance DC link method, an auxiliary circuit is added to the inverter device, and zero voltage switching (hereinafter referred to as ZVS) is performed by setting the DC link voltage to about 0V when switching each semiconductor switch of the three-phase bridge. However, in the resonant DC link method, a switch for disconnecting the power supply connected to the previous stage of the DC link and the DC link is required, and since the main circuit current flows through this switch, the conduction loss cannot be ignored and the entire DC link cannot be ignored. The loss reduction effect is limited.

一方の補助共振転流方式では、インバータ装置に補助回路を追加し、この補助回路に流れる電流を三相ブリッジの半導体スイッチの出力容量もしくはスナバコンデンサに転流させることで半導体スイッチの両端電圧をおよそ０Ｖにし、三相ブリッジの半導体スイッチをＺＶＳする。 On the other hand, in the auxiliary resonance commutation method, an auxiliary circuit is added to the inverter device, and the current flowing through this auxiliary circuit is commutated to the output capacitance of the semiconductor switch of the three-phase bridge or the snubber capacitor to reduce the voltage across the semiconductor switch. Set to 0V and ZVS the semiconductor switch of the three-phase bridge.

補助共振転流方式は、例えば特許文献１に記載されている。特許文献１には、三相ブリッジの各相中点と直列接続された２つのＤＣリンクコンデンサの中点との間に、インダクタと双方向スイッチからなる補助回路を接続した構成が示されている。補助回路を構成する双方向スイッチを、三相ブリッジのスイッチングタイミングに基づいて駆動することにより、三相ブリッジの半導体スイッチをソフトスイッチングすることが可能である。 The auxiliary resonance commutation method is described in, for example, Patent Document 1. Patent Document 1 discloses a configuration in which an auxiliary circuit including an inductor and a bidirectional switch is connected between the midpoint of each phase of a three-phase bridge and the midpoint of two DC link capacitors connected in series. .. By driving the bidirectional switch constituting the auxiliary circuit based on the switching timing of the three-phase bridge, it is possible to soft-switch the semiconductor switch of the three-phase bridge.

特開平８−３４０６７６号公報Japanese Unexamined Patent Publication No. 8-340676

補助共振転流方式では、補助回路に電流を流す時、主回路と並列の電流経路を形成するため、主回路電流が補助回路には流れない。このため、補助共振転流方式は、共振ＤＣリンク方式よりもスイッチング損失は小さい。 In the auxiliary resonance commutation method, when a current is passed through the auxiliary circuit, a current path is formed in parallel with the main circuit, so that the main circuit current does not flow through the auxiliary circuit. Therefore, the auxiliary resonance commutation method has a smaller switching loss than the resonance DC link method.

しかしながら、補助共振転流方式においても、スイッチング損失の低減が十分であると
は言えず、より一層スイッチング損失を低減する技術が望まれる。 However, even in the auxiliary resonance commutation method, it cannot be said that the reduction of the switching loss is sufficient, and a technique for further reducing the switching loss is desired.

本発明の目的は、スイッチング損失の低減を図ることが可能な電力変換装置を提供することにある。 An object of the present invention is to provide a power conversion device capable of reducing switching loss.

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description and accompanying drawings herein.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 A brief outline of the typical inventions disclosed in the present application is as follows.

電力変換装置は、直流電圧から三相交流を出力する三相ブリッジと、直流電圧を分圧する複数のコンデンサと、三相ブリッジの各相の中点と複数のコンデンサにより形成された分圧電圧点との間に接続された補助回路とを備える。補助回路は、三相ダイオードブリッジと、インダクタと、三相ブリッジの上アームに対向する第１補助スイッチと、三相ブリッジの下アームに対向する第２補助スイッチとを備えている。ここで、三相ブリッジの上アームのスイッチは、第２補助スイッチがオン状態となり、下アームのスイッチがターンオフした後に、ターンオンする。 The power converter consists of a three-phase bridge that outputs three-phase AC from a DC voltage, a plurality of capacitors that divide the DC voltage, and a voltage dividing voltage point formed by the midpoint of each phase of the three-phase bridge and the plurality of capacitors. It is provided with an auxiliary circuit connected between and. The auxiliary circuit includes a three-phase diode bridge, an inductor, a first auxiliary switch facing the upper arm of the three-phase bridge, and a second auxiliary switch facing the lower arm of the three-phase bridge. Here, the switch of the upper arm of the three-phase bridge is turned on after the second auxiliary switch is turned on and the switch of the lower arm is turned off.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。 Among the inventions disclosed in the present application, the effects obtained by typical ones will be briefly described as follows.

スイッチング損失の低減を図ることが可能な電力変換装置を提供することができる。スイッチング損失の低減を図ることにより、温度上昇が抑えられ、冷却器を小型化することが可能であるため、さらに電力変換装置の小型化を図ることが可能となる。その結果、電力変換装置とモータとを一体化したとき、装置全体の小型化を図ることも可能となる。 It is possible to provide a power conversion device capable of reducing switching loss. By reducing the switching loss, the temperature rise can be suppressed and the cooler can be miniaturized, so that the power conversion device can be further miniaturized. As a result, when the power conversion device and the motor are integrated, it is possible to reduce the size of the entire device.

実施の形態１に係わる電力変換装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the power conversion apparatus which concerns on Embodiment 1. FIG. 実施の形態１に係わる制御回路が生成するゲート信号の波形図である。FIG. 5 is a waveform diagram of a gate signal generated by the control circuit according to the first embodiment. （Ａ）および（Ｂ）は、実施の形態１に係わる電力変換装置における電流経路を説明するための説明図である。(A) and (B) are explanatory views for explaining the current path in the power conversion apparatus which concerns on Embodiment 1. （Ａ）および（Ｂ）は、実施の形態１に係わる電力変換装置における電流経路を説明するための説明図である。(A) and (B) are explanatory views for explaining the current path in the power conversion apparatus which concerns on Embodiment 1. （Ａ）および（Ｂ）は、実施の形態１に係わる電力変換装置における電流経路を説明するための説明図である。(A) and (B) are explanatory views for explaining the current path in the power conversion apparatus which concerns on Embodiment 1. 実施の形態１に係わる電力変換装置における電圧および電流の波形を示す波形図である。FIG. 5 is a waveform diagram showing waveforms of voltage and current in the power conversion device according to the first embodiment. 実施の形態１に係わる制御回路が生成するゲート信号の波形図である。FIG. 5 is a waveform diagram of a gate signal generated by the control circuit according to the first embodiment. 実施の形態２に係わる制御回路が生成するゲート信号の波形図である。FIG. 5 is a waveform diagram of a gate signal generated by the control circuit according to the second embodiment. （Ａ）および（Ｂ）は、実施の形態２に係わる電力変換装置における電流経路を説明するための説明図である。(A) and (B) are explanatory views for explaining the current path in the power conversion apparatus which concerns on Embodiment 2. （Ａ）および（Ｂ）は、実施の形態２に係わる電力変換装置における電流経路を説明するための説明図である。(A) and (B) are explanatory views for explaining the current path in the power conversion apparatus which concerns on Embodiment 2. （Ａ）および（Ｂ）は、実施の形態２に係わる電力変換装置における電流経路を説明するための説明図である。(A) and (B) are explanatory views for explaining the current path in the power conversion apparatus which concerns on Embodiment 2. 実施の形態３に係わる電力変換装置の動作を示すフローチャート図である。It is a flowchart which shows the operation of the power conversion apparatus which concerns on Embodiment 3. 実施の形態３に係わる電力変換装置を説明するための図である。It is a figure for demonstrating the power conversion apparatus which concerns on Embodiment 3. 実施の形態４に係わるモータシステムの構成を示すブロック図である。It is a block diagram which shows the structure of the motor system which concerns on Embodiment 4. FIG.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。 In the following embodiments, when necessary for convenience, the description will be divided into a plurality of sections or embodiments, but unless otherwise specified, they are not unrelated to each other, and one is the other. There is a relationship of some or all modifications, details, supplementary explanations, etc. In addition, in the following embodiments, when the number of elements (including the number, numerical value, quantity, range, etc.) is referred to, when it is specified in particular, or when it is clearly limited to a specific number in principle, etc. Except, the number is not limited to the specific number, and may be more than or less than the specific number.

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 Furthermore, in the following embodiments, the components (including element steps, etc.) are not necessarily essential unless otherwise specified or clearly considered to be essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shape, positional relationship, etc. of a component or the like, the shape is substantially the same unless otherwise specified or when it is considered that it is not apparent in principle. Etc., etc. shall be included. This also applies to the above numerical values and ranges.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は原則として省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, in all the drawings for explaining the embodiment, in principle, the same members are designated by the same reference numerals, and the repeated description thereof will be omitted in principle.

（実施の形態１）
図１は、実施の形態１に係わる電力変換装置の構成を示す回路図である。図１において、１００は電力変換装置を示している。電力変換装置１００は、第一ＤＣリンクコンデンサ１０１と、第二ＤＣリンクコンデンサ１０２と、三相ブリッジ１０３と、補助回路１０８と、制御回路１１２とを備えている。第一ＤＣリンクコンデンサ１０１および第二ＤＣリンクコンデンサ１０２は、以下、単にＤＣリンクコンデンサ１０１おとび１０２と称する。 (Embodiment 1)
FIG. 1 is a circuit diagram showing a configuration of a power conversion device according to the first embodiment. In FIG. 1, 100 indicates a power converter. The power conversion device 100 includes a first DC link capacitor 101, a second DC link capacitor 102, a three-phase bridge 103, an auxiliary circuit 108, and a control circuit 112. The first DC link capacitor 101 and the second DC link capacitor 102 are hereinafter simply referred to as DC link capacitor 101 and 102.

三相ブリッジ１０３は、６個の半導体スイッチＱ１〜Ｑ６で構成されている。図１では、半導体スイッチＱ１、Ｑ３およびＱ５が、三相ブリッジ１０３の上アームのスイッチを構成し、半導体スイッチＱ２、Ｑ４およびＱ６が、三相ブリッジ１０３の下アームのスイッチを構成している。また、半導体スイッチＱ１とＱ２とによってＵ相のレグが構成され、半導体スイッチＱ３とＱ４とによってＶ相のレグが構成され、半導体スイッチＱ５とＱ６とによってＷ相のレグが構成されている。 The three-phase bridge 103 is composed of six semiconductor switches Q1 to Q6. In FIG. 1, the semiconductor switches Q1, Q3, and Q5 form a switch for the upper arm of the three-phase bridge 103, and the semiconductor switches Q2, Q4, and Q6 form a switch for the lower arm of the three-phase bridge 103. Further, the semiconductor switches Q1 and Q2 form a U-phase leg, the semiconductor switches Q3 and Q4 form a V-phase leg, and the semiconductor switches Q5 and Q6 form a W-phase leg.

図１において、ＬＤＶおよびＬＤＧは、図示しない直流電力源から直流電圧が供給される一対の配線を示している。Ｕ相のレグを構成する半導体スイッチＱ１とＱ２の電流経路が、配線ＬＤＶとＬＤＧとの間で直列となるように、半導体スイッチＱ１、Ｑ２は直列接続されており、半導体スイッチＱ１とＱ２の接続部ＢＵＣが、Ｕ相の中点に相当する。Ｖ相のレグを構成する半導体スイッチＱ３、Ｑ４と、Ｗ相のレグを構成する半導体スイッチＱ５、Ｑ６についても、Ｕ相のレグを構成する半導体スイッチＱ１、Ｑ２と同様に、配線ＬＤＶとＬＤＧの間で直列接続されている。半導体スイッチＱ３とＱ４とを接続する接続部ＢＶＣがＶ相の中点に相当し、半導体スイッチＱ５とＱ６とを接続する接続部ＢＷＣがＷ相の中点に相当する。 In FIG. 1, LDV and LDG show a pair of wirings to which a DC voltage is supplied from a DC power source (not shown). The semiconductor switches Q1 and Q2 are connected in series so that the current paths of the semiconductor switches Q1 and Q2 constituting the U-phase leg are connected in series between the wiring LDV and the LDG, and the semiconductor switches Q1 and Q2 are connected. Part BUC corresponds to the midpoint of the U phase. Regarding the semiconductor switches Q3 and Q4 that form the V-phase leg and the semiconductor switches Q5 and Q6 that form the W-phase leg, the wiring LDV and LDG are similar to the semiconductor switches Q1 and Q2 that form the U-phase leg. They are connected in series. The connecting portion BVC connecting the semiconductor switches Q3 and Q4 corresponds to the midpoint of the V phase, and the connecting portion BWC connecting the semiconductor switches Q5 and Q6 corresponds to the midpoint of the W phase.

補助回路１０８は、インダクタ１０４と、ハーフブリッジ１０５と、三相ダイオードブリッジ１０７とを備えている。三相ダイオードブリッジ１０７は、６個のダイオード１０６ｕｐ〜１０６ｗｎを備えている。６個のダイオードのうち、ダイオード１０６ｕｐと１０６ｕｎがＵ相に対向し、ダイオード１０６ｖｐと１０６ｖｎがＶ相に対向し、ダイオード１０６ｗｐと１０６ｗｎがＷ相に対向している。 The auxiliary circuit 108 includes an inductor 104, a half bridge 105, and a three-phase diode bridge 107. The three-phase diode bridge 107 includes six diodes 106up to 106wn. Of the six diodes, the diodes 106up and 106un face the U phase, the diodes 106vp and 106vn face the V phase, and the diodes 106ww and 106wn face the W phase.

Ｕ相に対向したダイオード１０６ｕｐと１０６ｕｎを例にして述べると、一対の出力配線ＬＤＣ、ＬＤＡ間にダイオード１０６ｕｐと１０６ｕｎが直列接続されている。ダイオード１０６ｕｐと１０６ｕｎとを接続する接続部ＤＵＣが、三相ダイオードブリッジ１０７のＵ相の中点に相当し、対向する三相ブリッジ１０３のＵ相の中点である接続部ＢＵＣに接続されている。Ｖ相に対向したダイオード１０６ｖｐ、１０６ｖｎと、Ｗ相に対向したダイオード１０６ｗｐ、１０６ｗｎについても、Ｕ相に対向したダイオード１０６ｕｐ、１０６ｕｎと同様に、出力配線ＬＤＣ、ＬＤＡ間に直列接続されている。また、接続部ＤＶＣ、ＤＷＣが、三相ダイオードブリッジ１０７のＶ相、Ｗ相の中点に相当する。 Taking the diodes 106up and 106un facing the U phase as an example, the diodes 106up and 106un are connected in series between the pair of output wirings LDC and LDA. The connection DUC that connects the diodes 106up and 106un corresponds to the midpoint of the U phase of the three-phase diode bridge 107, and is connected to the connection BUC that is the midpoint of the U phase of the opposing three-phase bridge 103. .. The diodes 106vp and 106vn facing the V phase and the diodes 106wp and 106wen facing the W phase are also connected in series between the output wirings LDC and LDA, similarly to the diodes 106up and 106un facing the U phase. Further, the connection portions DVC and DWC correspond to the midpoints of the V phase and the W phase of the three-phase diode bridge 107.

ハーフブリッジ１０５は、出力配線ＬＤＣとＬＤＡとの間で、直列接続された半導体スイッチＳ１と半導体スイッチＳ２とを備えている。半導体スイッチＳ１は、三相ブリッジ１０３の上アームに対向しており、第１補助スイッチと見なすことができる。また、半導体スイッチＳ２は、三相ブリッジ１０３の下アームに対向しており、第２補助スイッチと見なすことができる。半導体スイッチＳ１とＳ２との間の接続部ＨＢＣが、ハーフブリッジ１０５の中点に相当する。 The half bridge 105 includes a semiconductor switch S1 and a semiconductor switch S2 connected in series between the output wiring LDC and the LDA. The semiconductor switch S1 faces the upper arm of the three-phase bridge 103 and can be regarded as the first auxiliary switch. Further, the semiconductor switch S2 faces the lower arm of the three-phase bridge 103 and can be regarded as a second auxiliary switch. The connection portion HBC between the semiconductor switches S1 and S2 corresponds to the midpoint of the half bridge 105.

ＤＣリンクコンデンサ１０１と１０２とは、電圧配線ＬＤＶとＬＤＧとの間で、直列接続されており、ＤＣリンクコンデンサ１０１と１０２とによって、電圧配線ＬＤＶ、ＬＤＧに供給される直流電圧を分圧する分圧回路が構成されている。ＤＣリンクコンデンサ１０１と１０２との間の接続部ＤＤＣから、分圧により生成された分圧電圧が出力される。すなわち、接続部ＤＤＣが、分圧電圧が出力される分圧電圧の点あるいはＤＣリンクコンデンサ１０１と１０２により構成された分圧回路の中点に該当する。 The DC link capacitors 101 and 102 are connected in series between the voltage wiring LDV and LDG, and the DC link capacitors 101 and 102 divide the DC voltage supplied to the voltage wiring LDV and LDG. The circuit is configured. The voltage divider generated by the voltage divider is output from the connection DDC between the DC link capacitors 101 and 102. That is, the connection portion DDC corresponds to the point of the voltage dividing voltage at which the voltage dividing voltage is output or the midpoint of the voltage dividing circuit composed of the DC link capacitors 101 and 102.

補助回路１０８が備えるインダクタ１０４は、接続部ＨＢＣとＤＤＣとの間に接続されている。 The inductor 104 included in the auxiliary circuit 108 is connected between the connection portion HBC and the DDC.

実施の形態１においては、三相ブリッジ１０３を構成する半導体スイッチＱ１〜Ｑ６に、スナバコンデンサ１０９ｑ１〜１０９ｑ６と逆並列ダイオード１１１ｄ１〜１１１ｄ６とが並列に設けられている。半導体スイッチＱ１を例にして述べると、半導体スイッチＱ１の電流経路とスナバコンデンサ１０９ｑ１と逆並列ダイオード１１１ｄ１とが並列になるように、スナバコンデンサ１０９ｑ１と逆並列ダイオード１１１ｄ１が、半導体スイッチＱ１に接続されている。スナバコンデンサ１０９ｑ２〜１０９ｑ６と逆並列ダイオード１１１ｄ２〜１１１ｄ６も、同様に、半導体スイッチＱ２〜Ｑ６に接続されている。同様に、半導体スイッチＳ１およびＳ２についても、その電流経路と並列となるように、ダイオードが半導体スイッチＳ１、Ｓ２と接続されている。 In the first embodiment, snubber capacitors 109q1 to 109q6 and antiparallel diodes 111d1 to 111d6 are provided in parallel on the semiconductor switches Q1 to Q6 constituting the three-phase bridge 103. Taking the semiconductor switch Q1 as an example, the snubber capacitor 109q1 and the antiparallel diode 111d1 are connected to the semiconductor switch Q1 so that the current path of the semiconductor switch Q1 and the snubber capacitor 109q1 and the antiparallel diode 111d1 are in parallel. There is. The snubber capacitors 109q2 to 109q6 and the antiparallel diodes 111d2 to 111d6 are also connected to the semiconductor switches Q2 to Q6 in the same manner. Similarly, for the semiconductor switches S1 and S2, a diode is connected to the semiconductor switches S1 and S2 so as to be in parallel with the current path thereof.

電力変換装置１００には、ＤＣリンクコンデンサ１０１、１０２が接続された電圧配線ＬＤＶ、ＬＤＧに、図示しないＤＣリンク部の直流電力源から直流電圧が供給される。電力変換装置１００は、供給された直流電圧を、三相ブリッジ１０３で三相交流電圧に変換し、各相の中点に接続された出力端子１１０ｕ〜１１０ｗに出力する。出力端子１１０ｕ〜１１０ｗには、図示しないモータ等の負荷が接続される。 A DC voltage is supplied to the power conversion device 100 from a DC power source of a DC link portion (not shown) to the voltage wiring LDV and LDG to which the DC link capacitors 101 and 102 are connected. The power conversion device 100 converts the supplied DC voltage into a three-phase AC voltage by the three-phase bridge 103, and outputs the supplied DC voltage to the output terminals 110u to 110w connected to the midpoint of each phase. A load such as a motor (not shown) is connected to the output terminals 110u to 110w.

前記したように、三相ブリッジ１０３の各相中点、すなわち三相ブリッジ１０３の出力は、補助回路１０８の三相ダイオードブリッジ１０７の各相中点と接続され、三相ダイオードブリッジ１０７の出力は、半導体スイッチＳ１、Ｓ２を介してハーフブリッジ１０５の中点に接続されている。ハーフブリッジ１０５の中点には、インダクタ１０４の一方の端子が接続され、インダクタ１０４の他方の端子は、ＤＣリンクコンデンサ１０１、１０２により構成された分圧回路の中点に接続されている。 As described above, the midpoint of each phase of the three-phase bridge 103, that is, the output of the three-phase bridge 103 is connected to the midpoint of each phase of the three-phase diode bridge 107 of the auxiliary circuit 108, and the output of the three-phase diode bridge 107 is , Is connected to the midpoint of the half bridge 105 via the semiconductor switches S1 and S2. One terminal of the inductor 104 is connected to the midpoint of the half bridge 105, and the other terminal of the inductor 104 is connected to the midpoint of the voltage divider circuit composed of the DC link capacitors 101 and 102.

制御回路１１２は、三相ブリッジ１０３が備える半導体スイッチＱ１〜Ｑ６を駆動するゲート信号ＱＧと、ハーフブリッジ１０５が備える半導体スイッチＳ１およびＳ２を駆動するゲート信号ＳＧとを生成する。 The control circuit 112 generates a gate signal QG for driving the semiconductor switches Q1 to Q6 included in the three-phase bridge 103 and a gate signal SG for driving the semiconductor switches S1 and S2 included in the half bridge 105.

実施の形態１に係わる補助回路１０８は、図１に示すように、２個の半導体スイッチＳ１、Ｓ２と、インダクタ１０４と、６個のダイオード１０６ｕｐ〜１０６ｗｎとによって構成されている。言い換えるならば、追加部品として、２個の半導体スイッチと１個のインダクタと６個のダイオードとを追加することにより、補助回路１０８を構成することが可能である。これらの追加部品のうち、インダクタおよびダイオードは受動素子であるため、インダクタおよびダイオードを制御する制御部は必要とされない。そのため、ダイオード等の受動素子を追加しても、電力変換装置１００が大型化するのを抑制することが可能である。これに対して、特許文献１においては、各相に対して１個のインダクタと２個の半導体スイッチが必要とされ、三相のインバータ装置では、前記したように３個のインダクタと６個の半導体スイッチが必要とされる。さらに特許文献１に記載の技術では、６個の半導体スイッチを制御する制御部も必要とされる。したがって、実施の形態１に係わる電力変換装置１００は、特許文献１に記載のものに比べて、構成が簡素となり、小型化することが可能である。また、電力変換装置１００のコストが上昇するのを抑制することも可能である。 As shown in FIG. 1, the auxiliary circuit 108 according to the first embodiment is composed of two semiconductor switches S1 and S2, an inductor 104, and six diodes 106up to 106wn. In other words, the auxiliary circuit 108 can be configured by adding two semiconductor switches, one inductor, and six diodes as additional components. Of these additional components, the inductor and diode are passive elements, so no control unit is required to control the inductor and diode. Therefore, even if a passive element such as a diode is added, it is possible to prevent the power conversion device 100 from becoming large. On the other hand, in Patent Document 1, one inductor and two semiconductor switches are required for each phase, and in a three-phase inverter device, as described above, three inductors and six semiconductor switches are required. Semiconductor switches are needed. Further, in the technique described in Patent Document 1, a control unit for controlling six semiconductor switches is also required. Therefore, the power conversion device 100 according to the first embodiment has a simpler configuration and can be downsized as compared with the one described in Patent Document 1. It is also possible to suppress an increase in the cost of the power conversion device 100.

半導体スイッチＱ１〜Ｑ６、Ｓ１およびＳ２は、ＩＧＢＴあるいはＭＯＳＦＥＴ等によって構成することができる。図１では、制御回路１１２が、半導体スイッチＱ１〜Ｑ６を制御するゲート信号ＱＧと、半導体スイッチＳ１、Ｓ２を制御するゲート信号ＳＧを形成する例を示したが、これに限定されるものではない。例えば、ゲート信号ＱＧとゲート信号ＳＧは、別々の制御回路によって形成するようにしてもよい。 The semiconductor switches Q1 to Q6, S1 and S2 can be configured by an IGBT, a MOSFET, or the like. FIG. 1 shows an example in which the control circuit 112 forms a gate signal QG for controlling the semiconductor switches Q1 to Q6 and a gate signal SG for controlling the semiconductor switches S1 and S2, but the present invention is not limited thereto. .. For example, the gate signal QG and the gate signal SG may be formed by separate control circuits.

なお、図１において、ｎｄおよびｎｓは、ＩＧＢＴあるいはＭＯＳＦＥＴ等の端子を示し、Ｑ１−Ｉは、半導体スイッチＱ１を流れる電流を示している。端子ｎｄは、例えばＭＯＳＦＥＴのドレイン端子を示し、端子ｎｓは、ＭＯＳＦＥＴのソース端子を示す。また、電流Ｑ１−Ｉは、ＭＯＳＦＥＴの電流経路（ドレイン−ソース電流経路）を流れる電流と、逆並列ダイオード１１１ｄ１を流れる電流と、スナバコンデンサ１０９ｑ１を流れる電流の合成電流を示している。図１では、半導体スイッチＱ１についてのみ、端子ｎｄ、ｎｄおよび電流Ｑ１−Ｉが明示されているが、他の半導体スイッチＱ２〜Ｑ６についても、同様である。端子ｎｄ、ｎｓおよび電流Ｑ１−Ｉについては、後で図６を説明する際に用いるので、ここでは説明を省略する。 In FIG. 1, nd and ns indicate terminals such as an IGBT or MOSFET, and Q1-I indicates a current flowing through the semiconductor switch Q1. The terminal nd indicates, for example, the drain terminal of the MOSFET, and the terminal ns indicates the source terminal of the MOSFET. Further, the current Q1-I indicates a combined current of the current flowing through the current path (drain-source current path) of the MOSFET, the current flowing through the antiparallel diode 111d1, and the current flowing through the snubber capacitor 109q1. In FIG. 1, the terminals nd, nd and the current Q1-I are specified only for the semiconductor switch Q1, but the same applies to the other semiconductor switches Q2 to Q6. The terminals nd, ns and the current Q1-I will be used later in FIG. 6, and thus the description thereof will be omitted here.

なお、半導体スイッチと、半導体スイッチの電流経路に対して並列的に接続されたスナバコンデンサおよび逆並列ダイオードとを含めて、単にスイッチと見なしてもよい。 The semiconductor switch and the snubber capacitor and the antiparallel diode connected in parallel to the current path of the semiconductor switch may be simply regarded as a switch.

＜半導体スイッチのゲート信号＞
図２は、実施の形態１に係わる制御回路が生成するゲート信号の波形図である。図２において、Ｖｓａｗは、ＰＷＭキャリア信号を示している。図２では、ＰＷＭキャリア信号Ｖｓａｗの電圧は、鋸波状に変化し、ピーク電圧に到達すると、極性が反転して、再び鋸波状に変化する。制御回路１１２は、ＰＷＭキャリア信号Ｖｓａｗと所定の信号とを比較することにより、ゲート信号ＱＧを形成する。 <Semiconductor switch gate signal>
FIG. 2 is a waveform diagram of a gate signal generated by the control circuit according to the first embodiment. In FIG. 2, Vsaw shows a PWM carrier signal. In FIG. 2, the voltage of the PWM carrier signal Vsaw changes in a sawtooth shape, and when the peak voltage is reached, the polarity is reversed and the voltage changes in a sawtooth shape again. The control circuit 112 forms a gate signal QG by comparing the PWM carrier signal Vsaw with a predetermined signal.

図１に示したゲート信号ＱＧは、半導体スイッチＱ１〜Ｑ６に対応したゲート信号Ｖｇ＿Ｑ１〜Ｖｇ＿Ｑ６を含んでおり、ゲート信号ＳＧは、半導体スイッチＳ１、Ｓ２に対応したゲート信号Ｖｇ＿Ｓ１、Ｖｇ＿Ｓ２を含んでいる。図２において、横軸は時間ｔを示し、縦軸はＰＷＭキャリア信号Ｖｓａｗ、ゲート信号Ｖｇ＿Ｑ１〜Ｖｇ＿Ｑ６、Ｖｇ＿Ｓ２の電圧を示している。 The gate signal QG shown in FIG. 1 includes gate signals Vg_Q1 to Vg_Q6 corresponding to the semiconductor switches Q1 to Q6, and the gate signal SG includes gate signals Vg_S1 and Vg_S2 corresponding to the semiconductor switches S1 and S2. .. In FIG. 2, the horizontal axis represents the time t, and the vertical axis represents the voltages of the PWM carrier signal Vsaw, the gate signals Vg_Q1 to Vg_Q6, and Vg_S2.

図２には、以下の状態を想定した波形が示されている。本明細書では、図１において、出力端子１１０ｕ、１１０ｖ、１１０ｗを流れる出力電流の方向が、紙面左側から右側の場合を正とし、紙面右側から左側へ出力電流が流れる方向を負としている。図２には、出力端子１１０ｕおよび１１０ｖを流れる出力電流の方向が正で、出力端子１１０ｗを流れる出力電流の方向が負の場合を想定した状態の波形が示されている。また、図２に示した期間は、ＰＷＭキャリア信号Ｖｓａｗの１周期分である。出力端子を流れる出力電流は、三相交流であるため、周期的に変化するが、ＰＷＭキャリア信号Ｖｓａｗの周期は、出力電流の周期に比べて十分に短い。そのため、以下の説明では、出力端子を流れる出力電流の値は、一定であると考える。このような想定の下、半導体スイッチＱ１〜Ｑ６およびＳ１、Ｓ２の動作の推移を説明する。 FIG. 2 shows a waveform assuming the following states. In the present specification, in FIG. 1, the direction of the output current flowing through the output terminals 110u, 110v, 110w is positive when the direction of the output current flows from the left side to the right side of the paper surface, and the direction of the output current flowing from the right side to the left side of the paper surface is negative. FIG. 2 shows a waveform in a state assuming that the direction of the output current flowing through the output terminals 110u and 110v is positive and the direction of the output current flowing through the output terminals 110w is negative. The period shown in FIG. 2 is one cycle of the PWM carrier signal Vsaw. Since the output current flowing through the output terminal is a three-phase alternating current, it changes periodically, but the period of the PWM carrier signal Vsaw is sufficiently shorter than the period of the output current. Therefore, in the following description, it is considered that the value of the output current flowing through the output terminal is constant. Under such an assumption, the transition of the operation of the semiconductor switches Q1 to Q6 and S1 and S2 will be described.

時刻０から時刻ｔ１までの期間Ｉにおいて、半導体スイッチＱ２、Ｑ４、Ｑ６がターンオンした状態で、他の半導体スイッチＱ１、Ｑ３、Ｑ５がターンオフした状態になっている。すなわち、三相ブリッジ１０３の下アームにおける各相の半導体スイッチがオン状態で、上アームにおける各相の半導体スイッチがオフ状態になっている。 In the period I from time 0 to time t1, the semiconductor switches Q2, Q4, and Q6 are turned on, and the other semiconductor switches Q1, Q3, and Q5 are turned off. That is, the semiconductor switches of each phase in the lower arm of the three-phase bridge 103 are in the ON state, and the semiconductor switches of each phase in the upper arm are in the OFF state.

制御回路１１２は、時刻ｔ１において、ゲート信号Ｖｇ＿Ｓ２をハイレベルに変化させることにより、半導体スイッチＳ２をターンオンさせる。時刻ｔ２において、ＰＷＭキャリア信号Ｖｓａｗが、ピーク値に達し、ＰＷＭキャリア信号Ｖｓａｗのリセットタイミングに到達すると、ゲート信号Ｖｇ＿Ｑ２、Ｖｇ＿Ｑ４、Ｖｇ＿Ｑ６がローレベルに変化し、半導体スイッチＱ２、Ｑ４、Ｑ６がターンオフする。そなわち、時刻ｔ１から時刻ｔ２までの期間ＩＩにおいて、制御回路１１２は、補助回路１０８内の半導体スイッチＳ２と下アームの各相の半導体スイッチＱ２、Ｑ４、Ｑ６とをオン状態にする。 The control circuit 112 turns on the semiconductor switch S2 by changing the gate signal Vg_S2 to a high level at time t1. At time t2, when the PWM carrier signal Vsaw reaches the peak value and reaches the reset timing of the PWM carrier signal Vsaw, the gate signals Vg_Q2, Vg_Q4, and Vg_Q6 change to a low level, and the semiconductor switches Q2, Q4, and Q6 turn off. .. That is, in the period II from the time t1 to the time t2, the control circuit 112 turns on the semiconductor switch S2 in the auxiliary circuit 108 and the semiconductor switches Q2, Q4, and Q6 of each phase of the lower arm.

時刻ｔ２から時刻ｔ３までの期間ＩＩＩは、上アームにおける半導体スイッチＱ１、Ｑ３、Ｑ５と下アームにおける半導体スイッチＱ２、Ｑ４、Ｑ６が、ともにオフ状態となるデッドタイム期間である。このデッドタイム期間ＩＩＩにおいても、制御回路１１２は、半導体スイッチＳ２がオン状態を維持するように、ハイレベルのゲート信号Ｖｇ＿Ｓ２を生成する。 The period III from the time t2 to the time t3 is a dead time period in which the semiconductor switches Q1, Q3, and Q5 in the upper arm and the semiconductor switches Q2, Q4, and Q6 in the lower arm are all turned off. Even in this dead time period III, the control circuit 112 generates a high-level gate signal Vg_S2 so that the semiconductor switch S2 remains on.

デッドタイム期間ＩＩＩが終了する時刻ｔ３において、制御回路１１２は上アームの各相における半導体スイッチＱ１、Ｑ３、Ｑ５がターンオンするように、ゲート信号Ｖｇ＿Ｑ１、Ｖｇ＿Ｑ３、Ｖｇ＿Ｑ５をハイレベルに変化させる。半導体スイッチＱ１、Ｑ３、Ｑ５がオン状態となった後、所定の時間経過した時刻ｔ４において、制御回路１１２は、ゲート信号Ｖｇ＿Ｓ２をローレベルに変化させることにより、半導体スイッチＳ２をターンオフさせる。すなわち、補助回路１０８内の半導体スイッチＳ２は、上アームの各相における半導体スイッチＱ１、Ｑ３、Ｑ５がオン状態になった後、時刻ｔ３から時刻ｔ４までの期間ＩＶも、オン状態を維持し、時刻ｔ４のタイミングで、オフ状態となるように、制御される。 At time t3, when the dead time period III ends, the control circuit 112 changes the gate signals Vg_Q1, Vg_Q3, and Vg_Q5 to a high level so that the semiconductor switches Q1, Q3, and Q5 in each phase of the upper arm are turned on. At a time t4 when a predetermined time elapses after the semiconductor switches Q1, Q3, and Q5 are turned on, the control circuit 112 turns off the semiconductor switch S2 by changing the gate signal Vg_S2 to a low level. That is, the semiconductor switch S2 in the auxiliary circuit 108 maintains the ON state for the period IV from the time t3 to the time t4 after the semiconductor switches Q1, Q3, and Q5 in each phase of the upper arm are turned on. It is controlled so that it is turned off at the timing of time t4.

図２には示していないが、期間Ｉ〜期間ＩＶの間、制御回路１１２は、ハーフブリッジ１０５を構成する半導体スイッチＳ１をターンオフの状態に維持する。 Although not shown in FIG. 2, the control circuit 112 maintains the semiconductor switch S1 constituting the half bridge 105 in the turn-off state during the period I to the period IV.

以上で、期間Ｉ〜期間ＩＶまでの一連のスイッチング動作が終了する。次に、スイッチング動作によって、期間Ｉ〜期間ＩＶの各期間において流れる電流経路を、図を用いて説明する。 This completes a series of switching operations from period I to period IV. Next, the current path that flows in each period from period I to period IV by the switching operation will be described with reference to the figure.

＜電流経路の状態＞
図３〜図５は、実施の形態１に係わる電力変換装置における電流経路を説明するための説明図である。図３〜図５を用いて説明する電力変換装置１００の構成は、図１で説明したものと同じであるため、原則として構成の説明は省略する。また、図３〜図５において、矢印付きの破線は、電流の流れる向きと経路を示している。 <Current path state>
3 to 5 are explanatory views for explaining the current path in the power conversion device according to the first embodiment. Since the configuration of the power conversion device 100 described with reference to FIGS. 3 to 5 is the same as that described with reference to FIG. 1, the description of the configuration will be omitted in principle. Further, in FIGS. 3 to 5, the broken line with an arrow indicates the direction and path of current flow.

図２と図３〜図５との対応を説明しておくと、図３（Ａ）および（Ｂ）は、図２に示した期間Ｉおよび期間ＩＩにおける電流経路を示しており、図４（Ａ）および（Ｂ）は、図２に示した期間ＩＩＩにおける電流経路を示している。また、図５（Ａ）および（Ｂ）は、図２に示した期間ＩＶにおける電流経路を示している。 Explaining the correspondence between FIG. 2 and FIGS. 3 to 5, FIGS. 3 (A) and 3 (B) show the current paths in the period I and the period II shown in FIG. A) and (B) show the current path during period III shown in FIG. In addition, FIGS. 5 (A) and 5 (B) show the current path in the period IV shown in FIG.

図３（Ａ）において、Ｌｒはインダクタ１０４のインダクタンスを示し、Ｃｒはスナバコンデンサ１０９ｑ１のキャパシタンスを示し、Ｖｄｃは直流電力源から電力変換装置１００に供給される直流電圧（ＤＣリンク電圧）を示している。実施の形態１においては、スナバコンデンサ１０９ｑ１〜１０９ｑ６は、同じ値のキャパシタンスを有している。また、Ｉｕは出力端子１１０ｕを流れる出力電流を示し、Ｉｖは出力端子１１０ｖを流れる出力端子を示し、Ｉｗは出力端子１１０ｗを流れる出力電流を示している。 In FIG. 3A, Lr indicates the inductance of the inductor 104, Cr indicates the capacitance of the snubber capacitor 109q1, and Vdc indicates the DC voltage (DC link voltage) supplied from the DC power source to the power converter 100. There is. In the first embodiment, the snubber capacitors 109q1 to 109q6 have the same capacitance. Further, Iu indicates an output current flowing through the output terminal 110u, Iv indicates an output terminal flowing through the output terminal 110v, and Iw indicates an output current flowing through the output terminal 110w.

期間Ｉにおいては、下アームの各相の半導体スイッチＱ２、Ｑ４、Ｑ６の全てがオン状態であるため、図３（Ａ）に示すように、出力電流Ｉｕ、Ｉｖ、Ｉｗは、半導体スイッチＱ２、Ｑ４、Ｑ６間を還流している。 In the period I, all of the semiconductor switches Q2, Q4, and Q6 of each phase of the lower arm are in the ON state, so that the output currents Iu, Iv, and Iw are the semiconductor switches Q2, as shown in FIG. 3 (A). It is refluxing between Q4 and Q6.

期間Ｉから期間ＩＩに移行する時刻ｔ１において、補助回路１０８内の半導体スイッチＳ２がターンオンする。そのため、期間ＩＩにおいては、ＤＣリンクコンデンサ１０２と、インダクタ１０４と、ダイオード１０６ｕｎ、１０６ｖｎと、半導体スイッチＱ２、Ｑ４と、半導体スイッチＳ２によってループが形成されることになる。この形成されたループを電流が流れ始める。すなわち、図３（Ａ）に示した電流経路に対して前記したループが追加され、２つの電流経路を出力電流Ｉｕ、Ｉｖ、Ｉｗは流れることになる。このとき、電流経路にインダクタ１０４があるため、半導体スイッチＳ2はゼロ電流スイッチング（ＺＣＳ）となる。期間ＩＩにおいては、ダイオード１０６ｗｎは導通しないため、ダイオード１０６ｗｎは電流経路とはならない。これは、還流している出力電流が、半導体スイッチＱ６については、紙面の上側から下側に向かって流れるため、Ｗ相の中点、すなわち図１に示した接続部ＢＷＣの電位が、Ｕ相およびＶ相の中点における電位よりも高くなるためである。これにより、ダイオード１０６ｗｎは逆バイアス状態となり、ダイオード１０６ｗｎはオフ状態となる。 At the time t1 when the period I shifts to the period II, the semiconductor switch S2 in the auxiliary circuit 108 turns on. Therefore, in period II, a loop is formed by the DC link capacitor 102, the inductor 104, the diodes 106un and 106vn, the semiconductor switches Q2 and Q4, and the semiconductor switch S2. Current begins to flow through this formed loop. That is, the loop described above is added to the current path shown in FIG. 3A, and the output currents Iu, Iv, and Iw flow through the two current paths. At this time, since the inductor 104 is in the current path, the semiconductor switch S2 becomes zero current switching (ZCS). In period II, the diode 106wn does not conduct, so the diode 106wn does not serve as a current path. This is because the circulating output current flows from the upper side to the lower side of the paper surface for the semiconductor switch Q6, so that the midpoint of the W phase, that is, the potential of the connection portion BWC shown in FIG. 1 is the U phase. And because it is higher than the potential at the midpoint of the V phase. As a result, the diode 106wn is put into the reverse bias state, and the diode 106wn is put into the off state.

電流経路をより厳密に述べるならば、半導体スイッチＱ２およびＱ４を流れる電流にも順番がある。すなわち、半導体スイッチＱ２、Ｑ４のうち、大きな出力電流に対応する半導体スイッチから順に電流が流れ始める。これは、電流の大きさによってダイオードの順方向電圧降下が異なるからである。 To describe the current path more strictly, the currents flowing through the semiconductor switches Q2 and Q4 also have an order. That is, of the semiconductor switches Q2 and Q4, the current starts to flow in order from the semiconductor switch corresponding to the larger output current. This is because the forward voltage drop of the diode differs depending on the magnitude of the current.

リンク電圧Ｖｄｃは、ＤＣリンクコンデンサ１０１、１０２によって構成された分圧回路によって分圧される。実施の形態１においては、リンクコンデンサ１０１と１０２は、等しいキャパシタンスである。そのため、分圧電圧点ＤＤＣ（図１）における分圧電圧は、ＤＣリンク電圧Ｖｄｃの約１／２となる。これにより、インダクタ１０４には、約１／２のＤＣリンク電圧Ｖｄｃが印加されることになり、インダクタ１０４を流れるインダクタ電流は、直線的に増加することになる。 The link voltage Vdc is divided by a voltage dividing circuit composed of DC link capacitors 101 and 102. In the first embodiment, the link capacitors 101 and 102 have equal capacitance. Therefore, the voltage dividing voltage at the voltage dividing voltage point DDC (FIG. 1) is about 1/2 of the DC link voltage Vdc. As a result, a DC link voltage Vdc of about 1/2 is applied to the inductor 104, and the inductor current flowing through the inductor 104 increases linearly.

時刻ｔ２において、インダクタ１０４を流れるインダクタ電流が、半導体スイッチＱ６を流れる出力電流と等しくなると、三相ブリッジ１０３（図１）の下アームを構成する半導体スイッチＱ２、Ｑ４およびＱ６の全てがターンオフする。このとき、半導体スイッチＱ２、Ｑ４およびＱ６の両端間の電圧、すなわち、これらの半導体スイッチのソース端子−ドレイン端子間の電圧は、並列に接続されたスナバコンデンサ１０９ｑ２、１０９ｑ４および１０９ｑ６（図１）によって、遅れて上昇する。そのため、時刻ｔ２において、半導体スイッチＱ２、Ｑ４およびＱ６の両端子の電圧が０Ｖの状態で、電流を遮断することができるため、下アームを構成する半導体スイッチＱ２、Ｑ４およびＱ６のターンオフは、ＺＶＳ動作となる。 At time t2, when the inductor current flowing through the inductor 104 becomes equal to the output current flowing through the semiconductor switch Q6, all of the semiconductor switches Q2, Q4 and Q6 constituting the lower arm of the three-phase bridge 103 (FIG. 1) are turned off. At this time, the voltage between both ends of the semiconductor switches Q2, Q4 and Q6, that is, the voltage between the source terminal and the drain terminal of these semiconductor switches is determined by the snubber capacitors 109q2, 109q4 and 109q6 (FIG. 1) connected in parallel. , Rise late. Therefore, at time t2, the current can be cut off when the voltages of both terminals of the semiconductor switches Q2, Q4, and Q6 are 0V. Therefore, the turn-off of the semiconductor switches Q2, Q4, and Q6 constituting the lower arm is ZVS. It becomes an operation.

なお、図３（Ｂ）において、Ｖｑ１は、半導体スイッチＱ１のソース端子とドレイン端子間の電圧(以下、「端子間電圧」と呼ぶ)を示し、Ｉｑ１は、半導体スイッチＱ１、スナバコンデンサ１０９ｑ１および逆並列ダイオード１１１ｄ１を流れる合成電流を示している。 In FIG. 3B, Vq1 indicates the voltage between the source terminal and the drain terminal of the semiconductor switch Q1 (hereinafter referred to as “terminal voltage”), and Iq1 indicates the semiconductor switch Q1, the snubber capacitor 109q1 and the reverse. The combined current flowing through the parallel diode 111d1 is shown.

期間ＩＩＩは、２つの連続した期間ＩＩＩ−１とＩＩＩ−２によって構成されている。図４においては、先の期間ＩＩＩ−１における電流経路が図４（Ａ）に示されており、後の期間ＩＩＩ−２における電流経路が図４（Ｂ）に示されている。 Period III is composed of two consecutive periods III-1 and III-2. In FIG. 4, the current path in the earlier period III-1 is shown in FIG. 4 (A), and the current path in the later period III-2 is shown in FIG. 4 (B).

時刻ｔ２において、三相ブリッジ１０３の下アームにおける全ての半導体スイッチがターンオフする。そのため、時刻ｔ２の後の期間ＩＩＩ−１においては、図４（Ａ）に示すように、インダクタ１０４を流れているインダクタ電流は、三相ブリッジ１０３を構成する半導体スイッチに接続されたスナバコンデンサ１０９ｑ１〜１０９ｑ６に転流することになる。この場合、インダクタ１０４は、スナバコンデンサと直列接続されることになるため、ＬＣ直列共振回路が構成されることになり、ＬＣ直列共振が開始することになる。 At time t2, all semiconductor switches in the lower arm of the three-phase bridge 103 turn off. Therefore, in the period III-1 after the time t2, as shown in FIG. 4A, the inductor current flowing through the inductor 104 is the snubber capacitor 109q1 connected to the semiconductor switch constituting the three-phase bridge 103. It will be transferred to ~ 109q6. In this case, since the inductor 104 is connected in series with the snubber capacitor, an LC series resonance circuit is formed and LC series resonance starts.

ＬＣ直列共振が開始することにより、スナバコンデンサ１０９ｑ１〜１０９ｑ６には、図４（Ａ）に矢印付きの破線で示す方向の電流が流れることになる。すなわち、三相ブリッジ１０３の上アームを構成する半導体スイッチＱ１、Ｑ３、Ｑ５に接続されているスナバコンデンサ１０９ｑ１、１０９ｑ３、１０９ｑ５においては、放電を行う方向（負方向）の電流が流れることになる。これに対して、三相ブリッジ１０３の下アームを構成する半導体スイッチＱ２、Ｑ４、Ｑ６に接続されているスナバコンデンサ１０９ｑ２、１０９ｑ４、１０９ｑ６には、充電を行う方向（正方向）の電流が流れることになる。 When the LC series resonance starts, a current flows through the snubber capacitors 109q1 to 109q6 in the direction indicated by the broken line with an arrow in FIG. 4A. That is, in the snubber capacitors 109q1, 109q3, 109q5 connected to the semiconductor switches Q1, Q3, Q5 forming the upper arm of the three-phase bridge 103, a current in the direction of discharging (negative direction) flows. On the other hand, a current in the charging direction (positive direction) flows through the snubber capacitors 109q2, 109q4, 109q6 connected to the semiconductor switches Q2, Q4, and Q6 that form the lower arm of the three-phase bridge 103. become.

期間ＩＩＩ−２において、上アームのスナバコンデンサ１０９ｑ１、１０９ｑ３、１０９ｑ５の放電が終了する。これにより、上アームの半導体スイッチＱ１、Ｑ３、Ｑ５のそれぞれの端子間電圧は、実質的に０Ｖとなり、上アームの半導体スイッチＱ１、Ｑ３、Ｑ５に接続された逆並列ダイオード１１１ｄ１、１１１ｄ３、１１１ｄ５（図１）に電流が転流する。このとき、すなわち図２に示した時刻ｔ３において、ゲート信号Ｖｇ＿Ｑ１、Ｖｇ＿Ｑ３をハイレベルに変化させることにより、半導体スイッチＱ１、Ｑ３をターンオンさせる。この場合、半導体スイッチＱ１、Ｑ３は、端子間電圧が実質的に０Ｖとなっているため、半導体スイッチＱ１、Ｑ３は、ＺＶＳ動作でターンオンすることになる。なお、このとき、半導体スイッチＱ５については、対応する出力電流Ｉｗの極性が、他相の出力電流Ｉｕ、Ｉｖと異なるため、自動的に電流が転流することになる。 In period III-2, the discharge of the snubber capacitors 109q1, 109q3, 109q5 of the upper arm is completed. As a result, the voltage between the terminals of the semiconductor switches Q1, Q3, and Q5 on the upper arm becomes substantially 0V, and the antiparallel diodes 111d1, 111d3, and 111d5 connected to the semiconductor switches Q1, Q3, and Q5 on the upper arm ( The current is commutated in Fig. 1). At this time, that is, at the time t3 shown in FIG. 2, the semiconductor switches Q1 and Q3 are turned on by changing the gate signals Vg_Q1 and Vg_Q3 to a high level. In this case, since the voltage between the terminals of the semiconductor switches Q1 and Q3 is substantially 0V, the semiconductor switches Q1 and Q3 are turned on by the ZVS operation. At this time, since the polarity of the corresponding output current Iw of the semiconductor switch Q5 is different from that of the output currents Iu and Iv of the other phases, the current is automatically transferred.

期間ＩＩＩに続く期間ＩＶは、２つの連続する期間ＩＶ−１とＩＶ−２によって構成されている。先の期間ＩＶ−１における電流経路が、図５（Ａ）に示され、後の期間ＩＶ−２における電流経路が、図５（Ｂ）に示されている。 Period IV following period III is composed of two consecutive periods IV-1 and IV-2. The current path in the earlier period IV-1 is shown in FIG. 5 (A), and the current path in the later period IV-2 is shown in FIG. 5 (B).

期間ＩＩＩにおける半導体スイッチのスイッチング動作により、期間ＩＶ−１においては、インダクタ１０４に印加される約１／２のＤＣリンク電圧Ｖｄｃの極性が、期間ＩＩのときとは逆極性となる。すなわち、期間ＩＶ−１においても、期間ＩＩのときと同様に、約１／２のＤＣリンク電圧Ｖｄｃが、インダクタ１０４に印加されるが、印加される電圧の極性は、期間ＩＩのときとは異なっている。これにより、期間ＩＶ−１において、インダクタ１０４を流れるインダクタ電流は、増加するのではなく、直線的に減少することになる。 Due to the switching operation of the semiconductor switch in the period III, in the period IV-1, the polarity of the DC link voltage Vdc applied to the inductor 104 becomes opposite to that in the period II. That is, in the period IV-1, the DC link voltage Vdc of about 1/2 is applied to the inductor 104 as in the period II, but the polarity of the applied voltage is different from that in the period II. It's different. As a result, in the period IV-1, the inductor current flowing through the inductor 104 does not increase but decreases linearly.

インダクタ１０４を流れるインダクタ電流が減少し、図２に示した時刻ｔ４までに、インダクタ電流は実質的に０Ａになる。インダクタ電流が実質的に０Ａになった後で、図２に示したように、ゲート信号Ｖｇ＿Ｓ２をローレベルに変化させ、ハーフブリッジ１０５（図１）を構成する半導体スイッチＳ２をターンオフさせる。これにより、半導体スイッチＳ２は、その電流経路を流れる電流が、実質的に０Ａのときに、ターンオフすることになり、ゼロ電流スイッチング（ＺＣＳ）することになる。ＺＳＣ動作では、電流経路を流れる電流が実質的に０Ａのときに、半導体スイッチがターンオフまたはターンオンするように動作させる。これにより、ＺＣＳ動作の場合も、ＺＶＳ動作と同様に、ソフトスイッチングを行うことが可能である。 The inductor current flowing through the inductor 104 decreases, and by the time t4 shown in FIG. 2, the inductor current becomes substantially 0A. After the inductor current becomes substantially 0A, as shown in FIG. 2, the gate signal Vg_S2 is changed to a low level, and the semiconductor switch S2 constituting the half bridge 105 (FIG. 1) is turned off. As a result, the semiconductor switch S2 is turned off when the current flowing through the current path is substantially 0A, resulting in zero current switching (ZCS). In the ZSC operation, the semiconductor switch is operated so as to turn off or turn on when the current flowing through the current path is substantially 0 A. As a result, even in the case of ZCS operation, soft switching can be performed in the same manner as in ZVS operation.

期間ＩＶ−２においては、上アームを構成する半導体スイッチＱ１、Ｑ３、Ｑ５がターンオン状態となり、下アームを構成する半導体スイッチＱ２、Ｑ４、Ｑ６がターンオフ状態となる。この期間においては、出力電流Ｉｕ、Ｉｖ、Ｉｗが、上アームを構成する半導体スイッチＱ１、Ｑ３、Ｑ５を還流する状態となり、一連のスイッチング動作が終了する。 In the period IV-2, the semiconductor switches Q1, Q3, and Q5 constituting the upper arm are in the turn-on state, and the semiconductor switches Q2, Q4, and Q6 constituting the lower arm are in the turn-off state. In this period, the output currents Iu, Iv, and Iw are in a state of refluxing the semiconductor switches Q1, Q3, and Q5 constituting the upper arm, and a series of switching operations is completed.

＜スイッチング動作時の電圧、電流波形＞
図６は、実施の形態１に係わる電力変換装置における電圧および電流の波形を示す波形図である。ここでは、図１に示した三相ブリッジ１０３の上アームの半導体スイッチＱ１を、代表例として説明するが、半導体スイッチＱ３についても、動作は半導体スイッチＱ１と同様である。 <Voltage and current waveform during switching operation>
FIG. 6 is a waveform diagram showing waveforms of voltage and current in the power conversion device according to the first embodiment. Here, the semiconductor switch Q1 of the upper arm of the three-phase bridge 103 shown in FIG. 1 will be described as a typical example, but the operation of the semiconductor switch Q3 is the same as that of the semiconductor switch Q1.

図６において、符号ｎｄ−ｎｓは、図１に示した端子ｎｄと端子ｎｓ間の端子間電圧を示し、符号Ｑ１−Ｉは、図１に示した半導体スイッチＱ１を流れる電流を示している。図１において説明したように、電流Ｑ１−Ｉは、ＭＯＳＦＥＴの電流経路を流れる電流と、逆並列ダイオードおよびスナバコンデンサを流れる電流の合成電流を示している。 In FIG. 6, reference numeral nd-ns indicates the voltage between the terminals nd and ns shown in FIG. 1, and reference numeral Q1-I indicates the current flowing through the semiconductor switch Q1 shown in FIG. As described with reference to FIG. 1, the current Q1-I indicates the combined current of the current flowing through the current path of the MOSFET and the current flowing through the antiparallel diode and the snubber capacitor.

また、符号Ｖｇ＿ＰＡは、三相ブリッジ１０３の上アームを構成する半導体スイッチのゲート信号を示し、符号Ｖｇ＿ＮＡは、三相ブリッジ１０３の下アームを構成する半導体スイッチのゲート信号を示している。すなわち、ゲート信号ＶＧ＿ＰＡは、図２に示したゲート信号Ｖｇ＿Ｑ１、Ｖｇ＿Ｑ３、Ｖｇ＿Ｑ５に相当し、ゲート信号ＶＧ＿ＮＡは、図２に示したゲート信号Ｖｇ＿Ｑ２、Ｖｇ＿Ｑ４、Ｖｇ＿Ｑ６に相当する。 Further, the reference numeral Vg_PA indicates the gate signal of the semiconductor switch constituting the upper arm of the three-phase bridge 103, and the reference numeral Vg_NA indicates the gate signal of the semiconductor switch constituting the lower arm of the three-phase bridge 103. That is, the gate signal VG_PA corresponds to the gate signals Vg_Q1, Vg_Q3, Vg_Q5 shown in FIG. 2, and the gate signal VG_NA corresponds to the gate signals Vg_Q2, Vg_Q4, Vg_Q6 shown in FIG.

図２で説明したように、時刻ｔ１において、半導体スイッチＳ２がターンオンされる。これにより、インダクタ１０４の他方の端子は、ＤＣリンクコンデンサ１０１と１０２との間の接続部に接続されるとともに、インダクタ１０４の一方の端子は、半導体スイッチＳ２、ダイオード１０６ｕｎ、１０６ｖｎおよび半導体スイッチＱ２、Ｑ４を介して配線ＬＤＧに接続される。その結果、インダクタ１０４の両端子間には、ＤＣリンク電圧Ｖｄｃの約１／２の電圧が印加されることになる。これにより、インダクタ１０４を流れるインダクタ電流１０４Ｉは、図６に示すように、期間ＩＩにおいて、直線的に増加する。 As described with reference to FIG. 2, the semiconductor switch S2 is turned on at time t1. As a result, the other terminal of the inductor 104 is connected to the connection portion between the DC link capacitors 101 and 102, and one terminal of the inductor 104 is the semiconductor switch S2, the diodes 106un, 106vn and the semiconductor switch Q2. It is connected to the wiring inductor via Q4. As a result, a voltage of about 1/2 of the DC link voltage Vdc is applied between both terminals of the inductor 104. As a result, the inductor current 104I flowing through the inductor 104 increases linearly in the period II, as shown in FIG.

時刻ｔ２において、下アームを構成する半導体スイッチがターンオフすることで、インダクタ電流１０４Ｉが、スナバコンデンサ１０９ｑ１〜１０９ｑ６のそれぞれに転流し、インダクタ１０４とスナバコンデンサ１０９ｑ１〜１０９ｑ６とを含むＬＣ直列共振回路においてＬＣ直列共振の動作が開始する。その結果、インダクタ電流１０４Ｉは、図６に示すように、期間ＩＩＩにおいて、正弦波状に変化する。このとき、図４（Ａ）で説明しように、半導体スイッチＱ１に接続されたスナバコンデンサ１０９ｑ１においては、放電を行う負方向の電流Ｑ１−Ｉが流れ、半導体スイッチＱ１の端子間電圧ｎｄ−ｎｓは減少する。なお、電流Ｑ１−Ｉは、インダクタ１０４とスナバコンデンサ１０９ｑ１によって定まる共振周波数に従って変化し、期間ＩＩＩにおける電流Ｑ１−Ｉは、インダクタ電流１０４Ｉの形状を反転したような波形形状を有することになる。 At time t2, when the semiconductor switch constituting the lower arm is turned off, the inductor current 104I is commutated to each of the snubber capacitors 109q1 to 109q6, and the LC in the LC series resonant circuit including the inductor 104 and the snubber capacitors 109q1 to 109q6 is LC. The operation of series resonance starts. As a result, the inductor current 104I changes in a sinusoidal manner during period III, as shown in FIG. At this time, as will be described with reference to FIG. 4A, in the snubber capacitor 109q1 connected to the semiconductor switch Q1, a current Q1-I in the negative direction for discharging flows, and the terminal voltage nd-ns of the semiconductor switch Q1 is changed. Decrease. The current Q1-I changes according to the resonance frequency determined by the inductor 104 and the snubber capacitor 109q1, and the current Q1-I in the period III has a waveform shape obtained by reversing the shape of the inductor current 104I.

端子間電圧ｎｄ−ｎｓが減少し、時刻ｔ３において実質的に０Ｖになり、半導体スイッチＱ１に接続されている逆並列ダイオード１１１ｄ１に電流が転流し、ＬＣ直列共振が終了する。その後、上アームを構成する半導体スイッチＱ１、Ｑ３をターンオンさせることによって、半導体スイッチＱ１、Ｑ３は、それぞれの端子間電圧ｎｄ−ｎｓが実質的に０Ｖの状態のときに、ターンオンさせることが可能となる。すなわち、半導体スイッチＱ１、Ｑ２を、ＺＶＳ動作でターンオンさせることが可能である。 The voltage between terminals nd-ns decreases, becomes substantially 0V at time t3, current is translocated to the antiparallel diode 111d1 connected to the semiconductor switch Q1, and LC series resonance ends. After that, by turning on the semiconductor switches Q1 and Q3 constituting the upper arm, the semiconductor switches Q1 and Q3 can be turned on when the respective terminal voltage nd-ns is substantially 0V. Become. That is, the semiconductor switches Q1 and Q2 can be turned on by the ZVS operation.

時刻ｔ３からｔ４の期間ＩＶにおいては、上アームを構成する半導体スイッチがターンオンしているため、インダクタ１０４の一方の端子は、半導体スイッチＳ２、ダイオード１０６ｕｎ、１０６ｖｎ、１０６ｗｎおよび上アームの半導体スイッチを介して、配線ＬＤＶに接続される。そのため、インダクタ１０４の両端子間には、逆極性のＤＣリンク電圧Ｖｄｃの約１／２の電圧が印加されることになる。これにより、期間ＩＶにおいて、インダクタ１０４を流れるインダクタ電流１０４Ｉは、図６に示すように、直線的に減少し、０Ａになると三相ダイオードブリッジ１０７を構成するダイオードはオフ状態となる。この後で、ハーフブリッジ１０５を構成する半導体スイッチＳ２をターンオフさせる。半導体スイッチＳ２をターンオフさせるとき、インダクタ電流１０４Ｉが、実質的に０Ａとなっているため、半導体スイッチＳ２をＺＣＳ動作でターンオフさせることが可能である。このようにして、図３〜図５で説明した一連のスイッチング動作が実行される。 During the period IV from time t3 to t4, since the semiconductor switch constituting the upper arm is turned on, one terminal of the inductor 104 is via the semiconductor switch S2, the diodes 106un, 106vn, 106wn and the semiconductor switch of the upper arm. Is connected to the wiring LDV. Therefore, a voltage of about ½ of the reverse polarity DC link voltage Vdc is applied between both terminals of the inductor 104. As a result, in the period IV, the inductor current 104I flowing through the inductor 104 decreases linearly as shown in FIG. 6, and when it reaches 0A, the diodes constituting the three-phase diode bridge 107 are turned off. After this, the semiconductor switch S2 constituting the half bridge 105 is turned off. When the semiconductor switch S2 is turned off, the inductor current 104I is substantially 0A, so that the semiconductor switch S2 can be turned off by the ZCS operation. In this way, a series of switching operations described with reference to FIGS. 3 to 5 is executed.

期間ＩＩＩにおいて、インダクタ電流１０４Ｉをスナバコンデンサに転流させるためには、期間ＩＩにおいてインダクタ１０４に初期電流を流す必要がある。インダクタ１０４に流す初期電流の条件について、ここで説明する。 In order to commutate the inductor current 104I to the snubber capacitor in period III, it is necessary to pass an initial current through the inductor 104 in period II. The conditions of the initial current flowing through the inductor 104 will be described here.

時刻ｔ２から、インダクタ電流１０４Ｉを各スナバコンデンサに転流させるためには、インダクタ電流１０４Ｉの値が、時刻ｔ２までに出力電流の値以上となるようにする必要がある。このために、例えば出力端子１１０ｗに流れている出力電流Ｉｗの絶対値をｉ＿ｗとすると、式（１）のような条件が成立することが要求される。なお、図６においては、出力電流Ｉｗの絶対値ｉ＿ｗが破線４０１で示されている。 In order to transfer the inductor current 104I to each snubber capacitor from time t2, it is necessary that the value of the inductor current 104I becomes equal to or higher than the value of the output current by time t2. For this reason, for example, assuming that the absolute value of the output current Iw flowing through the output terminal 110w is i_w, it is required that the condition as shown in the equation (1) is satisfied. In FIG. 6, the absolute value i_w of the output current Iw is indicated by the broken line 401.

ｉ＿Ｌｒ＝（１/Ｌｒ）×∫Ｖ＿ＤＣｄｔ＝（Ｖ＿ＤＣ/２Ｌｒ）×Ｔ＿ＩＩ≧ｉ＿ｗ ・・・式（１）
式（１）において、ｉ＿Ｌｒは、インダクタ電流１０４Ｉの値を示し、Ｌｒはインダクタ１０４のインダクタンスを示し、Ｖ＿ＤＣはＤＣリンク電圧Ｖｄｃの電圧値を示し、Ｔ＿ＩＩは期間ＩＩの時間を示す。式（１）を整理すると、期間ＩＩの時間Ｔ＿ＩＩは、式（２）のような条件を満たせば良いことがわかる。 i_Lr = (1 / Lr) × ∫V_DCdt = (V_DC / 2Lr) × T_II ≧ i_w ・ ・ ・ Equation (1)
In the formula (1), i_Lr indicates the value of the inductor current 104I, Lr indicates the inductance of the inductor 104, V_DC indicates the voltage value of the DC link voltage Vdc, and T_II indicates the time of the period II. By rearranging the equation (1), it can be seen that the time T_II of the period II should satisfy the condition as in the equation (2).

Ｔ＿ＩＩ≧２Ｌｒ×ｉ＿ｗ/Ｖ＿ＤＣ ・・・式（２）
したがって、半導体スイッチＳ２をターンオンする時刻ｔ１は、出力電流の大きさによって、式（２）を満足するように決定すればよい。言い換えるならば、半導体スイッチＳ２をターンオンする時刻ｔ１は、出力電流の大きさに依存して、変更することが望ましい。 T_II ≧ 2Lr × i_w / V_DC ・ ・ ・ Equation (2)
Therefore, the time t1 at which the semiconductor switch S2 is turned on may be determined so as to satisfy the equation (2) depending on the magnitude of the output current. In other words, it is desirable to change the time t1 at which the semiconductor switch S2 is turned on, depending on the magnitude of the output current.

＜電流極性反転＞
次に、図１に示した出力端子１１０ｕ、１１０ｖ、１１０ｗを流れる電流が反転したときを説明する。すなわち、図１では、出力端子１１０ｕ、１１０ｖ、１１０ｗを流れる電流の向きが、“正”、“正”、“負”の場合を説明したが、ここでは、出力端子１１０ｕ、１１０ｖ、１１０ｗを流れる電流の向きが、“負”、“負”、“正”の場合を説明する。 <Current polarity reversal>
Next, the case where the currents flowing through the output terminals 110u, 110v, 110w shown in FIG. 1 are inverted will be described. That is, in FIG. 1, the case where the directions of the currents flowing through the output terminals 110u, 110v, 110w are “positive”, “positive”, and “negative” has been described, but here, the currents flow through the output terminals 110u, 110v, 110w. The case where the direction of the current is "negative", "negative", and "positive" will be described.

図７は、実施の形態１に係わる制御回路が生成するゲート信号の波形図である。図７には、図２で説明した電流が反転した状態が示されている。また、図７において、符号Ｖｇ＿Ｓ１は、ハーフブリッジ１０５を構成する半導体スイッチＳ１を制御するゲート信号を示している。 FIG. 7 is a waveform diagram of a gate signal generated by the control circuit according to the first embodiment. FIG. 7 shows a state in which the current described in FIG. 2 is inverted. Further, in FIG. 7, reference numeral Vg_S1 indicates a gate signal for controlling the semiconductor switch S1 constituting the half bridge 105.

実施の形態１においては、３相の出力電流Ｉｕ、Ｉｖ、Ｉｗのうち、同じ方向に流れていた２相の出力電流の方向が反転した場合、ＰＷＭキャリア信号Ｖｓａｗの鋸波の極性が、図７に示すように反転する。すなわち、例えば期間Ｉ〜ＩＩを見た場合、図２では、ＰＷＭキャリア信号Ｖｓａｗの波形は、上昇するように変化するのに対して、図７では、期間Ｉ〜ＩＩに対応する期間Ｉ’〜ＩＩ’のとき、ＰＷＭキャリア信号Ｖｓａｗの波形は、下降するように変化する。 In the first embodiment, when the directions of the two-phase output currents flowing in the same direction among the three-phase output currents Iu, Iv, and Iw are reversed, the polarity of the sawtooth wave of the PWM carrier signal Vsaw is shown in the figure. Invert as shown in 7. That is, for example, when looking at the periods I to II, in FIG. 2, the waveform of the PWM carrier signal Vsaw changes so as to rise, whereas in FIG. 7, the periods I'to correspond to the periods I to II. At II', the waveform of the PWM carrier signal Vsaw changes so as to descend.

図７において、期間Ｉ’の時刻ｔ１’直前では、制御回路１１２は、ゲート信号Ｖｇ＿Ｑ１、Ｖｇ＿Ｑ３、Ｖｇ＿Ｑ５をハイレベルにしている。これにより、三相ブリッジ１０３の上アームを構成する半導体スイッチＱ１、Ｑ３、Ｑ５は、期間Ｉ’においてターンオン状態となっている。また、制御回路１１２は、時刻ｔ１’において、ゲート信号Ｖｇ＿Ｓ１をハイレベルに変化させる。これにより、ハーフブリッジ１０５を構成する半導体スイッチＳ１がターンオンし、期間Ｉ’に続く期間ＩＩ’においては、半導体スイッチＱ１、Ｑ３、Ｑ５およびＳ１が、ターンオンした状態となる。 In FIG. 7, immediately before the time t1'of the period I', the control circuit 112 sets the gate signals Vg_Q1, Vg_Q3, and Vg_Q5 to high levels. As a result, the semiconductor switches Q1, Q3, and Q5 constituting the upper arm of the three-phase bridge 103 are in the turn-on state during the period I'. Further, the control circuit 112 changes the gate signal Vg_S1 to a high level at time t1'. As a result, the semiconductor switches S1 constituting the half bridge 105 are turned on, and in the period II'following the period I', the semiconductor switches Q1, Q3, Q5 and S1 are turned on.

時刻ｔ２’において、ＰＷＭキャリア信号Ｖｓａｗがピークに達し、時刻ｔ２’がＰＷＭキャリア信号Ｖｓａｗのリセットタイミングとなる。このリセットタイミングになると、制御回路１１２は、上アームの半導体スイッチＱ１、Ｑ３、Ｑ５がターンオフするように、対応するゲート信号をローレベルに変化させる。時刻ｔ２’から時刻ｔ３’までの期間ＩＩＩ’、制御回路１１２は、上アームの半導体スイッチおよび下アームの半導体スイッチがターンオフ状態となるように、これらの半導体スイッチに対応するゲート信号をローレベルに維持する。これにより、期間ＩＩＩ’は、デッドタイム期間となる。制御回路１１２は、時刻ｔ２’から時刻ｔ３’までの期間ＩＩＩ’においても、ハーフブリッジ１０５を構成する半導体スイッチＳ１がターンオン状態を維持するように、ゲート信号Ｖｇ＿Ｓ１をハイレベルに維持する。 At time t2', the PWM carrier signal Vsaw reaches its peak, and time t2'is the reset timing of the PWM carrier signal Vsaw. At this reset timing, the control circuit 112 changes the corresponding gate signal to a low level so that the semiconductor switches Q1, Q3, and Q5 of the upper arm are turned off. During the period III'from time t2' to time t3', the control circuit 112 lowers the gate signal corresponding to these semiconductor switches so that the upper arm semiconductor switch and the lower arm semiconductor switch are in the turn-off state. maintain. As a result, the period III'becomes a dead time period. The control circuit 112 maintains the gate signal Vg_S1 at a high level so that the semiconductor switch S1 constituting the half bridge 105 maintains the turn-on state even during the period III'from the time t2'to the time t3'.

次に、時刻ｔ３’において、制御回路１１２は、ゲート信号Ｖｇ＿Ｑ２、Ｖｇ＿Ｑ４、Ｖｇ＿Ｑ６をハイレベルに変化させる。これにより、下アームを構成する半導体スイッチＱ２、Ｑ４、Ｑ６が、時刻ｔ３’でターンオンする。一方、制御回路１１２は、時刻ｔ４’まで、ゲート信号Ｖｇ＿Ｓ１をハイレベルに維持する。その結果、時刻ｔ４’において、半導体スイッチＳ１はターンオフし、半導体スイッチＱ２、Ｑ４、Ｑ６はターンオン状態を維持することになる。 Next, at time t3', the control circuit 112 changes the gate signals Vg_Q2, Vg_Q4, and Vg_Q6 to a high level. As a result, the semiconductor switches Q2, Q4, and Q6 constituting the lower arm turn on at the time t3'. On the other hand, the control circuit 112 maintains the gate signal Vg_S1 at a high level until the time t4'. As a result, at time t4', the semiconductor switch S1 is turned off, and the semiconductor switches Q2, Q4, and Q6 are maintained in the turn-on state.

以上の動作は、図２で説明した動作の電流極性を反転させたものであり、動作原理は、図２と同じである。すなわち、半導体スイッチＱ１、Ｑ３、Ｑ５をターンオフさせるときには、これらの半導体スイッチをＺＶＳ動作でターンオフさせることが可能である。また、半導体スイッチＱ２、Ｑ４、Ｑ６をターンオンさせるときには、半導体スイッチＱ２、Ｑ４を、ＺＶＳ動作でターンオンさせることが可能である。さらに、半導体スイッチＳ１は、ＺＣＳ動作でターンオンおよびターンオフを行うことが可能である。 The above operation is obtained by reversing the current polarity of the operation described in FIG. 2, and the operating principle is the same as that in FIG. That is, when the semiconductor switches Q1, Q3, and Q5 are turned off, these semiconductor switches can be turned off by the ZVS operation. Further, when the semiconductor switches Q2, Q4 and Q6 are turned on, the semiconductor switches Q2 and Q4 can be turned on by the ZVS operation. Further, the semiconductor switch S1 can be turned on and off by ZCS operation.

実施の形態１によれば、ターンオンについては、三相ブリッジを構成する半導体スイッチのうち２相の半導体スイッチを、ＺＶＳ動作でターンオンさせることが可能である。また、ターンオフについては、３相の半導体スイッチをＺＶＳ動作でターンオフさせることが可能である。さらに、補助回路を構成する半導体スイッチＳ１、Ｓ２は、ＺＣＳ動作でターンオンおよびターンオフを行うことが可能である。これにより、半導体スイッチのターンオンおよびターンオフに伴うスイッチング損失の低減を図ることが可能となる。また、電力変換装置の回路構成を簡素にすることが可能であるため、電力変換装置の小型化を図ることが可能である。さらに、スイッチング損失の低減を図ることが可能であるため、冷却器の小型化あるいは冷却器の設置を不要とすることが可能であり、電力変換装置の更なる小型化が可能である。また、スイッチング時に生じるノイズを低減することが可能である。 According to the first embodiment, for turn-on, it is possible to turn on a two-phase semiconductor switch among the semiconductor switches constituting the three-phase bridge by ZVS operation. As for turn-off, it is possible to turn off the three-phase semiconductor switch by ZVS operation. Further, the semiconductor switches S1 and S2 constituting the auxiliary circuit can be turned on and off by ZCS operation. This makes it possible to reduce the switching loss associated with the turn-on and turn-off of the semiconductor switch. Further, since the circuit configuration of the power conversion device can be simplified, the power conversion device can be miniaturized. Further, since it is possible to reduce the switching loss, it is possible to reduce the size of the cooler or install the cooler, and it is possible to further reduce the size of the power conversion device. In addition, it is possible to reduce noise generated during switching.

ターンオンに関しては、特定の１相の半導体スイッチは、ソフトスイッチング動作ではなく、ハードスイッチング動作でターンオンを行う。すなわち、それが出力する出力電流の極性が、他の２相の出力電流の極性と異なる半導体スイッチは、ハードスイッチング動作で、ターンオンする。図２および図７の例では、出力電流Ｉｗの極性が、他の出力電流Ｉｕ、Ｉｖと異なっている。この出力電流Ｉｗは、Ｗ相の半導体スイッチＱ６から出力されるため、半導体スイッチＱ６は、ターンオンするとき、ハードスイッチング動作をする。一方、同じＷ相の半導体スイッチＱ５は、対応するゲート信号Ｖｇ＿Ｑ５をハイレベルに変化させなくても、ソフトスイッチング動作でターンオンする。そのため、図２に示したように、時刻ｔ３において、ゲート信号Ｖｇ＿Ｑ５をハイレベルに変化させる必要は無い。しかしながら、ゲート信号Ｖｇ＿Ｑ５をハイレベルにすることにより、半導体スイッチＱ５を構成するＭＯＳＦＥＴの内部インピーダンスの低減を図ることが可能である。そのため、半導体スイッチにＭＯＳＦＥＴを使用する場合には図２に示すように、時刻ｔ３において、ゲート信号Ｖｇ＿Ｑ５もハイレベルに変化させることが望ましい。 Regarding turn-on, a specific one-phase semiconductor switch turns on by a hard switching operation instead of a soft switching operation. That is, the semiconductor switch whose output current polarity is different from that of the other two-phase output currents turns on by the hard switching operation. In the examples of FIGS. 2 and 7, the polarity of the output current Iw is different from that of the other output currents Iu and Iv. Since this output current Iw is output from the W-phase semiconductor switch Q6, the semiconductor switch Q6 performs a hard switching operation when it is turned on. On the other hand, the same W-phase semiconductor switch Q5 turns on in a soft switching operation without changing the corresponding gate signal Vg_Q5 to a high level. Therefore, as shown in FIG. 2, it is not necessary to change the gate signal Vg_Q5 to a high level at time t3. However, by setting the gate signal Vg_Q5 to a high level, it is possible to reduce the internal impedance of the MOSFET constituting the semiconductor switch Q5. Therefore, when a MOSFET is used for the semiconductor switch, it is desirable to change the gate signal Vg_Q5 to a high level at time t3 as shown in FIG.

図２では、出力電流Ｉｕ、Ｉｖ、Ｉｗの極性が”正”、”正”、”負”の場合を説明した。この場合、三相ブリッジ１０３において、ターンオフする半導体スイッチは、Ｑ２、Ｑ４、Ｑ６であった。これに対して、図７では、出力電流Ｉｕ、Ｉｖ、Ｉｗの極性が、図２の場合に対して反転し、“負”、“負”、“正”の場合を説明したが、この場合には、三相ブリッジ１０３において、ターンオフする半導体スイッチは、Ｑ１、Ｑ３、Ｑ５である。このように、実施の形態１に係わる電力変換装置１００においては、三相ブリッジ１０３からの出力電流の極性に応じて、ＰＷＭキャリア信号Ｖｓａｗのリセットタイミングでターンオフする半導体スイッチが切り替わる。 In FIG. 2, the cases where the polarities of the output currents Iu, Iv, and Iw are “positive”, “positive”, and “negative” have been described. In this case, the semiconductor switches that turn off in the three-phase bridge 103 were Q2, Q4, and Q6. On the other hand, in FIG. 7, the polarities of the output currents Iu, Iv, and Iw are reversed with respect to the case of FIG. 2, and the cases of “negative”, “negative”, and “positive” have been described. In the three-phase bridge 103, the semiconductor switches that turn off are Q1, Q3, and Q5. As described above, in the power conversion device 100 according to the first embodiment, the semiconductor switch that turns off at the reset timing of the PWM carrier signal Vsaw is switched according to the polarity of the output current from the three-phase bridge 103.

（実施の形態２）
実施の形態１では、三相ブリッジ１０３を構成する半導体スイッチをターンオンさせるときに、２相分の半導体スイッチを、ソフトスイッチング動作させる構成を示した。これに対して、実施の形態２においては、三相ブリッジ１０３を構成する半導体スイッチをターンオンさせるときに、１相分の半導体スイッチを、ソフトスイッチング動作させる構成が示される。図８は、実施の形態２に係わる制御回路が生成するゲート信号の波形図である。実施の形態２に係わる電力変換装置の構成は、実施の形態１と同じである。そのため、以下の説明において、電力変換装置の構成を述べる場合には、例えば図１を参照する。 (Embodiment 2)
In the first embodiment, when the semiconductor switches constituting the three-phase bridge 103 are turned on, the semiconductor switches for two phases are operated by soft switching. On the other hand, in the second embodiment, when the semiconductor switch constituting the three-phase bridge 103 is turned on, the semiconductor switch for one phase is operated by soft switching. FIG. 8 is a waveform diagram of a gate signal generated by the control circuit according to the second embodiment. The configuration of the power conversion device according to the second embodiment is the same as that of the first embodiment. Therefore, in the following description, when describing the configuration of the power conversion device, for example, FIG. 1 is referred to.

図８には、図７と同様に、ＰＷＭキャリア信号Ｖｓａｗ、ゲート信号Ｖｇ＿Ｑ１〜Ｖｇ＿Ｑ６およびゲート信号Ｖｇ＿Ｓ１(電圧)が示されている。図８には、電力変換装置１００からの出力電流の極性が、図１の場合と同様な状態になっているときの各電圧が示されている。すなわち、図８に示されている電圧波形は、出力電流ＩｕおよびＩｖの両方が、“正”で、出力電流Ｉｗが、“負”のときの電圧波形である。 FIG. 8 shows the PWM carrier signal Vsaw, the gate signals Vg_Q1 to Vg_Q6, and the gate signal Vg_S1 (voltage) as in FIG. 7. FIG. 8 shows each voltage when the polarity of the output current from the power converter 100 is in the same state as in the case of FIG. That is, the voltage waveform shown in FIG. 8 is a voltage waveform when both the output currents Iu and Iv are “positive” and the output current Iw is “negative”.

実施の形態１の図２においては、上アームの半導体スイッチＱ１、Ｑ３が、ＺＶＳ動作でターンオンしたが、図８では、下アームの半導体スイッチＱ６が、ＺＶＳ動作でターンオンする。このように、半導体スイッチＱ６をＺＶＳ動作でターンオンさせるための条件および各半導体スイッチの動作を説明する。 In FIG. 2 of the first embodiment, the semiconductor switches Q1 and Q3 of the upper arm are turned on by the ZVS operation, but in FIG. 8, the semiconductor switch Q6 of the lower arm is turned on by the ZVS operation. As described above, the conditions for turning on the semiconductor switch Q6 by the ZVS operation and the operation of each semiconductor switch will be described.

図２と図８の相異点として、ＰＷＭキャリア信号Ｖｓａｗである鋸波の極性が反転している。これにより、時刻ｔ２において、ターンオフする三相ブリッジの半導体スイッチを、下アームから上アームに切り替えている。すなわち、図２では、時刻ｔ２において、下アームを構成する半導体スイッチＱ２、Ｑ４、Ｑ６がターンオフしていたが、図８では、時刻ｔ２において、上アームを構成する半導体スイッチＱ１、Ｑ３、Ｑ５がターンオフする。 As a difference between FIGS. 2 and 8, the polarity of the sawtooth wave, which is the PWM carrier signal Vsaw, is inverted. As a result, at time t2, the semiconductor switch of the three-phase bridge that turns off is switched from the lower arm to the upper arm. That is, in FIG. 2, the semiconductor switches Q2, Q4, and Q6 constituting the lower arm were turned off at the time t2, but in FIG. 8, the semiconductor switches Q1, Q3, and Q5 constituting the upper arm were turned off at the time t2. Turn off.

制御回路１１２は、期間Ｉの時刻ｔ１直前では、上アームを構成する半導体スイッチＱ１、Ｑ３、Ｑ５がターンオン状態となるように、ゲート信号Ｖｇ＿Ｑ１、Ｖｇ＿Ｑ３、Ｖｇ＿Ｑ５によって、これらの半導体スイッチを制御している。また、制御回路１１２は、時刻ｔ１直前までは、他の半導体スイッチＱ２、Ｑ４、Ｑ６およびＳ１がターンオフ状態となるように、これらの半導体スイッチを制御している。すなわち、時刻ｔ１の直前では、三相ブリッジの上アームの各相を構成する半導体スイッチＱ１、Ｑ３、Ｑ５の全てをオン状態とし、下アームの各相を構成する半導体スイッチＱ２、Ｑ４、Ｑ６および半導体スイッチＳ１をオフ状態にしている。 The control circuit 112 controls these semiconductor switches by the gate signals Vg_Q1, Vg_Q3, and Vg_Q5 so that the semiconductor switches Q1, Q3, and Q5 constituting the upper arm are in the turn-on state immediately before the time t1 of the period I. There is. Further, the control circuit 112 controls these semiconductor switches so that the other semiconductor switches Q2, Q4, Q6 and S1 are in the turn-off state until immediately before the time t1. That is, immediately before time t1, all the semiconductor switches Q1, Q3, and Q5 that form each phase of the upper arm of the three-phase bridge are turned on, and the semiconductor switches Q2, Q4, Q6 and that that form each phase of the lower arm are turned on. The semiconductor switch S1 is turned off.

時刻ｔ１において、制御回路１１２は、ハーフブリッジ１０５内の半導体スイッチＳ１をターンオンさせ、時刻ｔ１から時刻ｔ２まの期間ＩＩの間、半導体スイッチＱ１、Ｑ３、Ｑ５およびＳ１をオン状態に維持する。 At time t1, the control circuit 112 turns on the semiconductor switch S1 in the half bridge 105 and keeps the semiconductor switches Q1, Q3, Q5 and S1 on during the period II from time t1 to time t2.

時刻ｔ２において、ＰＷＭキャリア信号Ｖｓａｗがリセットタイミングに到達すると、制御回路１１２は、半導体スイッチＱ１、Ｑ３、Ｑ５をターンオフさせる。時刻ｔ２から時刻ｔ３までの期間ＩＩＩは、デッドタイム期間である。実施の形態１と同様に、このデッドタイム期間においても、ハーフブリッジ１０５内の半導体スイッチＳ１はオン状態を維持するように、制御回路１１２によって制御されている。 When the PWM carrier signal Vsaw reaches the reset timing at time t2, the control circuit 112 turns off the semiconductor switches Q1, Q3, and Q5. The period III from the time t2 to the time t3 is a dead time period. Similar to the first embodiment, the semiconductor switch S1 in the half bridge 105 is controlled by the control circuit 112 so as to maintain the on state even during this dead time period.

次に時刻ｔ３において、三相ブリッジ１０３の下アームを構成する半導体スイッチＱ２、Ｑ４、Ｑ６が、ゲート信号Ｖｇ＿Ｑ２、Ｖｇ＿Ｑ４、Ｖｇ＿Ｑ６によってターンオンされる。これにより、半導体スイッチＱ２、Ｑ４、Ｑ６およびＳ１が、期間ＩＶにおいてオン状態に維持される。 Next, at time t3, the semiconductor switches Q2, Q4, and Q6 constituting the lower arm of the three-phase bridge 103 are turned on by the gate signals Vg_Q2, Vg_Q4, and Vg_Q6. As a result, the semiconductor switches Q2, Q4, Q6 and S1 are kept on during the period IV.

さらに、時刻ｔ４において、半導体スイッチＳ１は、制御回路１１２によってターンオフされる。半導体スイッチＱ２、Ｑ４、Ｑ６はオン状態が維持されるように、制御回路１１２によって制御される。 Further, at time t4, the semiconductor switch S1 is turned off by the control circuit 112. The semiconductor switches Q2, Q4, and Q6 are controlled by the control circuit 112 so that the on state is maintained.

＜電流経路の状態＞
図９〜図１１は、実施の形態２に係わる電力変換装置における電流経路を説明するための説明図である。図９〜図１１を用いて説明する電力変換装置１００の構成は、図１で説明したものと同じであるため、原則として構成の説明は省略する。また、図９〜図１１において、矢印付きの破線は、電流の流れる方向と経路を示している。 <Current path state>
9 to 11 are explanatory views for explaining the current path in the power conversion device according to the second embodiment. Since the configuration of the power conversion device 100 described with reference to FIGS. 9 to 11 is the same as that described with reference to FIG. 1, the description of the configuration will be omitted in principle. Further, in FIGS. 9 to 11, the broken line with an arrow indicates the direction and path of current flow.

図９（Ａ）には、図８に示した期間Ｉのときの電流経路が示され、図９（Ｂ）には、図８に示した期間ＩＩのときの電流経路が示されている。図８に示した期間ＩＩＩは、連続した２つの期間ＩＩＩ−１とＩＩＩ−２に分けられ、期間ＩＩＩ−１のときの電流経路が、図１０（Ａ）に示され、期間ＩＩＩ−２のときの電流経路が、図１０（Ｂ）に示されている。また、図８に示した期間ＩＶも、連続した２つの期間ＩＶ−１とＩＶ−２に分けられ、期間ＩＶ−１のときの電流経路が、図１１（Ａ）に示され、期間ＩＶ−２のときの電流経路が、図１１（Ｂ）に示されている。 FIG. 9A shows the current path during the period I shown in FIG. 8, and FIG. 9B shows the current path during the period II shown in FIG. The period III shown in FIG. 8 is divided into two consecutive periods III-1 and III-2, and the current path at the time of the period III-1 is shown in FIG. 10 (A), and the period III-2 The current path of the hour is shown in FIG. 10 (B). Further, the period IV shown in FIG. 8 is also divided into two consecutive periods IV-1 and IV-2, and the current path at the time of the period IV-1 is shown in FIG. 11 (A), and the period IV- The current path at the time of 2 is shown in FIG. 11 (B).

期間Ｉの時刻ｔ１直前では、三相ブリッジ１０３の上アームを構成する半導体スイッチＱ１、Ｑ３、Ｑ５が全てオン状態となっているため、図９（Ａ）において矢印付き破線で示すように、出力電流Ｉｕ、Ｉｖ、Ｉｗは、半導体スイッチＱ１、Ｑ３、Ｑ５間を還流している。時刻ｔ１に到達すると、期間Ｉから期間ＩＩへ移行する。このとき、ハーフブリッジ１０５内の半導体スイッチＳ１がターンオンする。半導体スイッチＳ１がターンオンすることにより、期間ＩＩにおいては、ＤＣリンクコンデンサ１０１、インダクタ１０４、ダイオード１０６ｗｐおよび半導体スイッチＱ５によってループが形成され、このループを電流が流れ始める。この場合、図９（Ｂ）に示すように、期間Ｉで形成された電流経路、すなわち半導体スイッチＱ１、Ｑ３、Ｑ５間を電流が還流する電流経路に、期間ＩＩで形成されたループによる電流経路が追加される。 Immediately before the time t1 of the period I, the semiconductor switches Q1, Q3, and Q5 constituting the upper arm of the three-phase bridge 103 are all on, so that the outputs are shown by the broken lines with arrows in FIG. 9A. The currents Iu, Iv, and Iw recirculate between the semiconductor switches Q1, Q3, and Q5. When the time t1 is reached, the period I shifts to the period II. At this time, the semiconductor switch S1 in the half bridge 105 is turned on. When the semiconductor switch S1 is turned on, a loop is formed by the DC link capacitor 101, the inductor 104, the diode 106 pp, and the semiconductor switch Q5 in the period II, and a current starts to flow through this loop. In this case, as shown in FIG. 9B, the current path formed in the period I, that is, the current path through which the current returns between the semiconductor switches Q1, Q3, and Q5, is the current path formed by the loop formed in the period II. Is added.

なお、期間ＩＩにおいて、ダイオード１０６ｕｐおよび１０６ｖｐは導通しない。これは、図３（Ｂ）で説明したダイオード１０６ｗｎと同様に、中点である接続部ＤＵＣ、ＤＶＣの電位が、出力配線ＬＤＣにおける電位に比べて低くなるためである。 In period II, the diodes 106up and 106vp do not conduct. This is because the potentials of the connection portions DUC and DVC, which are the midpoints, are lower than the potentials in the output wiring LDC, as in the case of the diode 106wn described with reference to FIG. 3B.

半導体スイッチＳ１がオン状態となるため、インダクタ１０４の両端子間には、ＤＣリンク電圧Ｖｄｃの約１／２の電圧が印加されるため、インダクタ１０４を流れるインダクタ電流は、直線的に増加する。このときのインダクタ電流の増加は、図３（Ｂ）のときとは逆極性の電流が増加する。 Since the semiconductor switch S1 is turned on, a voltage of about 1/2 of the DC link voltage Vdc is applied between both terminals of the inductor 104, so that the inductor current flowing through the inductor 104 increases linearly. The increase in the inductor current at this time increases the current having the opposite polarity as in FIG. 3B.

時刻ｔ２で、インダクタ１０４を流れるインダクタ電流が、半導体スイッチＱ５を流れる電流と等しくなり、その後三相ブリッジ１０３の上アームを構成する半導体スイッチＱ１、Ｑ３、Ｑ５の全てが、ターンオフされる。半導体スイッチＱ１、Ｑ３、Ｑ５の全てを、ターンオフさせるとき、半導体スイッチＱ１、Ｑ３、Ｑ５の端子に接続された各スナバコンデンサによって、半導体スイッチの端子間電圧ｎｄ−ｎｓ（図１）の上昇が遅れるため、ＺＶＳ動作で、半導体スイッチＱ１、Ｑ３、Ｑ５を、ターンオフさせることが可能である。 At time t2, the inductor current flowing through the inductor 104 becomes equal to the current flowing through the semiconductor switch Q5, and then all of the semiconductor switches Q1, Q3, and Q5 constituting the upper arm of the three-phase bridge 103 are turned off. When all of the semiconductor switches Q1, Q3, and Q5 are turned off, the rise of the inter-terminal voltage nd-ns (FIG. 1) of the semiconductor switch is delayed by each snubber capacitor connected to the terminals of the semiconductor switches Q1, Q3, and Q5. Therefore, it is possible to turn off the semiconductor switches Q1, Q3, and Q5 by the ZVS operation.

上アームを構成する半導体スイッチＱ１、Ｑ３、Ｑ５がオフ状態となったため、期間ＩＩＩ−１においては、インダクタ１０４に流れていたインダクタ電流が、三相ブリッジ１０３を構成する半導体スイッチに接続されているスナバコンデンサ１０９ｑ１〜１０９ｑ６に転流し、ＬＣ直列共振が開始する。これにより、上アームを構成する半導体スイッチＱ１、Ｑ３、Ｑ５のスナバコンデンサ１０９ｑ１、１０９ｑ３、１０９ｑ５および下アームを構成する半導体スイッチＱ２、Ｑ４、Ｑ６のスナバコンデンサ１０９ｑ２、１０９ｑ４、１０９ｑ６に、図１０（Ａ）において矢印で示す方向の電流が流れる。すなわち、スナバコンデンサ１０９ｑ１、１０９ｑ３、１０９ｑ５のそれぞれには、スナバコンデンサを充電する方向の電流が流れ、スナバコンデンサ１０９ｑ２、１０９ｑ４、１０９ｑ６のそれぞれには、スナバコンデンサを放電する方向の電流が流れる。 Since the semiconductor switches Q1, Q3, and Q5 constituting the upper arm are turned off, the inductor current flowing through the inductor 104 is connected to the semiconductor switch constituting the three-phase bridge 103 in the period III-1. It is commutated to the snubber capacitors 109q1 to 109q6, and LC series resonance starts. As a result, the snubber capacitors 109q1, 109q3, 109q5 of the semiconductor switches Q1, Q3, Q5 forming the upper arm and the snubber capacitors 109q2, 109q4, 109q6 of the semiconductor switches Q2, Q4, Q6 forming the lower arm are shown in FIG. ), The current flows in the direction indicated by the arrow. That is, a current in the direction of charging the snubber capacitor flows through each of the snubber capacitors 109q1, 109q3, 109q5, and a current in the direction of discharging the snubber capacitor flows in each of the snubber capacitors 109q2, 109q4, 109q6.

図１０（Ｂ）に示した期間ＩＩＩ−２においては、下アームのスナバコンデンサ１０９ｑ２、１０９ｑ４、１０９ｑ６の放電が終了し、半導体スイッチＱ２、Ｑ４、Ｑ６の両端子ｎｄ、ｎｓの電圧が０Ｖになり、逆並列ダイオード１１１ｄ２、１１１ｄ４、１１１ｄ６に電流が転流する。期間ＩＩＩ−２の時刻ｔ３において、半導体スイッチＱ６をターンオンさせることにより、半導体スイッチＱ６の両端子ｎｄ、ｎｓの電圧が０Ｖの状態のときに、半導体スイッチＱ６をターンオンさせることが可能であり、ＺＶＳ動作でターンオンさせることが可能となる。なお、この時半導体スイッチＱ２、Ｑ４については自動的に電流が転流する。 In the period III-2 shown in FIG. 10B, the discharge of the snubber capacitors 109q2, 109q4, 109q6 of the lower arm is completed, and the voltages of both terminals nd and ns of the semiconductor switches Q2, Q4 and Q6 become 0V. , Current is commutated to the antiparallel diodes 111d2, 111d4, 111d6. By turning on the semiconductor switch Q6 at the time t3 of the period III-2, it is possible to turn on the semiconductor switch Q6 when the voltages of both terminals nd and ns of the semiconductor switch Q6 are 0V. It is possible to turn on by movement. At this time, the current is automatically commutated for the semiconductor switches Q2 and Q4.

図１１（Ａ）に示す期間ＩＶ−１では、期間ＩＩＩにおけるスイッチング動作によって、インダクタ１０４の両端子間に、期間ＩＩのときとは逆極性のＤＣリンク電圧Ｖｄｃの約１/２が印加される。そのため、インダクタ１０４を流れるインダクタ電流は直線的に減少する。時刻ｔ４で、インダクタ電流が０Ａになった後、半導体スイッチＳ１をターンオフする。この時、インダクタ電流が０Ａとなっているため、半導体スイッチＳ１は、それを流れる電流が０Ａのときに、ターンオフすることになり、ＺＣＳ動作でターンオフすることが可能となる。 In the period IV-1 shown in FIG. 11 (A), about 1/2 of the DC link voltage Vdc having the opposite polarity to that in the period II is applied between both terminals of the inductor 104 by the switching operation in the period III. .. Therefore, the inductor current flowing through the inductor 104 decreases linearly. At time t4, after the inductor current reaches 0 A, the semiconductor switch S1 is turned off. At this time, since the inductor current is 0A, the semiconductor switch S1 is turned off when the current flowing through it is 0A, and can be turned off by the ZCS operation.

図１１（Ｂ）に示す期間ＩＶ−２では、出力電流Ｉｕ、Ｉｖ、Ｉｗが、下アームを構成する半導体スイッチＱ２、Ｑ４、Ｑ６間を還流するモードとなり、一連のスイッチング動作が終了する。 In the period IV-2 shown in FIG. 11B, the output currents Iu, Iv, and Iw enter a mode of refluxing between the semiconductor switches Q2, Q4, and Q6 constituting the lower arm, and a series of switching operations are completed.

実施の形態２は、実施の形態１と異なり、１相の半導体スイッチがＺＶＳ動作でターンオンすることができる。また、ターンオフについては実施の形態１と同様に３相の各半導体スイッチが、ＺＶＳ動作でターンオフすることができる。また、実施の形態１と同様に補助回路１０８の各半導体スイッチはＺＣＳ動作でターンオンおよびターンオフできる。 In the second embodiment, unlike the first embodiment, the one-phase semiconductor switch can be turned on by the ZVS operation. As for the turn-off, each of the three-phase semiconductor switches can be turned off by the ZVS operation as in the first embodiment. Further, as in the first embodiment, each semiconductor switch of the auxiliary circuit 108 can be turned on and off by ZCS operation.

このように、実施の形態２に係わる電力変換装置１００においても、ターンオンおよびターンオフをソフトスイッチング動作で行うことが可能であるため、ターンオンおよびターンオフに伴うスイッチング損失を低減し、ノイズの発生を低減することが可能な電力変換装置を、簡素な構成で実現することが可能である。 As described above, also in the power conversion device 100 according to the second embodiment, since the turn-on and turn-off can be performed by the soft switching operation, the switching loss due to the turn-on and the turn-off is reduced, and the generation of noise is reduced. It is possible to realize a power conversion device capable of this with a simple configuration.

実施の形態２においては、出力電流の極性が他相と一致する２相についてはハードスイッチング動作となる。具体的に述べると、図９に示すように、出力電流ＩｕとＩｖの極性は同じで、出力電流Ｉｗの極性は、出力電流Ｉｕ、Ｉｖと異なっている。この２つの出力電流Ｉｕ、Ｉｖを出力する半導体スイッチＱ１およびＱ３が、ハードスイッチング動作でターンオンすることになる。しかしながら、２相に対して極性が異なる出力電流Ｉｗの絶対値は、他相を流れる電流の値よりも大きくなる。そのため、実施の形態２で述べたように動作させることにより、出力電流Ｉｗに対応する半導体スイッチＱ５において、局所的に大きな発熱が発生するのを抑制することが可能であり、熱源を分散することが可能である。 In the second embodiment, the hard switching operation is performed for the two phases whose output current polarities match those of the other phases. Specifically, as shown in FIG. 9, the polarities of the output currents Iu and Iv are the same, and the polarities of the output currents Iw are different from those of the output currents Iu and Iv. The semiconductor switches Q1 and Q3 that output these two output currents Iu and Iv are turned on by a hard switching operation. However, the absolute value of the output current Iw, which has different polarities with respect to the two phases, is larger than the value of the current flowing through the other phases. Therefore, by operating as described in the second embodiment, it is possible to suppress the local generation of large heat in the semiconductor switch Q5 corresponding to the output current Iw, and to disperse the heat source. Is possible.

図１に示した電力変換装置１００を、実施の形態１で説明したように動作させるか、実施の形態２で説明したように動作させるかは、制御回路１１２の動作を変更することにより、決めることが可能である。そのため、例えば電力変換装置１００の周囲温度または／および半導体スイッチの温度が高い場合、実施の形態２で説明した動作が、電力変換装置１００において実行されるように制御回路１１２の動作を変更することで、局所的な発熱を抑制することが可能である。これにより、電力変換装置１００の信頼性の向上を期待することができる。 Whether to operate the power conversion device 100 shown in FIG. 1 as described in the first embodiment or as described in the second embodiment is determined by changing the operation of the control circuit 112. It is possible. Therefore, for example, when the ambient temperature of the power conversion device 100 and / or the temperature of the semiconductor switch is high, the operation of the control circuit 112 is changed so that the operation described in the second embodiment is executed in the power conversion device 100. Therefore, it is possible to suppress local heat generation. This can be expected to improve the reliability of the power converter 100.

実施の形態１においては、三相ブリッジ１０３において、ターンオンの際にソフトスイッチング動作させる半導体スイッチが、２つの半導体スイッチＱ１、Ｑ３である。これに対して、実施の形態２においては、ターンオンの際にソフトスイッチング動作させる半導体スイッチが、１つの半導体スイッチＱ６である。また、前記したように、電力変換装置１００の周囲温度または／および半導体スイッチの温度が高い場合には、実施の形態２を利用することが望ましい。そのため、見方を変えると、ソフトスイッチング動作の対象とする半導体スイッチが、電力変換装置１００の周囲温度または／および半導体スイッチの温度によって決定されると見なすことが可能である。 In the first embodiment, in the three-phase bridge 103, the semiconductor switches that perform soft switching operation at the time of turn-on are two semiconductor switches Q1 and Q3. On the other hand, in the second embodiment, the semiconductor switch that is soft-switched at the time of turn-on is one semiconductor switch Q6. Further, as described above, when the ambient temperature of the power conversion device 100 and / or the temperature of the semiconductor switch is high, it is desirable to use the second embodiment. Therefore, from a different point of view, it can be considered that the semiconductor switch to be operated by the soft switching operation is determined by the ambient temperature of the power converter 100 and / or the temperature of the semiconductor switch.

（実施の形態３）
図１に示した電力変換装置１００の出力端子１１０ｕ、１１０ｖ、１１０ｗには、図示しないモータ等の負荷が接続される、負荷は変動するため、電力変換装置１００は、負荷変動に応じた出力電流を負荷に供給することになる。 (Embodiment 3)
A load such as a motor (not shown) is connected to the output terminals 110u, 110v, 110w of the power conversion device 100 shown in FIG. 1. Since the load fluctuates, the power conversion device 100 has an output current corresponding to the load fluctuation. Will be supplied to the load.

負荷が、比較的軽い軽負荷時においては、電力変換装置１００から負荷に対して供給する出力電流は小さくて済む。この場合、三相ブリッジ１０３等における半導体スイッチがハードスイッチング動作をしても、スイッチング損失は比較的小さく、スイッチング損失による発熱自体も小さくなる。そのため、スイッチング損失低減の必要性はあまり高くない。 When the load is relatively light and light, the output current supplied from the power converter 100 to the load can be small. In this case, even if the semiconductor switch in the three-phase bridge 103 or the like performs a hard switching operation, the switching loss is relatively small, and the heat generation itself due to the switching loss is also small. Therefore, the need for reducing switching loss is not very high.

実施の形態１および２においては、三相ブリッジ１０３を構成する半導体スイッチＱ１〜Ｑ６をスイッチング動作させる前に、補助回路１０８に含まれるインダクタ１０４にエネルギーを蓄積し、蓄積されたエネルギーを利用して、各スナバコンデンサの充放電を行うようにしている。半導体スイッチＱ１〜Ｑ６をスイッチング動作させる前に、各スナバコンデンサの充放電を確実に完了させるために必要な最低限の電流値が存在する。例えば、ごく軽負荷時であれば、各スナバコンデンサを充放電するのに必要な最低限の電流値より、電力変換装置１００から負荷に供給する出力電流が小さくなる場合が考えられる。この場合には、各スナバコンデンサを充放電するのに必要な電流によって、かえって電力変換装置１００のスイッチング損失を増加させる恐れがある。 In the first and second embodiments, energy is stored in the inductor 104 included in the auxiliary circuit 108 before the semiconductor switches Q1 to Q6 constituting the three-phase bridge 103 are switched, and the stored energy is used. , Each snubber capacitor is charged and discharged. Before switching the semiconductor switches Q1 to Q6, there is a minimum current value required to reliably complete the charging / discharging of each snubber capacitor. For example, in the case of a very light load, the output current supplied from the power converter 100 to the load may be smaller than the minimum current value required for charging / discharging each snubber capacitor. In this case, the current required to charge and discharge each snubber capacitor may rather increase the switching loss of the power converter 100.

実施の形態３においては、軽負荷のとき、補助回路１０８の動作を停止させることが可能な電力変換装置が提供される。すなわち、負荷に応じて、補助回路１０８の動作を制御する電力変換装置が提供される。 In the third embodiment, a power conversion device capable of stopping the operation of the auxiliary circuit 108 when the load is light is provided. That is, a power conversion device that controls the operation of the auxiliary circuit 108 according to the load is provided.

図１２は、実施の形態３に係わる電力変換装置の動作を示すフローチャート図である。実施の形態３に係わる電力変換装置の構成は、図１に示した構成と類似しているので、図１を参照にしながら、本実施の形態に係る電力変換装置１００の動作を説明する。実施の形態３においては、制御回路１１２に予め演算周期と、軽負荷か否かを判定するためのしきい値とが設定される。 FIG. 12 is a flowchart showing the operation of the power conversion device according to the third embodiment. Since the configuration of the power conversion device according to the third embodiment is similar to the configuration shown in FIG. 1, the operation of the power conversion device 100 according to the present embodiment will be described with reference to FIG. In the third embodiment, the calculation cycle and the threshold value for determining whether or not the load is light are set in advance in the control circuit 112.

制御回路１１２は、予め設定されている演算周期に基づいて、周期的に、ステップＳＳ０を実行して、演算動作を開始する。ステップＳＳ１においては、現在の負荷電力を算出することにより、負荷電力がモニタされる。例えば、制御回路１１２は、出力電流Ｉｕ、Ｉｖ、Ｉｗと、出力端子１１０ｕ、１１０ｖ、１１０ｗにおける出力電圧を基にして、現在の負荷電力を算出して、負荷電力をモニタする。 The control circuit 112 periodically executes step SS0 based on a preset calculation cycle to start the calculation operation. In step SS1, the load power is monitored by calculating the current load power. For example, the control circuit 112 calculates the current load power based on the output currents Iu, Iv, Iw and the output voltages at the output terminals 110u, 110v, 110w, and monitors the load power.

次に、制御回路１１２は、ステップＳＳ２において、算出した負荷電力が、予めしきい値として設定されている所定値以上か否かを判定する。制御回路１１２は、算出した負荷電力が、所定値以上の場合、ステップＳＳ３を実行し、所定値未満の場合、ステップＳＳ４を実行する。 Next, the control circuit 112 determines in step SS2 whether or not the calculated load power is equal to or greater than a predetermined value set as a threshold value in advance. The control circuit 112 executes step SS3 when the calculated load power is equal to or greater than a predetermined value, and executes step SS4 when the calculated load power is less than a predetermined value.

ステップＳＳ３において、制御回路１１２は、三相ブリッジ１０３においてソフトスイッチング動作が実行されるように、補助回路１０８を駆動する。すなわち、実施の形態１および２において説明したように、制御回路１１２は、半導体スイッチＱ１〜Ｑ６およびＳ１、Ｓ２を制御する。これに対して、ステップＳＳ４において。制御回路１１２は、補助回路１０８の動作を停止させる。例えば、制御回路１１２は、補助回路１０８における半導体スイッチＳ１、Ｓ２が、継続的にオフ状態となるようなゲート信号ＳＧを補助回路１０８に供給し、半導体スイッチＱ１〜Ｑ６をスイッチング動作させるゲート信号ＱＧを三相ブリッジ１０３に供給する。これにより、三相ブリッジ１０３における半導体スイッチは、ハードスイッチング動作でスイッチングすることになる。 In step SS3, the control circuit 112 drives the auxiliary circuit 108 so that the soft switching operation is performed on the three-phase bridge 103. That is, as described in the first and second embodiments, the control circuit 112 controls the semiconductor switches Q1 to Q6 and S1 and S2. On the other hand, in step SS4. The control circuit 112 stops the operation of the auxiliary circuit 108. For example, the control circuit 112 supplies a gate signal SG such that the semiconductor switches S1 and S2 in the auxiliary circuit 108 are continuously turned off to the auxiliary circuit 108, and switches the semiconductor switches Q1 to Q6. Is supplied to the three-phase bridge 103. As a result, the semiconductor switch in the three-phase bridge 103 is switched by the hard switching operation.

ステップＳＳ３またはＳＳ４において、所定の時間が経過した後、制御回路１１２は、ステップＳＳ５において補助回路１０８の制御を終了する。前記したステップＳＳ０〜ＳＳ５は、制御回路１１２に設定された演算周期で繰り返される。 After a predetermined time has elapsed in step SS3 or SS4, the control circuit 112 ends the control of the auxiliary circuit 108 in step SS5. The steps SS0 to SS5 described above are repeated at the calculation cycle set in the control circuit 112.

図１３は、実施の形態３に係わる電力変換装置を説明するための図である。図１３には、電力変換装置１００の負荷率と補助回路１０８の動作状態との関係が示されている。図１３において、横軸は負荷を表し、縦軸は補助回路１０８の動作状態を表している。ここで負荷率は、現在の負荷電力と電力変換装置１００の定格電力との比（現在の負荷電力／定格電力）である。現在の負荷電力は、前記したように演算により算出し、定格電力は、例えば電力変換装置１００を設計したときの設計値である。勿論、比の母数は、定格電力に限定されず、電力変換装置１００の最大電力等であってもよい。 FIG. 13 is a diagram for explaining the power conversion device according to the third embodiment. FIG. 13 shows the relationship between the load factor of the power conversion device 100 and the operating state of the auxiliary circuit 108. In FIG. 13, the horizontal axis represents the load, and the vertical axis represents the operating state of the auxiliary circuit 108. Here, the load factor is the ratio of the current load power to the rated power of the power converter 100 (current load power / rated power). The current load power is calculated by calculation as described above, and the rated power is, for example, a design value when the power conversion device 100 is designed. Of course, the parameter of the ratio is not limited to the rated power, and may be the maximum power of the power converter 100 or the like.

制御回路１１２には、しきい値として、所定の負荷率９０１が設定されている。これにより、算出した現在の負荷電力に基づく負荷率が、負荷率９０１以上となる領域では、電力変換装置１００は、補助回路１０８を駆動させるソフトスイッチング動作モード９０２で動作する。これに対して、算出した現在の負荷電力に基づく負荷率が、負荷率９０１未満となる領域では、電力変換装置１００は、補助回路１０８を停止させるハードスイッチング動作モード９０３で動作する。 A predetermined load factor 901 is set as a threshold value in the control circuit 112. As a result, in the region where the load factor based on the calculated current load power is the load factor 901 or more, the power conversion device 100 operates in the soft switching operation mode 902 that drives the auxiliary circuit 108. On the other hand, in the region where the load factor based on the calculated current load power is less than the load factor 901, the power conversion device 100 operates in the hard switching operation mode 903 in which the auxiliary circuit 108 is stopped.

これにより、軽負荷時において補助回路１０８が動作することにより電力変換装置１００のスイッチング損失が増加するのを抑制し、電力変換装置１００の低損失化を図ることが可能である。また、負荷電力の変動に応じて、電力変換装置１００の動作モードが、自動的に、ソフトスイッチング動作モード９０２またはハードスイッチング動作モード９０３に切り替わる。そのため、負荷電力の変動に応じて、動的にスイッチング損失の低減を図ることが可能である。 As a result, it is possible to suppress an increase in the switching loss of the power converter 100 due to the operation of the auxiliary circuit 108 when the load is light, and to reduce the loss of the power converter 100. Further, the operation mode of the power conversion device 100 is automatically switched to the soft switching operation mode 902 or the hard switching operation mode 903 according to the fluctuation of the load power. Therefore, it is possible to dynamically reduce the switching loss according to the fluctuation of the load power.

補助回路１０８において、制御回路１１２が制御する部分は、図１に示したように、ハーフブリッジ１０５である。そのため、負荷電力に応じて、ハーフブリッジ１０５の動作が制御されていると見なすこともできる。 In the auxiliary circuit 108, the portion controlled by the control circuit 112 is the half bridge 105 as shown in FIG. Therefore, it can be considered that the operation of the half bridge 105 is controlled according to the load power.

（実施の形態４）
図１４は、実施の形態４に係わるモータシステムの構成を示すブロック図である。モータシステム１０００は、実施の形態１〜３で説明した電力変換装置１００と、モータ１００１と、三相交流電力源１００２と、整流回路１００３とを備えている。モータ１００１は、電力変換装置１００の出力端子１１０ｕ、１１０ｖ、１１０ｗに接続され、電力変換装置１００の負荷を構成している。 (Embodiment 4)
FIG. 14 is a block diagram showing a configuration of the motor system according to the fourth embodiment. The motor system 1000 includes the power conversion device 100 described in the first to third embodiments, the motor 1001, the three-phase AC power source 1002, and the rectifier circuit 1003. The motor 1001 is connected to the output terminals 110u, 110v, 110w of the power conversion device 100 and constitutes the load of the power conversion device 100.

図１４においては、図１に示した三相ブリッジ１０３と補助回路１０８と制御回路１１２とが、１つの回路ブロック１００４として示され、ＤＣリンクコンデンサ１０１、１０２が、１つのＤＣリンクコンデンサとして示されている。 In FIG. 14, the three-phase bridge 103, the auxiliary circuit 108, and the control circuit 112 shown in FIG. 1 are shown as one circuit block 1004, and the DC link capacitors 101 and 102 are shown as one DC link capacitor. ing.

配線ＬＤＶ、ＬＤＧは、整流回路１００３に接続されている。三相交流電力源１００２から出力された三相交流電圧は、整流回路１００３によって、直流電圧に変換され、変換により得られた直流電圧は、整流回路１００３から配線ＬＤＶ、ＬＤＧに供給される。実施の形態４においては、前記した直流電力源が、三相交流電源１００２と整流回路１００３とによって構成されている。 The wiring LDV and LDG are connected to the rectifier circuit 1003. The three-phase AC voltage output from the three-phase AC power source 1002 is converted into a DC voltage by the rectifier circuit 1003, and the DC voltage obtained by the conversion is supplied from the rectifier circuit 1003 to the wiring LDV and LDG. In the fourth embodiment, the DC power source described above is composed of a three-phase AC power supply 1002 and a rectifier circuit 1003.

図１４では、モータと電力変換装置１００とが分離しているように描かれているが、実際には、電力変換装置１００は、モータ１００１と一体となるように、モータ１００１外周に設けられる。実施の形態１〜３によれば、電力変換装置１００を簡素な構成にすることが可能であるため、一体化されたモータ装置（モータと電力変換装置を含む）の小型化を図ることが可能である。さらに、実施の形態１〜３によれば、電力変換装置１００におけるスイッチング損失を低減することが可能であるため、スイッチング損失による発熱を低減することが可能であるため、冷却器の小型化あるいは冷却器の設置を不要とすることが可能であり、モータ装置の更なる小型化を図ることが可能である。 In FIG. 14, the motor and the power conversion device 100 are drawn so as to be separated, but in reality, the power conversion device 100 is provided on the outer periphery of the motor 1001 so as to be integrated with the motor 1001. According to the first to third embodiments, since the power conversion device 100 can have a simple configuration, it is possible to reduce the size of the integrated motor device (including the motor and the power conversion device). Is. Further, according to the first to third embodiments, since the switching loss in the power converter 100 can be reduced, the heat generation due to the switching loss can be reduced, so that the cooler can be miniaturized or cooled. It is possible to eliminate the need to install a device, and it is possible to further reduce the size of the motor device.

なお、モータ１００１としては、ラジアルギャップ型のモータであっても、アキシャルギャップ型のモータであってもよい。 The motor 1001 may be a radial gap type motor or an axial gap type motor.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Although the invention made by the present inventor has been specifically described above based on the embodiment, the present invention is not limited to the embodiment and can be variously modified without departing from the gist thereof. Needless to say.

１００ 電力変換装置
１０１、１０２ ＤＣリンクコンデンサ
１０３ 三相ブリッジ
１０４ インダクタ
１０５ ハーフブリッジ
１０６ｕｐ〜１０６ｗｎ ダイオード
１０７ 三相ダイオードブリッジ
１０８ 補助回路
１０９ｑ１〜１０９ｑ６ スナバコンデンサ
１１０ｕ、１１０ｖ、１１０ｗ 出力端子
１１１ｄ１〜１１１ｄ６ 逆並列ダイオード
１１２ 制御回路
Ｉｕ、Ｉｖ、Ｉｗ 出力電流
Ｑ１〜Ｑ６、Ｓ１、Ｓ２ 半導体スイッチ
Ｖｇ＿Ｑ１〜Ｖｇ＿Ｑ６、Ｖｇ＿Ｓ１、Ｖｇ＿Ｓ２ ゲート信号
Ｖｓａｗ ＰＷＭキャリア信号 100 Power converter 101, 102 DC link capacitor 103 Three-phase bridge 104 Inductor 105 Half bridge 106up to 106wn Diode 107 Three-phase diode bridge 108 Auxiliary circuit 109q1 to 109q6 Snubber capacitor 110u, 110v, 110w Output terminals 111d1 to 111d6 Anti-parallel diode 112 Control circuit Iu, Iv, Iw Output current Q1 to Q6, S1, S2 Semiconductor switch Vg_Q1 to Vg_Q6, Vg_S1, Vg_S2 Gate signal Vsaw PWM carrier signal

Claims (12)

直流電圧から三相交流を出力する三相ブリッジと、
前記直流電圧を分圧する複数のコンデンサと、
三相ダイオードブリッジと、インダクタと、前記三相ブリッジの上アームに対向する第１補助スイッチと、前記三相ブリッジの下アームに対向する第２補助スイッチとを備え、前記三相ブリッジの各相の中点と前記複数のコンデンサにより形成された分圧電圧の点との間に接続された補助回路と
を備え、
前記上アームのスイッチは、前記第２補助スイッチがオン状態となり、前記下アームのスイッチがターンオフした後に、ターンオンする、電力変換装置。 A three-phase bridge that outputs three-phase alternating current from DC voltage,
A plurality of capacitors that divide the DC voltage and
Each phase of the three-phase bridge includes a three-phase diode bridge, an inductor, a first auxiliary switch facing the upper arm of the three-phase bridge, and a second auxiliary switch facing the lower arm of the three-phase bridge. It is provided with an auxiliary circuit connected between the midpoint and the point of the voltage dividing voltage formed by the plurality of capacitors.
The switch of the upper arm is a power conversion device that turns on after the second auxiliary switch is turned on and the switch of the lower arm is turned off. 請求項１に記載の電力変換装置において、
前記上アームのスイッチおよび前記下アームのスイッチのそれぞれは、半導体スイッチと、前記半導体スイッチの電流経路に対して並列接続された逆並列ダイオードおよびスナバコンデンサを備える、電力変換装置。 In the power conversion device according to claim 1,
Each of the upper arm switch and the lower arm switch is a power conversion device including a semiconductor switch, an antiparallel diode and a snubber capacitor connected in parallel to the current path of the semiconductor switch. 請求項２に記載の電力変換装置において、
前記複数のコンデンサは、前記直流電圧が供給される一対の電圧配線のそれぞれと前記分圧電圧の点との間に接続されたコンデンサを備え、
三相ダイオードブリッジの入力は、前記三相ブリッジの各相の中点に接続され、前記第１補助スイッチと前記第２補助スイッチは、前記三相ダイオードブリッジの出力間に直列接続され、前記インダクタは、前記第１補助スイッチと前記第２補助スイッチとの間の接続点と、前記分圧電圧の点との間に接続されている、電力変換装置。 In the power conversion device according to claim 2,
The plurality of capacitors include capacitors connected between each of the pair of voltage wirings to which the DC voltage is supplied and the point of the voltage dividing voltage.
The input of the three-phase diode bridge is connected to the midpoint of each phase of the three-phase bridge, and the first auxiliary switch and the second auxiliary switch are connected in series between the outputs of the three-phase diode bridge, and the inductor is connected. Is a power conversion device connected between the connection point between the first auxiliary switch and the second auxiliary switch and the point of the voltage dividing voltage. 直流電圧から三相交流を出力する三相ブリッジと、
前記直流電圧を分圧する複数のコンデンサと、
三相ダイオードブリッジと、前記三相ブリッジの上アームに対向した第１補助スイッチと前記三相ブリッジの下アームに対向した第２補助スイッチとを備えるハーフブリッジと、インダクタとを備え、前記三相ブリッジの各相中点と前記複数のコンデンサの中点との間に接続された補助回路と
を備え、
前記三相ブリッジにおいてターンオフ状態のスイッチは、前記三相ブリッジにおいてターンオン状態のスイッチを備えるアームに対向した前記第１補助スイッチまたは前記第２補助スイッチがオンし、前記三相ブリッジにおいてターンオン状態のスイッチがターンオフした後で、ターンオンする、電力変換装置。 A three-phase bridge that outputs three-phase alternating current from DC voltage,
A plurality of capacitors that divide the DC voltage and
A half bridge including a three-phase diode bridge, a first auxiliary switch facing the upper arm of the three-phase bridge, and a second auxiliary switch facing the lower arm of the three-phase bridge, and an inductor, said three-phase. It has an auxiliary circuit connected between the midpoint of each phase of the bridge and the midpoint of the plurality of capacitors.
The switch in the turn-off state in the three-phase bridge is a switch in the turn-on state in the three-phase bridge when the first auxiliary switch or the second auxiliary switch facing the arm including the switch in the turn-on state is turned on. A power converter that turns on after it turns off. 請求項４に記載の電力変換装置において、
ターンオンした前記第１補助スイッチまたは前記第２補助スイッチは、供給される電流が実質的にゼロになってから、オフする、電力変換装置。 In the power conversion device according to claim 4,
The power conversion device that turns on the first auxiliary switch or the second auxiliary switch is turned off after the supplied current becomes substantially zero. 請求項５に記載の電力変換装置において、
前記第１補助スイッチおよび前記第２補助スイッチがオンするタイミングは、前記三相ブリッジからの出力電流に基づいて設定される、電力変換装置。 In the power conversion device according to claim 5,
A power conversion device in which the timing at which the first auxiliary switch and the second auxiliary switch are turned on is set based on the output current from the three-phase bridge. 請求項６に記載の電力変換装置において、
前記三相ブリッジからの前記出力電流の極性に応じて、前記三相ブリッジにおいてターンオフさせるスイッチが切り替えられる、電力変換装置。 In the power conversion device according to claim 6,
A power conversion device in which a switch for turning off in the three-phase bridge is switched according to the polarity of the output current from the three-phase bridge. 請求項４に記載の電力変換装置において、
前記三相ブリッジが備える前記複数のスイッチのうち、ソフトスイッチングの対象とするスイッチは、温度に基づいて選択される、電力変換装置。 In the power conversion device according to claim 4,
Among the plurality of switches included in the three-phase bridge, the switch to be soft-switched is a power conversion device selected based on the temperature. 請求項４に記載の電力変換装置において、
前記三相ブリッジから出力される電力に応じて、前記ハーフブリッジを駆動または停止させる、電力変換装置。 In the power conversion device according to claim 4,
A power conversion device that drives or stops the half bridge according to the power output from the three-phase bridge. 請求項４に記載の電力変換装置において、
前記電力変換装置は、前記直流電圧が供給される一対の電圧配線を備え、
前記複数のコンデンサは、前記一対の電圧配線のそれぞれと、前記複数のコンデンサの中点との間に接続されたコンデンサを備え、
前記複数のコンデンサの中点は、前記インダクタおよび前記ハーフブリッジを介して、前記三相ブリッジの各相の中点に接続されている、電力変換装置。 In the power conversion device according to claim 4,
The power converter comprises a pair of voltage wires to which the DC voltage is supplied.
The plurality of capacitors include capacitors connected between each of the pair of voltage wirings and the midpoint of the plurality of capacitors.
A power conversion device in which the midpoints of the plurality of capacitors are connected to the midpoints of each phase of the three-phase bridge via the inductor and the half bridge. 請求項１０に記載の電力変換装置において、
前記三相ブリッジを構成するスイッチは、半導体スイッチと、前記半導体スイッチの電流経路に対して並列的に接続された逆並列ダイオードおよびスナバコンデンサを備える、電力変換装置。 In the power conversion device according to claim 10,
The switch constituting the three-phase bridge is a power conversion device including a semiconductor switch, an antiparallel diode and a snubber capacitor connected in parallel to the current path of the semiconductor switch. 請求項４に記載の電力変換装置において、
前記電力変換装置は、モータ外周に設けられる、電力変換装置。 In the power conversion device according to claim 4,
The power conversion device is a power conversion device provided on the outer periphery of the motor.
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