JP2020195234A - 容量測定回路、容量測定方法、電源回路、データ記憶装置、電源管理回路 - Google Patents
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Abstract
Description
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
図2は、実施の形態1に係る容量測定回路500Aを備える半導体装置600Aのブロック図である。容量測定回路500Aは、半導体装置600Aに集積化されている。半導体装置600は、容量測定回路500Aに加えて、基準電圧源602、キャパシタ接続ピン(以下、CAPピン)を備える。基準電圧源602はバンドギャップリファレンス回路などであり、プロセスばらつき、温度変動の影響を受けない一定の基準電圧VREFを生成する。
IC=α×VREF/R1 …(1)
電流源510によってキャパシタC1を放電することにより、キャパシタC1には一定の傾きの電圧変化が発生する。αは、温度依存性を有しない定数である。
TCLK=β×R2/VREF …(2)
βは、温度依存性を有しない定数である。
クロック信号CLKの周期TCLKの逆数である周波数fは、基準電圧VREFに比例し、第2抵抗R2の抵抗値に反比例する。
f=VREF/(β×R2) …(3)
ΔV=γ×VREF …(4)
タイマー回路530によって得られるカウント値Nは、キャパシタC1の容量値を表す。
Δt=ΔV×C/IC …(5)
N=Δt/TCLK
=ΔV×C/(IC×TCLK) …(6)
N=ΔV×C/(α×VREF/R1×β×R2/VREF)
=ΔV×C/(α・β・R2/R1) …(7)
IREF1=VREF/R1 …(8)
カレントミラー回路514,516は、基準電流IREF1を折り返し、定数倍して定電流ICを生成する。
IC=K1×K2×IREF1=K1×K2×VREF/R1
カレントミラー回路514,516のミラー比K1,K2は、プロセスばらつき、温度変動の影響を受けない定数であるから、α=K1×K2とすると、定電流ICは、式(1)で表される。なお、図4において、カレントミラー回路514,516を省略してV/I変換回路512を直接、CAPピンと接続詞、キャパシタC1から電流IC=IREF1をシンクするようにしてもよい。
IREF2=VREF/R2 …(9)
TCLK=δ・C2/IREF2 …(10)
式(10)に、式(9)を代入すると、式(2)を得る。ただし、β=δ・C2である。
図9は、実施の形態2に係る容量測定回路500Bを備える半導体装置600Bのブロック図である。容量測定回路500Bは、基準電圧VREFを受け、CAPピンに接続される外付けのキャパシタC1の容量を測定する。
DV=V/VLSB=2M×V/VREF …(11)
ΔDV=ΔV/VLSB …(12)
ΔV=Δt×IC/C …(13)
ΔDV=Δt×IC/(C×VLSB) …(14)
Δt=N×TCLK=N×(β×R2/VREF)
IC=α×VREF/R1
を代入すると、式(15)を得る。
ΔDV=N×(β×R2/VREF)×α×VREF/R1/(C×VLSB)
=N×α×β×(R2/R1)/(C×VLSB) …(15)
図14は、変形例に係る電源回路100Bのブロック図である。図11において充電回路110には、第1スイッチSW1を介さずに、入力電圧VINが供給された。これに対して図14の変形例では、充電回路110の入力は、第1スイッチSW1の出力側と接続されており、充電回路110には、第1スイッチSW1を介して入力電圧VINが供給される。その他は図11と同様である。
実施の形態に係る電源回路100A,100B(以下、電源回路100と総称する)は、データ記憶装置300に用いることができる。図15は、PLP機能付きのデータ記憶装置300のブロック図である。データ記憶装置300はたとえばSSD(Solid State Drive)であり、電源回路100、PMIC302、コントローラ304やNANDメモリ306、キャッシュメモリ308、インタフェース310を備える。
10 主電源
20 負荷
Cb バックアップキャパシタ
100 電源回路
102 電源IC
SW1 第1スイッチ
SW2 第2スイッチ
VIN 入力端子
VSYS 出力端子
600 半導体装置
602 基準電圧源
C1 キャパシタ
500 容量測定回路
510 電流源
R1 第1抵抗
512 V/I変換回路
514,516 カレントミラー回路
520 オシレータ
R2 第2抵抗
522 V/I変換回路
524 電流源
526 放電スイッチ
528 コンパレータ
530 タイマー回路
532 分圧回路
534 セレクタ
536 コンパレータ
538 カウンタ
540 コントローラ
550 カウンタ
560 A/Dコンバータ
300 データ記憶装置
302 PMIC
304 コントローラ
306 NANDメモリ
308 キャッシュメモリ
310 インタフェース
Claims (9)
- キャパシタの容量を測定する容量測定回路であって、
基準電圧に比例し、第1抵抗の抵抗値に反比例する電流を、前記キャパシタにソースし、あるいは前記キャパシタからシンクする電流源と、
前記基準電圧に反比例し、前記第1抵抗と相対精度が担保された第2抵抗の抵抗値に比例する周期を有するクロック信号を生成するオシレータと、
前記キャパシタの電圧が、所定の電圧幅、変化するのに要する時間を、前記クロック信号を利用してカウントするタイマー回路と、
を備えることを特徴とする容量測定回路。 - 前記タイマー回路は、
前記基準電圧を分圧し、第1基準電圧および第2基準電圧を生成する分圧回路と、
前記第1基準電圧と前記第2基準電圧を受け、一方を選択するセレクタと、
前記キャパシタの電圧を、前記セレクタの出力と比較するコンパレータと、
前記コンパレータの出力にもとづく期間、前記クロック信号をカウントするカウンタと、
を含むことを特徴とする請求項1に記載の容量測定回路。 - 前記タイマー回路は、
前記基準電圧を分圧し、第1基準電圧および第2基準電圧を生成する分圧回路と、
前記キャパシタの電圧を、前記第1基準電圧と比較する第1コンパレータと、
前記キャパシタの電圧を、前記第2基準電圧と比較する第2コンパレータと、
前記第1コンパレータの出力と前記第2コンパレータの出力が規定する期間、前記クロック信号をカウントするカウンタと、
を含むことを特徴とする請求項1に記載の容量測定回路。 - キャパシタの容量を測定する容量測定回路であって、
基準電圧に比例し、第1抵抗の抵抗値に反比例する電流を前記キャパシタにソースし、あるいは前記キャパシタからシンクする電流源と、
前記基準電圧に反比例し、前記第1抵抗と相対精度が担保された第2抵抗の抵抗値に比例する周波数を有するクロック信号を生成するオシレータと、
前記クロック信号を所定カウント数カウントするカウンタと、
前記カウンタによるカウント中に前記キャパシタに発生する電圧変動幅を示すデジタル値を生成するA/Dコンバータと、
を備えることを特徴とする容量測定回路。 - バックアップキャパシタが接続されるピンと、
前記バックアップキャパシタを充電し、電源遮断時に前記バックアップキャパシタから負荷に電力を供給するバックアップ電源回路と、
前記バックアップキャパシタの容量を測定する請求項1から4のいずれかに記載の前記容量測定回路と、
を備えることを特徴とする電源回路。 - 請求項5に記載の前記電源回路を備えることを特徴とするデータ記憶装置。
- バックアップキャパシタが接続されるピンと、
複数のDC/DCコンバータと、
前記バックアップキャパシタを充電し、電源遮断時に前記バックアップキャパシタから前記複数のDC/DCコンバータに電力を供給するバックアップ電源回路と、
前記バックアップキャパシタの容量を測定する請求項1から4のいずれかに記載の前記容量測定回路と、
を備えることを特徴とする電源管理回路。 - キャパシタの容量測定方法であって、
基準電圧に比例し、抵抗値に反比例する電流によって前記キャパシタの電圧を変化させるステップと、
前記基準電圧に反比例し、前記抵抗値に比例する周波数のクロック信号を生成するステップと、
前記キャパシタの電圧が、所定の電圧幅、変化するのに要する時間を、前記クロック信号を利用してカウントするステップと、
を備えることを特徴とする容量測定方法。 - キャパシタの容量測定方法であって、
基準電圧に比例し、第1抵抗の抵抗値に反比例する電流を、前記キャパシタにソースし、あるいは前記キャパシタからシンクするステップと、
前記基準電圧に反比例し、前記第1抵抗と相対精度が担保された第2抵抗の抵抗値に比例する周波数を有するクロック信号を生成するステップと、
カウンタにより前記クロック信号を所定カウント数カウントするステップと、
前記基準電圧を基準とするA/Dコンバータによって、前記カウンタによるカウント中、前記キャパシタの電圧の変動幅を、デジタル値に変換するステップと、
を備えることを特徴とする容量測定方法。
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