JP2020194850A - Transistor with multipurpose resistor - Google Patents
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Abstract
Description
本発明は、１つのチップ内に複数のトランジスタと複数の抵抗を内蔵しており、３レベル出力回路、ＮＯＲ回路、論理反転回路及び差動増幅回路を構成することが可能な多用途抵抗付きトランジスタに関するものである。 The present invention has a plurality of transistors and a plurality of resistors built in one chip, and is a transistor with a versatile resistor capable of forming a three-level output circuit, a NOR circuit, a logic inverting circuit, and a differential amplifier circuit. It is about.
従来、トランジスタ回路として、特許文献１（特許第３１５４０９０号公報）に記載されている単一のトランジスタ上に薄膜抵抗を内蔵するもの、特許文献２（特許第２８７８７１７号公報）に記載されている差動増幅回路や高周波信号処理回路を構成するもの、特許文献３（特許第４６２４４１６号公報）に記載されている各種差動出力回路を構成するもの等が知られている。 Conventionally, as a transistor circuit, a transistor circuit having a thin film resistor built in a single transistor described in Patent Document 1 (Patent No. 3154090), and a difference described in Patent Document 2 (Patent No. 2878717). Those that constitute a dynamic amplification circuit and a high-frequency signal processing circuit, those that constitute various differential output circuits described in Patent Document 3 (Patent No. 4624416), and the like are known.
しかし、特許文献１に記載されているトランジスタ回路は、単一のトランジスタしか有していないために、汎用性は高いものの各種の回路を構成するためには複数の配線や抵抗等を接続する必要があり、特許文献２及び３に記載されているトランジスタ回路は、いずれも差動出力回路を構成するためのものであり、多様な回路を構成できるものではなかった。
また、一般的に利用されている抵抗内蔵トランジスタは、コレクタ側には抵抗が内蔵されておらず、外部に負荷抵抗を接続する必要があり、スイッチング動作においてコレクタ端子から信号を出力する際、オフ状態における電源電圧レベルとオン状態におけるＧＮＤレベルの２種類の状態しか信号として出力できなかった。
さらに、論理反転回路やＮＯＲ回路を構成する場合、抵抗内蔵トランジスタに対して複数の素子を追加して接続する必要があった。
However, since the transistor circuit described in Patent Document 1 has only a single transistor, although it is highly versatile, it is necessary to connect a plurality of wires, resistors, and the like in order to configure various circuits. The transistor circuits described in Patent Documents 2 and 3 are all for forming a differential output circuit, and cannot form various circuits.
In addition, a commonly used transistor with a built-in resistor does not have a built-in resistor on the collector side, and it is necessary to connect a load resistor to the outside, so it is turned off when outputting a signal from the collector terminal in switching operation. Only two types of states, the power supply voltage level in the state and the GND level in the on state, could be output as signals.
Further, when forming a logic inversion circuit or a NOR circuit, it is necessary to add and connect a plurality of elements to the transistor with a built-in resistor.
本発明は、１つの半導体チップに複数のトランジスタと抵抗を形成するとともに、複数の配線と接続領域を設けてなる多用途抵抗付きトランジスタであって、複数の電極に、電源、アース、抵抗等を接続するだけで、３レベル出力回路、ＮＯＲ回路、論理反転回路及び差動増幅回路を構成できるようにすることを第一の課題としてなされたものである。
また、本発明は、１つの半導体チップに形成される複数のトランジスタのエミッタ領域を配線パターンによって電気的に接続することなく共通化して、チップ製造コストを下げることを第二の課題としてなされたものである。
The present invention is a transistor with a versatile resistor in which a plurality of transistors and resistors are formed on one semiconductor chip, and a plurality of wirings and connection areas are provided. A power supply, a ground, a resistor, etc. are provided on the plurality of electrodes. The first task is to make it possible to configure a three-level output circuit, a NOR circuit, a logic inversion circuit, and a differential amplification circuit simply by connecting them.
Further, the present invention has been made as a second object to reduce the chip manufacturing cost by sharing the emitter regions of a plurality of transistors formed on one semiconductor chip without electrically connecting them by a wiring pattern. Is.
請求項１に係る発明は、図１に示すように、１つの半導体チップに形成された第１トランジスタ（Ｔｒ１）、第２トランジスタ（Ｔｒ２）、複数の抵抗、複数の配線並びに複数の接続領域を有する多用途抵抗付きトランジスタであって、
前記第１トランジスタのベース又はゲートを、第１ＢＧ接続領域に接続し、
前記第２トランジスタのベース又はゲートを、第２ＢＧ接続領域に接続し、
前記第１トランジスタのエミッタ又はソースを、ＥＳ接続領域に接続し、
前記第２トランジスタのエミッタ又はソースを、前記ＥＳ接続領域に接続し、
前記第１トランジスタのコレクタ又はドレインを、前記第１抵抗を介して第１ＣＤ接続領域に接続するとともに、第２ＣＤ接続領域に接続し、
前記第２トランジスタのコレクタ又はドレインを、前記第２抵抗を介して前記第２ＣＤ接続領域に接続するとともに、第３ＣＤ接続領域に接続してあることを特徴とする。
As shown in FIG. 1, the invention according to claim 1 comprises a first transistor (Tr1), a second transistor (Tr2), a plurality of resistors, a plurality of wirings, and a plurality of connection regions formed on one semiconductor chip. A transistor with a versatile resistor that has
The base or gate of the first transistor is connected to the first BG connection region.
The base or gate of the second transistor is connected to the second BG connection region.
The emitter or source of the first transistor is connected to the ES connection region,
The emitter or source of the second transistor is connected to the ES connection region,
The collector or drain of the first transistor is connected to the first CD connection region and the second CD connection region via the first resistor.
The collector or drain of the second transistor is connected to the second CD connection region and connected to the third CD connection region via the second resistor.
請求項２に係る発明は、請求項１に記載の多用途抵抗付きトランジスタにおいて、
図２に示すように、前記第１トランジスタのベース又はゲートを、第３抵抗を介して前記第１ＢＧ接続領域に接続するとともに、第４抵抗を介して前記ＥＳ接続領域に接続し、前記第２トランジスタのベース又はゲートを、第５抵抗を介して前記第２ＢＧ接続領域に接続するとともに、第６抵抗を介して前記ＥＳ接続領域に接続してあることを特徴とする。
The invention according to claim 2 is the transistor with a versatile resistor according to claim 1.
As shown in FIG. 2, the base or gate of the first transistor is connected to the first BG connection region via a third resistor and to the ES connection region via a fourth resistor, and the second The base or gate of the transistor is connected to the second BG connection region via a fifth resistor and is connected to the ES connection region via a sixth resistor.
請求項３に係る発明は、請求項１又は２に記載の多用途抵抗付きトランジスタにおいて、
図３に示すように、前記第１トランジスタ及び前記第２トランジスタは、前記１つの半導体チップ内に形成された第１ベース領域及び第２ベース領域、前記第１ベース領域内に形成された第１コレクタ領域及び前記第２ベース領域内に形成された第２コレクタ領域並びに共通のエミッタ領域よりなることを特徴とする。
The invention according to claim 3 is the transistor with a versatile resistor according to claim 1 or 2.
As shown in FIG. 3, the first transistor and the second transistor are a first base region and a second base region formed in the one semiconductor chip, and a first base region formed in the first base region. It is characterized by including a collector region, a second collector region formed in the second base region, and a common emitter region.
請求項１に係る発明の多用途抵抗付きトランジスタによれば、１つの半導体チップに形成された第１トランジスタ、第２トランジスタ、複数の抵抗、複数の配線及び複数の接続領域を有し、
第１トランジスタのベース又はゲートを、第１ＢＧ接続領域に接続し、
第２トランジスタのベース又はゲートを、第２ＢＧ接続領域に接続し、
第１トランジスタのエミッタ又はソースを、ＥＳ接続領域に接続し、
第２トランジスタのエミッタ又はソースを、ＥＳ接続領域に接続し、
第１トランジスタのコレクタ又はドレインを、第１抵抗を介して第１ＣＤ接続領域に接続するとともに、第２ＣＤ接続領域に接続し、
第２トランジスタのコレクタ又はドレインを、第２抵抗を介して第２ＣＤ接続領域に接続するとともに、第３ＣＤ接続領域に接続してあるので、第１ＢＧ接続領域、第２ＢＧ接続領域、ＥＳ接続領域、第１ＣＤ接続領域、第２ＣＤ接続領域及び第３ＣＤ接続領域に、電源、アース、適宜の配線や抵抗を接続するだけで、３レベル出力回路、ＮＯＲ回路、論理反転回路及び差動増幅回路を構成できる。
そのため、様々な回路を製造する際の実装コストを抑えることができるとともに回路の小型化を実現し易く、同じ構成の多用途抵抗付きトランジスタを大量生産することができるので、多用途抵抗付きトランジスタ自体のコストも抑えることができる。
According to the transistor with a versatile resistor of the invention according to claim 1, it has a first transistor, a second transistor, a plurality of resistors, a plurality of wirings, and a plurality of connection regions formed on one semiconductor chip.
Connect the base or gate of the first transistor to the first BG connection zone and
Connect the base or gate of the second transistor to the second BG connection zone and
Connect the emitter or source of the first transistor to the ES connection region and
Connect the emitter or source of the second transistor to the ES connection region and
The collector or drain of the first transistor is connected to the first CD connection area and the second CD connection area via the first resistor.
Since the collector or drain of the second transistor is connected to the second CD connection area and the third CD connection area via the second resistor, the first BG connection area, the second BG connection area, the ES connection area, and the first A three-level output circuit, a NOR circuit, a logic inversion circuit, and a differential amplifier circuit can be configured simply by connecting a power supply, a ground, and appropriate wiring and resistors to the 1CD connection area, the second CD connection area, and the third CD connection area.
Therefore, the mounting cost when manufacturing various circuits can be suppressed, the circuit can be easily miniaturized, and the transistors with multipurpose resistors having the same configuration can be mass-produced. Therefore, the transistors with versatile resistors themselves. Cost can also be suppressed.
請求項２に係る発明では、第１トランジスタのベース又はゲートを、第３抵抗を介して第１ＢＧ接続領域に接続するとともに、第４抵抗を介してＥＳ接続領域に接続し、第２トランジスタのベース又はゲートを、第５抵抗を介して第２ＢＧ接続領域に接続するとともに、第６抵抗を介してＥＳ接続領域に接続してある。
そのため、請求項２に係る発明によれば、請求項１に係る発明の多用途抵抗付きトランジスタによる効果に加え、請求項２に係る発明の多用途抵抗付きトランジスタを、３レベル出力回路、ＮＯＲ回路及び論理反転回路として使用する場合には、第１ＢＧ接続領域、第２ＢＧ接続領域、ＥＳ接続領域、第１ＣＤ接続領域、第２ＣＤ接続領域及び第３ＣＤ接続領域に、電源、アース、適宜の配線を接続するだけで良く、必ずしも抵抗を接続しなくても良いので、さらに実装コストを抑えることができる。
In the invention according to claim 2, the base or gate of the first transistor is connected to the first BG connection region via the third resistor and to the ES connection region via the fourth resistor to connect the base or gate of the second transistor to the base of the second transistor. Alternatively, the gate is connected to the second BG connection region via the fifth resistor and is connected to the ES connection region via the sixth resistor.
Therefore, according to the invention of claim 2, in addition to the effect of the invention with a versatile resistor of the invention of claim 1, the transistor with a versatile resistor of the invention of claim 2 is a three-level output circuit and a NOR circuit. When used as a logic inversion circuit, connect a power supply, ground, and appropriate wiring to the first BG connection area, the second BG connection area, the ES connection area, the first CD connection area, the second CD connection area, and the third CD connection area. Since it is not always necessary to connect a resistor, the mounting cost can be further reduced.
請求項３に係る発明では、第１トランジスタ及び第２トランジスタは、１つの半導体チップ内に形成された第１ベース領域及び第２ベース領域、第１ベース領域内に形成された第１コレクタ領域及び第２ベース領域内に形成された第２コレクタ領域並びに共通のエミッタ領域よりなっているので、第１トランジスタと第２トランジスタのエミッタ領域は、配線を施すことなく電気的に接続された状態のマルチベース、マルチコレクタトランジスタ構造となっている。
そのため、請求項３に係る発明によれば、請求項１又は２に係る発明の多用途抵抗付きトランジスタによる効果に加え、製造に際してエミッタ同士を接続する工程が不要となるので、多用途抵抗付きトランジスタの製造工程を簡略化でき、コストをさらに抑えることができる。
また、エミッタ領域となる半導体チップの裏面側をフレームにダイボンドし、フレームをＥＳ接続領域として用いることも可能となる。
In the invention according to claim 3, the first transistor and the second transistor have a first base region and a second base region formed in one semiconductor chip, a first collector region formed in the first base region, and the like. Since it is composed of a second collector region and a common emitter region formed in the second base region, the emitter regions of the first transistor and the second transistor are multis in a state of being electrically connected without wiring. It has a base and multi-collector transistor structure.
Therefore, according to the invention of claim 3, in addition to the effect of the transistor with versatile resistance of the invention of claim 1 or 2, the step of connecting the emitters to each other is not required at the time of manufacturing, so that the transistor with multipurpose resistance is required. The manufacturing process can be simplified and the cost can be further reduced.
It is also possible to die-bond the back surface side of the semiconductor chip, which is the emitter region, to the frame, and use the frame as the ES connection region.
以下、実施例によって本発明の実施形態を説明するが、実施例１及び２の説明に先立ち、実施例１及び２の多用途抵抗付きトランジスタを製作するための抵抗内蔵トランジスタ１について説明する。 Hereinafter, embodiments of the present invention will be described with reference to Examples, but prior to the description of Examples 1 and 2, a transistor 1 with a built-in resistor for manufacturing a transistor with a versatile resistor according to Examples 1 and 2 will be described.
図４は、抵抗内蔵トランジスタ１の構成を示す平面図であり、図５は、抵抗内蔵トランジスタ１の構造を模式的に示す概要図である。
抵抗内蔵トランジスタ１は、ｎ型の半導体チップ１１の表面層の２箇所に選択的にｐ型の導電領域を設けることによってトランジスタ１２Ａ、１２Ｂのベース領域１３Ａ、１３Ｂが形成され、ベース領域１３Ａ、１３Ｂの表面層に選択的にｎ型の導電領域を設けることによってトランジスタ１２Ａ、１２Ｂのコレクタ領域が形成されており、ベース領域１３Ａ、１３Ｂ及びコレクタ領域を除く半導体チップ１１本体部は共通のエミッタ領域となっている。
また、半導体チップ１１の表面には、ＳｉＯ２等で形成された絶縁膜１６が形成され、絶縁膜１６の表面には、複数の抵抗１７がポリシリコン等から成る薄膜抵抗によって形成され、各抵抗１７の表面も絶縁膜で覆われている。
そして、絶縁膜１６等におけるベース領域１３Ａ、１３Ｂ、コレクタ領域及び複数の抵抗１７の上面の一部並びにエミッタ領域（半導体チップ１１本体部）の上辺近傍の２箇所及び右辺、左辺、下辺近傍の中央付近には、コンタクト用の穴が形成されているとともに、その穴の内部及び開口部付近にアルミニウム等の金属を蒸着することにより、ベース電極１３Ｅ、コレクタ電極１４Ｅ、抵抗接続電極１７Ｅ及び裏面接続電極１５Ｅが形成されている。
さらに、絶縁膜１６の左上隅付近、上方中央付近及び右上隅付近の表面には、アルミニウム等の金属を蒸着することにより、接続領域１８Ａ〜１８Ｃが形成されている。
FIG. 4 is a plan view showing the configuration of the transistor 1 with a built-in resistor, and FIG. 5 is a schematic view schematically showing the structure of the transistor 1 with a built-in resistor.
In the transistor 1 with a built-in resistor, the base regions 13A and 13B of the transistors 12A and 12B are formed by selectively providing p-type conductive regions at two locations on the surface layer of the n-type semiconductor chip 11, and the base regions 13A and 13B are formed. The collector regions of the transistors 12A and 12B are formed by selectively providing the n-type conductive region on the surface layer of the semiconductor chip 11, and the semiconductor chip 11 main body excluding the base regions 13A and 13B and the collector region has a common emitter region. It has become.
Further, an insulating film 16 made of SiO 2 or the like is formed on the surface of the semiconductor chip 11, and a plurality of resistors 17 are formed on the surface of the insulating film 16 by thin film resistors made of polysilicon or the like. The surface of 17 is also covered with an insulating film.
Then, the base regions 13A and 13B in the insulating film 16 and the like, a part of the upper surface of the collector region and the plurality of resistors 17, two places near the upper side of the emitter region (semiconductor chip 11 main body), and the center near the right side, the left side, and the lower side. A hole for contact is formed in the vicinity, and a metal such as aluminum is vapor-deposited inside the hole and in the vicinity of the opening to deposit a base electrode 13E, a collector electrode 14E, a resistance connection electrode 17E, and a back surface connection electrode. 15E is formed.
Further, connection regions 18A to 18C are formed on the surfaces of the insulating film 16 near the upper left corner, near the upper center, and near the upper right corner by depositing a metal such as aluminum.
図６は、実施例１の多用途抵抗付きトランジスタの等価回路（１）と、抵抗内蔵トランジスタ１に対して等価回路（１）に対応する接続パターンの配線を施した例（２）を示す平面図である。
図６（２）において、網掛け部分が配線を施した部分を示している。
図６（２）に示すように、第１トランジスタ（Ｔｒ１）と第２トランジスタ（Ｔｒ２）との間の領域に形成した６つの抵抗のうち上段の２つを並列に接続して抵抗Ｒ１とし、中段の２つを並列に接続して抵抗Ｒ２としている。
そして、抵抗Ｒ１及び抵抗Ｒ２とした４つの抵抗における左側の抵抗接続電極は、Ｔｒ１のコレクタ電極１４Ｅと接続され、抵抗Ｒ１とした２つの抵抗における右側にある抵抗接続電極は、接続領域１８Ｂと接続され、抵抗Ｒ２とした２つの抵抗における右側にある抵抗接続電極は、Ｔｒ２のコレクタ電極１４Ｅと接続されている。
また、Ｔｒ１及びＴｒ２のベース電極１３Ｅは、それぞれ接続領域１８Ａ及び１８Ｃと接続されている。
なお、図６において丸付き数字で示した部分は、接続領域又は電極を示しており、○６（以下、丸付き数字に代えてこのように表記する。）で示した裏面接続電極１５Ｅは、図５から分かるように半導体チップ１１における共通のエミッタ領域と接続されている。
そのため、エミッタ領域と外部との接続は、裏面接続電極１５Ｅを介して行うことができるだけでなく、共通のエミッタ領域をフレームにダイボンドし、フレームを介して行うこともできる。
FIG. 6 is a plane showing an equivalent circuit (1) of the transistor with a versatile resistor of the first embodiment and an example (2) in which a connection pattern corresponding to the equivalent circuit (1) is wired to the transistor 1 having a built-in resistor. It is a figure.
In FIG. 6 (2), the shaded portion shows the portion where the wiring is applied.
As shown in FIG. 6 (2), of the six resistors formed in the region between the first transistor (Tr1) and the second transistor (Tr2), the upper two are connected in parallel to form the resistor R1. The two middle stages are connected in parallel to form a resistor R2.
The left resistance connection electrode of the four resistors R1 and R2 is connected to the collector electrode 14E of Tr1, and the resistance connection electrode on the right side of the two resistors R1 is connected to the connection region 18B. The resistance connection electrode on the right side of the two resistors R2 is connected to the collector electrode 14E of Tr2.
Further, the base electrodes 13E of Tr1 and Tr2 are connected to the connection regions 18A and 18C, respectively.
In FIG. 6, the part indicated by the circled number indicates the connection region or the electrode, and the back surface connection electrode 15E indicated by ○ 6 (hereinafter, referred to as this instead of the circled number) is As can be seen from FIG. 5, it is connected to a common emitter region in the semiconductor chip 11.
Therefore, the connection between the emitter region and the outside can be performed not only through the back surface connection electrode 15E, but also by die-bonding a common emitter region to the frame and performing the connection via the frame.
このように構成した実施例１の多用途抵抗付きトランジスタを用いて、図７（１）のように電極○１と電極○６並びに電極○２と電極○６に対して抵抗Ｒ３〜Ｒ６及び配線を施すとともに、抵抗Ｒ３及びＲ５の一端側を各々信号入力端子とし、電極○３に電源（電圧Ｖｃｃ）を接続し、電極○４を信号出力端子とし、電極○６を接地すると３レベル出力回路が得られる。
図７（２）は、３レベル出力回路の２つの信号入力端子に加える入力電圧（Ｂ１入力及びＢ２入力）と、信号出力端子に現れる出力電圧（Ｃ１出力）との関係を示す出力信号波形である。
図７（２）に示されるとおり、Ｂ１入力がＬでＢ２入力がＬのときＣ１出力はＶｃｃレベル（高レベル）となり、Ｂ１入力がＬでＢ２入力がＨのときＣ１出力は抵抗Ｒ１とＲ２の比で決まるレベル（中レベル）となり、Ｂ１入力がＨでＢ２入力がＨのときＣ１出力はＧＮＤレベル（低レベル）となり、Ｂ１入力がＨでＢ２入力がＬのときＣ１出力はＧＮＤレベル（低レベル）となる。
Using the transistor with the versatile resistor of Example 1 configured in this way, the resistors R3 to R6 and the wiring with respect to the electrodes ○ 1 and the electrodes ○ 6 and the electrodes ○ 2 and the electrodes ○ 6 as shown in FIG. 7 (1). When one end side of the resistors R3 and R5 is used as a signal input terminal, a power supply (voltage Vcc) is connected to the electrode ○ 3, the electrode ○ 4 is used as a signal output terminal, and the electrode ○ 6 is grounded, a three-level output circuit is provided. Is obtained.
FIG. 7 (2) is an output signal waveform showing the relationship between the input voltage (B1 input and B2 input) applied to the two signal input terminals of the 3-level output circuit and the output voltage (C1 output) appearing at the signal output terminal. is there.
As shown in FIG. 7 (2), when the B1 input is L and the B2 input is L, the C1 output is at the Vcc level (high level), and when the B1 input is L and the B2 input is H, the C1 output is the resistors R1 and R2. When the B1 input is H and the B2 input is H, the C1 output is the GND level (low level), and when the B1 input is H and the B2 input is L, the C1 output is the GND level (medium level). Low level).
図７（１）において電極○４と電極○５を短絡した上で信号出力端子とすれば図８（１）のようになり、ＮＯＲ回路が得られる。
図８（２）は、ＮＯＲ回路の２つの信号入力端子に加える入力電圧（Ｂ１入力及びＢ２入力）と、信号出力端子に現れる出力電圧（Ｃ１出力）との関係を示す出力信号波形である。
図８（２）に示されるとおり、Ｂ１入力がＬでＢ２入力がＬのときＣ１出力はＶｃｃレベル（高レベル）となり、Ｂ１入力がＨでＢ２入力がＬのときＣ１出力はＧＮＤレベル（低レベル）となり、Ｂ１入力がＨでＢ２入力がＨのときＣ１出力はＧＮＤレベル（低レベル）となり、Ｂ１入力がＬでＢ２入力がＨのときＣ１出力はＧＮＤレベル（低レベル）となる。
If the electrode ○ 4 and the electrode ○ 5 are short-circuited in FIG. 7 (1) and then used as the signal output terminal, the result is as shown in FIG. 8 (1), and a NOR circuit can be obtained.
FIG. 8 (2) is an output signal waveform showing the relationship between the input voltage (B1 input and B2 input) applied to the two signal input terminals of the NOR circuit and the output voltage (C1 output) appearing at the signal output terminal.
As shown in FIG. 8 (2), when the B1 input is L and the B2 input is L, the C1 output is at the Vcc level (high level), and when the B1 input is H and the B2 input is L, the C1 output is at the GND level (low level). When the B1 input is H and the B2 input is H, the C1 output becomes the GND level (low level), and when the B1 input is L and the B2 input is H, the C1 output becomes the GND level (low level).
図８（１）において抵抗Ｒ３及びＲ５の一端側を短絡した上で信号入力端子とすれば図９（１）のようになり、論理反転回路が得られる。
図９（２）は、論理反転回路の信号入力端子に加える入力電圧（Ｂ１入力）と、信号出力端子に現れる出力電圧（Ｃ１出力）との関係を示す出力信号波形である。
図９（２）に示されるとおり、Ｂ１入力がＬのときＣ１出力はＶｃｃレベル（高レベル）となり、Ｂ１入力がＨのときＣ１出力はＧＮＤレベル（低レベル）となる。
If one end side of the resistors R3 and R5 is short-circuited in FIG. 8 (1) and then used as a signal input terminal, the result is as shown in FIG. 9 (1), and a logic inversion circuit can be obtained.
FIG. 9 (2) is an output signal waveform showing the relationship between the input voltage (B1 input) applied to the signal input terminal of the logic inversion circuit and the output voltage (C1 output) appearing at the signal output terminal.
As shown in FIG. 9 (2), when the B1 input is L, the C1 output is at the Vcc level (high level), and when the B1 input is H, the C1 output is at the GND level (low level).
実施例１の多用途抵抗付きトランジスタを用いて、図１０（１）のように電極○１と電極○２を信号入力端子とし、電極○４に電源（電圧Ｖｃｃ）を接続し、電極○５を信号出力端子とし、抵抗ｒを介して電極○６を接地すると差動増幅回路が得られる。
図１０（２）は、差動増幅回路の２つの信号入力端子に加える入力電圧（Ｂ１入力及びＢ２入力）と、信号出力端子に現れる出力電圧（Ｃ２出力）との関係を示す出力信号波形である。
図１０（２）に示されるとおり、Ｂ１入力とＢ２入力に互いに反転した電圧波形を印加すると、Ｃ２出力はＢ１入力とＢ２入力との差電圧を増幅した電圧波形となる。
Using the transistor with a versatile resistor of Example 1, the electrode ○ 1 and the electrode ○ 2 are used as signal input terminals as shown in FIG. 10 (1), a power supply (voltage Vcc) is connected to the electrode ○ 4, and the electrode ○ 5 is used. Is used as a signal output terminal, and the electrode ○ 6 is grounded via a resistor r to obtain a differential amplification circuit.
FIG. 10 (2) is an output signal waveform showing the relationship between the input voltage (B1 input and B2 input) applied to the two signal input terminals of the differential amplifier circuit and the output voltage (C2 output) appearing at the signal output terminal. is there.
As shown in FIG. 10 (2), when a voltage waveform inverted to each other is applied to the B1 input and the B2 input, the C2 output becomes a voltage waveform obtained by amplifying the difference voltage between the B1 input and the B2 input.
図１１は、実施例２の多用途抵抗付きトランジスタの等価回路（１）と、抵抗内蔵トランジスタ１に対して等価回路（１）に対応する接続パターンの配線を施した例（２）を示す平面図である。
図１１（２）において、網掛け部分が配線を施した部分を示している。
図１１（２）に示すように、Ｔｒ１とＴｒ２との間の領域に形成した６つの抵抗のうち上段の２つを並列に接続して抵抗Ｒ１とし、中段の２つを並列に接続して抵抗Ｒ２とし、Ｔｒ１と接続領域１８Ａとの間の領域に形成した６つの抵抗のうち、上段の２つの抵抗を直列に接続して抵抗Ｒ３とし、外寄りの中段と下段の２つの抵抗を直列に接続して抵抗Ｒ４とし、Ｔｒ２と接続領域１８Ｃとの間の領域に形成した６つの抵抗のうち、上段の２つの抵抗を直列に接続して抵抗Ｒ５とし、外寄りの中段と下段の２つの抵抗を直列に接続して抵抗Ｒ６としている。
そして、抵抗Ｒ１及び抵抗Ｒ２とした４つの抵抗における左側の抵抗接続電極は、Ｔｒ１のコレクタ電極１４Ｅと接続され、抵抗Ｒ１とした２つの抵抗における右側にある抵抗接続電極は、接続領域１８Ｂと接続され、抵抗Ｒ２とした２つの抵抗における右側にある抵抗接続電極は、Ｔｒ２のコレクタ電極１４Ｅと接続されている。
また、Ｔｒ１のベース電極１３Ｅは、抵抗Ｒ３とした２つの抵抗を介して接続領域１８Ａと接続され、かつ、抵抗Ｒ４とした２つの抵抗を介して左辺中央にある裏面接続電極１５Ｅと接続されている。
同様に、Ｔｒ２のベース電極１３Ｅは、抵抗Ｒ５とした２つの抵抗を介して接続領域１８Ｃと接続され、かつ、抵抗Ｒ６とした２つの抵抗を介して右辺中央にある裏面接続電極１５Ｅと接続されている。
FIG. 11 is a plane showing an equivalent circuit (1) of the transistor with a versatile resistor of the second embodiment and an example (2) in which a connection pattern corresponding to the equivalent circuit (1) is wired to the transistor 1 having a built-in resistor. It is a figure.
In FIG. 11 (2), the shaded portion shows the portion where the wiring is applied.
As shown in FIG. 11 (2), of the six resistors formed in the region between Tr1 and Tr2, the upper two are connected in parallel to form the resistor R1, and the middle two are connected in parallel. Of the six resistors formed in the region between Tr1 and the connection region 18A, the upper two resistors are connected in series to form the resistor R2, and the outer middle and lower two resistors are connected in series. Of the six resistors formed in the region between Tr2 and the connection region 18C, the upper two resistors are connected in series to form the resistor R5, which is the outer middle and lower 2 resistors. Two resistors are connected in series to form a resistor R6.
The left resistance connection electrode of the four resistors R1 and R2 is connected to the collector electrode 14E of Tr1, and the resistance connection electrode on the right side of the two resistors R1 is connected to the connection region 18B. The resistance connection electrode on the right side of the two resistors R2 is connected to the collector electrode 14E of Tr2.
Further, the base electrode 13E of Tr1 is connected to the connection region 18A via two resistors as resistors R3, and is connected to the back surface connection electrode 15E in the center of the left side via two resistors as resistors R4. There is.
Similarly, the base electrode 13E of Tr2 is connected to the connection region 18C via two resistors with resistors R5, and is connected to the back surface connection electrode 15E at the center of the right side via two resistors with resistors R6. ing.
このように構成した実施例２の多用途抵抗付きトランジスタは、図７（１）に示した３レベル出力回路、図８（１）に示したＮＯＲ回路及び図９（１）に示した論理反転回路の抵抗Ｒ３〜Ｒ６並びにベース電極１３Ｅ、コレクタ電極１４Ｅ及びエミッタ電極１５Ｅとの配線を有しているので、図１２（１）に示すように、３レベル出力回路を構成する場合は、電極○１及び電極○２を信号入力端子とし、電極○３に電源（電圧Ｖｃｃ）を接続し、電極○４を信号出力端子とし、電極○６を接地するだけで済む。
また、ＮＯＲ回路を構成する場合は、図１２（２）に示すように、３レベル出力回路において電極○４と電極○５を短絡するだけで良く、論理反転回路を構成する場合は、図１２（３）に示すように、ＮＯＲ回路において電極○１及び電極○２を短絡した上で信号入力端子とするだけで良いので、いずれの場合も電源と配線を用意すれば構成でき、部品としては１個だけで済む。
これに対して、従来技術として示した特許文献１（特許第３１５４０９０号公報）に記載されている抵抗付きトランジスタの場合、３レベル出力回路は図１３（１）のような構成となるため、電源、抵抗１、抵抗２及び配線が必要であり、ＮＯＲ回路及び論理反転回路は、それぞれ図１３（２）及び（３）のような構成となるため、いずれも電源、抵抗及び配線が必要であり、部品としては複数個必要である。
The transistor with a versatile resistor of the second embodiment configured in this way includes the three-level output circuit shown in FIG. 7 (1), the NOR circuit shown in FIG. 8 (1), and the logic inversion shown in FIG. 9 (1). Since the circuits have resistors R3 to R6 and wirings with the base electrodes 13E, collector electrodes 14E, and emitter electrodes 15E, as shown in FIG. 12 (1), when a three-level output circuit is configured, the electrodes ○ It is only necessary to use 1 and the electrode ○ 2 as signal input terminals, connect a power supply (voltage Vcc) to the electrode ○ 3, use the electrode ○ 4 as a signal output terminal, and ground the electrode ○ 6.
Further, when configuring the NOR circuit, as shown in FIG. 12 (2), it is only necessary to short-circuit the electrodes ○ 4 and ○ 5 in the three-level output circuit, and when configuring the logic inversion circuit, FIG. As shown in (3), in the NOR circuit, it is only necessary to short-circuit the electrodes ○ 1 and ○ 2 and then use them as signal input terminals. In either case, it can be configured by preparing a power supply and wiring, and as a component. Only one is needed.
On the other hand, in the case of the transistor with a resistor described in Patent Document 1 (Japanese Patent No. 3154090) shown as a prior art, the three-level output circuit has the configuration as shown in FIG. 13 (1), so that the power supply is supplied. , Resistor 1, resistor 2 and wiring are required, and since the NOR circuit and logic inversion circuit have the configurations shown in FIGS. 13 (2) and 13 (3), respectively, a power supply, a resistor and wiring are required. , Multiple parts are required.
実施例１及び２の変形例を列記する。
（１）実施例１及び２の多用途抵抗付きトランジスタを製作するための抵抗内蔵トランジスタ１では、エミッタ領域及びコレクタ領域をｎ型、ベース領域をｐ型としたが、エミッタ領域及びコレクタ領域をｐ型、ベース領域をｎ型とすることもできる。
図１４は、ＰＮＰ型トランジスタとした場合において、実施例２の多用途抵抗付きトランジスタに対応する等価回路を示す図である。
また、抵抗内蔵トランジスタ１ではベース領域の表面層にコレクタ領域を形成し、半導体チップ１１本体部をエミッタ領域としたが、ベース領域の表面層にエミッタ領域を形成し、半導体チップ１１本体部をコレクタ領域とすることもできる。
（２）実施例１及び２の多用途抵抗付きトランジスタを製作するための抵抗内蔵トランジスタ１では、第１トランジスタ（Ｔｒ１）及び第２トランジスタ（Ｔｒ２）がＮＰＮ型トランジスタであり、上記（１）の変形例ではＰＮＰ型トランジスタとすることもできるとしたが、ＮＰＮ型トランジスタに代えてＮチャネル型ＦＥＴ又はＰチャネル型ＦＥＴとしても良い。
そのため、特許請求の範囲においては、「第１トランジスタのベース又はゲート」、「第１ＢＧ接続領域」、「第２トランジスタのベース又はゲート」、「第２ＢＧ接続領域」、「第１トランジスタのエミッタ又はソース」、「ＥＳ接続領域」、「第２トランジスタのエミッタ又はソース」、「第１トランジスタのコレクタ又はドレイン」、「第１ＣＤ接続領域」、「第２トランジスタのコレクタ又はドレイン」及び「第２ＣＤ接続領域」という表現を使用している。
（３）実施例１及び２の多用途抵抗付きトランジスタを製作するための抵抗内蔵トランジスタ１では、図３に示すように、第１トランジスタ（Ｔｒ１）及び第２トランジスタ（Ｔｒ２）は、１つの半導体チップ１１内に形成され、第１ベース領域及び第１コレクタ領域、第２ベース領域及び第２コレクタ領域並びに共通のエミッタ領域よりなっていたが、エミッタ領域を分離した領域としても良い。
そうした場合、裏面接続電極は第１トランジスタ用と第２トランジスタ用の２種類を区別するとともに、必要に応じてそれらを配線によって接続する場合も生じる。
Modifications of Examples 1 and 2 are listed.
(1) In the transistor 1 with a built-in resistor for manufacturing a transistor with a versatile resistor according to Examples 1 and 2, the emitter region and collector region are n-type and the base region is p-type, but the emitter region and collector region are p. The type and base region can be n-type.
FIG. 14 is a diagram showing an equivalent circuit corresponding to the transistor with a versatile resistor of the second embodiment in the case of a PNP type transistor.
Further, in the transistor 1 with a built-in resistor, a collector region is formed in the surface layer of the base region and the main body of the semiconductor chip 11 is used as an emitter region. However, an emitter region is formed in the surface layer of the base region and the main body of the semiconductor chip 11 is used as a collector. It can also be an area.
(2) In the transistor 1 having a built-in resistor for manufacturing the transistor with a versatile resistor of Examples 1 and 2, the first transistor (Tr1) and the second transistor (Tr2) are NPN type transistors, and the above (1) In the modified example, a PNP type transistor may be used, but an N channel type FET or a P channel type FET may be used instead of the NPN type transistor.
Therefore, within the scope of the patent claim, "base or gate of the first transistor", "first BG connection region", "base or gate of the second transistor", "second BG connection region", "emitter of the first transistor or "Source", "ES connection area", "emitter or source of second transistor", "collector or drain of first transistor", "first CD connection area", "collector or drain of second transistor" and "second CD connection" The expression "area" is used.
(3) In the transistor 1 with a built-in resistor for manufacturing a transistor with a versatile resistor according to Examples 1 and 2, as shown in FIG. 3, the first transistor (Tr1) and the second transistor (Tr2) are one semiconductor. It is formed in the chip 11 and consists of a first base region and a first collector region, a second base region and a second collector region, and a common emitter region, but the emitter region may be separated.
In such a case, the back surface connection electrode distinguishes between the two types for the first transistor and the second transistor, and if necessary, they may be connected by wiring.
１ 抵抗内蔵トランジスタ １１ 半導体チップ
１２Ａ、１２Ｂ トランジスタ １３Ａ、１３Ｂ ベース領域
１３Ｅ ベース電極 １４Ｅ コレクタ電極 １５Ｅ 裏面接続電極
１６ 絶縁膜 １７ 抵抗 １７Ｅ 抵抗接続電極
１８Ａ、１８Ｂ、１８Ｃ 接続領域
ＧＮＤ アース Ｒ１〜Ｒ６、ｒ 抵抗 Ｔｒ１ 第１トランジスタ
Ｔｒ２ 第２トランジスタ Ｖｃｃ 電源電圧
1 Transistor with built-in resistor 11 Semiconductor chip 12A, 12B Transistor 13A, 13B Base area 13E Base electrode 14E Collector electrode 15E Backside connection electrode 16 Insulation film 17 Resistance 17E Resistance connection electrode 18A, 18B, 18C Connection area
GND ground R1 to R6, r resistance Tr1 1st transistor Tr2 2nd transistor Vcc power supply voltage
請求項１に係る発明は、図１に示すように、１つの半導体チップに形成された第１トランジスタ（Ｔｒ１）、第２トランジスタ（Ｔｒ２）、複数の抵抗、複数の配線並びに複数の接続領域を有する多用途抵抗付きトランジスタであって、
前記第１トランジスタのベース又はゲートを、第１ＢＧ接続領域に接続し、
前記第２トランジスタのベース又はゲートを、第２ＢＧ接続領域に接続し、
前記第１トランジスタのエミッタ又はソースを、抵抗を介さずにＥＳ接続領域に接続し、
前記第２トランジスタのエミッタ又はソースを、抵抗を介さずに前記ＥＳ接続領域に接続し、
前記第１トランジスタのコレクタ又はドレインを、第１抵抗を介して第１ＣＤ接続領域に接続するとともに、第２ＣＤ接続領域に接続し、
前記第２トランジスタのコレクタ又はドレインを、前記第１抵抗及び第２抵抗を介して前記第１ＣＤ接続領域に接続し、前記第２抵抗を介して前記第２ＣＤ接続領域に接続するとともに、第３ＣＤ接続領域に接続してあることを特徴とする。
As shown in FIG. 1, the invention according to claim 1 comprises a first transistor (Tr1), a second transistor (Tr2), a plurality of resistors, a plurality of wirings, and a plurality of connection regions formed on one semiconductor chip. A transistor with a versatile resistor that has
The base or gate of the first transistor is connected to the first BG connection region.
The base or gate of the second transistor is connected to the second BG connection region.
The emitter or source of the first transistor is connected to the ES connection region without a resistor .
The emitter or source of the second transistor is connected to the ES connection region without a resistor .
The collector or drain of the first transistor is connected to the first CD connection region and the second CD connection region via the first resistor.
The collector or drain of the second transistor is connected to the first CD connection region via the first resistor and the second resistor, is connected to the second CD connection region via the second resistor, and is connected to the third CD. It is characterized in that it is connected to the area.
請求項１に係る発明の多用途抵抗付きトランジスタによれば、１つの半導体チップに形成された第１トランジスタ、第２トランジスタ、複数の抵抗、複数の配線及び複数の接続領域を有し、
第１トランジスタのベース又はゲートを、第１ＢＧ接続領域に接続し、
第２トランジスタのベース又はゲートを、第２ＢＧ接続領域に接続し、
第１トランジスタのエミッタ又はソースを、抵抗を介さずにＥＳ接続領域に接続し、
第２トランジスタのエミッタ又はソースを、抵抗を介さずにＥＳ接続領域に接続し、
第１トランジスタのコレクタ又はドレインを、第１抵抗を介して第１ＣＤ接続領域に接続するとともに、第２ＣＤ接続領域に接続し、
第２トランジスタのコレクタ又はドレインを、第１抵抗及び第２抵抗を介して第１ＣＤ接続領域に接続し、第２抵抗を介して第２ＣＤ接続領域に接続するとともに、第３ＣＤ接続領域に接続してあるので、第１ＢＧ接続領域、第２ＢＧ接続領域、ＥＳ接続領域、第１ＣＤ接続領域、第２ＣＤ接続領域及び第３ＣＤ接続領域に、電源、アース、適宜の配線や抵抗を接続するだけで、３レベル出力回路、ＮＯＲ回路、論理反転回路及び差動増幅回路を構成できる。
そのため、様々な回路を製造する際の実装コストを抑えることができるとともに回路の小型化を実現し易く、同じ構成の多用途抵抗付きトランジスタを大量生産することができるので、多用途抵抗付きトランジスタ自体のコストも抑えることができる。
According to the transistor with a versatile resistor of the invention according to claim 1, it has a first transistor, a second transistor, a plurality of resistors, a plurality of wirings, and a plurality of connection regions formed on one semiconductor chip.
Connect the base or gate of the first transistor to the first BG connection zone and
Connect the base or gate of the second transistor to the second BG connection zone and
The emitter or source of the first transistor is connected to the ES connection region without a resistor .
The emitter or source of the second transistor is connected to the ES connection region without a resistor .
The collector or drain of the first transistor is connected to the first CD connection area and the second CD connection area via the first resistor.
The collector or drain of the second transistor is connected to the first CD connection region via the first resistor and the second resistor, is connected to the second CD connection region via the second resistor, and is connected to the third CD connection region. Therefore, just by connecting the power supply, ground, appropriate wiring and resistance to the 1st BG connection area, 2nd BG connection area, ES connection area, 1st CD connection area, 2nd CD connection area and 3rd CD connection area, 3 levels An output circuit, a NOR circuit, a logic inversion circuit, and a differential amplifier circuit can be configured.
Therefore, the mounting cost when manufacturing various circuits can be suppressed, the circuit can be easily miniaturized, and the transistors with multipurpose resistors having the same configuration can be mass-produced. Therefore, the transistors with versatile resistors themselves. Cost can also be suppressed.
Claims (3)
前記第１トランジスタのベース又はゲートを、第１ＢＧ接続領域に接続し、
前記第２トランジスタのベース又はゲートを、第２ＢＧ接続領域に接続し、
前記第１トランジスタのエミッタ又はソースを、ＥＳ接続領域に接続し、
前記第２トランジスタのエミッタ又はソースを、前記ＥＳ接続領域に接続し、
前記第１トランジスタのコレクタ又はドレインを、前記第１抵抗を介して第１ＣＤ接続領域に接続するとともに、第２ＣＤ接続領域に接続し、
前記第２トランジスタのコレクタ又はドレインを、前記第２抵抗を介して前記第２ＣＤ接続領域に接続するとともに、第３ＣＤ接続領域に接続してある
ことを特徴とする多用途抵抗付きトランジスタ。 A transistor with a versatile resistor having a first transistor, a second transistor, a plurality of resistors, a plurality of wirings, and a plurality of connection regions formed on one semiconductor chip.
The base or gate of the first transistor is connected to the first BG connection region.
The base or gate of the second transistor is connected to the second BG connection region.
The emitter or source of the first transistor is connected to the ES connection region,
The emitter or source of the second transistor is connected to the ES connection region,
The collector or drain of the first transistor is connected to the first CD connection region and the second CD connection region via the first resistor.
A transistor with a versatile resistor, characterized in that the collector or drain of the second transistor is connected to the second CD connection region and also to the third CD connection region via the second resistor.
前記第２トランジスタのベース又はゲートを、第５抵抗を介して前記第２ＢＧ接続領域に接続するとともに、第６抵抗を介して前記ＥＳ接続領域に接続してある
ことを特徴とする請求項１記載の多用途抵抗付きトランジスタ。 The base or gate of the first transistor is connected to the first BG connection region via a third resistor and to the ES connection region via a fourth resistor.
The first aspect of claim 1, wherein the base or gate of the second transistor is connected to the second BG connection region via a fifth resistor and is connected to the ES connection region via a sixth resistor. Transistor with versatile resistor.
ことを特徴とする請求項１又は２記載の多用途抵抗付きトランジスタ。 The first transistor and the second transistor are a first base region and a second base region formed in the one semiconductor chip, a first collector region formed in the first base region, and the second base. The transistor with a versatile resistor according to claim 1 or 2, wherein the transistor comprises a second collector region formed in the region and a common emitter region.
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