JP2020178448A - モータ - Google Patents

Abstract

【課題】外部磁場によって生ずる磁気センサの出力電圧のオフセットを除去する。【解決手段】開示される実施形態に係るモータは、ロータの回転位置を検出する第１の磁気センサと、極対数をＮとしたときに、第１の磁気センサに対してロータの回転方向にπ／Ｎだけシフトした位置に配置される第２の磁気センサと、第１の磁気センサから出力される信号である第１信号と、第２の磁気センサから出力される信号である第２信号との差分を増幅する信号増幅部と、前記信号増幅部の出力信号をパルス信号に変換するパルス信号生成部と、を備える。【選択図】図８

Description

本発明は、モータに関する。

従来から、ホール素子等、磁力の大きさに応じて変化する磁気センサに対して出力のオフセットをキャンセルする回路が知られている。例えば特許文献１には、回路内のコンデンサの寄生容量によって生ずるオフセットをキャンセルするようにした、ホール素子のオフセットキャンセル回路が記載されている。

特開２０１２−４７６３０号

ところで、モータにおいてロータの位置検出を行うために磁気センサとしてホール素子が広く用いられる。ホール素子の信号は信号処理回路で増幅されてマイクロコントローラに供給され、モータ駆動の制御に利用される。ここで、モータに永久磁石等の外部磁場を近づけると磁気センサからの信号にオフセットが生ずるため、マイクロコントローラにホール素子の信号が正確に伝わらないという課題がある。しかしながら、外部磁場によって生ずるオフセットを除去する方法については、従来知られていなかった。

そこで、本発明は、外部磁場によって生ずる磁気センサの出力電圧のオフセットを除去することを目的とする。

本願の例示的な第１発明は、ロータの回転位置を検出する第１の磁気センサと、極対数をＮとしたときに、第１の磁気センサに対してロータの回転方向にπ／Ｎだけシフトした位置に配置される第２の磁気センサと、第１の磁気センサから出力される信号である第１信号と、第２の磁気センサから出力される信号である第２信号との差分を増幅する信号増幅部と、前記信号増幅部の出力信号をパルス信号に変換するパルス信号生成部と、を備えたモータである。

本発明によれば、外部磁場によって生ずる磁気センサの出力電圧のオフセットを除去することができる。

第１の実施形態のモータ駆動システムのシステム構成を示す図である。 参照回路の回路図である。 参照回路の動作を示すタイミングチャートである。 外部磁界によるホール素子の信号に対する影響を説明する図である。 外部磁界があるときの参照回路の動作を示すタイミングチャートである。 第１の実施形態におけるモータ駆動システムのホール素子の配置を示す図である。 第１の実施形態におけるホール素子の出力波形の例を示す図である。 第１の実施形態の信号処理回路の回路図である。 第１の実施形態の信号処理回路の動作を示すタイミングチャートである。 第１の実施形態の信号処理回路の動作を示すタイミングチャートである。 第２の実施形態の信号処理回路の回路図である。 第２の実施形態の信号処理回路の動作を示すタイミングチャートである。 第２の実施形態の信号処理回路の動作を示すタイミングチャートである。 第２の実施形態の信号処理回路の動作を示すタイミングチャートである。

以下、本発明の駆動システムの実施形態であるモータ駆動システムについて説明する。
なお、以下の実施形態において、少なくとも３相交流モータ、複数のホール素子、および、各ホール素子の信号処理回路を含む構成が、本発明のモータに相当する。

（１）第１の実施形態
（１−１）システム構成
以下、本発明のモータ駆動システムの一実施形態について図面を参照して説明する。
図１は、実施形態のモータ駆動システム１のシステム構成を示す図である。モータ駆動システム１は、インバータ装置２、降圧電源回路３、ＣＰＵ（Central Processing Unit）５、および、３相交流モータＭを備える。ＣＰＵ５は、マイクロコントローラの例である。
インバータ装置２は、３相電圧生成部１０および駆動回路群２０を備え、３相交流電力を発生させて３相交流モータＭに供給する。３相交流モータＭには、回転子の位置を検出する相ごとのホール素子群１００が取り付けられている。

以下の説明において、回路内のノードまたは端子の電圧は、グランド電位ＧＮＤ（以下の説明では、「ＧＮＤ電位」とする。）を基準とした電位を意味している。例えば、インバータ装置２において最も高い電位は電源電位ＶＭであるが、ＧＮＤ電位は０Ｖとみなしてよいため、適宜、「電源電圧ＶＭ」ともいう。
降圧電源回路３は、電源電圧ＶＭをＣＰＵ５が動作するのに必要となる所定の電圧（本実施形態の例では、＋３．３Ｖ）まで低下させてＣＰＵ５に供給する。
ＣＰＵ５は、駆動回路群２０の駆動回路２１〜２３の各々に対して、振幅が３．３Ｖのパルス信号を供給する。各駆動回路は、ＣＰＵ５からのパルス信号を、３相電圧生成部１０内のＭＯＳトランジスタを動作可能となる信号レベルに変換する。
図１では、駆動回路２１〜２３がそれぞれ、ノードＮ１１〜Ｎ１３に対応しており、それぞれ後述する駆動回路の出力端子に相当する。

（１−２）インバータ装置２の構成
以下、インバータ装置２の構成を詳細に説明する。
図１に示すように、インバータ装置２の３相電圧生成部１０は、ローサイドスイッチとしてのＮＭＯＳトランジスタＭ１１，Ｍ２１，Ｍ３１、および、ハイサイドスイッチとしてのＰＭＯＳトランジスタＭ１２，Ｍ２２，Ｍ３２を備える。３相交流モータＭは１００％デューティで動作する場合もあるため、３相電圧生成部１０は、ハイサイドスイッチをＰＭＯＳトランジスタとしている。
なお、本実施形態の説明では、ハイサイドスイッチをＰＭＯＳトランジスタとする例について説明するが、その限りではない。例えばブートストラップ回路を利用して、ハイサイドスイッチとしてＮＭＯＳトランジスタを適用してもよい。

本実施形態では、ＰＭＯＳトランジスタＭ１２とＮＭＯＳトランジスタＭ１１は、３相交流モータＭに供給される３相交流電力のＵ相に対して設けられる。ＰＭＯＳトランジスタＭ１２とＮＭＯＳトランジスタＭ１１とがスイッチング動作を行うことによりＵ相の出力電圧であるＵ相電圧Ｖｕが生成される。
同様に、ＰＭＯＳトランジスタＭ２２とＮＭＯＳトランジスタＭ２１は、３相交流モータＭに供給される３相交流電力のＶ相に対して設けられる。ＰＭＯＳトランジスタＭ２２とＮＭＯＳトランジスタＭ２１とがスイッチング動作を行うことによりＶ相の出力電圧であるＶ相電圧Ｖｖが生成される。ＰＭＯＳトランジスタＭ３２とＮＭＯＳトランジスタＭ３１は、３相交流モータＭに供給される３相交流電力のＷ相に対して設けられる。ＰＭＯＳトランジスタＭ３２とＮＭＯＳトランジスタＭ３１とがスイッチング動作を行うことによりＷ相の出力電圧であるＷ相電圧Ｖｗが生成される。

ＮＭＯＳトランジスタＭ１１，Ｍ２１，Ｍ３１のソースは、グランド電位ＧＮＤに設定されている。ＰＭＯＳトランジスタＭ１２，Ｍ２２，Ｍ３２のソースは、インバータ装置２の電源電圧ＶＭに接続されている。

Ｕ相のＮＭＯＳトランジスタＭ１１とＰＭＯＳトランジスタＭ１２の共通のドレイン（ノードＮ１１）は、３相交流モータＭのＵ相の巻線（図示せず）の一端に接続される。同様に、Ｖ相のＮＭＯＳトランジスタＭ２１とＰＭＯＳトランジスタＭ２２の共通のドレイン（ノードＮ１２）は、３相交流モータＭのＶ相の巻線（図示せず）の一端に接続され、Ｗ相のＮＭＯＳトランジスタＭ３１とＰＭＯＳトランジスタＭ３２の共通のドレイン（ノードＮ１３）は、３相交流モータＭのＷ相の巻線（図示せず）の一端に接続される。

ホール素子群１００は、６個のホール素子Ｈ１，Ｈ２，Ｈ３，Ｈ１ａ，Ｈ２ａ，Ｈ３ａからなる。なお、以下の説明では、６個のホール素子について共通して言及するときには、単に「ホール素子Ｈ」と表記する。ホール素子Ｈ１〜Ｈ３は、３相交流モータＭのロータマグネットの位置を検出する素子であり、それぞれ３相交流モータＭのロータマグネット（適宜に単に「ロータ」ともいう。）の回転に応じて変化する磁力の大きさを電気信号に変換する素子である。３個のホール素子Ｈ１，Ｈ２，Ｈ３の信号は、基準電圧に対して互いに反転した一対の信号である相補信号であり、順に１２０度ずつ位相差がある正弦波信号であり、それぞれＵ相、Ｖ相、Ｗ相に対応している。
ホール素子Ｈ１ａ，Ｈ２ａ，Ｈ３ａは、それぞれホール素子Ｈ１，Ｈ２，Ｈ３に対応し、外部磁界による影響を除去するために設けられており、詳細については後述する。

信号処理回路６Ａは、各ホール素子Ｈの信号を増幅するとともに、３．３Ｖ振幅のパルス信号に変換してＣＰＵ５に供給する。信号処理回路６Ａの詳細については後述する。信号処理回路６Ａから供給されるパルス信号のデューティ比は、通常５０％であり、５０％から大きく外れることはない。

ＣＰＵ５は、信号処理回路６Ａによって供給されるパルス信号に基づいて、駆動回路群２０の駆動回路２１〜２３に供給するパルス信号のデューティ比を決定し、決定したデューティ比のパルス信号を各駆動回路に供給する。各駆動回路に供給されるパルス信号の振幅は、ＣＰＵ５の動作電圧と同一の３．３Ｖである。

駆動回路群２０の各駆動回路は、振幅３．３ＶのＣＰＵ５からのパルス信号をレベル変換し、３相電圧生成部１０のＰＭＯＳトランジスタのゲートとＮＭＯＳトランジスタのゲートに入力する。駆動回路２１は、Ｕ相のＮＭＯＳトランジスタＭ１１およびＰＭＯＳトランジスタＭ１２の各ゲートに対してレベル変換したパルス信号を入力する。駆動回路２２は、Ｖ相のＮＭＯＳトランジスタＭ２１およびＰＭＯＳトランジスタＭ２２の各ゲートに対してレベル変換したパルス信号を入力する。駆動回路２３は、Ｗ相のＮＭＯＳトランジスタＭ３１およびＰＭＯＳトランジスタＭ３２の各ゲートに対してレベル変換したパルス信号を入力する。
駆動回路２１，２２，２３によってレベル変換されたパルス信号によって、ローサイドスイッチであるＮＭＯＳトランジスタＭ１１，Ｍ２１，Ｍ３１およびハイサイドスイッチであるＰＭＯＳトランジスタＭ１２，Ｍ２２，Ｍ３２の動作が制御される。

（１−３）信号処理回路の構成
以下、本実施形態の信号処理回路６Ａの構成について詳しく説明するが、その前に先ず、信号処理回路６Ａと対比する目的で、参照用の信号処理回路である参照回路６Ｒについて図２および図３を参照して説明する。

（１−３−１）参照回路
図２は、参照回路６Ｒの回路図である。図３は、参照回路６Ｒの動作を示すタイミングチャートである。図２に示す参照回路６Ｒでは、ホール素子群１００のうち１つのホール素子Ｈ（例えばホール素子Ｈ１）に対する信号処理回路を示しているが、他の相のホール素子Ｈ（例えばホール素子Ｈ２，Ｈ３）に対する信号処理も同様である。
図２に示すように、ホール素子Ｈに対して所定のバイアス電圧又はバイアス電流を発生させるために、電源電圧Ｖｃｃに対して抵抗Ｒｂ１，Ｒｂ２が設けられる。ホール素子Ｈの出力端子Ｐ１，Ｐ２からそれぞれ、ホール素子信号Ｖｈ_＋およびホール素子信号Ｖｈ₋の一対の相補信号が出力される。ホール素子信号Ｖｈ_＋およびホール素子信号Ｖｈ₋は、基準電圧ＶＲを基準として互いに逆相の正弦波信号（つまり、基準電圧ＶＲに対して極性が異なる信号）である。
基準電圧ＶＲは、本実施形態の例では、電源電圧Ｖｃｃの１／２のレベルの電圧である。

参照回路６Ｒは、信号増幅部６０および比較器６２を備える。信号増幅部６０は、差動増幅器６１と、抵抗Ｒ１〜Ｒ４とを含む。
差動増幅器６１は差動アンプであり、ホール素子Ｈの信号Ｖｈ_＋，Ｖｈ₋を増幅して、電圧Ｖｏ１の信号を出力する。ホール素子Ｈの出力端子Ｐ２と差動増幅器６１の反転入力端子との間には抵抗Ｒ１が設けられ、ホール素子Ｈの出力端子Ｐ１と差動増幅器６１の非反転入力端子との間には抵抗Ｒ３が設けられる。
差動増幅器６１の反転入力端子と出力端子の間には帰還抵抗Ｒ２が設けられる。抵抗Ｒ４の一端は差動増幅器６１の非反転入力端子に接続され、抵抗Ｒ４の他端は基準電圧ＶＲに設定される。
典型的にはＲ２／Ｒ１＝Ｒ４／Ｒ３となるように設定され、この値が信号増幅部６０の増幅率（ゲイン）となる。

比較器６２（パルス信号生成部の例）は、信号増幅部６０で増幅されて出力された信号（出力電圧Ｖｏ１）と基準電圧ＶＲとを比較して、その比較結果を示す２値のパルス信号（出力電圧Ｖｏｕｔ）を出力する。このパルス信号がＣＰＵ５に供給される。

図３は、ホール素子信号Ｖｈ_＋，Ｖｈ₋、差動増幅器６１の出力電圧Ｖｏ１、比較器６２の出力電圧Ｖｏｕｔ、および、基準電圧ＶＲの波形のシミュレーション結果を示している。図３Ａは、ホール素子信号の振幅が０．２Ｖp-pであり、信号増幅部６０のゲインが５倍の場合を示す。図３Ｂは、ホール素子信号の振幅が０．６Ｖp-pであり、信号増幅部６０のゲインが５倍の場合を示す。
図３Ｂに示すように出力電圧Ｖｏ１がＶp-pで電源電圧Ｖｃｃ（３．３Ｖ）を超える場合には、クランプされて正弦波にはならない。図３Ａ，図３Ｂのいずれの場合であっても、出力電圧Ｖｏｕｔは、５０％デューティのパルス波形となっている。

図３は、参照回路６Ｒが正常に動作している場合を示している。しかし、外部に検出対象以外の磁界が存在する場合、ホール素子信号Ｖｈ_＋，Ｖｈ₋にオフセットが生ずるため、出力電圧Ｖｏｕｔが５０％デューティとならない。この点を図４に示す。
図４は、３相交流モータＭの近くに磁石（永久磁石）がない場合と磁石がある場合とで、ホール素子信号Ｖｈ_＋，Ｖｈ₋と、参照回路６Ｒの出力電圧Ｖｏｕｔ（パルス）がどのように変化するかを示す図である。３相交流モータＭの近くに磁石がない場合には、ロータマグネットの回転に応じて基準電圧ＶＲとのクロス点が一定間隔となる正弦波のホール素子信号Ｖｈ_＋，Ｖｈ₋が発生し、それによって参照回路６Ｒの出力電圧Ｖｏｕｔが５０％デューティのパルス波形が得られる。
それに対して、３相交流モータＭの近くに磁石がある場合、当該磁界によるオフセット成分により、ロータマグネットの回転に応じて、ホール素子信号Ｖｈ_＋，Ｖｈ₋の基準電圧ＶＲとのクロス点が一定間隔とならないため、参照回路６Ｒの出力電圧Ｖｏｕｔが５０％デューティのパルス波形とならない。
例えば、図５は、参照回路６Ｒにおいてホール素子信号の振幅が０．６Ｖp-pであり、信号増幅部６０のゲインが５倍であり、ホール素子の信号に０．５Ｖ（ＤＣ）の外部磁界による成分を重畳させた場合の波形である。図に示すように、外部磁界のため、ホール素子信号Ｖｈ_＋，Ｖｈ₋のクロス点の間隔が一定とならず、デューティ比が５０％から外れることがわかる。

（１−３−２）本実施形態におけるホール素子の配置と信号処理回路
次に、本実施形態のホール素子の配置と信号処理回路について、図６〜図１０を参照して説明する。
図６は、本実施形態におけるモータ駆動システム１のホール素子の配置を示す図である。図７は、本実施形態におけるホール素子の出力波形のシミュレーション結果を示す図である。図８は、本実施形態の信号処理回路６Ａの回路図である。図９および図１０は、それぞれ、本実施形態の信号処理回路６Ａの動作を示すタイミングチャートである。
図６Ａは、モータの回転軸に直交する平面において、各ホール素子Ｈの配置を示す図である。図６Ｂは、モータの概略断面図である。

参照回路６Ｒの上述した課題に鑑み、本実施形態の信号処理回路６Ａは、外部に検出対象以外の磁界が存在する場合であっても、外部磁界によるオフセット成分をキャンセルするように構成される。そのために、本実施形態では、図６Ａに示すように、Ｕ相、Ｖ相、Ｗ相の磁界に対応する３個のホール素子Ｈ１，Ｈ２，Ｈ３に加えて、外部磁界のオフセットをキャンセルするための追加のホール素子Ｈ１ａ，Ｈ１ｂ，Ｈ１ｃを配置している。
図６Ｂに示すように、本実施形態の３相交流モータＭでは、台座５１に基板５２が配置され、基板５２上にホール素子Ｈ１〜Ｈ３，Ｈ１ａ〜Ｈ３ａが設けられる。基板５３は円形であり、基板５２を覆うようにしてロータマグネット（以下、適宜単に「ロータ」という。）が配置されている。なお、図６Ｂでは、外部磁界としてスピーカ７１が例として図示されている。

図６Ａに示す例では、３相交流モータＭの極数は４（つまり、極対数が２）である。この場合、ホール素子Ｈ１〜Ｈ３のそれぞれが１２０度（２／３π）（電気角）の位相差を有する信号を生成するため、電気角＝機械角×極対数の関係から、ホール素子Ｈ１〜Ｈ３の配置は、６０度（π／３）ずつシフトした配置となる。
ホール素子Ｈ１ａ〜Ｈ３ａはそれぞれ、対応するホール素子に対してロータの回転方向にπ／Ｎ（Ｎは極対数であり、本実施形態の例ではＮ＝２）だけシフトした位置に配置される。すなわち、ホール素子Ｈ１ａはホール素子Ｈ１に対してπ／２だけシフトした位置に配置され、ホール素子Ｈ２ａはホール素子Ｈ２に対してπ／２だけシフトした位置に配置され、ホール素子Ｈ３ａはホール素子Ｈ３に対してπ／２だけシフトした位置に配置される。
ホール素子Ｈ１〜Ｈ３はそれぞれ、第１の磁気センサの一例である。ホール素子Ｈ１ａ〜Ｈ３ａはそれぞれ、第２の磁気センサの一例である。

図７を参照して、本実施形態の信号処理回路６Ａの信号処理の原理を説明すると以下のとおりである。図７では、Ｕ相に対応するホール素子Ｈ１のホール素子信号Ｖｈ１_＋，Ｖｈ１₋と、ホール素子Ｈ１ａのホール素子信号Ｖｈ１ａ_＋，Ｖｈ１ａ₋とが示される。図７では一例として、外部磁界によるＤＣの信号成分（オフセットｏｆｓ）が示される。
図７に示すように、ホール素子Ｈ１のホール素子信号Ｖｈ１_＋，Ｖｈ１₋の波形は、ロータからの正弦波信号と外部磁界の信号成分（オフセットｏｆｓ）の和である。また、ホール素子Ｈ１ａのホール素子信号Ｖｈ１inv_＋，Ｖｈ１inv₋の波形は、ホール素子Ｈ１の場合と逆相の、ロータからの正弦波信号と、外部磁界の信号成分（オフセットｏｆｓ）との和である。ホール素子Ｈ１，Ｈ１ａが検出する外部磁界の信号成分（オフセットｏｆｓ）は同じとみなすことができる。
そこで、ホール素子信号Ｖｈ１_＋とホール素子信号Ｖｈ１inv_＋の差分をとるとともに、ホール素子信号Ｖｈ１₋とホール素子信号Ｖｈ１inv₋の差分をとることで、オフセットｏｆｓがキャンセルされて、ロータの回転に起因する正弦波信号のみを抽出することが可能となる。

図７を参照して説明した信号処理の原理に基づいた信号処理回路６Ａについて、図８を参照して説明する。なお、図８に示す信号処理回路６Ａは、Ｕ相に対応するホール素子Ｈ１のホール素子信号の信号処理のみを示しているが、Ｖ相，Ｗ相にそれぞれ対応するホール素子Ｈ２，Ｈ３のホール素子信号に対する信号処理についても同様である。

図８に示すように、信号処理回路６Ａでは所定のバイアス電圧又はバイアス電流を発生させるため、ホール素子Ｈ１の電源電圧Ｖｃｃに対して抵抗Ｒｂ１１，Ｒｂ１２が設けられ、ホール素子Ｈ１ａの電源電圧Ｖｃｃに対して抵抗Ｒｂ１１ａ，Ｒｂ１２ａが設けられる。
ホール素子Ｈ１の出力端子Ｐ１１，Ｐ１２からそれぞれ、ホール素子信号Ｖｈ１_＋およびホール素子信号Ｖｈ１₋の一対の相補信号が出力される。ホール素子信号Ｖｈ１_＋およびホール素子信号Ｖｈ１₋は、基準電圧ＶＲを基準として互いに逆相の正弦波信号（つまり、基準電圧ＶＲに対して極性が異なる信号）である。
同様に、ホール素子Ｈ１ａの出力端子Ｐ１１ａ，Ｐ１２ａからそれぞれ、ホール素子信号Ｖｈ１inv_＋およびホール素子信号Ｖｈ１inv₋の一対の相補信号が出力される。ホール素子信号Ｖｈ１inv_＋およびホール素子信号Ｖｈ１inv₋は、基準電圧ＶＲを基準として互いに逆相の正弦波信号（つまり、基準電圧ＶＲに対して極性が異なる信号）である。
基準電圧ＶＲは、本実施形態の例では、電源電圧Ｖｃｃの１／２のレベルの電圧である。

信号処理回路６Ａは、信号増幅部６０Ａ，６０Ｂおよび比較器６２を備える。信号増幅部６０Ａは、差動増幅器６１Ａと、抵抗Ｒ１〜Ｒ４とを含む。信号増幅部６０Ｂは、差動増幅器６１Ｂと、抵抗Ｒ１〜Ｒ４とを含む。

差動増幅器６１Ａは差動アンプであり、ホール素子Ｈ１の信号Ｖｈ１_＋とホール素子Ｈ１ａの信号Ｖｈ１inv_＋の差分を増幅して、電圧Ｖｏ１の信号を出力する。ホール素子Ｈ１ａの出力端子Ｐ１１ａと差動増幅器６１Ａの反転入力端子との間には抵抗Ｒ１が設けられ、ホール素子Ｈ１の出力端子Ｐ１１と差動増幅器６１Ａの非反転入力端子との間には抵抗Ｒ３が設けられる。
差動増幅器６１Ａの反転入力端子と出力端子の間には帰還抵抗Ｒ２が設けられる。抵抗Ｒ４の一端は差動増幅器６１Ａの非反転入力端子に接続され、抵抗Ｒ４の他端は基準電圧ＶＲに設定される。
典型的にはＲ２／Ｒ１＝Ｒ４／Ｒ３となるように設定され、この値が信号増幅部６０Ａの増幅率（ゲイン）となる。

差動増幅器６１Ｂは差動アンプであり、ホール素子Ｈ１の信号Ｖｈ１₋とホール素子Ｈ１ａの信号Ｖｈ１inv₋の差分を増幅して、電圧Ｖｏ２の信号を出力する。ホール素子Ｈ１ａの出力端子Ｐ１２ａと差動増幅器６１Ｂの反転入力端子との間には抵抗Ｒ１が設けられ、ホール素子Ｈ１の出力端子Ｐ１２と差動増幅器６１Ｂの非反転入力端子との間には抵抗Ｒ３が設けられる。
差動増幅器６１Ｂの反転入力端子と出力端子の間には帰還抵抗Ｒ２が設けられる。抵抗Ｒ４の一端は差動増幅器６１Ｂの非反転入力端子に接続され、抵抗Ｒ４の他端は基準電圧ＶＲに設定される。
典型的にはＲ２／Ｒ１＝Ｒ４／Ｒ３となるように設定され、この値が信号増幅部６０Ｂの増幅率（ゲイン）となる。

比較器６２は、信号増幅部６０Ａで増幅されて出力された信号（出力電圧Ｖｏ１）と信号増幅部６０Ｂで増幅されて出力された信号（出力電圧Ｖｏ２）とを比較して、その比較結果を示す２値のパルス信号（出力電圧Ｖｏｕｔ）を出力する。このパルス信号がＣＰＵ５に供給される。

なお、図８に示した回路例では、ホール素子Ｈ１の信号Ｖｈ１_＋と信号Ｖｈ１₋が非反転入力端子に入力され、ホール素子Ｈ１ａの信号Ｖｈ１inv_＋と信号Ｖｈ１inv₋が反転入力端子に入力される場合について示したが、その限りではない。逆に、ホール素子Ｈ１の信号Ｖｈ１_＋と信号Ｖｈ１₋が反転入力端子に入力され、ホール素子Ｈ１ａの信号Ｖｈ１inv_＋と信号Ｖｈ１inv₋が非反転入力端子に入力されてもよい。その場合、信号増幅部６０Ａ，６０Ｂの出力信号Ｖｏ１，Ｖｏ２は、図８の場合に対して逆相となり、比較器６２の出力電圧Ｖｏｕｔも逆相になる。

図９および図１０では、ホール素子Ｈの電源電圧Ｖｃｃが３．３Ｖ、信号増幅部６０Ａ，６０Ｂのゲインが２倍、ロータマグネットからの信号（Ｕ相信号）が振幅０．６Ｖp-p、周波数３６０Ｈｚであるという条件で行ったシミュレーション結果である。
図９Ａでは、外部磁界としてＤＣの振幅０．５Ｖの信号が重畳した場合のホール素子Ｈ１の信号Ｖｈ１_＋とホール素子Ｈ１ａの信号Ｖｈ１inv_＋の波形を示している。図９Ｂでは、外部磁界としてＤＣの振幅０．５Ｖの信号が重畳した場合のホール素子Ｈ１の信号Ｖｈ１₋とホール素子Ｈ１ａの信号Ｖｈ１inv₋の波形を示している。
図１０Ａでは、外部磁界としてＤＣオフセットの０．５Ｖに対して振幅０．５Ｖ、周波数１ｋＨｚの信号が重畳した場合のホール素子Ｈ１の信号Ｖｈ１_＋とホール素子Ｈ１ａの信号Ｖｈ１inv_＋の波形を示している。図１０Ｂでは、外部磁界としてＤＣオフセットの０．５Ｖに対して振幅０．５Ｖ、周波数１ｋＨｚの信号が重畳した場合のホール素子Ｈ１の信号Ｖｈ１₋とホール素子Ｈ１ａの信号Ｖｈ１inv₋の波形を示している。
いずれの場合も、図９Ｃおよび図１０Ｃに示すように、外部磁界の信号成分が除去されて出力電圧Ｖｏｕｔのデューティ比が５０％になっていることがわかる。

以上説明したように、本実施形態のモータ駆動システム１では、ロータの回転位置を検出するホール素子Ｈ１〜Ｈ３（第１の磁気センサの例）と、極対数をＮとしたときに、ホール素子Ｈ１〜Ｈ３に対してそれぞれロータの回転方向にπ／Ｎだけシフトした位置に配置されるホール素子Ｈ１ａ〜Ｈ３ａ（第２の磁気センサの例）と、を設けるように構成する。そして、信号増幅部６０Ａ，６０Ｂは、例えばホール素子Ｈ１のホール素子信号Ｖｈ１_＋，Ｖｈ１₋（第１信号の例）と、ホール素子Ｈ１ａホール素子信号Ｖｈ１inv_＋，Ｖｈ１inv₋（第２信号の例）との差分を増幅し、比較器６２が信号増幅部６０Ａ，６０Ｂの出力信号Ｖｏ１，Ｖｏ２をパルス信号である出力電圧Ｖｏｕｔに変換する。そのため、外部磁界による雑音信号レベルがＤＣであっても周波数成分を含む場合であっても除去することができる。

（２）第２の実施形態
次に、第２の実施形態に係るモータ駆動システムについて、図１１〜図１４を参照して説明する。
以下の各実施形態に係るモータ駆動システムでは、第１の実施形態のモータ駆動システム１と比較して信号処理回路が異なるのみであるため、信号処理回路についてのみ説明する。
図１１は、本実施形態の信号処理回路６Ｃの回路図である。図１２〜図１４はそれぞれ、本実施形態の信号処理回路６Ｃの動作を示すタイミングチャートである。

図１１を図８と比較してわかるように、本実施形態の信号処理回路６Ｃの信号増幅部６０Ｃは、差動増幅器の数が２個から１個に集約した回路で構成される。
より具体的には、信号増幅部６０Ｃの差動増幅器６１Ｃの反転入力端子（第１入力端子の例）には、ホール素子Ｈ１のホール素子信号Ｖｈ１₋と、ホール素子Ｈ１ａのホール素子信号Ｖｈ１inv_＋とが並列に、それぞれ抵抗Ｒ１’，Ｒ１を介して入力される。差動増幅器６１Ｃの非反転入力端子（第２入力端子の例）には、ホール素子Ｈ１のホール素子信号Ｖｈ１_＋と、ホール素子Ｈ１ａのホール素子信号Ｖｈ１inv₋とが、それぞれ抵抗Ｒ３’，Ｒ３を介して並列に入力される。差動増幅器６１Ｃは、これらの入力の差分を、基準電圧ＶＲを基準にして所定の増幅率で増幅する。差動増幅器６１Ｃの出力端子と反転入力端子の間には、帰還抵抗Ｒ２が設けられる。
なお、本実施形態では、ホール素子Ｈ１のホール素子信号Ｖｈ１_＋は、第１信号の第１極性の信号の一例であり、ホール素子Ｈ１のホール素子信号Ｖｈ１₋は、第１信号の第２極性の信号の一例である。また、ホール素子Ｈ１ａのホール素子信号Ｖｈ１inv_＋は、第２信号の第１極性の信号の一例であり、ホール素子Ｈ１ａのホール素子信号Ｖｈ１inv₋は、第２信号の第２極性の信号の一例である。

図１１において典型的には、Ｒ１＝Ｒ１’＝Ｒ３＝Ｒ３’であり、その場合、信号増幅部６０Ｃの増幅率（ゲイン）は、Ｒ２／Ｒ１（＝Ｒ４／Ｒ３）である。
本実施形態の比較器６２Ｃは、差動増幅器６１Ｃの出力信号Ｖｏ１と基準電圧ＶＲとの比較結果に基づいて、パルス信号（出力電圧Ｖｏｕｔ）を出力する。

図１１に示す信号処理回路６Ｃと、図８に示した信号処理回路６Ａとは実質的に等価である。この点を以下に示す。
差動増幅器６１Ｃの反転入力端子における電圧をＶａとし、非反転入力端子における電圧をＶａ’とした場合、以下の式（１），（２）が成立する。

ここで、Ｒ１＝Ｒ１’＝Ｒ３＝Ｒ３’＝Ｒとし、Ｒ２＝Ｒ４＝ｋＲ（ｋ：ゲイン）とした場合、式（１）、（２）はそれぞれ式（３）、（４）のように表される。

イマジナリショートからＶａ＝Ｖａ’であるため式（３）、（４）から以下の式（５）が得られる。

そのため、比較器６２Ｃによる比較結果は、以下の式（６）で表される。

他方、図８の信号処理回路６Ａでは、各信号増幅部６０Ａ，６０Ｂに対して以下の式（７）、（８）が成立する。

そのため、比較器６２による比較結果は、以下の式（９）で表される。

式（６），（９）が示すとおり、本実施形態の信号処理回路６Ｃは、図８の信号処理回路６Ａと等価であることがわかる。

図１２および図１３では、ホール素子Ｈの電源電圧Ｖｃｃが３．３Ｖ、信号増幅部６０Ｃのゲインが２倍、ロータマグネットからの信号（Ｕ、Ｖ，Ｗ相信号）が振幅０．２Ｖp-p、周波数３６０Ｈｚであるという条件で行ったシミュレーション結果である。
図１２Ａでは、外部磁界としてＤＣの振幅０．５Ｖの信号が重畳した場合のホール素子Ｈ１の信号Ｖｈ１_＋とホール素子Ｈ１ａの信号Ｖｈ１inv_＋の波形、および、信号Ｖｈ１_＋と信号Ｖｈ１inv_＋の差分Ｄｉｆ_＋の波形を示している。図１２Ｂでは、外部磁界としてＤＣの振幅０．５Ｖの信号が重畳した場合のホール素子Ｈ１の信号Ｖｈ１₋とホール素子Ｈ１ａの信号Ｖｈ１inv₋の波形、および、信号Ｖｈ１₋と信号Ｖｈ１inv₋の差分Ｄｉｆ₋の波形を示している。
図１３Ａでは、外部磁界としてＤＣオフセットの０．５Ｖに対して振幅０．５Ｖ、周波数１ｋＨｚの信号が重畳した場合のホール素子Ｈ１の信号Ｖｈ１_＋とホール素子Ｈ１ａの信号Ｖｈ１inv_＋の波形、および、信号Ｖｈ１_＋と信号Ｖｈ１inv_＋の差分Ｄｉｆ_＋の波形を示している。図１３Ｂでは、外部磁界として振幅０．５Ｖ、周波数１ｋＨｚの信号が重畳した場合のホール素子Ｈ１の信号Ｖｈ１₋とホール素子Ｈ１ａの信号Ｖｈ１inv₋の波形、および、信号Ｖｈ１₋と信号Ｖｈ１inv₋の差分Ｄｉｆ₋の波形を示している。
いずれの場合も、図１２Ｃおよび図１３Ｃに示すように、外部磁界の信号成分が除去されて出力電圧Ｖｏｕｔのデューティ比が５０％になっていることがわかる。

図１４は、本実施形態の信号処理回路６ＣをＵ相、Ｖ相、Ｗ相のすべてに対して適用した場合のシミュレーション結果に基づくタイミングチャート（シミュレーション結果）を示している。
図１４Ａは、ホール素子Ｈ１，Ｈ２，Ｈ３のホール素子信号Ｖｈ１_＋，Ｖｈ２_＋，Ｖｈ３_＋の波形を示しており、ロータマグネットからの信号成分のみ（つまり、外部磁界の成分は含まない）の信号波形である。この信号は、０．２Ｖp-pの正弦波である。
図１４Ｂは、ホール素子Ｈ１のホール素子信号Ｖｈ１_＋，Ｖｈ１₋と、ホール素子Ｈ１ａのホール素子信号Ｖｈ１inv_＋，Ｖｈ１inv₋の信号波形であり、ロータマグネットからの信号成分（０．２Ｖp-p）に対して外部磁界による信号成分が重畳された波形である。外部磁界による信号成分は、ＤＣオフセットの０．５Ｖに対して振幅０．５Ｖ、周波数１ｋＨｚの信号である。図１４Ｃ，図１４Ｄは、図１４Ｂ（Ｕ相）とは異なる相に対応する波形である。すなわち、図１４Ｃ（Ｖ相）は、信号Ｖｈ２_＋，Ｖｈ２_−，Ｖｈ２inv_＋，Ｖｈ２inv₋の信号波形であり、図１４Ｄ（Ｗ相）は、信号Ｖｈ３_＋，Ｖｈ３_−，Ｖｈ３inv_＋，Ｖｈ３inv₋の信号波形である。
図１４Ｅは、Ｕ相、Ｖ相、Ｗ相に対応する信号増幅部の出力信号Ｖｏ−１（図１１のＶｏと同じ），Ｖｏ−２，Ｖｏ−３を示している。図１４Ｆは、Ｕ相、Ｖ相、Ｗ相に対応する信号処理回路の出力電圧Ｖｏｕｔ１（図１１のＶｏｕｔと同じ），Ｖｏｕｔ２，Ｖｏｕｔ３を示している。
図１４Ｅ，図１４Ｆに示すように、各相は１２０度ずつ位相がずれ、かつ各相の出力電圧において５０％のデューティ比が得られていることが確認された。

以上、本発明のモータの実施形態について詳細に説明したが、本発明の範囲は上記の実施形態に限定されない。また、上記の実施形態は、本発明の主旨を逸脱しない範囲において、種々の改良や変更が可能である。複数の実施形態の各々で述べた技術的事項は、適宜組み合わせることが可能である。

例えば、上述した実施形態では、３相電圧生成部１０の各駆動用ＭＯＳトランジスタのオン・オフ制御が、ホールセンサの位置情報に基づく１２０度通電によって行われる場合について説明したが、その限りではない。各駆動用ＭＯＳトランジスタのオン・オフ制御方法は、１８０度通電等の他の通電制御方法を適用してもよい。
また、上述した実施形態ではモータの極対数Ｎが２である場合について説明したが、その限りではない。モータの極対数は、如何なる値であってもよく、その値に応じて各相に対応するホール素子（例えばホール素子Ｈ１）の信号を反転させるホール素子（例えばホール素子Ｈ１ａ）の配置が決定される。

１…モータ駆動システム、２…インバータ装置、３…降圧電源回路、５…ＣＰＵ、６Ａ，６Ｃ…信号処理回路、６Ｒ…参照回路、１０…３相電圧生成部、２０…駆動回路群、６０…信号増幅部、Ｎ１１〜Ｎ１３…ノード、Ｖｕ…Ｕ相電圧、Ｖｖ…Ｖ相電圧、Ｖｗ…Ｗ相電圧、Ｍ…３相交流モータ、１００…ホール素子群、ホール素子…Ｈ（Ｈ１，Ｈ２，Ｈ３，Ｈ１ａ，Ｈ２ａ，Ｈ３ａ）

Claims (3)

1. ロータの回転位置を検出する第１の磁気センサと、
   極対数をＮとしたときに、第１の磁気センサに対してロータの回転方向にπ／Ｎだけシフトした位置に配置される第２の磁気センサと、
   第１の磁気センサから出力される信号である第１信号と、第２の磁気センサから出力される信号である第２信号との差分を増幅する信号増幅部と、
   前記信号増幅部の出力信号をパルス信号に変換するパルス信号生成部と、
   を備えたモータ。
2. 第１信号は、基準電圧に対して極性が異なる一対の信号を含み、
   第２信号は、基準電圧に対して極性が異なる一対の信号を含み、
   前記信号増幅部は、
   第１信号のうち第１極性の信号と、第２信号のうち第１極性の信号とを差動入力信号として、前記基準電圧を基準に所定の増幅率で増幅する第１差動増幅器と、
   第１信号のうち第２極性の信号と、第２信号のうち第２極性の信号とを差動入力信号として、前記基準電圧を基準に所定の増幅率で増幅する第２差動増幅器と、を備え、
   前記パルス信号生成部は、前記第１差動増幅器の出力信号と、前記第２差動増幅器の出力信号との比較結果に基づいて、前記パルス信号を生成する、
   請求項１に記載されたモータ。
3. 第１信号は、基準電圧に対して極性が異なる一対の信号を含み、
   第２信号は、基準電圧に対して極性が異なる一対の信号を含み、
   前記信号増幅部は、第１信号のうち第２極性の信号と、第２信号のうち第１極性の信号とが並列に入力される第１入力端子、および、第１信号のうち第１極性の信号と、第２信号のうち第２極性の信号とが並列に入力される第２入力端子を有し、前記基準電圧を基準に所定の増幅率で増幅する差動増幅器を備え、
   前記信号変換部は、前記差動増幅器の出力信号と、前記基準電圧との比較結果に基づいて、前記パルス信号を生成する、
   請求項１に記載されたモータ。

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