JP2020123667A - 薄膜積層電子部品 - Google Patents

Abstract

【課題】薄く小型でありながら、高性能で、しかも製造が容易であり低コストな薄膜積層電子部品を提供する。【解決手段】素子本体４と、第１ビアホール電極６と、第２ビアホール電極８と、を有する薄膜積層コンデンサ２である。それぞれの内部電極層１２は、第１ビアホール電極の位置で第１隙間パターン１４ａ、１４ｂが形成してあり、第２ビアホール電極の位置で第２隙間パターン１６ａ、１６ｂが形成してある。第１隙間パターンには、内部電極層を構成する金属とは異なる第１接続部材１８ａが充填してある。第１接続部材を介して第１ビアホール電極と偶数番目に位置する内部電極層とが接続してある。第２隙間パターンには、内部電極層を構成する金属とは異なる第２接続部材１８ｂが充填してある。第２接続部材を介して第２ビアホール電極と奇数番目に位置する内部電極層とが接続してある。【選択図】図１Ａ

Description

本発明は、たとえば薄膜積層コンデンサなどとして用いられる薄膜積層電子部品に関する。

電子機器の軽薄短小化に伴い、電子基板に搭載される電子部品にも小型化、薄型化が求められている。実情として、ＬＳＩの高機能化、高集積化、特性向上化が求められているのに対し、部品を搭載する実装面積は反対に狭くなってきている。

電子部品の実装に関し、小型電子部品を回路ボードの制限された空間に表面実装する技術（ＳＭＴ：Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｔｅｃｈｎｏｌｏｇｙ）や、回路ボード内に埋め込む（Ｅｍｂｅｄｄｅｄ）技術が活発に開発されている。そのために、既存の性能は維持しながらも、電子部品のサイズおよび厚さを著しく減少させる技術が要求されている。

サイズおよび厚さを著しく減少させた電子部品の一例として、たとえば下記の特許文献１に示す電子部品が公開されている。この特許文献１に示す技術では、金属の種類が異なる金属層を誘電体層を介して交互に積層することで素子本体を形成し、ビアホール電極との接続を容易にしている。

しかしながら、この種の電子部品では、金属の種類が異なる内部電極層を絶縁層を介して交互に積層する必要がある。たとえば内部電極層をスパッタリングで形成する場合には、異なるスパッタターゲットが必須で、そのための装置が複雑となる。したがって、この種の電子部品の製造が容易ではない。また、ビアホールを形成するためには、２種類の金属をエッチングすることが必要となる。よって、２種類の組成が異なるエッチング液も必須となる。したがって、製造コストの低減が難しくなる。

特開２０１７−１２３４５２号公報

本発明は、このような実状に鑑みてなされ、その目的は、薄く小型でありながら高性能であり、しかも製造が容易であり低コストな薄膜積層電子部品を提供することである。

上記目的を達成するために、本発明に係る薄膜積層電子部品は、
内部電極層と絶縁層とが積層方向に交互に積層してある素子本体と、
前記素子本体の表面から前記素子本体の内部に入り込み、積層方向に沿って偶数番目に位置する前記内部電極層に接続してある第１ビアホール電極と、
前記素子本体の表面から前記素子本体の内部に入り込み、積層方向に沿って奇数番目に位置する前記内部電極層に接続してある第２ビアホール電極と、を有する薄膜積層電子部品であって、
それぞれの前記内部電極層は、前記第１ビアホール電極の位置で、前記第１ビアホール電極の外径よりも大きな内径の第１隙間パターンが形成してあると共に、前記第２ビアホール電極の位置で、前記第２ビアホール電極の外径よりも大きな内径の第２隙間パターンが形成してあり、
偶数番目に位置する前記内部電極層に形成してある第１隙間パターンには、前記内部電極層を構成する金属とは異なる第１接続部材が充填してあり、前記第１接続部材を介して前記第１ビアホール電極と偶数番目に位置する前記内部電極層とが接続してあり、
奇数番目に位置する前記内部電極層に形成してある第２隙間パターンには、前記内部電極層を構成する金属とは異なる第２接続部材が充填してあり、前記第２接続部材を介して前記第２ビアホール電極と奇数番目に位置する前記内部電極層とが接続してある。

本発明の薄膜積層電子部品は、たとえば以下に示す製造方法により容易に製造することができる。

すなわち、本発明の薄膜積層電子部品の製造方法は、
内部電極層と絶縁層とが積層方向に交互に積層してある素子本体を形成する工程と、
前記素子本体の表面から前記素子本体の内部に入り込み、積層された前記内部電極層と前記絶縁層とをそれぞれ貫通する第１ビアホールと第２ビアホールとを形成する工程と、
前記第１ビアホールを通して前記内部電極層のエッチングを行い、それぞれの前記内部電極層に、前記第１ビアホールの内径よりも大きな内径を有する第１隙間パターンを形成する工程と、
前記第２ビアホールを通して前記内部電極層のエッチングを行い、それぞれの前記内部電極層に、前記第２ビアホールの内径よりも大きな内径を有する第２隙間パターンを形成する工程と、
前記第１ビアホールの内部をメッキ液で満たし、積層方向に沿って偶数番目に位置する前記内部電極層にのみメッキ析出のための電圧を印加させて、偶数番目に位置する前記第１隙間パターンにのみ第１接続部材をメッキにより析出させて充填し、偶数番目に位置する前記内部電極層と前記第１接続部材とを接続する工程と、
前記第１ビアホールの内部に第１ビアホール電極を充填して前記第１接続部材と接続する工程と、
前記第２ビアホールの内部をメッキ液で満たし、積層方向に沿って奇数番目に位置する前記内部電極層にのみメッキ析出のための電圧を印加させて、奇数番目に位置する前記第２隙間パターンにのみ第２接続部材をメッキにより析出させて充填し、奇数番目に位置する前記内部電極層と前記第２接続部材とを接続する工程と、
前記第２ビアホールの内部に第２ビアホール電極を充填して前記第２接続部材と接続する工程と、を有する。

本発明の薄膜積層電子部品では、内部電極層は、２種類の金属で構成する必要はなく、１種類の金属で構成されてよい。したがって、内部電極層を、たとえばスパッタリング法により形成する際には、１種類のスパッタターゲットを準備するのみでよい。スパッタリングを行うための装置構成もシンプルとなる。内部電極層を１種類の金属で構成する場合には、電子部品の製造が容易であり、製造コストの低減を図ることができる。また、隙間パターンを形成するためのエッチング液としては、１種類のエッチング液で十分である。エッチング液が１種類で十分であるという点でも、電子部品の製造が容易であり、製造コストの低減を図ることができる。また、１種類のエッチング液のみでパターニングできるため、薄膜素子へのダメージも少ない。

さらに本発明の薄膜積層電子部品の構造は、従来の電子部品の構造とは異なる。本発明の薄膜積層電子部品では、第１または第２ビアホール電極と内部電極層とを直接に接続するのではない。本発明の薄膜積層電子部品では、第１または第２ビアホール電極と内部電極層とを第１または第２接続部材を介して接続してある。したがって、内部電極と第１または第２接続部材との金属の種類を変えることができる。そのため、内部電極としては、絶縁層と一体化されて特定の性能（たとえば静電容量あるいは圧電特性など）を発揮させやすい材質を選択することが可能である。また、接続部材としては、ビアホール電極と内部電極層との双方に接続されやすく特定の性能（たとえば耐熱衝撃特性あるいは耐電圧特性など）を発揮させやすい材質を選択することができる。

さらにまた本発明の薄膜積層電子部品では、第１または第２隙間パターンに充填されている第１または第２接続部材が、衝撃吸収機能を有することが可能である。そのため、たとえば第１または第２ビアホール電極の取出電極部に外力が作用しても、第１または第２ビアホール電極と内部電極層との間の接続が切断されるおそれも少なく、耐久性に優れている。あるいは、たとえば素子本体に温度差などによる応力が作用した場合でも、第１または第２接続部材が応力を緩和することができる。その結果、第１または第２ビアホール電極と内部電極層との間の接続抵抗の増加を抑制することができる。同時に、第１または第２ビアホール電極と内部電極との間の電界集中も抑制することができる。

たとえば偶数番目に位置する前記内部電極層に形成してある第２隙間パターンは、空隙となっている。すなわち、前記第２ビアホール電極と偶数番目に位置する前記内部電極層とが接続されていない。あるいは、偶数番目に位置する前記内部電極層に形成してある第２隙間パターンには、絶縁部材が充填してあってもよい。絶縁部材が充填してある場合でも、前記第２ビアホール電極と偶数番目に位置する前記内部電極層とが接続されていない。

たとえば奇数番目に位置する前記内部電極層に形成してある第１隙間パターンは、空隙となっている。すなわち、前記第１ビアホール電極と奇数番目に位置する前記内部電極層とが接続されていない。あるいは、奇数番目に位置する前記内部電極層に形成してある第１隙間パターンには、絶縁部材が充填してあってもよい。絶縁部材が充填してある場合でも、前記第１ビアホール電極と奇数番目に位置する前記内部電極層とが接続されていない。

前記第１ビアホール電極を構成する主成分金属と、前記第１接続部材を構成する主成分金属とが、同一種類であってもよい。このように構成することで、第１ビアホール電極と第１接続部材との接続信頼性を、さらに向上させることができる。また同様に、前記第２ビアホール電極を構成する主成分金属と、前記第２接続部材を構成する主成分金属とが、同一種類であってもよい。このように構成することで、第２ビアホール電極と第２接続部材との接続信頼性を、さらに向上させることができる。

前記素子本体は、支持体上に形成してあっても良い。支持体の種類は、特に限定されないが、たとえばＮｉ箔、Ｓｉ基板、ガラス、樹脂フィルムなどが例示される。

図１Ａは本発明の一実施形態に係る薄膜積層コンデンサの要部断面図である。 図１Ｂは本発明の他の実施形態に係る薄膜積層コンデンサの要部断面図である。 図１Ｃは本発明のさらに他の実施形態に係る薄膜積層コンデンサの断面図である。 図２Ａは図１Ａに示す薄膜積層コンデンサの特定部位の拡大断面図である。 図２Ｂは図１Ｂに示す薄膜積層コンデンサの特定部位の拡大断面図である。 図３は図１Ａに示す薄膜積層コンデンサの製造例を示す要部断面図である。 図４は図３の続きの工程を示す薄膜積層コンデンサの要部断面図である。 図５は図４の続きの工程を示す薄膜積層コンデンサの要部断面図である。 図６は図５の続きの工程を示す薄膜積層コンデンサの要部断面図である。 図７Ａは図６の続きの工程を示す薄膜積層コンデンサの要部断面図である。 図７Ｂは第２実施形態に係る図７Ａの続きの工程を示す薄膜積層コンデンサの要部断面図である。 図７Ｃは図７Ｂの続きの工程を示す薄膜積層コンデンサの要部断面図である。 図７Ｄは図７Ｃの続きの工程を示す薄膜積層コンデンサの要部断面図である。

以下、本発明を、図面に示す実施形態に基づき説明する。

第１実施形態
本実施形態に係る薄膜積層電子部品の一実施形態として、薄膜積層コンデンサについて説明する。

図１Ａに示すように、本実施形態に係る薄膜積層コンデンサ２は、支持体としての支持基板３０の表面に底面側絶縁層３２を介して形成してある素子本体４と、素子本体４に形成してある第１ビアホール電極６および第２ビアホール電極８とを有する。

素子本体４は、Ｘ軸およびＹ軸を含む平面に実質的に平行な複数の誘電体層（絶縁層）１０と、複数の内部電極層１２とを有し、誘電体層１０の間に、内部電極層１２がＺ軸の方向に沿って交互に積層してある。ここで、「実質的に平行」とは、ほとんどの部分が平行であるが、多少平行でない部分を有していてもよいことを意味し、内部電極層１２と誘電体層１０は、多少、凹凸があったり、傾いていたりしてもよいという趣旨である。

素子本体４の表面には、表面側絶縁層３４が形成してある。第１ビアホール電極６と第２ビアホール電極８とは、Ｘ軸方向またはＹ軸方向に所定距離で離れてそれぞれ形成される第１ビアホール５および第２ビアホール７の内部に入り込むようにして形成される。各ビアホール５，７は、素子本体４の表面から素子本体４をＺ軸方向に貫通するように形成してあり、表面側絶縁層３４、内部電極層１２および誘電体層１０の積層体を貫通している。なお、図面において、Ｚ軸は、内部電極層１２および誘電体層１０の積層方向と一致し、Ｘ軸、Ｙ軸およびＺ軸は、相互に略垂直である。

第１ビアホール電極６は、下地層６ａと電極本体６ｂとから成り、電極本体６ｂは、表面側絶縁層３４からＺ軸方向に飛び出て形成してあり、飛び出している部分が、取出電極６ｃを構成している。また同様に、第２ビアホール電極８は、下地層８ａと電極本体８ｂとから成り、電極本体８ｂは、表面側絶縁層３４からＺ軸方向に飛び出て形成してあり、飛び出している部分が、取出電極８ｃを構成している。

下地層６ａ，８ａの厚みは、特に限定されないが、それぞれ、ビアホール５，７の内径の０．５〜２０％程度である。下地層６ａ，８ａの厚みを測定する際には、ビアホール５，７の底面以外の部分の下地層６ａ，８ａの厚みを測定する。ビアホール５，７の底面の部分は、イオンエッチングを用いてエッチングされる場合があるためである。この場合には、ビアホール５，７の底面の部分では、他の部分と比較して下地層６ａ，８ａが薄くなり、かつ、下地層６ａ，８ａの厚みがバラつく。

ビアホール５，７の内径は、特に限定されないが、それぞれ、３〜１００μｍ程度である。なお、ビアホール５，７の内径は、組成本体４の表面近傍の部分で測定する。素子本体４の厚みＴ０は、好ましくは、０．５〜８μｍである。なお、本実施形態では、ビアホール５，７は、素子本体４の表面から底面に向けて内径が徐々に小さくなるテーパ状に形成してあるが、成形が可能であれば、素子本体４の表面から底面に向けて内径が略同じとなるように形成してもよいし、逆テーパ状に形成してもよい。

電極本体６ｂ，８ｂの材質は、導電性材料であれば、特に限定されない。しかし、取出電極６ｃ，８ｃがハンダや導電性接着剤を介して他の外部端子に接続されることを考慮すると、Ｃｕ、Ｎｉ、Ａｇ、Ａｕ、あるいは、それらのいずれかの合金などが好ましい。高温負荷寿命を向上させる観点からはＣｕ、Ｎｉ、またはＣｕ−Ｎｉ合金が好ましく、Ｃｕが特に好ましい。

下地層６ａ，８ａは、電極本体６ｂ，８ｂとの密着接続性と、後述する第１接続部材１８ａおよび第２接続部材１８ｂとの密着接続性と、の両方に優れていることが好ましい。下地層６ａ，８ａは、たとえばＣｒ、Ｃｕ、Ｎｉ、Ｔｉ、あるいは、それらのいずれかの合金などで構成される。

下地層６ａ，８ａは、たとえば蒸着やスパッタリングなどの薄膜法により形成されることが好ましい。電極本体６ｂ，８ｂは、たとえばメッキ法などにより形成されることが好ましい。

また、下地層６ａ，８ａが複数の層からなっていてもよい。例えば、電極本体６ｂ，８ｂと同一の金属からなる層、Ｃｒ層、および、Ｔｉ層から選択される２つ以上の層からなっていてもよい。

各誘電体層１０は、たとえばアルミナ、ハフニア、酸化タンタル、ＢａＴｉＯ_３、（ＳｒＣａ）ＴｉＯ_３、（ＳｒＣａ）（ＴｉＺｒ）Ｏ_３、（ＢａＭｇ）ＴａＯ_６、（ＢａＳｒ）ＴｉＯ_３、ＳｒＴｉＯ_３などの誘電体材料で構成してあり、各誘電体層１０の厚みは、たとえば０．０１〜０．８μｍであることが好ましい。内部電極層１２は、たとえばＮｉ、Ｃｕ、Ｐｄ、Ａｕ、Ａｌ、Ｗ、Ｒｕ、Ｉｒ、Ｔａ、Ａｇ、あるいはそれらのいずれかの合金などの導電性材料で構成してある。各内部電極層１２の厚みは、たとえば０．１〜０．８μｍであることが好ましい。

各誘電体層１０および内部電極層１２は、それぞれ蒸着やスパッタリングなどの薄膜法により、支持基板３０の表面に形成される。支持基板３０は、たとえばシリコン基板、Ｎｉ箔、ガラス基板、アルミ箔、ＳＵＳ箔、および樹脂フィルムから選択される。上記樹脂フィルムは、例えばＰＥＮ、ＰＥＴ、エポキシ、ポリイミドなどから成る樹脂フィルムである。支持基板３０の厚みは、特に限定されない。

底面側絶縁層３２は、支持基板３０の表面を熱酸化することで形成してもよく、薄膜法にて形成してもよい。薄膜法にて底面側絶縁層３２を形成する場合には、底面側絶縁層３２の材質には特に限定はない。たとえば誘電体層１０と同様な材質としてもよい。底面側絶縁層３２の厚みも特に限定されない。しかし、底面側絶縁層３２の厚みは、誘電体層１０の厚みと同等以上であることが好ましい。

また、表面側絶縁層３４は、薄膜法にて形成してもよい。表面側絶縁層３４の材質には特に限定はない。たとえば誘電体層１０と同様な材質としてもよい。表面側絶縁層３４の厚みも特に限定されない。しかし、表面側絶縁層３４の厚みは誘電体層１０の厚みと同等以上であることが好ましい。

本実施形態では、内部電極層１２は、第１ビアホール電極６の位置で、第１ビアホール電極６の外径よりも大きな内径の第１隙間パターン１４ａ，１４ｂが形成してある。また、第２ビアホール電極８の位置で、第２ビアホール電極８の外径よりも大きな内径の第２隙間パターン１６ａ，１６ｂが形成してある。

積層方向の偶数番目に位置する内部電極層１２ａに形成してある第１隙間パターン１４ａには、内部電極層１２ａを構成する金属とは異なる第１接続部材１８ａが充填してある。これらの第１接続部材１８ａを介して第１ビアホール電極６と偶数番目に位置する内部電極層１２ａとが接続してある。第１接続部材１８ａは、図２Ａに示すように、第１隙間パターン１４ａから第１ビアホール５の内部に突き出すように、はみ出していてもよく、第１ビアホール電極６に食い込むように接続してあってもよい。

積層方向の奇数番目に位置する内部電極層１２ｂに形成してある第２隙間パターン１６ｂには、内部電極層１２ｂを構成する金属とは異なる第２接続部材１８ｂが充填してある。これらの第２接続部材１８ｂを介して第２ビアホール電極８と奇数番目に位置する内部電極層１２ｂとが接続してある。第２接続部材１８ｂは、図２Ａに示すように、第１接続部材１８ａと同様に、第２隙間パターン１４ｂから第２ビアホール７の内部に突き出すように、はみ出していてもよく、第２ビアホール電極８に食い込むように接続してあってもよい。

内部電極層１２ａ，１２ｂを構成する金属は任意である。例えば、Ｃｕ、Ｎｉ、Ｐｄ、Ａｌ、Ａｕ、Ｗ、Ｒｕ、Ｉｒ、Ｔａ、Ａｇ、Ｃｒ、Ｔｉあるいは、それらのいずれかの合金が好ましい。誘電体層１０の材質に応じて適宜選択することができ、好適な特性、例えば好適な静電容量あるいは圧電特性などが得られるように適宜選択することができる。また、高温負荷寿命を向上させる観点からはＮｉ、Ｃｕ、Ｐｄ、Ａｕ、あるいは、それらのいずれかを９０原子％以上含む合金が好ましく、ＮｉまたはＮｉを９０原子％以上含む合金が特に好ましい。

接続部材１８ａ，１８ｂを構成する金属は任意である。例えば、Ｃｕ、Ｎｉ、あるいは、それらのいずれかの合金が好ましい。高温負荷寿命を向上させる観点からはＣｕ、Ｎｉ、またはＣｕ−Ｎｉ合金が好ましく、Ｃｕが特に好ましい。

なお、「内部電極層を構成する金属とは異なる接続部材」とは、接続部材を構成する金属の組成が内部電極層を構成する金属の組成に対して１原子％以上、異なる場合を指す。

また、内部電極層１２ａ，１２ｂおよび接続部材１８ａ，１８ｂの選択においては、それぞれの密度を所定の範囲内とするように選択することが好ましい。具体的には、接続部材１８ａ，１８ｂの密度に対する内部電極層１２ａ，１２ｂの密度比（以下、単に密度比と呼ぶ場合がある）は１．００〜２．５０であることが好ましく、１．０４〜２．５０であることがさらに好ましく、１．０４〜２．２５であることが最も好ましい。なお、接続部材１８ａの密度に対する内部電極層１２ａの密度比および接続部材１８ｂの密度に対する内部電極層１２ｂの密度比の両方を上記の範囲内とすることが好ましい。密度比を所定の範囲内とすることで、特に熱衝撃への耐久性を向上させることができる。

本実施形態では、内部電極層１２ａと内部電極層１２ｂとは、同じ材質で構成してある。本実施形態では、積層方向の偶数番目に位置する内部電極層１２ａに形成してある第２隙間パターン１６ａは、空隙２０ｂとなっている。積層方向の偶数番目に位置する内部電極層１２ａと、第２ビアホール電極８と、が接続されていない。また、積層方向の奇数番目に位置する内部電極層１２ｂに形成してある第１隙間パターン１４ｂは、空隙２０ａとなっている。積層方向の奇数番目に位置する内部電極層１２ｂと、第１ビアホール電極６と、が接続されていない。

薄膜積層コンデンサ２の形状やサイズは、目的や用途に応じて適宜決定すればよい。本実施形態では、薄膜積層コンデンサ２のＺ軸方向の合計厚みを、たとえば７０μｍ以下、好ましくは５０μｍ以下、さらに好ましくは４０μｍ以下と薄くすることができる。薄膜積層コンデンサ２のＺ軸方向の合計厚みを上記の範囲内とすることで、薄膜積層コンデンサ２の低背化に寄与する。

なお、薄膜積層コンデンサ２における密度比の測定方法は任意である。例えば、薄膜積層コンデンサ２を薄層化した後に、ＴＥＭを用いて反射電子像を観察し、反射電子像から内部電極層の相対密度および接続部材の相対密度をそれぞれ求めて比率を算出するといった方法が挙げられる。

本実施形態の薄膜積層コンデンサ２の具体的な用途としては、たとえば小型化が要求される携帯電子機器のＩＣチップ近くに配置される埋め込み型コンデンサ、あるいはノイズフィルタ用コンデンサ、デカップリングコンデンサ、高耐圧コンデンサ、低ＥＳＬコンデンサ、大容量コンデンサなどの用途が例示される。

次に、本発明の一実施形態としての薄膜積層コンデンサ２の製造方法について具体的に説明する。

まず、図３に示すように、支持基板３０の表面に、底面側絶縁層３２を成膜し、その表面に、誘電体層１０と内部電極層１２とを、それぞれスパッタリング法などの薄膜法により、交互に積層して成膜し、素子本体４を形成する。そして、素子本体４の表面に、表面側絶縁層３４を形成する。底面側絶縁層３２は、誘電体層１０と同様に薄膜法で形成してもよいが、支持基板３０の表面を熱酸化して形成してもよい。表面側絶縁層３４は、誘電体層１０と同様に薄膜法で形成してもよいが、スピンコート法などにより形成してもよい。スピンコート法などにより形成する場合には、表面側絶縁層３４が樹脂により構成されていてもよい。

次に、図４に示すように、素子本体４の表面を選択的にマスキングして、素子本体４の表面から内部に入り込み、積層された内部電極層１２と誘電体層１０とをそれぞれ貫通する第１ビアホール５および第２ビアホール７を形成する。これらのビアホール５，７は、たとえば異方性エッチング、レーザ照射などの手法により形成する。異方性エッチングの種類は任意である。例えば、イオンエッチングなどが挙げられる。なお、素子本体４には、少なくとも１対のビアホール５，７を形成するが、複数対のビアホール５，７を形成してもよい。なお、ビアホールが３個以上ある場合は、必ずしも各ビアホールが対となるように形成する必要はない。

次に、図５に示すように、第２ビアホール７にレジスト４０を埋め込み、第１ビアホール５を通して各絶縁層（底面側絶縁層３２および表面側絶縁層３４）と誘電体層１０に対して選択性があるエッチングを行う。エッチングにより、第１ビアホール５に露出しているそれぞれの内部電極層１２ａ，１２ｂに、第１ビアホール５の内径よりも大きな内径を有する第１隙間パターン１４ａ，１４ｂを形成する。すなわち、第１ビアホール５に露出している内部電極層１２ａ，１２ｂの露出端を、第１ビアホール５の内周面から奥側に後退させる。各絶縁層と誘電体層１０に対して選択性があるエッチングを行う際には、第１ビアホール５に露出している誘電体層１０の露出端がエッチングされないように、内部電極層１２ａ，１２ｂの導電材料のみをエッチングするエッチング液を用いる。

同様に、第１ビアホール５にレジスト４０を埋め込み、第２ビアホール７を通して各絶縁層と誘電体層１０に対して選択性があるエッチングを行う。エッチングにより、第２ビアホール７に露出しているそれぞれの内部電極層１２ａ，１２ｂに、第２ビアホール７の内径よりも大きな内径を有する第２隙間パターン１６ａ，１６ｂを形成することができる。

図５に示す工程の後に、または、図５に示す工程の前に、図６に示すように、素子本体４のＸ軸方向の端部を、斜めに切断し、内部電極層１２ａ，１２ｂの端部を、露出面積が大きくなるように露出させる。そして、それらの露出端部に、メッキ用電極を取り付ける。まず、積層方向の偶数番目に配列してある内部電極層１２ａのみにマイナスの電圧が印加されるメッキ用電極５０ａを接続してマイナスの電圧が印加されるようにする。また、プラスの電圧が印加されるメッキ用電極５０ｂは、図６に示すように積層方向の奇数番目に配列してある内部電極層１２ｂに接続して内部電極層１２ｂにプラスの電圧が印加されるようにしてもよい。この場合には、内部電極層１２ａ，１２ｂの露出端部に、メッキ用電極５０ａ，５０ｂが交互に取付けられることになる。また、プラスの電圧が印加されるメッキ用電極を図６に示す箇所以外の箇所をメッキするためのメッキ用電極として用いてもよい。

その後に、少なくとも第１ビアホール５の内部をメッキ液で満たし、積層方向に沿って偶数番目に位置する内部電極層１２ａにのみメッキ析出のための電圧を印加させる。その結果、図７Ａに示すように、偶数番目に位置する第１隙間パターン１４ａにのみ第１接続部材１８ａをメッキにより析出させて充填することができる。したがって、偶数番目に位置する内部電極層１２ａと第１接続部材１８ａとを接続することができる。図２Ａに示すように、メッキにより形成される第１接続部材１８ａは、第１ビアホール５の内周面から内側に飛び出るようにメッキ条件、たとえばメッキ時間や印加電流などを制御してもよい。また、メッキ条件の制御により第１接続部材の密度を制御することができ、密度比を制御することができる。

同様に、第２ビアホール７の内部をメッキ液で満たし、積層方向に沿って奇数番目に位置する内部電極層１２ｂにのみメッキ析出のための電圧を印加させる。その結果、奇数番目に位置する第２隙間パターン１６ｂにのみ第２接続部材１８ｂをメッキにより析出させて充填することができる。したがって、奇数番目に位置する内部電極層１２ｂと第２接続部材１８ｂとを接続することができる。

なお、第２接続部材１８ｂの形成に際しては、図６に示すメッキ用電極５０ｂをマイナス側に反転させることが好ましい。逆に、図６に示すメッキ用電極５０ａはプラス側に反転させてもよい。また、プラスの電圧が印加される電極を図６に示す箇所以外の箇所をメッキするためのメッキ用電極として用いてもよい。また、第１接続部材１８ａと第２接続部材１８ｂは、メッキ液を共用できることから、同一の材質で形成することが好ましいが、別のメッキにより別材質で形成してもよい。

第１接続部材１８ａおよび第２接続部材１８ｂを形成した後には、レジスト４０を除去する。次に、図１Ａに示すように、第１ビアホール５の内周面および第２ビアホール７の内周面に、下地層６ａ，８ａを、それぞれスパッタリングなどの薄膜法により成膜する。下地層６ａ，８ａは同時に形成することができる。表面側絶縁層３４の上にも、薄膜法で成膜した膜が形成されるが、これらは、エッチングなどによりパターニングされて除去される。その後に、電極本体６ｂ，８ｂを、メッキ法などにより同時に形成することができる。

なお、第１ビアホール５では、積層方向の奇数番目に位置する第１隙間パターン１４ｂには、空隙２０ａが形成されて残っており、下地層６ａには接続されない。また、第２ビアホール７では、積層方向の偶数番目に位置する第２隙間パターン１６ａには、空隙２０ｂが形成されて残っており、下地層８ａには接続されない。

このようにして製造された本実施形態の薄膜積層コンデンサ２は、ハンダ付等によりプリント基板上などに実装され、各種電子機器等に使用される。あるいは、多層基板の内部に、薄膜積層コンデンサ２として埋込まれて使用される。

本実施形態に係る薄膜積層コンデンサ２では、内部電極層１２ａ，１２ｂは、異なる種類の金属で構成する必要はなく、同一種類の金属で構成される。したがって、内部電極層１２ａ，１２ｂを、たとえばスパッタリング法により形成する際には、１種類のスパッタターゲットを準備するのみでよく、また、スパッタリングを行うための装置構成もシンプルとなり、薄膜積層コンデンサ２の製造が容易であり、製造コストの低減を図ることができる。また、内部電極層１２ａ，１２ｂをパターニングするためのエッチング液として複数種類のエッチング液を準備する必要がなく、１種類のエッチング液のみを準備すれば十分である。この点でも、薄膜積層コンデンサ２の製造が容易であり、製造コストの低減を図ることができる。また、１種類のエッチング液のみでパターニングできるため、薄膜素子が形成してある素子本体４へのダメージも少なくすることができる。

さらに本実施形態の薄膜積層コンデンサ２では、従来の構造とは異なり、第１または第２ビアホール電極６，８と内部電極層１２とを直接に接続するのではなく、第１または第２接続部材１８ａ，１８ｂを介して接続してある。なお、第１または第２接続部材１８ａ，１８ｂの少なくとも一部と、当該第１または第２接続部材１８ａ，１８ｂが接続している内部電極層１２と、でＺ座標が同一であってもよい。また、内部電極層１２と第１または第２接続部材１８ａ，１８ｂとで構成する金属については、密度比を所定の範囲内とすることができる範囲で任意の種類とすることができる。そのため、内部電極層１２としては、誘電体層１０と一体化されて特定の性能（たとえば静電容量あるいは圧電特性など）を発揮させやすい材質を選択することが可能である。また、接続部材１８ａ，１８ｂとしては、ビアホール電極６，８と内部電極層１２との双方に接続されやすく特定の性能（たとえば耐熱衝撃特性あるいは耐電圧特性など）を発揮させやすい材質を選択することができる。

さらに本実施形態の薄膜積層コンデンサ２では、第１または第２隙間パターン１４ａ，１６ｂに充填されている第１または第２接続部材１８ａ，１８ｂが、衝撃吸収機能を有することが可能である。そのため、たとえば第１または第２ビアホール電極６，８の取出電極６ｃ，８ｃに外力が作用しても、第１または第２ビアホール電極６，８と内部電極層１２との間の接続が切断されるおそれも少なく、耐久性に優れている。あるいは、たとえば素子本体４に温度差などによる応力が作用した場合でも、第１または第２接続部材１８ａ，１８ｂが応力を緩和し、第１または第２ビアホール電極６，８と内部電極層１２との間の接続抵抗の劣化を抑制することができると共に、それらの間の電界集中も抑制することができる。

たとえば偶数番目に位置する内部電極層１２ａに形成してある第２隙間パターン１６ａは、空隙２０ｂとなっており、第２ビアホール電極８と偶数番目に位置する内部電極層１２ａとが接続されていない。また、たとえば奇数番目に位置する内部電極層１２ｂに形成してある第１隙間パターン１４ｂは、空隙２０ａとなっており、第１ビアホール電極６と奇数番目に位置する内部電極層１２ｂとが接続されていない。

また、本実施形態では、第１ビアホール電極６の電極本体６ｂを構成する主成分金属と、第１接続部材１８ａを構成する主成分金属とが、同一種類であることで、第１ビアホール電極６と第１接続部材１８ａとの接続信頼性を、さらに向上させることができる。また同様に、第２ビアホール電極８の電極本体８ｂを構成する主成分金属と、第２接続部材１８ｂを構成する主成分金属とが、同一種類であることで、第２ビアホール電極８と第２接続部材１８ｂとの接続信頼性を、さらに向上させることができる。

第２実施形態
図１Ｂおよび図２Ｂに示すように、本実施形態に係る薄膜積層コンデンサ２ａでは、以下に示す点以外は、第１実施形態の薄膜積層コンデンサ２と同様であり、同様な作用効果を奏する。

このコンデンサ２ａでは、積層方向の偶数番目に位置する内部電極層１２ａに形成してある第２隙間パターン１６ａには、第２絶縁部材２２ｂが充填してあり、第２ビアホール電極８と偶数番目に位置する内部電極層１２ａとが接続されていない。

また、積層方向の奇数番目に位置する内部電極層１２ｂに形成してある第１隙間パターン１４ｂには、第１絶縁部材２２ａが充填してあり、第１ビアホール電極６と奇数番目に位置する内部電極層１２ｂとが接続されていない。

なお、本実施形態では、第１絶縁部材２２ａと第２絶縁部材２２ｂとは、同じ種類の絶縁材料で構成してあることが好ましいが、必ずしも同じ種類の絶縁材料で構成してある必要はない。第１絶縁部材２２ａおよび第２絶縁部材２２ｂとしては、たとえば表面側絶縁層３４を構成する絶縁材料と同じ種類の絶縁材料で構成されていてもよいが、必ずしも同じ種類の絶縁材料で構成してある必要はない。

まず、第１接続部材１８ａおよび第２接続部材１８ｂを形成し、レジスト４０を除去するまでの工程は第１実施形態と同一である。その結果、図７Ｂに示す状態となる。次に、第１絶縁部材２２ａを隙間パターン１４ｂに形成し、第２絶縁部材２２ｂを隙間パターン１６ａに形成する。まず、第１ビアホール５および第２ビアホール７以外の素子本体４の表面を、後で除去するマスク４２で覆う。次に、第１ビアホール５および第２ビアホール７の内部に、塗布法または薄膜法により、絶縁材料２２を埋め込む。その結果、図７Ｃに示す状態となる。絶縁材料２２を埋め込む際には、第１隙間パターン１４ｂおよび第２隙間パターン１６ａの内部にも、絶縁材料が行き渡るように、絶縁材料の埋め込み方法を工夫する。絶縁材料の埋め込み方法としては、たとえばＡＬＤ(アトミックレイヤーデポジション)やゾルゲルを用いて各ビアホールの内部および各隙間パターンに絶縁物を形成する方法、超臨界流体を利用して樹脂を各ビアホールの内部および各隙間パターンに注入する方法、印刷または射出を真空および超音波環境で実施することにより各ビアホールの内部および各隙間パターンに樹脂を注入する方法などの方法、または、溶剤を各ビアホールの内部および各隙間パターンに注入して樹脂で置換する方法が挙げられる。これらの方法により、絶縁材料２２を第１ビアホール５の内部に埋め込む。その後に、第１ビアホール５および第２ビアホール７の内部を異方性エッチングし、第１ビアホール５の深さ方向および第２ビアホール７の深さ方向にのみ絶縁材料２２を除去する。そして、第１隙間パターン１４ｂの内部に入り込んだ絶縁材料２２は第１絶縁部材２２ａとして残し、第２隙間パターン１６ａの内部に入り込んだ絶縁材料２２は第２絶縁部材２２ｂとして残す。その結果、図７Ｄに示す状態となる。そして、マスク４２を除去する。マスク４２を除去する方法には特に制限はない。下地層の形成以降は第１実施形態と同様の方法で実施する。

本実施形態では、第１絶縁部材２２ａおよび第２絶縁部材２２ｂの存在により、接続すべきではない箇所の絶縁が確実になる。

第３実施形態
図１Ｃに示すように、本実施形態に係る薄膜積層コンデンサ２ｂでは、以下に示す点以外は第１実施形態または第２実施形態と同様であり、同様な作用効果を奏する。

本実施形態の薄膜積層コンデンサ２ｂでは、図１Ａに示す支持基板３０を用いない。その代わりに底面側絶縁層３２ａが、上述した実施形態の底面側絶縁層３２よりも厚く成形してある。例えば、底面側絶縁層３２ａの厚みを０．２μｍ以上３０μｍ以下とする。また、第１ビアホール５および第２ビアホール７が、それぞれ素子本体４ｂを表面から裏面まで貫通するように形成してある。そして、素子本体４ｂの裏面には、反対側取出電極６ｄ，８ｄが、それぞれ第１ビアホール電極６および第２ビアホール電極８に接続するように形成してある。

本発明は、上述した実施形態に限定されるものではなく、本発明の範囲内で種々に改変することができる。

たとえば、本発明の薄膜積層電子部品は、薄膜積層コンデンサに限らず、その他の積層電子部品に適用することが可能である。その他の積層電子部品としては、誘電体層（絶縁層）が内部電極を介して積層される全ての電子部品であり、たとえばバンドパスフィルタ、インダクタ、積層三端子フィルタ、圧電素子、ＰＴＣサーミスタ、ＮＴＣサーミスタ、バリスタなどが例示される。

以下、本発明をさらに詳細な実施例に基づき説明するが、本発明はこれら実施例に限定されない。

（実験例１）
まず、支持基板として４インチシリコンウエハーを準備した。

次に、支持基板上に底面側絶縁層としてアルミナ膜を成膜した。成膜はスパッタリングにて行い、底面側絶縁層の厚みが５００ｎｍとなるようにした。

次に、内部電極層となる金属膜３００ｎｍおよび誘電体層となるアルミナ膜１００ｎｍをこの順番で成膜した。成膜はスパッタリングにて行った。金属膜の材質を下表１に示す。

上記の金属膜およびアルミナ膜の成膜は４回繰り返した。その後、さらに表面側絶縁層としてアルミナ膜を２００ｎｍ成膜した。以上より、３層構造の素子本体が得られた。以下、表面側絶縁層に近い金属膜から順番に金属膜１、金属膜２、金属膜３および金属膜４とする。

素子本体の表面全体をレジストでカバーした後に露光・現像することで、素子本体の表面を選択的にマスキングした。そして、ドライエッチングの一種であるＡｒガスを用いたイオンエッチングで開口部を異方性エッチングすることで、内部電極層と誘電体層とをそれぞれ貫通する第１ビアホールおよび第２ビアホールをそれぞれ４つ、形成した。各ビアホールの内径は２０μｍとした。また、この時点では、各ビアホールにおいて金属膜１〜４およびアルミナ膜が露出している。

次に、シリコンウエハーの外周を幅３ｍｍの寸法で斜めに研磨した。研磨には砥石を用いた。そして、金属膜１〜４を外周部に露出させた。

次に、金属膜１〜４の各露出端部にメッキ用電極を取り付けた。メッキ用電極は金属膜１〜４に対してそれぞれ独立に接触するように配置した。なお、メッキ用電極はそれぞれ独立に給電可能である。

第２ビアホールのみにレジストを埋め込んだ後に、第１ビアホールを通して各絶縁層と誘電体層に対して選択性があるエッチングを、ウエットエッチングにて行った。第１ビアホール内部に露出している金属膜１〜４を約１μｍ、サイドエッチングした。エッチング液の種類は金属膜の材質にあわせて適宜選択した。また、第１ビアホール内部に露出しているアルミナ膜はサイドエッチングしないエッチング液を選択した。

水洗によりエッチング液を除去したのちに、金属膜２および金属膜４に給電して電気メッキを行い、金属膜２および金属膜４のサイドエッチングした部分に第１接続部材となるメッキ膜を成長させた。メッキ膜の材質を下表１に示す。メッキ液はメッキ膜の材質に応じて適宜選択した。また、メッキ膜の密度はメッキ条件を適宜変化させることで制御した。

水洗によりメッキ液を除去し、ＩＰＡ置換により前記水洗で付着した水をＩＰＡに置換し、乾燥によりＩＰＡを蒸発させた。

次に、第２ビアホールのレジストを除去した後、第１ビアホールにレジストを埋め込んだ。そして、第１ビアホールと同様に第２ビアホールを通して各絶縁層と誘電体層に対して選択性があるエッチングを行った。

水洗によりエッチング液を除去したのちに、金属膜１および金属膜３に給電して電気メッキを行い、金属膜１および金属膜３のサイドエッチングした部分に第２接続部材となるメッキ膜を成長させた。第２接続部材の形成に関しては、上記以外の条件は第１接続部材の形成と同様の条件で実施した。

水洗によりメッキ液を除去し、ＩＰＡ置換により付着した水をＩＰＡに置換し、乾燥してＩＰＡを蒸発させた。

その後、第１ビアホールのレジストを除去し、スパッタリングにより各ビアホールの内周面および表面側絶縁層に下地層を形成した。下地層の形成は、Ｃｒ膜を５０ｎｍ成膜した後に、Ｃｕ膜を５００ｎｍ成膜することにより行った。なお、第１ビアホールおよび第２ビアホールで接続部材が形成されなかった部分は空隙が形成されて残った。

次に、パターニングを行った後にＣｕメッキを行い、第１ビアホールおよび第２ビアホールにＣｕからなる電極本体および取出電極を形成した。

次に、表面側絶縁層に形成されパターニング後にも残存していた下地層を除去して１ｍｍ角のチップに個片化し、各試料の積層薄膜コンデンサを作製した。

本実施例での金属膜（内部電極層）およびメッキ膜（接続部材）の密度は、積層セラミックコンデンサを形成した基板と同バッチでモニター用のダミー基板を設置し、ダミー基板上に形成した金属膜およびメッキ膜の密度を本実施例での金属膜（内部電極層）およびメッキ膜（接続部材）の密度とした。

具体的には、ダミー基板上に形成した金属膜およびメッキ膜について質量膜厚を蛍光Ｘ線で測定し、ダミー基板上に形成した金属膜およびメッキ膜の実測膜厚を電子顕微鏡で測定し、質量膜厚および実測膜厚から密度を算出した。なお、実際に各試料の内部電極層の密度および接続部材の密度を測定しても実質的に同一な結果となることを確認している。

高温負荷寿命（ＨＡＬＴ）試験では、２００個の積層薄膜コンデンサに対して、温度１３５℃において、電圧４Ｖの印加状態に保持した。印加開始時の絶縁抵抗から絶縁抵抗が一桁落ちた状態を故障と判定した。ワイブル解析から故障率が５０％となる時間を算出し、平均故障時間（ＭＴＴＦ）とした。本実施例では、平均故障時間６０ｈ以上を良好とし、８０ｈ以上をより良好とし、１００ｈ以上をさらに良好とし、１２０ｈ以上を最も良好とした。

熱衝撃試験では各積層薄膜コンデンサ２００個に対して、下記（ｉ）工程〜（ｉｖ）工程からなる熱処理サイクルを１０００サイクル行った。
（ｉ）積層薄膜コンデンサを、コンデンサ試料の温度が−５５℃となる温度条件のもとで３０分保持する工程
（ｉｉ）上記保持時間の１０％の時間（３分）以内に積層薄膜コンデンサの温度を１２５℃まで昇温する工程
（ｉｉｉ）積層薄膜コンデンサの温度が１２５℃となる温度条件のもとで３０分保持する工程
（ｉｖ）上記保持時間の１０％の時間（３分）以内に積層薄膜コンデンサの温度を−５５℃まで降温する工程

熱衝撃試験では、熱処理前の絶縁抵抗と、１０００サイクル、熱処理行った後の絶縁抵抗とをそれぞれ測定した。具体的には、積層薄膜コンデンサ２００個について、熱処理前の絶縁抵抗に対する熱処理後の絶縁抵抗の低下率が５０％未満であるサンプルを良好と判定し、良好なサンプルの割合を調べた。９０％以上のサンプルが良好な結果となる場合をＡ、７５％以上９０％未満の試料が良好な結果となる場合をＢ、７５％未満の試料が良好な結果となる場合をＣとした。本実施例では、７５％以上の試料が良好な結果となる場合、すなわち、上記の評価がＡまたはＢとなる場合を良好とした。また、９０％以上の試料が良好な結果となる場合、すなわち、上記の評価がＡとなる場合を特に良好とした。

表１より、内部電極層の組成を変化させても良好な高温負荷寿命となり、特に内部電極層がＮｉからなる場合に良好な高温負荷寿命となった。また、密度比が１．０４〜２．２５である場合には熱衝撃への耐久性も特に良好となった。

なお、Ｃｕ−Ｎｉ合金とはＣｕが９０ａｔ％以上、Ｎｉが１ａｔ％以上１０ａｔ％以下である合金のことである。また、Ａｌ−Ｎｉ合金とは、Ａｌが９０ａｔ％以上、Ｎｉが１ａｔ％以上１０ａｔ％以下である合金のことである。本実施例では、Ｃｕ−Ｎｉ合金は原子数比でＣｕ：Ｎｉ＝９０：１０であり、Ａｌ−Ｎｉ合金は原子数比でＡｌ：Ｎｉ＝９７：３である。

（実験例２）
実験例２では、実験例１における接続部材、下地層のＣｕ膜、および、電極本体をすべてＣｕからＮｉに変更した点以外は実験例１と同条件で実施した。結果を表２に示す。

表２より、内部電極層の組成を変化させても良好な高温負荷寿命となった。また、密度比が１．０４〜２．２５である場合には熱衝撃への耐久性も特に良好となった。

（実験例３）
実験例３では、電極本体と接続部材とで材質が異なる点以外は実験例１および実験例２と同条件で実施した。なお、下地層については、電極本体がＣｕからなる場合には実験例１と同様にＣｕ膜を用い、電極本体がＮｉからなる場合には実験例２と同様にＮｉ膜を用いた。結果を表３に示す。

表３より、内部電極層の組成を変化させても良好な高温負荷寿命となった。また、密度比が１．０４〜２．２５である場合には熱衝撃への耐久性も特に良好となった。

２，２ａ〜２ｂ… 薄膜積層コンデンサ
４，４ａ〜４ｂ… 素子本体
５… 第１ビアホール
６… 第１ビアホール電極
６ａ… 下地層
６ｂ… 電極本体
６ｃ… 取出電極
６ｄ… 反対側取出電極
７… 第２ビアホール
８… 第２ビアホール電極
８ａ… 下地層
８ｂ… 電極本体
８ｃ… 取出電極
８ｄ… 反対側取出電極
１０… 誘電体層（絶縁層）
１２… 内部電極層
１２ａ… 偶数番目の内部電極層
１２ｂ… 奇数番目の内部電極層
１４ａ，１４ｂ… 第１隙間パターン
１６ａ，１６ｂ… 第２隙間パターン
１８ａ… 第１接続部材
１８ｂ… 第２接続部材
２０ａ，２０ｂ… 空隙
２２… 絶縁材料
２２ａ… 第１絶縁部材
２２ｂ… 第２絶縁部材
３０… 支持基板（支持体）
３２，３２ａ… 底面側絶縁層
３４… 表面側絶縁層
４０… レジスト
４２… マスク
５０ａ，５０ｂ… メッキ用電極

Claims (8)

1. 内部電極層と絶縁層とが積層方向に交互に積層してある素子本体と、
   前記素子本体の表面から前記素子本体の内部に入り込み、積層方向に沿って偶数番目に位置する前記内部電極層に接続してある第１ビアホール電極と、
   前記素子本体の表面から前記素子本体の内部に入り込み、積層方向に沿って奇数番目に位置する前記内部電極層に接続してある第２ビアホール電極と、を有する薄膜積層電子部品であって、
   それぞれの前記内部電極層は、前記第１ビアホール電極の位置で、前記第１ビアホール電極の外径よりも大きな内径の第１隙間パターンが形成してあると共に、前記第２ビアホール電極の位置で、前記第２ビアホール電極の外径よりも大きな内径の第２隙間パターンが形成してあり、
   偶数番目に位置する前記内部電極層に形成してある第１隙間パターンには、前記内部電極層を構成する金属とは異なる第１接続部材が充填してあり、前記第１接続部材を介して前記第１ビアホール電極と偶数番目に位置する前記内部電極層とが接続してあり、
   奇数番目に位置する前記内部電極層に形成してある第２隙間パターンには、前記内部電極層を構成する金属とは異なる第２接続部材が充填してあり、前記第２接続部材を介して前記第２ビアホール電極と奇数番目に位置する前記内部電極層とが接続してある薄膜積層電子部品。
2. 偶数番目に位置する前記内部電極層に形成してある第２隙間パターンは、空隙となっており、前記第２ビアホール電極と偶数番目に位置する前記内部電極層とが接続されていない請求項１に記載の薄膜積層電子部品。
3. 偶数番目に位置する前記内部電極層に形成してある第２隙間パターンには、絶縁部材が充填してあり、前記第２ビアホール電極と偶数番目に位置する前記内部電極層とが接続されていない請求項１に記載の薄膜積層電子部品。
4. 奇数番目に位置する前記内部電極層に形成してある第１隙間パターンは、空隙となっており、前記第１ビアホール電極と奇数番目に位置する前記内部電極層とが接続されていない請求項１〜３のいずれかに記載の薄膜積層電子部品。
5. 奇数番目に位置する前記内部電極層に形成してある第１隙間パターンには、絶縁部材が充填してあり、前記第１ビアホール電極と奇数番目に位置する前記内部電極層とが接続されていない請求項１〜３のいずれかに記載の薄膜積層電子部品。
6. 前記第１ビアホール電極を構成する主成分金属と、前記第１接続部材を構成する主成分金属とが、同一種類である請求項１〜５のいずれかに記載の薄膜積層電子部品。
7. 前記第２ビアホール電極を構成する主成分金属と、前記第２接続部材を構成する主成分金属とが、同一種類である請求項１〜６のいずれかに記載の薄膜積層電子部品。
8. 前記素子本体は、支持体上に形成してある請求項１〜７のいずれかに記載の薄膜積層電子部品。

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