CN110349925B - 一种叠层封装基板及其制备方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 111
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 23
- 238000002360 preparation method Methods 0.000 title claims abstract description 17
- 239000010409 thin film Substances 0.000 claims abstract description 109
- 239000003990 capacitor Substances 0.000 claims abstract description 88
- 230000003647 oxidation Effects 0.000 claims abstract description 42
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 42
- 238000000034 method Methods 0.000 claims abstract description 36
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 33
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 32
- 239000010408 film Substances 0.000 claims description 103
- 238000001259 photo etching Methods 0.000 claims description 24
- 238000000151 deposition Methods 0.000 claims description 22
- 238000004519 manufacturing process Methods 0.000 claims description 18
- 229920002120 photoresistant polymer Polymers 0.000 claims description 13
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 10
- 238000005240 physical vapour deposition Methods 0.000 claims description 9
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 230000017525 heat dissipation Effects 0.000 abstract description 13
- 239000010410 layer Substances 0.000 description 49
- 238000010586 diagram Methods 0.000 description 18
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 description 15
- 239000003792 electrolyte Substances 0.000 description 13
- 238000001704 evaporation Methods 0.000 description 12
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 10
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 9
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 5
- 230000008020 evaporation Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000003921 oil Substances 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- 239000000956 alloy Substances 0.000 description 3
- 238000002048 anodisation reaction Methods 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 235000006408 oxalic acid Nutrition 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 238000007743 anodising Methods 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 239000012808 vapor phase Substances 0.000 description 2
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000002378 acidificating effect Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- KGBXLFKZBHKPEV-UHFFFAOYSA-N boric acid Chemical compound OB(O)O KGBXLFKZBHKPEV-UHFFFAOYSA-N 0.000 description 1
- 239000004327 boric acid Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000004100 electronic packaging Methods 0.000 description 1
- 239000008204 material by function Substances 0.000 description 1
- 229910052755 nonmetal Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000008092 positive effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000002207 thermal evaporation Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
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- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
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- H—ELECTRICITY
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Geometry (AREA)
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- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
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- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Semiconductor Integrated Circuits (AREA)
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Abstract
本发明公开了一种叠层封装基板及其制备方法,该基板包括:导热衬底、若干薄膜电阻、若干薄膜电容、叠层布线、铝通柱、多孔介质、导带;其中,叠层布线为在导热衬底的抛光表面上阳极氧化制作而成,叠层布线包括从导热衬底上依次排布的第一层布线层、第二层布线层、第三层布线层…第n层布线层,薄膜电阻和薄膜电容均埋置于布线层内,铝通柱埋置于布线层内或者位于基板表面。本发明克服了现有封装基板中精度难以控制、散热性能差、工序复杂等问题。
Description
技术领域
本发明属于半导体叠层封装领域,尤其涉及一种叠层封装基板及其制备方法。
背景技术
随着电子封装模块向大功率、小型化、轻量化、高性能方向发展,无源元件在复杂封装基板上所占表面积与互连点数越来越多,传统封装基板依靠增加层数来提高封装密度的方法,很难满足下一代综合电子系统对大规模集成电路和大量无源器件的集成需求。
印制电路板(PCB)无源集成技术采用分立器件,限制了PCB体积的减小,尺寸精度控制较难;而低温共烧陶瓷(LTCC)技术需要材料间有良好的兼容性,埋置精度受到限制。而基于功能材料的无源元件集成却发展缓慢, 现有封装基板中精度难以控制,散热性能差,工序复杂等不利因素。
发明内容
本发明针对上述现有技术中存在的问题,提出一种叠层封装基板及其制备方法,能够精确埋置薄膜无源元件(薄膜电阻、薄膜电容),克服了现有封装基板中精度难以控制、散热性能差、工序复杂等问题。
为解决上述问题,本发明的技术方案为:
一种叠层封装基板,包括:导热衬底、薄膜电阻、若干薄膜电容、叠层布线、铝通柱、多孔介质、导带;
其中,所述导热衬底的表面粗糙度为纳米级,所述叠层布线为在所述导热衬底的抛光表面上阳极氧化制作而成,所述叠层布线包括从所述导热衬底上依次排布的多层布线层,所述薄膜电阻、所述薄膜电容、所述多孔介质、所述导带均埋置于所述叠层布线内,所述铝通柱埋置于所述叠层布线内或者设置于所述基板表面,埋置于所述布线层内的所述铝通柱具有层间互连的功能,位于所述基板表面的所述铝通柱表面可以贴装芯片,多孔介质具有散热通道的作用。
优选地,所述薄膜电阻埋置于所述导热衬底和所述叠层布线之间,所述薄膜电容埋置于第一层布线层内。
优选地,每层所述布线层的厚度为5~20μm。
优选地,所述多孔介质为微孔结构的氧化铝,微孔结构具有散热通道的作用。
本发明还提供了一种叠层封装基板的制备方法,包括以下步骤:
S1:在所述导热衬底的表面上制作薄膜电阻;
具体地,清洗导热衬底,以除去衬底表面油污和杂质,采用lift-off工艺在所述导热衬底的抛光表面上制作薄膜电阻;具体工艺为在所述导热衬底的抛光表面涂胶并光刻预埋薄膜电阻窗口,对预埋了薄膜电阻窗口图形的衬底沉积薄膜电阻,然后通过去胶将非布线区域金属剥离;
S2:制备电容介质薄膜;
具体地,物理气相沉积Ta/Al膜,利用光刻胶预制薄膜电容的下电极窗口,致密氧化形成所述薄膜电容的下电极图形,以阻挡薄膜电容的下电极氧化穿透;
S3:在所述步骤S2的基础上制备电容介质薄膜;
具体地,在所述步骤S2的基础上采用lift-off工艺形成电容介质薄膜;具体步骤为:对形成了所述薄膜电容的下电极图形的衬底,利用光刻胶光刻出预埋薄膜电容介质窗口,且该窗口宽度等于薄膜电容下电极图形宽度,然后沉积薄膜电容介质,最后通过去胶将非布线区域电容介质剥离;
S4:制备第一层布线层,完成埋置薄膜电容,形成多孔介质、铝通柱;
具体地,在形成所述电容介质薄膜的衬底物理气相沉积导带Al膜,光刻所述薄膜电阻、所述薄膜电容电极互连图形,形成导带,多孔阳极氧化电极布线互连图形,形成第一布线层、多孔介质、铝通柱,完成埋置所述薄膜电容;
S5:制备第二布线层;
具体地,物理气相沉积Ta/Al膜,光刻布线互连图形,致密阳极氧化布线互联图形,形成第二布线层;
S6:在所述步骤S5的基础上制备第三布线层,形成埋置多孔介质、铝通柱;
具体地,在所述步骤S5的基础上物理气相沉积导带Al膜,光刻布线互联图形,形成导带,多孔阳极氧化布线互连图形,形成第三布线层、多孔介质、铝通柱;
其中,重复所述步骤S5、所述步骤S6可制作多层布线层,预埋多个薄膜电容重复所述步骤S2~S4,预埋多个薄膜电阻重复所述步骤S1,所述步骤S1、步骤S2~S4、步骤S5~S6顺序不分先后,从而制备叠层封装基板。
优选地,所述步骤S5中的致密阳极氧化布线互联图形时形成致密型氧化膜,所述致密型氧化膜的厚度为1~10μm。
优选地,所述物理气相沉积Ta/Al膜为先沉积Ta膜,然后再沉积Al膜,所述Ta膜厚度为50~100nm,所述Al膜厚度为5~15μm。
优选地,所述步骤S4或S6中的Al层的厚度为5~10μm。
优选地,所述致密氧化的过程时间为10~20min。
优选地,所述致密阳极氧化的过程时间为20~40min,所述致密阳极氧化所用的电解液为柠檬酸电解液。
所述多孔阳极氧化的过程时间为20~40min,所述多孔阳极氧化所用的电解液为硫酸、磷酸、草酸电解液中的一种。
本发明由于采用以上技术方案,使其与现有技术相比具有以下的优点和积极效果:
本发明提供的一种基于物理气相沉积和阳极氧化技术的多功能封装基板,将无源元件与布线层集中在封装基板上,基板热导率高,精确埋置薄膜电阻和薄膜电容,提高了三维封装的密度和可靠性。制备方法流程简化,工序简单。本发明提供的制备方法采用光刻薄膜电阻窗口,然后气相沉积薄膜电阻,精确控制薄膜电阻位置,同时阳极氧化可精确控制薄膜电阻值。对于薄膜电容制备同样采用光刻薄膜电容下电极窗口,薄膜电容介质窗口,同样精确控制薄膜电容的位置,阳极氧化布线过程中可精确控制薄膜电容值。
附图说明
图1 为本发明的叠层基板的结构示意图一;
图2为本发明的叠层基板的制造方法的工艺流程图;
图3a为光刻薄膜电阻窗口后基板的结构示意图;
图3b为蒸发沉积薄膜电阻后基板的结构示意图;
图3c为蒸发沉积Ta/Al膜后基板的结构示意图;
图3d为光刻薄膜电容下电极窗口后基板的结构示意图;
图3e为致密氧化薄膜电容下电极图形后基板的结构示意图;
图3f为光刻薄膜电容介质窗口后基板的结构示意图;
图3g为蒸发沉积薄膜电容介质膜后基板的结构示意图;
图3h为蒸发沉积Al膜后基板的结构示意图;
图3i为光刻电极互连图形基板的结构示意图;
图3j为多孔阳极氧化电极互连图形基板的结构示意图;
图3k为蒸发沉积Ta/Al膜基板的结构示意图;
图3l为光刻互连图形基板的结构示意图;
图3m为致密阳极氧化互连图形基板的结构示意图;
图3n为蒸发沉积Al膜基板的结构示意图;
图3o为光刻互连图形基板的结构示意图;
图3p为多孔阳极氧化布线图形基板的结构示意图;
图3q为叠层基板的结构示意图二。
附图标记说明:11-导热衬底;12-第一层布线层;13-第二层布线层;14-第三层布线层;15-第四层布线层;1-多孔氧化铝介质;2-薄膜电阻;3-薄膜电容;4-Al膜;5-铝通柱;6-薄膜电阻窗口;7-PR;8-Ta/Al膜;9-薄膜电容的下电极窗口;10-薄膜电容的下电极图形;16-薄膜电容介质窗口;17-薄膜电容介质;18-薄膜电容上电极;19-薄膜电容下电极;20-致密型氧化膜;21-薄膜电阻电极;22-导带。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种叠层基板及其制备方法作进一步详细说明。根据下面说明,本发明的优点和特征将更清楚。
参考图1,一种叠层封装基板,包括:导热衬底11、若干薄膜电阻2、若干薄膜电容3、叠层布线、铝通柱5、多孔介质、导带22;
其中,导热衬底11的表面粗糙度为纳米级,叠层布线为在导热衬底的抛光表面上阳极氧化制作而成,叠层布线包括从导热衬底上依次排布的第一布线层、第二布线层、第三布线层…第n布线层,薄膜电阻2、薄膜电容3均埋置于布线层内,铝通柱5埋置于布线层内或者位于基板表面,埋置于布线层内的铝通柱5具有层间互连的功能,位于基板表面的铝通柱5表面可以贴装芯片,多孔介质具有散热通道的作用。
优选地,薄膜电阻2埋置于导热衬底11和第一层布线层12之间,薄膜电容3埋置于第一层布线层12内。
优选地,第n布线层的厚度为5~20μm。
优选地,多孔介质为微孔结构的氧化铝,微孔结构具有散热通道的作用。
参考图2、图3,本发明还提供了一种叠层封装基板的制备方法,包括以下步骤:
S1:参考图3a~3b,清洗导热衬底11,以除去衬底表面油污和杂质,采用lift-off工艺在导热衬底11的抛光表面上制作薄膜电阻2;具体工艺为在导热衬底11的抛光表面涂胶PR 7并光刻预埋薄膜电阻窗口6,对预埋了薄膜电阻窗口6的衬底沉积薄膜电阻2,然后通过去胶将非布线区域金属剥离;
S2:参考图3c~3e,物理气相沉积Ta/Al膜8,利用光刻胶PR 7预制薄膜电容的下电极窗口9,致密氧化形成薄膜电容的下电极图形10,以阻挡薄膜电容的下电极氧化穿透;
S3:参考图3f~3g,在步骤S2的基础上采用lift-off工艺形成薄膜电容介质17;具体步骤为:对形成了薄膜电容的下电极图形10的衬底,利用光刻胶PR 7光刻出预埋薄膜电容介质窗口16,且该窗口宽度等于薄膜电容下电极图形10宽度,然后沉积薄膜电容介质17,最后通过去胶将非布线区域薄膜电容介质17剥离;
S4:参考图3h~3j,在形成电容介质薄膜的衬底物理气相沉积Al膜4,光刻薄膜电阻2、薄膜电容电极互连图形,形成导带22,多孔阳极氧化电极布线互连图形,形成第一布线层、多孔氧化铝介质1、薄膜电容上电极18、薄膜电容下电极19,完成埋置薄膜电容3;
S5:参考图3k~3m,物理气相沉积Ta/Al膜8,光刻布线互连图形,致密阳极氧化布线互联图形,形成第二布线层;
S6:参考图3n~3q,在步骤S5的基础上物理气相沉积Al膜4,光刻布线互联图形,形成导带22,多孔阳极氧化布线互连图形,形成第三布线层,完成埋置多孔氧化铝介质1、铝通柱5,形成薄膜电阻电极21,图3q中只是显示了薄膜电阻的其中一个电极;
其中,重复步骤S5、步骤S6可制作第n布线层,预埋多个薄膜电容重复步骤S2-S4,预埋多个薄膜电阻2重复步骤S1,步骤S1、步骤S2~S4、步骤S5~S6顺序不分先后,即在实际生产中可以先进行布线然后再埋置电阻或电容。
优选地,步骤S5中的致密阳极氧化布线互联图形时形成致密型氧化膜20,致密型氧化膜的厚度为1~10μm。
优选地,物理气相沉积Ta/Al膜为先沉积Ta膜,然后再沉积Al膜,Ta膜厚度为50~100nm,Al膜厚度为5~15μm。
优选地,Al膜4的厚度为5~10μm。
优选地,致密氧化的过程时间为10~20min。
优选地,致密阳极氧化的过程时间为20~40min,多孔阳极氧化的过程时间为20~40min。
优选地,致密阳极氧化所用的电解液为柠檬酸电解液,多孔阳极氧化所用的电解液为硫酸、磷酸、草酸电解液中的一种。
优选地,物理气相沉积为蒸发沉积。
本发明提供的一种基于物理气相沉积和阳极氧化技术的多功能封装基板,将无源元件与布线层集中在封装基板上,基板热导率高,精确埋置薄膜电阻和薄膜电容,提高了三维封装的密度和可靠性。制备方法流程简化,工序简单。本发明提供的制备方法采用光刻薄膜电阻窗口,然后气相沉积薄膜电阻,精确控制薄膜电阻位置,同时阳极氧化可精确控制薄膜电阻值。对于薄膜电容制备同样采用光刻薄膜电容下电极窗口,薄膜电容介质窗口,同样精确控制薄膜电容的位置,阳极氧化布线过程中可精确控制薄膜电容值。需要说明的是薄膜无源元件集成技术可提供优良的元件精度和功能密度,覆盖应用于全阻容范围,是一种具有发展潜力的无源元件集成技术。
散热性能好的基板材料包括金属(铝、铜)合金材料和金属-非金属复合材料等。其中,金属铝具有热导率高、易加工成型、可阳极氧化成介质氧化铝、成本低等优点,成为散热基板的选择材料之一。
参考图1,基于铝阳极氧化技术的功能与结构一体化叠层基板的结构,包括:导热衬底11、第一布线层12、第二布线层13、第三布线层14、第四布线层15、多孔氧化铝介质1、薄膜电阻2、薄膜电容3、导带22、铝通柱5,其中薄膜电阻2埋置于导热衬底11和第一布线层间12,薄膜电容埋置于第一层布线层12内,基板表面的铝通柱5可以作为表面焊盘贴装芯片,布线层间的铝通柱5具有层间互连的功能,多孔氧化铝介质1内部的微孔具有散热通道的作用。导热衬底11选用金属铝合金材料,热导率高,散热性能好。且本实施例的基板结构具有良好的散热性能。
实施例1
本实施例提供基于铝阳极氧化技术的功能与结构一体化叠层基板制备方法,选用厚度0.5mm的铝硅(AlSi)合金高导热衬底11。
参考图2、图3,该基于铝阳极氧化技术的基板制造方法包括以下步骤:
S1. 参考图3a~3b,用化学方法清洗高导热衬底11,以除去表面油污和杂质。在抛光至纳米级的AlSi导热衬底11的表面涂胶PR 7并光刻预埋薄膜电阻窗口6,对预埋了薄膜电阻窗口6的衬底沉积薄膜电阻2,然后通过去胶将非布线区域金属剥离。
S2. 参考图3c~3e,蒸发沉积钽/铝(Ta/Al)膜8,Ta膜厚度100nm,Al膜厚度5μm,光刻薄膜电容下电极窗口9,该窗口尺寸大于设计尺寸数个毫米,在稀释的柠檬酸溶液中致密氧化,使薄膜电容下电极表面致密氧化,形成薄膜电容下电极图形10。
S3. 参考图3f~3g,去胶后对形成了薄膜电容的下电极图形10的衬底,利用光刻胶PR 7光刻出预埋薄膜电容介质窗口16,且该窗口宽度与薄膜电容下电极图形10宽度相同,然后沉积薄膜电容介质17,最后通过去胶将非布线区域薄膜电容介质17剥离。
S4. 参考图3h~3j,蒸发沉积Al膜4,厚度5μm,光刻薄膜电阻电极图形、薄膜电容电极互连图形,形成导带22,在稀释的磷酸溶液中多孔阳极氧化电极互连图形,形成第一布线层,完成埋置薄膜电容3,形成多孔氧化铝介质1、薄膜电容上电极18、薄膜电容下电极19。
S5. 参考图3k~3m,蒸发沉积Ta/Al膜8,Ta膜厚度100nm,Al膜厚度5μm,光刻互连图形,致密阳极氧化互连图形,形成第二布线层、致密型氧化膜20。
S6. 参考图3n~3q,蒸发沉,Al膜4,Al膜厚度5μm,光刻互连图形,形成导带22,多孔阳极氧化布线图形,形成第三布线层,完成埋置多孔氧化铝介质1、铝通柱5,形成薄膜电阻电极21(图3q只是截面图,只是显示薄膜电阻的其中一个电极,另一个电极在电路中)。
实施例2
本实施例提供的基于铝阳极氧化技术的功能与结构一体化叠层基板制造方法,选用厚度0.254mm的氮化铝(AlN)高导热衬底11。
参阅图2、图3,该基于铝阳极氧化技术的基板制造方法包括以下步骤:
S1. 参考图3a~3b,用化学方法清洗高导热衬底11,以除去表面油污和杂质。在抛光至纳米级的AlSi衬底表面,光刻预置薄膜电阻图形窗口4,用lift-off工艺制作薄膜电阻2。
S2. 参考图3c~3e,蒸发沉积钽/铝(Ta/Al)膜8,Ta膜厚度80nm,Al膜厚度10μm,光刻薄膜电容下电极窗口9,该窗口尺寸大于设计尺寸数个毫米,在稀释的柠檬酸溶液中致密氧化,使薄膜电容下电极表面致密氧化,形成薄膜电容下电极图形10。
S3. 参考图3f~3g,去胶后二次光刻薄膜电容介质窗口16,窗口尺寸与设计电容电极尺寸相同,用lift-off工艺制作薄膜电容介质17。
S4. 参考图3h~3j,蒸发沉积导带Al膜4,厚度5μm,光刻薄膜电阻电极图形、薄膜电容电极图形,在稀释的磷酸溶液中多孔阳极氧化电极互连图形,形成第一布线层。
S5. 参考图3k~3m,蒸发沉积Ta/Al膜8,Ta膜厚度80nm,Al膜厚度10μm,光刻互连图形,致密阳极氧化互连图形,形成第二布线层。
S6. 参考图3n~3q,蒸发沉积导带Al膜4,Al膜厚度10μm,光刻互连图形,多孔阳极氧化布线图形,形成第三布线层。
以上实施例提供的制备方法,采用蒸发沉积、阳极氧化以及lift-off工艺可精确地埋置薄膜电阻和薄膜电容等无源元件,埋置精度高,且制备流程简单,工艺简单。制备方法采用光刻薄膜电阻窗口,然后气相沉积薄膜电阻,精确控制薄膜电阻位置,同时阳极氧化可精确控制薄膜电阻值。对于薄膜电容制备同样采用光刻薄膜电容下电极窗口,薄膜电容介质窗口,同样精确控制薄膜电容的位置,阳极氧化布线过程中可精确控制薄膜电容值。采用铝合金作为衬底,Al层光刻互连图形之后形成导带,内部结构中还形成微孔结构的氧化铝介质,因此制备的基板导热率高,散热性能好。而且不限制布线层数,在实际生产时根据需要重复步骤S5和S6制备第n布线层,预埋电阻、预埋电容也不限制一个,可以根据实际需要预埋多个电阻、多个电容。
不同实施例中,致密阳极氧化所用的电解液并不限制为柠檬酸,还可以使用硼酸等弱酸性电解液;多孔阳极氧化所用的电解液、致密阳极氧化所用的电解液并不限制为磷酸、硫酸,还可以为草酸等酸性电解液。
上面结合附图对本发明的实施方式作了详细说明,但是本发明并不限于上述实施方式。即使对本发明做出各种变化,倘若这些变化属于本发明权利要求及其等同技术的范围之内,则仍落入在本发明的保护范围之中。
Claims (4)
1.一种叠层封装基板的制备方法,其特征在于,包括以下步骤:
S1:在导热衬底的表面上沉积薄膜电阻;
S2:物理气相沉积Ta/Al膜,利用光刻胶预制薄膜电容的下电极窗口,致密氧化形成所述薄膜电容的下电极图形;
S3:在所述步骤S2的基础上采用lift-off工艺形成电容介质薄膜;
S4:在形成所述电容介质薄膜的衬底物理气相沉积导带Al膜,光刻所述薄膜电阻、所述薄膜电容电极互连图形,形成导带,多孔阳极氧化电极布线互连图形,形成第一布线层、多孔介质、铝通柱,完成埋置所述薄膜电容;
S5:物理气相沉积Ta/Al膜,光刻布线互连图形,致密阳极氧化布线互联图形,形成第二布线层;
S6:在所述步骤S5的基础上物理气相沉积导带Al膜,光刻布线互联图形,形成导带,多孔阳极氧化布线互连图形,形成第三布线层、多孔介质、铝通柱;
其中,重复所述步骤S5、所述步骤S6制作多层布线层,预埋多个薄膜电容重复所述步骤S2~S4,预埋多个薄膜电阻重复所述步骤S1,所述步骤S1、步骤S2~S4、步骤S5~S6顺序不分先后,从而制备叠层封装基板;
所得到的叠层封装基板包括:导热衬底、若干薄膜电阻、若干薄膜电容、叠层布线、铝通柱、多孔介质、导带;
其中,所述叠层布线为在所述导热衬底的抛光表面上阳极氧化制作而成,所述叠层布线包括从所述导热衬底上依次排布的多层布线层,所述薄膜电阻、所述薄膜电容、所述多孔介质、所述导带均埋置于所述叠层布线内,所述铝通柱埋置于所述叠层布线内或者设置于所述叠层封装基板表面。
2.根据权利要求1所述的叠层封装基板的制备方法,其特征在于,所述薄膜电阻埋置于所述导热衬底和所述叠层布线之间,所述薄膜电容埋置于第一层布线层内。
3.根据权利要求1所述的叠层封装基板的制备方法,其特征在于,每层所述布线层的厚度为5~20μm。
4.根据权利要求1所述的叠层封装基板的制备方法,其特征在于,所述多孔介质为微孔结构的氧化铝。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910640860.4A CN110349925B (zh) | 2019-07-16 | 2019-07-16 | 一种叠层封装基板及其制备方法 |
Applications Claiming Priority (1)
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---|---|---|---|
CN201910640860.4A CN110349925B (zh) | 2019-07-16 | 2019-07-16 | 一种叠层封装基板及其制备方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110349925A CN110349925A (zh) | 2019-10-18 |
CN110349925B true CN110349925B (zh) | 2021-01-22 |
Family
ID=68175468
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910640860.4A Active CN110349925B (zh) | 2019-07-16 | 2019-07-16 | 一种叠层封装基板及其制备方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN110349925B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111293102B (zh) * | 2020-02-21 | 2022-07-05 | 上海航天电子通讯设备研究所 | 一种基板混合薄膜多层布线制作方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004172154A (ja) * | 2002-11-15 | 2004-06-17 | Fujitsu Media Device Kk | 高周波キャパシタ |
CN1870854A (zh) * | 2005-05-26 | 2006-11-29 | 台达电子工业股份有限公司 | 陶瓷基板及其制造方法 |
CN1914134A (zh) * | 2004-10-26 | 2007-02-14 | 株式会社村田制作所 | 陶瓷材料组合物、陶瓷衬底和不可逆电路元件 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54132178A (en) * | 1978-04-05 | 1979-10-13 | Nec Corp | Semiconductor device |
-
2019
- 2019-07-16 CN CN201910640860.4A patent/CN110349925B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004172154A (ja) * | 2002-11-15 | 2004-06-17 | Fujitsu Media Device Kk | 高周波キャパシタ |
CN1914134A (zh) * | 2004-10-26 | 2007-02-14 | 株式会社村田制作所 | 陶瓷材料组合物、陶瓷衬底和不可逆电路元件 |
CN1870854A (zh) * | 2005-05-26 | 2006-11-29 | 台达电子工业股份有限公司 | 陶瓷基板及其制造方法 |
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Publication number | Publication date |
---|---|
CN110349925A (zh) | 2019-10-18 |
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PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant | ||
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