JP2020096088A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2020096088A
JP2020096088A JP2018233041A JP2018233041A JP2020096088A JP 2020096088 A JP2020096088 A JP 2020096088A JP 2018233041 A JP2018233041 A JP 2018233041A JP 2018233041 A JP2018233041 A JP 2018233041A JP 2020096088 A JP2020096088 A JP 2020096088A
Authority
JP
Japan
Prior art keywords
submerged portion
electrode
chip component
submerged
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018233041A
Other languages
English (en)
Other versions
JP7085974B2 (ja
JP2020096088A5 (ja
Inventor
和彦 作谷
Kazuhiko Sakutani
和彦 作谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2018233041A priority Critical patent/JP7085974B2/ja
Priority to US16/570,459 priority patent/US10903147B2/en
Priority to DE102019219044.8A priority patent/DE102019219044A1/de
Priority to CN201911242072.6A priority patent/CN111326492B/zh
Publication of JP2020096088A publication Critical patent/JP2020096088A/ja
Publication of JP2020096088A5 publication Critical patent/JP2020096088A5/ja
Application granted granted Critical
Publication of JP7085974B2 publication Critical patent/JP7085974B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49589—Capacitor integral with or on the leadframe
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Die Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】接合材を使用せずに、隣接する２つのリードに、チップ部品の２つの電極を固定する。【解決手段】リード１１ａおよびリード１１ｂは隣接している。リード１１ａは、沈め部１２ａを有する。リード１１ｂは、沈め部１２ｂを有する。沈め部１２ａおよび沈め部１２ｂが空間Ｓｐ１を挟むように、当該沈め部１２ａおよび当該沈め部１２ｂは対向している。収容状態において、沈め部１２ａが電極Ｅ１を押さえ、かつ、沈め部１２ｂが電極Ｅ２を押さえるように、当該沈め部１２ａおよび当該沈め部１２ｂは構成されている。【選択図】図２

Description

本発明は、リードフレームを利用した構成を有する半導体装置に関する。
電子機器等の半導体装置では、小型化、低コスト化が求められている。また、半導体装置の基板に実装されるチップ部品の高集積化が進んでいる。当該チップ部品は、例えば、表面実装用の電子部品である。そこで、モジュールとしての半導体装置に対する、周辺機能の組み込みが進んでいる。例えば、モジュールとしての半導体装置に、チップ部品を組み込む必要がある。当該チップ部品は、例えば、コンデンサ、サーミスタ等である。
従来、リードフレームにチップ部品を接合する場合、導電性を有する接合材が使用されていた。当該接合材は、例えば、Ａｇペースト、はんだ等である。表面実装用のチップ部品を、接合材により、リードフレームに接合する場合、当該リードフレームに接合材を塗布して、当該チップ部品を配置した後に、以下の接合工程が必要であった。
接合材がＡｇペーストである状況における接合工程では、例えば、当該Ａｇペーストがオーブンにより、焼き固められる。また、接合材がはんだである状況における接合工程では、リフローにより、約２７０度の高温ではんだを溶融させる。上記の接合工程は、高温状態が発生し、かつ、処理時間が長いという問題がある。
そこで、接合材を使用せずに、リードフレームにチップ部品を固定する技術が求められる。特許文献１には、接合材を使用せずに、リードフレームにチップ部品を固定する構成（以下、「関連構成Ａ」ともいう）が開示されている。関連構成Ａでは、４つの固定ピンにより、リードフレームに半導体チップ（チップ部品）が固定される。
特開平９−２６０５７７号公報
リードフレームには、端子としての複数のリードが存在する。このような構成のリードフレームに、接合材を使用せずに、２つの電極を有するチップ部品を固定することが必要な場合がある。この場合、リードフレームの複数のリードに含まれる隣接する２つのリードに、チップ部品の２つの電極を固定することが要求される。関連構成Ａでは、この要求を満たすことはできない。
本発明は、このような問題を解決するためになされたものであり、接合材を使用せずに、隣接する２つのリードに、チップ部品の２つの電極を固定可能な半導体装置を提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る半導体装置は、チップ部品を収容するための空間を有する。前記半導体装置は、第１電極および第２電極を有する前記チップ部品と、端子としての第１リードおよび第２リードを有するリードフレームとを備え、前記第１リードおよび前記第２リードは隣接しており、前記空間は、前記第１リードおよび前記第２リードに渡って存在し、前記第１リードは、第１沈め部を有し、前記第２リードは、第２沈め部を有し、前記第１沈め部および前記第２沈め部が前記空間を挟むように、当該第１沈め部および当該第２沈め部は対向しており、前記空間の状態には、当該空間に前記チップ部品が収容されている収容状態が存在し、前記収容状態において前記第１電極および前記第１沈め部が対向するように、当該第１電極は前記チップ部品に存在し、前記収容状態において前記第２電極および前記第２沈め部が対向するように、当該第２電極は前記チップ部品に存在し、前記収容状態において、前記第１沈め部が前記第１電極を押さえ、かつ、前記第２沈め部が前記第２電極を押さえるように、当該第１沈め部および当該第２沈め部は構成されている。
本発明によれば、前記第１リードおよび前記第２リードは隣接している。前記第１リードは、第１沈め部を有する。前記第２リードは、第２沈め部を有する。前記第１沈め部および前記第２沈め部が前記空間を挟むように、当該第１沈め部および当該第２沈め部は対向している。前記収容状態において、前記第１沈め部が前記第１電極を押さえ、かつ、前記第２沈め部が前記第２電極を押さえるように、当該第１沈め部および当該第２沈め部は構成されている。
これにより、接合材を使用せずに、隣接する２つのリードに、チップ部品の２つの電極を固定することができる。
実施の形態１に係る半導体装置の構成を示す平面図である。 図１のチップ部品の周辺の拡大図である。 チップ部品の長さを説明するための図である。 変形例１の構成を説明するための図である。 変形例１の別の構成を説明するための図である。 変形例２の構成を説明するための図である。 変形例３の構成を説明するための図である。 変形例３のストッパーの生成工程を説明するための図である。 変形例５の構成を説明するための図である。 変形例６に係るチップ部品の構成を示す図である。
以下、図面を参照しつつ、実施の形態について説明する。以下の図面では、同一の各構成要素には同一の符号を付してある。同一の符号が付されている各構成要素の名称および機能は同じである。したがって、同一の符号が付されている各構成要素の一部についての詳細な説明を省略する場合がある。
なお、実施の形態において例示される各構成要素の寸法、材質、形状、当該各構成要素の相対配置などは、装置の構成、各種条件等により適宜変更されてもよい。また、各図における各構成要素の寸法は、実際の寸法と異なる場合がある。
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置１００の構成を示す平面図である。半導体装置１００は、モジュールである。半導体装置１００は、例えば、電力用半導体装置である。
図１において、Ｘ方向、Ｙ方向およびＺ方向は、互いに直交する。以下の図に示されるＸ方向、Ｙ方向およびＺ方向も、互いに直交する。以下においては、Ｘ方向と、当該Ｘ方向の反対の方向（−Ｘ方向）とを含む方向を「Ｘ軸方向」ともいう。また、以下においては、Ｙ方向と、当該Ｙ方向の反対の方向（−Ｙ方向）とを含む方向を「Ｙ軸方向」ともいう。また、以下においては、Ｚ方向と、当該Ｚ方向の反対の方向（−Ｚ方向）とを含む方向を「Ｚ軸方向」ともいう。
また、以下においては、Ｘ軸方向およびＹ軸方向を含む平面を、「ＸＹ面」ともいう。また、以下においては、Ｘ軸方向およびＺ軸方向を含む平面を、「ＸＺ面」ともいう。また、以下においては、Ｙ軸方向およびＺ軸方向を含む平面を、「ＹＺ面」ともいう。
図１を参照して、半導体装置１００は、リードフレーム１０と、チップ部品５０と、樹脂Ｒ１とを備える。なお、図１では、構成を分かりやすくするために、樹脂Ｒ１については、当該樹脂Ｒ１を透過して示している。リードフレーム１０は、樹脂Ｒ１により封止されている。樹脂Ｒ１は、例えば、モールド樹脂である。
リードフレーム１０は、端子としての複数のリード１１と、ダイパッド１５とを有する。ダイパッド１５には、接合材を介して、半導体チップＳ１が接合されている。各リード１１は、例えば、図示されない外部基板等と電気的に接続されるための端子である。また、複数のリード１１がダイパッド１５を囲むように、当該複数のリード１１は配置される。各リード１１は、ワイヤーＷ１を介して、半導体チップＳ１に接続されている。なお、各リード１１、ダイパッド１５、半導体チップＳ１、チップ部品５０等は、樹脂Ｒ１により封止されている。なお、各リード１１の先端部は、樹脂Ｒ１から露出している。各リード１１の先端部は、例えば、図示されない外部基板等と電気的に接続される。
以下においては、複数のリード１１に含まれる、隣接している２つのリードを、それぞれ、リード１１ａ，１１ｂともいう。
チップ部品５０は、例えば、電気回路の構成要素としての電子部品である。チップ部品５０は、表面実装用の電子部品である。チップ部品５０は、例えば、コンデンサ、サーミスタ、抵抗等である。チップ部品５０は、例えば、リード１１ａ，１１ｂをまたぐように、配置される。
図２は、図１のチップ部品５０の周辺の拡大図である。図２（ａ）は、チップ部品５０の周辺の平面図である。また、図２（ａ）は、半導体装置１００の一部を示す。図２（ｂ）は、図２（ａ）のＡ１−Ａ２線に沿った、半導体装置１００の断面図である。
図２（ａ）および図２（ｂ）を参照して、半導体装置１００は、空間Ｓｐ１を有する。空間Ｓｐ１は、チップ部品５０を収容するための空間である。空間Ｓｐ１は、リード１１ａおよびリード１１ｂに渡って存在する。
以下においては、空間Ｓｐ１にチップ部品５０が収容されている状態を、「収容状態」ともいう。また、以下においては、空間Ｓｐ１にチップ部品５０が収容されていない状態を、「非収容状態」ともいう。すなわち、空間Ｓｐ１の状態には、収容状態および非収容状態が存在する。図２（ａ）および図２（ｂ）は、収容状態における構成を示す。
リード１１ａは、沈め部１２ａを有する。リード１１ｂは、沈め部１２ｂを有する。沈め部１２ａおよび沈め部１２ｂの各々の形状は、例えば、板状である。沈め部１２ａおよび沈め部１２ｂの各々は、鉛直方向（Ｚ軸方向）に延在する。沈め部１２ａの上端は、リード１１ａの上端である。沈め部１２ｂの上端は、リード１１ｂの上端である。
沈め部１２ａおよび沈め部１２ｂが空間Ｓｐ１を挟むように、当該沈め部１２ａおよび当該沈め部１２ｂは対向している。また、沈め部１２ａおよび沈め部１２ｂの各々は、弾性を有する。
チップ部品５０は、電極Ｅ１，Ｅ２を有する。収容状態において電極Ｅ１および沈め部１２ａが対向するように、当該電極Ｅ１はチップ部品５０に存在する。また、収容状態において電極Ｅ２および沈め部１２ｂが対向するように、当該電極Ｅ２はチップ部品５０に存在する。すなわち、チップ部品５０の一方の端部に電極Ｅ１が存在する。また、チップ部品５０の他方の端部に電極Ｅ２が存在する。本実施の形態の収容状態では、電極Ｅ１が沈め部１２ａに接触し、電極Ｅ２が沈め部１２ｂに接触する。
また、収容状態において、沈め部１２ａが電極Ｅ１を押さえ、かつ、沈め部１２ｂが電極Ｅ２を押さえるように、当該沈め部１２ａおよび当該沈め部１２ｂは構成されている。例えば、収容状態において、沈め部１２ａが電極Ｅ１を押さえ、かつ、沈め部１２ｂが電極Ｅ２を押さえるように、当該沈め部１２ａと当該沈め部１２ｂとの間隔は設定される。これにより、収容状態において、チップ部品５０は、沈め部１２ａおよび沈め部１２ｂにより挟まれて、保持される。
また、図２および図３のように、電極Ｅ１は、面Ｅ１ｓを有する。面Ｅ１ｓは、沈め部１２ａと接触の対象となる面である。電極Ｅ２は、面Ｅ２ｓを有する。面Ｅ２ｓは、沈め部１２ｂと接触の対象となる面である。
なお、図３のように、チップ部品５０の長さＬ１は、面Ｅ１ｓから面Ｅ２ｓまでの長さである。以下においては、沈め部１２ａと沈め部１２ｂとの間隔を、「間隔Ｄ１」ともいう。なお、沈め部１２ａは、面１２ａｓを有する。面１２ａｓは、電極Ｅ１と接触の対象となる面である。沈め部１２ｂは、面１２ｂｓを有する。面１２ｂｓは、電極Ｅ２と接触の対象となる面である。すなわち、間隔Ｄ１は、水平方向における、面１２ａｓと面１２ｂｓとの間隔である。なお、水平方向における、面１２ａｓと面１２ｂｓとの間隔が複数存在する場合、間隔Ｄ１は、複数の当該間隔のうちの、最短の間隔である。
また、図３のように、非収容状態における間隔Ｄ１は、チップ部品５０の長さＬ１より小さい構成としてもよい。
（まとめ）
以上説明したように、本実施の形態によれば、リード１１ａおよびリード１１ｂは隣接している。リード１１ａは、沈め部１２ａを有する。リード１１ｂは、沈め部１２ｂを有する。沈め部１２ａおよび沈め部１２ｂが空間Ｓｐ１を挟むように、当該沈め部１２ａおよび当該沈め部１２ｂは対向している。収容状態において、沈め部１２ａが電極Ｅ１を押さえ、かつ、沈め部１２ｂが電極Ｅ２を押さえるように、当該沈め部１２ａおよび当該沈め部１２ｂは構成されている。
これにより、接合材を使用せずに、隣接する２つのリードに、チップ部品の２つの電極を固定することができる。
また、本実施の形態によれば、収容状態において、沈め部１２ａが電極Ｅ１を押さえ、かつ、沈め部１２ｂが電極Ｅ２を押さえるように、当該沈め部１２ａおよび当該沈め部１２ｂは構成されている。なお、沈め部１２ａ，１２ｂは、リードフレーム１０に含まれる。そのため、接合材を使用することなく、チップ部品５０と、リードフレーム１０におけるリード１１ａ，１１ｂとの導電性を確保した状態で、当該チップ部品５０が保持される。
これにより、樹脂キュア、はんだ溶融等のために、高温状況を維持することが不要となる。そのため、半導体装置の簡素化ができ、接合材の供給プロセス等を削減することができる。したがって、半導体装置の生産性を向上させることができる。
また、本実施の形態によれば、非収容状態における間隔Ｄ１は、チップ部品５０の長さＬ１より小さい構成としてもよい。これにより、チップ部品５０が空間Ｓｐ１に収容された場合、沈め部１２ａと沈め部１２ｂとの間隔Ｄ１が、チップ部品５０の長さＬ１まで広がる。
これにより、リード１１ａおよびリード１１ｂには、沈め部１２ａと沈め部１２ｂとの間隔Ｄ１が非収容状態における間隔Ｄ１に近づくための復元力（ばね性）が発生する。したがって、沈め部１２ａおよび沈め部１２ｂにより、チップ部品５０が挟まれる。そのため、空間Ｓｐ１においてチップ部品５０を強固に固定することができる。すなわち、チップ部品５０を安定して保持することができる。
なお、半導体装置１００の構成は、上記の構成に限定されない。半導体装置１００は、例えば、複数のダイパッド１５、および、複数の半導体チップＳ１を備えてもよい。
＜変形例１＞
本変形例の構成は、実施の形態１の構成に適用される。図４は、変形例１の構成を説明するための図である。図４（ａ）は、変形例１の構成を説明するための平面図である。図４（ｂ）は、図４（ａ）のＢ１−Ｂ２線に沿った、半導体装置１００の断面図である。
本変形例では、沈め部１２ａ，１２ｂの各々が斜めに傾いている。以下においては、面１２ａｓの上部と面１２ｂｓの上部との間隔を、「間隔Ｄ１ａ」ともいう。間隔Ｄ１ａは、例えば、面１２ａｓの上端と面１２ｂｓの上端との間隔である。また、以下においては、面１２ａｓの下部と面１２ｂｓの下部との間隔を、「間隔Ｄ１ｂ」ともいう。間隔Ｄ１ｂは、例えば、面１２ａｓの下端と面１２ｂｓの下端との間隔である。
非収容状態における間隔Ｄ１ａは、チップ部品５０の長さＬ１より大きい。また、非収容状態における間隔Ｄ１ｂは、チップ部品５０の長さＬ１より小さい。本変形例では、面１２ａｓ，１２ｂｓの各々は、テーパー面として機能する。
なお、図５のように、沈め部１２ａ，１２ｂの各々は、屈曲していてもよい。すなわち、面１２ａｓ，１２ｂｓの各々は、屈曲していてもよい。図５の構成では、間隔Ｄ１ｂは、面１２ａｓの下部と面１２ｂｓの下部との間隔である。
以上説明したように、本変形例によれば、非収容状態における間隔Ｄ１ａは、チップ部品５０の長さＬ１より大きい。非収容状態における間隔Ｄ１ｂは、チップ部品５０の長さＬ１より小さい。面１２ａｓ，１２ｂｓの各々は、テーパー面として機能する。
これにより、チップ部品５０が面１２ａｓ，１２ｂｓの各々の下端まで到達するように、チップ部品５０が空間Ｓｐ１に収容された場合、間隔Ｄ１ｂが、チップ部品５０の長さＬ１まで広がる。そのため、沈め部１２ａおよび沈め部１２ｂと、リード１１ａおよびリード１１ｂに復元力が発生する。
したがって、沈め部１２ａおよび沈め部１２ｂにより、チップ部品５０の両側は、挟まれる。その結果、チップ部品５０は安定して保持される。また、非収容状態における間隔Ｄ１ａは、チップ部品５０の長さＬ１より大きい。そのため、チップ部品５０が、リードフレーム１０のリード１１ａ，１１ｂの上端と干渉すること無く、当該チップ部品５０を、空間Ｓｐ１に挿入することが出来る。すなわち、チップ部品５０を、空間Ｓｐ１に容易に挿入することが出来る。
以上により、リード１１ａ，１１ｂの間隔が広がることにより発生する復元力（ばね性）による、チップ部品５０の固定力が維持された状況で、チップ部品５０を、空間Ｓｐ１に容易に挿入することが出来る。
＜変形例２＞
本変形例の構成は、実施の形態１、および、変形例１の全てまたは一部に適用される。図６は、変形例２の構成を説明するための図である。図６は、一例として、実施の形態１における図２（ｂ）の構成に、変形例２の構成を適用した状態を示す。
変形例２では、沈め部１２ａの底部には、ストッパーＸ１ａが設けられている。沈め部１２ｂの底部には、ストッパーＸ１ｂが設けられている。ストッパーＸ１ａ，Ｘ１ｂの各々は、収容状態においてチップ部品５０の下部を支持する。収容状態において、ストッパーＸ１ａは、チップ部品５０の電極Ｅ１を支持する。収容状態において、ストッパーＸ１ｂは、チップ部品５０の電極Ｅ２を支持する。
以上説明したように、本変形例によれば、ストッパーＸ１ａ，Ｘ１ｂの各々は、収容状態においてチップ部品５０の下部を支持する。そのため、チップ部品５０が、空間Ｓｐ１に挿入される場合、当該チップ部品５０を、空間Ｓｐ１における所定の位置に配置することができる。すなわち、チップ部品５０が、空間Ｓｐ１に挿入される場合、鉛直方向におけるチップ部品５０の位置決めを行うことができる。そのため、チップ部品５０を空間Ｓｐ１に安定して挿入できる。また、チップ部品５０が空間Ｓｐ１の下方に落下することを防止できる。
＜変形例３＞
本変形例の構成は、実施の形態１、および、変形例１，２の全てまたは一部に適用される。図７は、変形例３の構成を説明するための図である。図７（ａ）は、変形例３の構成を説明するための平面図である。図７（ｂ）は、図７（ａ）のＣ１−Ｃ２線に沿った、半導体装置１００の断面図である。図７（ｂ）は、一例として、変形例２における図６の構成に、本変形例の構成を適用した状態を示す。
変形例３では、リードフレーム１０は、ストッパーＸ２ａ，Ｘ２ｂを有する。具体的には、沈め部１２ａの上部には、ストッパーＸ２ａが設けられている。また、沈め部１２ｂの上部には、ストッパーＸ２ｂが設けられている。
ストッパーＸ２ａ，Ｘ２ｂの各々は、収容状態においてチップ部品５０の上部を覆う。例えば、ストッパーＸ２ａ，Ｘ２ｂが、チップ部品５０の上部に接触するように、当該ストッパーＸ２ａ，Ｘ２ｂは設けられる。具体的には、ストッパーＸ２ａがチップ部品５０の電極Ｅ１の上部に接触し、ストッパーＸ２ａがチップ部品５０の電極Ｅ２の上部に接触するように、ストッパーＸ２ａ，Ｘ２ｂは設けられる。
なお、ストッパーＸ２ａ，Ｘ２ｂが、チップ部品５０の上部に接触しないように、当該ストッパーＸ２ａ，Ｘ２ｂは設けられてもよい。
次に、ストッパーＸ２ａ，Ｘ２ｂの生成工程の一例について説明する。まず、図６のように、チップ部品５０が、沈め部１２ａおよび沈め部１２ｂにより挟まれる空間Ｓｐ１に配置される。
以下においては、ストッパーＸ２ａを生成するための部材を、「部材Ａ」ともいう。部材Ａは、当該部材Ａが後述のプレス工程によりつぶされることにより、ストッパーＸ２ａになる部材である。また、以下においては、ストッパーＸ２ｂを生成するための部材を、「部材Ｂ」ともいう。部材Ｂは、当該部材Ｂが後述のプレス工程によりつぶされることにより、ストッパーＸ２ｂになる部材である。
部材Ａ（図示せず）は、図６の沈め部１２ａの上部の所定位置に存在する。図６の沈め部１２ａの上部の所定位置とは、例えば、図７（ａ）および図７（ｂ）において、ストッパーＸ２ａが存在する、沈め部１２ａの上部の近傍である。
部材Ｂ（図示せず）は、図６の沈め部１２ｂの上部の所定位置に存在する。図６の沈め部１２ｂの上部の所定位置とは、例えば、図７（ａ）および図７（ｂ）において、ストッパーＸ２ｂが存在する、沈め部１２ｂの上部の近傍である。
次に、プレス工程が行われる。なお、プレス工程が行われる前に、図示されない部材Ａが存在する沈め部１２ａの底部、ストッパーＸ１ａ、図示されない部材Ｂが存在する沈め部１２ｂの底部、および、ストッパーＸ１ｂは、図８のプレート２２に載置される。
プレス工程では、図８のように、プレス２１により、沈め部１２ａおよび沈め部１２ｂの上端がつぶされることにより、ストッパーＸ２ａ，Ｘ２ｂが生成される。具体的には、プレス工程では、プレス２１により、沈め部１２ａの部材Ａ、および、沈め部１２ｂの部材Ｂがつぶされることにより、ストッパーＸ２ａ，Ｘ２ｂが生成される。
以上説明したように、本変形例によれば、ストッパーＸ２ａ，Ｘ２ｂの各々は、収容状態においてチップ部品５０の上部を覆う。これにより、収容状態のチップ部品５０が、空間Ｓｐ１の上方へ飛び出ることを防ぐことができる。
＜変形例４＞
本変形例の構成は、実施の形態１、および、変形例１，２，３の全てに適用される。本変形例では、実施の形態１、および、変形例１，２，３における、リードフレーム１０、リード１１ａ，１１ｂ、沈め部１２ａ，１２ｂを構成する材料を述べる。
リードフレーム１０は、アルミニウム（Ａｌ）および銅（Ｃｕ）のいずれかから構成される。そのため、リードフレーム１０に含まれる各構成要素（リード１１ａ，１１ｂ、沈め部１２ａ，１２ｂ、ストッパーＸ１ａ，Ｘ１ｂ，Ｘ２ａ，Ｘ２ｂ）も、アルミニウムおよび銅のいずれかから構成される。
なお、リードフレーム１０は、化合物で構成されてもよい。例えば、リードフレーム１０は、アルミニウムおよび銅を含む化合物で構成されてもよい。すなわち、リードフレーム１０に含まれる各構成要素（リード１１ａ，１１ｂ、沈め部１２ａ，１２ｂ、ストッパーＸ１ａ，Ｘ１ｂ，Ｘ２ａ，Ｘ２ｂ）も、アルミニウムおよび銅を含む化合物で構成されてもよい。
以上説明したように、本変形例によれば、リードフレーム１０が上記の材料で構成される。そのため、モジュールとしての半導体装置１００に求められる電気伝導性を確保しつつ、チップ部品５０を保持するためのばね性を確保できる。
＜変形例５＞
本変形例の構成は、実施の形態１、および、変形例１，２，３，４の全てまたは一部に適用される。以下においては、リードフレーム１０を構成する材料を、「材料ｍ１」ともいう。
図９は、変形例５の構成を説明するための図である。図９は、非収容状態における、リード１１ａ，１１ｂの周辺の構成を示す。なお、図９では、一例として、変形例２の構成を有するリード１１ａ，１１ｂが示される。
本変形例では、図９に示すように、沈め部１２ａの面１２ａｓには、金属膜Ｍ１が設けられている。沈め部１２ｂの面１２ｂｓには、金属膜Ｍ２が設けられている。以下においては、金属膜Ｍ１および金属膜Ｍ２の各々を構成する材料を、「材料ｍ２」ともいう。材料ｍ２は、リードフレーム１０を構成する材料ｍ１と異なる材料である。金属膜Ｍ１および金属膜Ｍ２の各々は、材料ｍ２で構成されている。
また、金属膜Ｍ１は、表面としての面Ｍ１ｓを有する。金属膜Ｍ２は、表面としての面Ｍ２ｓを有する。以下においては、面Ｍ１ｓ，Ｍ２ｓの各々に設けられる材料を、「材料ｍ３」ともいう。表面としての面Ｍ１ｓ，Ｍ２ｓの各々には、材料ｍ３が設けられる。材料ｍ３は、例えば、スズ（Ｓｎ）、銀（Ａｇ）および金（Ａｕ）のいずれか１つの材料である。また、材料ｍ３は、化合物で構成されてもよい。例えば、面Ｍ１ｓ，Ｍ２ｓの各々に設けられる材料ｍ３は、材料としてのスズ、銀および金のうちの少なくとも１つの材料を含む化合物であってもよい。また、材料ｍ３は、材料としてのスズ、銀および金のうちの少なくとも２つの材料を含む化合物であってもよい。
なお、本変形例の構成では、面Ｍ１ｓに設けられる材料ｍ３の表面が、収容状態において、電極Ｅ１と接触する。また、面Ｍ２ｓに設けられる材料ｍ３の表面が、収容状態において、電極Ｅ２と接触する。また、面Ｍ１ｓに設けられる材料ｍ３と、面Ｍ２ｓに設けられる材料ｍ３とにより挟まれる空間が、空間Ｓｐ１である。
以上説明したように、本変形例によれば、沈め部１２ａの面１２ａｓには、金属膜Ｍ１が設けられている。沈め部１２ｂの面１２ｂｓには、金属膜Ｍ２が設けられている。金属膜Ｍ１の面Ｍ１ｓ、および、金属膜Ｍ２の面Ｍ２ｓの各々には、前述の材料ｍ３が設けられる。これにより、リードフレーム１０の沈め部１２ａ，１２ｂの酸化を防止することができる。そのため、沈め部１２ａ，１２ｂと、チップ部品５０との電気的なコンタクトを安定させることができる。
＜変形例６＞
本変形例の構成は、実施の形態１、および、変形例１，２，３，４，５の全てまたは一部に適用される。
図１０は、変形例６に係るチップ部品５０の構成を示す図である。本変形例では、図１０に示すように、電極Ｅ１の面Ｅ１ｓには、金属膜Ｍ１ｅが設けられている。電極Ｅ２の面Ｅ２ｓには、金属膜Ｍ２ｅが設けられている。金属膜Ｍ１ｅおよび金属膜Ｍ２ｅの各々は、前述の材料ｍ２で構成されている。
また、金属膜Ｍ１ｅは、面Ｍ１ｅｓを有する。本変形例では、面Ｍ１ｅｓは、沈め部１２ａと接触の対象となる面である。金属膜Ｍ２ｅは、面Ｍ２ｅｓを有する。本変形例では、面Ｍ２ｅｓは、沈め部１２ｂと接触の対象となる面である。面Ｍ１ｅｓ，Ｍ２ｅｓの各々には、前述の材料ｍ３が設けられる。
本変形例の構成では、面Ｍ１ｅｓに設けられる材料ｍ３の表面が、チップ部品５０の一方の側面である。また、面Ｍ２ｅｓに設けられる材料ｍ３の表面が、チップ部品５０の他方の側面である。
以上説明したように、本変形例によれば、電極Ｅ１の面Ｅ１ｓには、金属膜Ｍ１ｅが設けられている。電極Ｅ２の面Ｅ２ｓには、金属膜Ｍ２ｅが設けられている。金属膜Ｍ１ｅの面Ｍ１ｅｓ、および、金属膜Ｍ２ｅの面Ｍ２ｅｓの各々には、前述の材料ｍ３が設けられる。これにより、電極Ｅ１，Ｅ２の各々の酸化を防止することができる。そのため、チップ部品５０の電極Ｅ１，Ｅ２と、沈め部１２ａ，１２ｂの電気的なコンタクトを安定させることができる。
なお、本発明は、その発明の範囲内において、実施の形態、各変形例を自由に組み合わせたり、実施の形態、各変形例を適宜、変形、省略することが可能である。
１０ リードフレーム、１１，１１ａ，１１ｂ リード、１２ａ，１２ｂ 沈め部、５０ チップ部品、１００ 半導体装置、Ｅ１，Ｅ２ 電極、Ｍ１，Ｍ１ｅ，Ｍ２，Ｍ２ｅ 金属膜、Ｓｐ１ 空間、Ｘ１ａ，Ｘ１ｂ，Ｘ２ａ，Ｘ２ｂ ストッパー。

Claims (13)

  1. チップ部品を収容するための空間を有する半導体装置であって、
    第１電極および第２電極を有する前記チップ部品と、
    端子としての第１リードおよび第２リードを有するリードフレームとを備え、
    前記第１リードおよび前記第２リードは隣接しており、
    前記空間は、前記第１リードおよび前記第２リードに渡って存在し、
    前記第１リードは、第１沈め部を有し、
    前記第２リードは、第２沈め部を有し、
    前記第１沈め部および前記第２沈め部が前記空間を挟むように、当該第１沈め部および当該第２沈め部は対向しており、
    前記空間の状態には、当該空間に前記チップ部品が収容されている収容状態が存在し、
    前記収容状態において前記第１電極および前記第１沈め部が対向するように、当該第１電極は前記チップ部品に存在し、
    前記収容状態において前記第２電極および前記第２沈め部が対向するように、当該第２電極は前記チップ部品に存在し、
    前記収容状態において、前記第１沈め部が前記第１電極を押さえ、かつ、前記第２沈め部が前記第２電極を押さえるように、当該第１沈め部および当該第２沈め部は構成されている
    半導体装置。
  2. 前記第１沈め部および前記第２沈め部の各々の形状は、板状であり、
    前記第１沈め部および前記第２沈め部の各々は、弾性を有する
    請求項１に記載の半導体装置。
  3. 前記空間の状態には、さらに、当該空間に前記チップ部品が収容されていない非収容状態が存在し、
    前記第１電極は、前記第１沈め部と接触の対象となる第１面を有し、
    前記第２電極は、前記第２沈め部と接触の対象となる第２面を有し、
    前記チップ部品の長さは、前記第１面から前記第２面までの長さであり、
    前記非収容状態における前記第１沈め部と前記第２沈め部との間隔は、前記チップ部品の長さより小さい
    請求項１または２に記載の半導体装置。
  4. 前記第１電極は、前記第１沈め部と接触の対象となる第１面を有し、
    前記第２電極は、前記第２沈め部と接触の対象となる第２面を有し、
    前記チップ部品の長さは、前記第１面から前記第２面までの長さであり、
    前記空間の状態には、さらに、当該空間に前記チップ部品が収容されていない非収容状態が存在し、
    前記第１沈め部は、前記第１電極と接触の対象となる第３面を有し、
    前記第２沈め部は、前記第２電極と接触の対象となる第４面を有し、
    前記非収容状態における、前記第３面の上部と前記第４面の上部との間隔は、前記チップ部品の長さより大きく、
    前記非収容状態における、前記第３面の下部と前記第４面の下部との間隔は、前記チップ部品の長さより小さい
    請求項１または２に記載の半導体装置。
  5. 前記第１沈め部および前記第２沈め部の各々の底部には、前記収容状態において前記チップ部品の下部を支持する第１ストッパーが設けられている
    請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記リードフレームは、前記収容状態において前記チップ部品の上部を覆う第２ストッパーを有する
    請求項５に記載の半導体装置。
  7. 前記リードフレームは、アルミニウムおよび銅のいずれかから構成される
    請求項１から６のいずれか１項に記載の半導体装置。
  8. 前記リードフレームは、アルミニウムおよび銅を含む化合物で構成される
    請求項１から６のいずれか１項に記載の半導体装置。
  9. 前記第１沈め部は、前記第１電極と接触の対象となる第３面を有し、
    前記第２沈め部は、前記第２電極と接触の対象となる第４面を有し、
    前記第３面には、第１金属膜が設けられており、
    前記第４面には、第２金属膜が設けられており、
    前記第１金属膜および前記第２金属膜の各々は、前記リードフレームを構成する第１材料と異なる第２材料で構成されている
    請求項１から８のいずれか１項に記載の半導体装置。
  10. 前記第１金属膜および前記第２金属膜の各々の表面には、第３材料としてのスズ、銀および金のいずれか１つの当該第３材料が設けられる
    請求項９に記載の半導体装置。
  11. 前記第１金属膜および前記第２金属膜の各々の表面には、第３材料としてのスズ、銀および金のうちの少なくとも２つの当該第３材料を含む化合物が設けられる
    請求項９に記載の半導体装置。
  12. 前記第１電極は、前記第１沈め部と接触の対象となる第１面を有し、
    前記第２電極は、前記第２沈め部と接触の対象となる第２面を有し、
    前記第１面および前記第２面の各々には、第３材料としてのスズ、銀および金のいずれか１つの当該第３材料が設けられる
    請求項１から１１のいずれか１項に記載の半導体装置。
  13. 前記第１電極は、前記第１沈め部と接触の対象となる第１面を有し、
    前記第２電極は、前記第２沈め部と接触の対象となる第２面を有し、
    前記第１面および前記第２面の各々には、第３材料としてのスズ、銀および金のうちの少なくとも２つの当該第３材料を含む化合物が設けられる
    請求項１から１１のいずれか１項に記載の半導体装置。
JP2018233041A 2018-12-13 2018-12-13 半導体装置 Active JP7085974B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018233041A JP7085974B2 (ja) 2018-12-13 2018-12-13 半導体装置
US16/570,459 US10903147B2 (en) 2018-12-13 2019-09-13 Semiconductor device
DE102019219044.8A DE102019219044A1 (de) 2018-12-13 2019-12-06 Halbleitervorrichtung
CN201911242072.6A CN111326492B (zh) 2018-12-13 2019-12-06 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018233041A JP7085974B2 (ja) 2018-12-13 2018-12-13 半導体装置

Publications (3)

Publication Number Publication Date
JP2020096088A true JP2020096088A (ja) 2020-06-18
JP2020096088A5 JP2020096088A5 (ja) 2021-02-04
JP7085974B2 JP7085974B2 (ja) 2022-06-17

Family

ID=70859664

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018233041A Active JP7085974B2 (ja) 2018-12-13 2018-12-13 半導体装置

Country Status (4)

Country Link
US (1) US10903147B2 (ja)
JP (1) JP7085974B2 (ja)
CN (1) CN111326492B (ja)
DE (1) DE102019219044A1 (ja)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0621321A (ja) * 1992-01-29 1994-01-28 Texas Instr Inc <Ti> 電気部品実装用支持体付きの集積回路装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09260577A (ja) 1996-03-25 1997-10-03 Iwate Toshiba Electron Kk リードフレーム及び半導体装置及びその製造方法
JP2006013018A (ja) 2004-06-24 2006-01-12 Koito Mfg Co Ltd 電子素子の固定構造
JP2008130954A (ja) 2006-11-24 2008-06-05 Maruwa Co Ltd 導電脚体付きチップ形積層コンデンサ及びその製造方法並びにチップ形積層コンデンサの導電脚体形成用前駆体
KR20110002892A (ko) * 2009-06-29 2011-01-11 서울반도체 주식회사 발광 모듈
JP2011129875A (ja) * 2009-11-20 2011-06-30 Panasonic Corp 半導体装置及びそのリードフレーム
JP6161251B2 (ja) * 2012-10-17 2017-07-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0621321A (ja) * 1992-01-29 1994-01-28 Texas Instr Inc <Ti> 電気部品実装用支持体付きの集積回路装置

Also Published As

Publication number Publication date
CN111326492B (zh) 2023-08-29
US10903147B2 (en) 2021-01-26
US20200194352A1 (en) 2020-06-18
JP7085974B2 (ja) 2022-06-17
DE102019219044A1 (de) 2020-06-18
CN111326492A (zh) 2020-06-23

Similar Documents

Publication Publication Date Title
US8030749B2 (en) Semiconductor device
EP3226292A1 (en) Lead frame, semiconductor device, method for manufacturing lead frame, and method for manufacturing semiconductor device
JP6685143B2 (ja) 電極端子、半導体装置及び電力変換装置
JP6125486B2 (ja) 小型ｓｍｄダイオードパッケージおよびその製造プロセス
JP2007201023A (ja) 半導体装置および半導体装置の製造方法
US9041190B2 (en) Semiconductor package
JP5930893B2 (ja) 半導体発光装置の製造方法
US9000571B2 (en) Surface-mounting light emitting diode device and method for manufacturing the same
EP2733727B1 (en) Packaging method of quad flat non-leaded package
CN107564875B (zh) 半导体装置
JP2011216916A (ja) 半導体装置
JP2006165411A (ja) 半導体装置およびその製造方法
JP4918391B2 (ja) 半導体装置
JP4760509B2 (ja) リードフレーム組立体
JP7085974B2 (ja) 半導体装置
JP2008294219A (ja) 半導体装置及びその製造方法
TWI253736B (en) Composition structure of high-density pin
JP4833678B2 (ja) 圧電発振器の製造方法
JP2016051710A (ja) 配線基板、電子装置および積層型電子装置
US20220408560A1 (en) Electronic component mounting substrate, electronic component mounted body, and method of manufacturing the same, as well as electronic apparatus
US10770400B2 (en) Semiconductor module
JP2008166525A (ja) 電子回路モジュール
JP2879503B2 (ja) 面実装型電子回路装置
JP2008235724A (ja) 半導体装置
JP2016092068A (ja) 電流センサ

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201217

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201217

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211027

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220124

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220510

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220607

R150 Certificate of patent or registration of utility model

Ref document number: 7085974

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150